JP5563385B2 - レイアウトパタン生成装置及びレイアウトパタン生成方法 - Google Patents
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Description
図2は、第1の実施形態に係るレイアウトパタン生成装置の構成及び動作を示す説明図である。第1の実施形態に係るレイアウトパタン生成装置は、半導体集積回路(LSI)の製造方法の一部であるレイアウト設計に用いる素子のレイアウトパタン生成装置である。
「第1の作図層L1:
(TOP 311)、(BTM 312)、(DL 313)、(DR 314)」
なお、距離311〜314の値は、基本図形からの距離によって指定されるが、その際に生成する第1の作図層L1の図形の辺が基本図形に対して右方向又は上方向にある場合は、基本図形からの距離は正の値となり、左方向又は下方向の場合は負の値を指定する。図7においては、距離311,314は正の値であり、距離312,313は負の値である。
「第2の作図層L2:
(TOP 321)、(BTM 322)、(GL 323)、(DR 324)」
なお、距離321〜324の値は、基本図形からの距離によって指定されるが、その際に生成する第2の作図層L2の図形の辺が基本図形に対して右方向又は上方向の場合は、基本図形からの距離は正の値とし、左方向又は下方向の場合は負の値を指定する。図8においては、距離321,324は正の値であり、距離322,323は負の値である。
「第3の作図層L3:
(TOP 331)、(TOP 332)、(SL 333)、(DR 334)」
なお、距離331〜334の値は、基本図形からの距離によって指定されるが、その際に生成する第3の作図層L3の図形の辺が基本図形に対して右方向又は上方向の場合は、基本図形からの距離は正の値とし、左方向又は下方向の場合は負の値とする。図9においては、距離331,332,334は正の値であり、距離333は負の値である。
「第4の作図層L4:
(TOP 341)、(BTM 342)、(SL 343)、(DR 344)」
なお、距離341〜344の値は、基本図形からの距離によって指定されるが、その際に生成する第4の作図層L4の図形の辺が基本図形に対して右方向又は上方向の場合は、基本図形からの距離は正の値とし、左方向又は下方向の場合は負の値とする。図10においては、距離341は正の値であり、距離342,343,344は負の値である。
「第1の作図層L1:
(TOP 411)、(BTM 412)、(DL 413)、(DR 414)」
また、第2の作図層L2の図形420及び第3の作図層L3の図形430の上端、下端、左端、右端は以下のように定義されている。
「第2の作図層L2:
(TOP 421)、(BTM 422)、(GR 423)、(DR 424)」
「第3の作図層L3:
(TOP 431)、(BTM 432)、(GL 433)、(GR 434)」
図11における基点となる図形213の左端は、図形211の右端GRから距離441の位置にあるが、図12における基点となる図形213aの左端は、図形211の右端GRから距離441aの位置にある。このように、基点が変化した場合であっても、基点からの距離を維持して付加図形は生成されるが、調整値による変更前に同じ位置の辺を持つこととなる付加図形であっても、基点が異なることにより調整値による変更後の図形が異なる。
図13は、第2の実施形態に係るレイアウトパタン生成装置の構成及び動作を示す説明図である。図13において、図2に示される要素と同じ又は対応する要素には、同じ符号を付す。第2の実施形態に係るレイアウトパタン生成装置は、素子の並び図形生成部13が追加されている点において、第1の実施形態に係るレイアウトパタン生成装置と相違する。
「第1の作図層L1:
(TOP 751)、(BTM 752)、(GR 753)、(DL 754)」
図21は、第3の実施形態に係るレイアウトパタン生成装置の構成及び動作を示す説明図である。図21において、図13に示される要素と同じ又は対応する要素には、同じ符号を付す。第3の実施形態に係るレイアウトパタン生成装置は、付加図形を生成する構成として、第1の付加図形生成部12と第2の付加図形生成部14を有する点において、第2の実施形態に係るレイアウトパタン生成装置と相違する。
「第1の作図層L1:
(TOP 811)、(TOP 812)、(SL 813)、(GR 814)」
と記述できる。
また、図23は、第1の付加図形生成部12により生成した図形の例であり、素子が4分割されている場合の例を示す図である。図23において、有効領域図形は4分割されて図形821〜824となっており、端子図形は分割されて図形831〜833,841,842となっており、付加図形は、図形810a〜810dに4分割されている。図24は、第2の付加図形生成部14により生成した、付加図形850を含む包含図形の例を示す図である。図24において、有効領域図形は4分割されて図形821〜824となっており、端子図形は分割されて図形831〜833,841,842となっており、付加図形としては、図形850が生成されている。
「第1の作図層L2:
(TOP 911)、(BTM 912)、(SL 913)、(SL 914)」
と記述できる。
また、図26は、第1の付加図形生成部12により生成した図形の例であり、素子が4分割されている場合の例を示す図である。図26において、有効領域図形は4分割されて図形921〜924となっており、端子図形は分割されて図形931〜933,941,942となっており、付加図形は、図形910a〜910dに4分割されている。図27は、第2の付加図形生成部14により生成した、付加図形951,952を含む包含図形の例を示す図である。図27において、有効領域図形は4分割されて図形921〜924となっており、端子図形は分割されて図形931〜933,941,942となっており、付加図形は、第2の付加図形生成部14により、両端の図形951,952が生成されている。
第1〜第3の実施形態においては、トランジスタ素子のレイアウトを生成するレイアウトパタン生成装置について説明したが、第1〜第3の実施形態に係るレイアウトパタン生成装置及びレイアウトパタン生成方法は、トランジスタ素子だけではなく、LSIに作り込まれる各種の素子、例えば、抵抗素子、容量素子、インダクタ素子などのレイアウトパタンの生成に適用することができる。
Claims (16)
- 半導体集積回路を構成する素子の個々のレイアウトパタンを生成するレイアウトパタン生成装置であって、
格納部と、
基本図形生成部と、
表示装置と、
操作入力部とを有し、
前記格納部は、
レイアウトパタン生成対象素子の有効領域図形に対する、当該レイアウトパタン生成対象素子の端子図形の相対的な位置を記述するデータである端子図形の相対位置情報と、
前記有効領域図形及び前記端子図形から成る基本図形の調整値を記述するデータであり、前記有効領域図形の幅、前記有効領域図形の高さ、及び前記端子図形と前記有効領域図形との間隔を含む図形の調整値情報と、
を格納し、
前記基本図形生成部は、前記端子図形の相対位置情報と前記図形の調整値情報とに基づいて、前記レイアウトパタン生成対象素子の有効領域図形及び端子図形を生成し、
前記表示装置は、生成された前記有効領域図形及び前記端子図形を表示し、
前記図形の調整値情報は、前記操作入力部からの入力に基づいて変更される
ことを特徴とするレイアウトパタン生成装置。 - 前記端子図形の相対位置情報において、前記有効領域図形に対する前記端子図形の相対的な位置情報は、前記有効領域図形の高さとの関係に基づき記述されていることを特徴とする請求項1に記載のレイアウトパタン生成装置。
- 前記格納部は、前記基本図形以外の領域の付加図形について、前記基本図形に対する相対位置を記述するデータである付加図形の相対位置情報をさらに格納し、
付加図形生成部にて、生成された前記有効領域図形及び前記端子図形と前記付加図形の相対位置情報とに基づいて前記レイアウトパタン生成対象素子の付加図形を生成することを特徴とする請求項1又は2に記載のレイアウトパタン生成装置。 - 生成された前記有効領域図形及び前記端子図形を分割する素子の並び図形生成部をさらに有し、
前記付加図形生成部は、前記レイアウトパタン生成対象素子の付加図形の生成を、前記分割された前記有効領域図形及び前記端子図形と、前記付加図形の相対位置情報とに基づいて、行う
ことを特徴とする請求項3に記載のレイアウトパタン生成装置。 - 生成された前記有効領域図形及び前記端子図形と、前記付加図形の相対位置情報とに基づいて、前記レイアウトパタン生成対象素子の他の付加図形を生成する他の付加図形生成部をさらに有し、
前記表示装置は、生成された前記有効領域図形及び前記端子図形と、生成された前記付加図形及び前記他の付加図形とを表示する、
ことを特徴とする請求項3又は4に記載のレイアウトパタン生成装置。 - 前記レイアウトパタン生成対象素子は、トランジスタ素子、抵抗素子、容量素子、インダクタ素子のいずれかであることを特徴とする請求項1乃至5のいずれか1項に記載のレイアウトパタン生成装置。
- 前記端子図形の相対位置情報は、各レイアウトパタン生成対象素子について、1個の有効領域図形と2個の端子図形との相対的な位置を記述するデータであることを特徴とする請求項1乃至6のいずれか1項に記載のレイアウトパタン生成装置。
- 前記有効領域図形の幅、前記有効領域図形の高さ、及び前記端子図形と前記有効領域図形との間隔は、初期状態において、作図基準値の最小値が記述されていることを特徴とする請求項1乃至7のいずれか1項に記載のレイアウトパタン生成装置。
- 半導体集積回路を構成する素子の個々のレイアウトパタンを生成する装置が実行するレイアウトパタン生成方法であって、
操作入力部から入力された、レイアウトパタン生成対象素子の有効領域図形に対する当該レイアウトパタン生成対象素子の端子図形の相対的な位置を記述するデータである端子図形の相対位置情報と、前記有効領域図形及び前記端子図形から成る基本図形の調整値を記述するデータであり前記有効領域図形の幅、前記有効領域図形の高さ、及び前記端子図形と前記有効領域図形との間隔を含む図形の調整値情報と、
に基づいて、前記レイアウトパタン生成対象素子の前記有効領域図形及び前記端子図形を生成するステップと、
生成された前記有効領域図形及び前記端子図形を表示装置に表示するステップと、
を有することを特徴とするレイアウトパタン生成方法。 - 前記端子図形の相対位置情報において、前記有効領域図形に対する前記端子図形の相対的な位置情報は、前記有効領域図形の高さとの関係に基づき記述されていることを特徴とする請求項9に記載のレイアウトパタン生成方法。
- 前記基本図形以外の領域の付加図形について前記基本図形に対する相対位置を記述するデータである付加図形の相対位置情報をさらに有し、
生成された前記有効領域図形及び前記端子図形と前記付加図形の相対位置情報とに基づいて前記レイアウトパタン生成対象素子の付加図形を生成することを特徴とする請求項9又は10に記載のレイアウトパタン生成方法。 - 生成された前記有効領域図形及び前記端子図形を分割するステップをさらに有し、
前記レイアウトパタン生成対象素子の付加図形の生成を、前記分割された前記有効領域図形及び前記端子図形と、前記付加図形の相対位置情報とに基づいて、行う
ことを特徴とする請求項11に記載のレイアウトパタン生成方法。 - 生成された前記有効領域図形及び前記端子図形と、前記付加図形の相対位置情報とに基づいて、前記レイアウトパタン生成対象素子の他の付加図形を生成するステップをさらに有し、
生成された前記有効領域図形及び前記端子図形と、生成された前記付加図形を表示装置に表示する前記ステップにおいて、生成された前記他の付加図形をも表示する
ことを特徴とする請求項11又は12に記載のレイアウトパタン生成方法。 - 前記レイアウトパタン生成対象素子は、トランジスタ素子、抵抗素子、容量素子、インダクタ素子のいずれかであることを特徴とする請求項9乃至13のいずれか1項に記載のレイアウトパタン生成方法。
- 前記端子図形の相対位置情報は、各レイアウトパタン生成対象素子について、1個の有効領域図形と2個の端子図形と相対的な位置を記述するデータであることを特徴とする請求項9乃至14のいずれか1項に記載のレイアウトパタン生成方法。
- 前記有効領域図形の幅、前記有効領域図形の高さ、及び前記端子図形と前記有効領域図形との間隔は、初期状態において、作図基準値の最小値が記述されていることを特徴とする請求項9乃至15のいずれか1項に記載のレイアウトパタン生成方法。
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