JP5555770B2 - パンチスルーアクセスを有する縦型不揮発性スイッチおよびその製造方法 - Google Patents
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Description
背景
データ記憶装置は、概して、高速かつ効率的な方法でデータを記憶および読出すように動作する。ある記憶装置は、ソリッドステートメモリセルのアレイを利用して、データの個別ビットを記憶する。そのようなメモリセルは、揮発性（たとえば、ＤＲＡＭ，ＳＲＡＭ）または不揮発性（ＲＲＡＭ（登録商標），ＳＴＲＡＭ，フラッシュなど）であり得る。
データ記憶装置は、概して、高速かつ効率的な方法でデータを記憶および読出すように動作する。ある記憶装置は、ソリッドステートメモリセルのアレイを利用して、データの個別ビットを記憶する。そのようなメモリセルは、揮発性（たとえば、ＤＲＡＭ，ＳＲＡＭ）または不揮発性（ＲＲＡＭ（登録商標），ＳＴＲＡＭ，フラッシュなど）であり得る。
理解されるように、揮発性メモリセルは、一般的に、動作電力が装置に供給され続けている場合に限ってのみ、メモリ内にデータが記憶された状態を維持し、一方、不揮発性メモリセルは、一般的に、動作電力の印加がない状態であっても、メモリ内にデータ記憶を維持する。
一般的に、選択装置を含むデータ記憶装置は、共通の基板に沿って横方向構成で製造される。しかしながら、電子装置がより複雑になるにつれて、ノイズや電気的短絡のような空間的な問題が、装置の非効率な動作を引き起こし得る。そのため、電気素子の縦方向への拡大は、一般的に遭遇する空間的な課題を低減することができる。
これらおよび他のタイプのデータ記憶装置においては、しばしば、特にメモリセルまたは選択装置の水平面領域を低減することによって、効率および性能を増加することが望まれる。
要約
本発明のさまざまな実施形態は、不揮発性メモリセルにアクセスするための半導体装置に向けられる。
本発明のさまざまな実施形態は、不揮発性メモリセルにアクセスするための半導体装置に向けられる。
いくつかの実施形態においては、半導体装置は、ソース、ドレインおよびウェルを含む半導体層の縦型スタックを有する。半導体装置へのドレイン−ソースバイアス電圧の印加は、ウェルにわたってパンチスルー機構を生成し、ソースとドレインとの間の電流の流れを発生させる。
さらに、さまざまな実施形態においては、半導体装置の縦型スタックは、ソース、ドレインおよびウェルを有する。半導体装置へのドレイン−ソースバイアス電圧の印加は、ウェルにわたってパンチスルー機構を生成してソースとドレインとの間の電流の流れを発生させ、一方、少なくとも１つのゲートが半導体装置の側壁に隣接して位置付けられる。
他の実施形態においては、メモリセルのクロスポイントアレイを有するメモリ装置は、抵抗検知素子（resistive sense element：ＲＳＥ）に直列に接続された半導体層の縦型スタックを含む。半導体装置は、ソース、ドレインおよびウェルを有し、半導体装置へのドレイン−ソースバイアス電圧の印加は、ウェルにわたってパンチスルー機構を生成し、ソースとドレインとの間に、ＲＳＥを選択された抵抗状態にプログラムする電流の流れを発生させる。
本発明のさまざまな実施形態を特徴付けるこれらのおよびさまざまな他の特徴および利点は、以下の詳細な議論および添付の図面に照らして理解することができる。
詳細な説明
図１は、本発明のさまざまな実施形態に従って構築されかつ動作されるデータ記憶装置１００の機能ブロック図を提供する。装置１００の上位制御は、適当なコントローラ１０２によって実行され、コントローラ１０２はプログラム可能であってもよいし、ハードウェアベースのマイクロコントローラであってもよい。コントローラ１０２は、コントローラインターフェース（Ｉ／Ｆ）回路１０４を介して、ホスト装置と通信する。メモリ空間は、（アレイ０〜アレイＮで示される）多くのメモリアレイ１０８を含むように１０６に示されるが、必要に応じて単一のアレイが利用可能であることが理解されるであろう。各アレイ１０８は、選択された記憶容量の半導体メモリのブロックを含む。コントローラ１０２とメモリ空間１０６との間の通信は、Ｉ／Ｆ１０４を介して行なわれる。
図１は、本発明のさまざまな実施形態に従って構築されかつ動作されるデータ記憶装置１００の機能ブロック図を提供する。装置１００の上位制御は、適当なコントローラ１０２によって実行され、コントローラ１０２はプログラム可能であってもよいし、ハードウェアベースのマイクロコントローラであってもよい。コントローラ１０２は、コントローラインターフェース（Ｉ／Ｆ）回路１０４を介して、ホスト装置と通信する。メモリ空間は、（アレイ０〜アレイＮで示される）多くのメモリアレイ１０８を含むように１０６に示されるが、必要に応じて単一のアレイが利用可能であることが理解されるであろう。各アレイ１０８は、選択された記憶容量の半導体メモリのブロックを含む。コントローラ１０２とメモリ空間１０６との間の通信は、Ｉ／Ｆ１０４を介して行なわれる。
図２Ａは、本発明のさまざまな実施形態に従って構築されかつ動作されるメモリセル１１０の機能ブロック図を示す。メモリセル１１０は、スイッチングデバイス１１４と直列に接続された抵抗検知素子（ＲＳＥ）を有する。スイッチングデバイス１１４は、示されるように、効果的に電流の通過が妨げられる開放位置の場合に、メモリセル１１０の抵抗を劇的に増加するように機能する。逆に、閉成位置では、スイッチング素子１１４は電流を受けるとともにメモリセル１１０へ電流を流すことができる。閉成されたスイッチングデバイス１１４は、さらに、ＲＳＥ１１２を通して複数の方向に電流を流すことを可能とする。
ＥＥＰＲＯＭおよびフラッシュのような他のタイプの不揮発性メモリセルに対するＲＳＥセルの利点は、フローティングゲートがセル構造内に設けられないという事実を含む。既存のセルの組への新しいデータの書込みに先立つ消去動作は必要でない。むしろ、ＲＳＥセルは、ＲＳＥセルの既存の状態にかかわらず、個別にアクセスすることができ、かつ、任意の所望の状態（たとえば、「０」または「１」）に書込むことができる。また、書込電力消費要件および読出電力消費要件が実質的に低減され、十分に高速な書込時間および読出時間が達成され、制限された書込／読出サイクル寿命を有する消去可能セルに比べて、摩耗劣化が実質的に観察されない。
しかしながら、直列に接続されたＲＳＥ１１２およびスイッチングデバイス１１４を有するメモリセル１１０の構築は、大きな書込電流および水平面領域要件のような、欠点を有し得る。たとえば、ＲＳＥ１１２は、効果的にデータをプログラムするために多量の電流を必要とし得る。さらに、ＲＳＥにそのような高い量の電流を供給することができるスイッチングデバイス１１４は、しばしば、大きな水平面領域に対応する。そのため、小さい水平面領域を有し高駆動電流を伴うスイッチングデバイス１１４は、既存のメモリ装置のメモリ密度および動作効率を改善することができる。
したがって、電流のパンチスルー導通を選択的に提供する縦型半導体スイッチングデバイスが用いられ得る。半導体スイッチングデバイスは、ソース、ドレインおよびウェルを含む半導体層の縦型スタックで構築することができ、それにおいて、ドレイン−ソースバイアス電圧の印加はウェルにわたってパンチスルー機構を生成し、ソースとドレインとの間に電流の流れを発生させる。したがって、大量の電流導通と組み合わされた小さい水平面領域が実現され、より高いメモリ密度およびより高速な書込速度を達成することができる。
図２Ｂは、図１のメモリ空間１０６において用いることができる例示的なメモリセル１２０を示す。メモリセル１２０は、スイッチングデバイス１２４と直列に接続されたＲＳＥ１２２を含み得る。いくつかの実施形態においては、図示されるように、ＲＳＥ１２２はスピントルクトランスファランダムアクセスメモリ（ＳＴＲＡＭ）セルから成る。このようなＳＴＲＡＭセルは、バリヤ層１３０に接合する自由磁気層１２６および固定磁気基準層１２８を有し得る。バリヤ層１３０は、多くの異なる材料で構築されるトンネリングバリヤとして特徴付けられ得るが、本発明のさまざまな実施形態は、可能性のあるバリヤ層１３０の構成に限定されない。
さらに、ＳＴＲＡＭセルは、基準層１２８および自由層１２６にそれぞれ隣接して位置付けられる第１の電極１３２および第２の電極１３４を有し得る。いくつかの実施形態においては、第１の電極１３２および第２の電極１３４は、ＲＳＥ１２２を通る電流のスピンが一方向に配向されるスピン偏極材料を含む。
あるいは、ＲＳＥ１２２は、第１の電極と第２の電極との間に配置された抵抗性記憶層を有する抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セルとして構築され得る。このように、ＲＳＥ１２２は、記憶層の組成および特性によって必然的に高い抵抗値を有し、それは、通常高い電気抵抗を有する（二酸化チタンＴｉＯ2のような）酸化物とすることができる。動作中、そのようなＲＲＡＭ（登録商標）は、記憶層内に第１の電極層と第２の電極層とを接続するフィラメントを形成するのに十分な電流の印加によって、低抵抗状態にプログラムすることができる。
さらに、プログラマブルメタライゼーションセル（ＰＭＣ）をＲＳＥ１２２として利用することができ、ＰＭＣは、金属層、埋め込み層および誘電層を境界とする第１の電極および第２の電極で構築することができる。いくつかの実施形態においては、第１の電極と第２の電極との間の相対的な電位の調整によって、形成されたフィラメントを通してＲＳＥ１２２に書込電流を流すことができる。
ＲＳＥ１２２のさらに他の実施形態においては、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セルが、抵抗状態を記憶するために用いられ得る。例示的なＰＣＲＡＭセルは、第１の電極と第２の電極との間に配置された、多結晶カルコゲニド材料媒質層を有し得る。媒質層のカルコゲニドガラスの固有の挙動によって、カルコゲニド材料の融点を上回る熱量の印加で、高抵抗状態に対応するアモルファスカルコゲニドを形成することができる。逆に、媒質層のカルコゲニド材料のガラス遷移温度を上回るが、材料の融点未満の熱の印加は、任意に存在するアモルファスカルコゲニドを結晶化し、低抵抗状態にプログラムする。
半導体スイッチングデバイス１２４に関して、ドレイン１３６およびソース１３８は、縦型に整列されて配向され、異種物質のウェル１４０を接合し得る。さまざまな実施形態においては、電極１４２もソース層１３８に隣接して結合される。動作中、半導体スイッチングデバイス１２４は、ウェル層１４０を通る導電経路を有しないことによって、ＲＳＥ１２２へ電流が流れるのを制限することができる。反対に、導通経路の形成によって、いずれの方向にも電流をメモリセル１２０に流すことができる。
図２ＢにおけるＲＳＥ１２２および半導体スイッチングデバイス１２４の記載は、多くの異なる構成がメモリセルを構築するために利用することができるので、ほんの例示に過ぎないことが理解され得る。たとえば、第２のバリヤ層（図示せず）がＲＳＥ１２２と半導体スイッチングデバイス１２４との間に一部分結合されて、要素間の望ましくない電流の流れを防止することができる。さらに、ＲＳＥ１２２および半導体スイッチングデバイス１２４のさまざまな層は必要に応じて変化し得る。つまり、ドレイン層１３６およびソース層１３８の物理的向きは、本発明の精神を阻むことなく反転することができる。
しかしながら、いくつかの実施形態においては、メモリセル１２０の構築は、事実上縦型であることに注意すべきである。つまり、ＲＳＥ１２２および半導体スイッチングデバイス１２４の双方のさまざまな層は縦型に整列され、それによって、縦方向に延在する側壁が、要素の少なくとも１つの側面に形成される。同様に、メモリセル１２０の水平面領域は、図２Ｂに示される層の深さに対する、電極層１３２および１４２の長さおよび幅として特徴付けられる。
図３Ａ〜図３Ｂには、例示的な半導体スイッチングデバイス１５０が、本発明のさまざまな実施形態に従って構築されかつ動作されるものとして示される。Ｐウェル層１５２が、ソース層１５４とドレイン層１５６との間に配置され、かつ縦型に整列される。図示されるように、ソース層１５４およびドレイン層１５６は、同じ態様でドープすることができるが（たとえば、Ｎ＋ドープ）、そのようなドーピングは必須ではなくまたは限定されない。さらに、ちょうどＮドープ材料がＰウェル層１５２において使用できるように、Ｐウェル層１５２のＰドープ材料をソース層１５４およびドレイン層１５６に用い得ることが、当業者には理解できるであろう。そのような代替的な構成で、Ｐ−Ｎ−Ｐ縦型積層半導体スイッチングデバイスを生成することができる。
動作中、半導体スイッチングデバイス１５０は、ソース層１５４とドレイン層１５６との間の電圧のバイアスによってデバイス１５０に電流を流すことができるように、電圧が制御される。しかしながら、スイッチングデバイス１５０の多くの可能性のある構成は、デバイス１５０を流れる電流を制限するバイアスを有し得ることに注意すべきである。
本発明のさまざまな実施形態に従う図３Ａの半導体スイッチングデバイス１５０の例示的な動作が、図３Ｂに一般的に示される。ソース層１５４とドレイン層１５６との間の電位差は、ソース空乏領域１５８およびドレイン空乏領域１６０の融合を生成する。空乏領域が融合した領域は、パンチスルー領域１６２として特徴付けられる。いくつかの実施形態においては、ソース層１５４とドレイン層１５６との間に存在する電圧のしきい値（Ｖp）へのバイアシングは、ソース層１５４からドレイン層１５６へまたはその逆へ、電流が容易に通過できる高導通経路を形成する。
半導体スイッチングデバイス１５０のさまざまな層の配置および配向は限定されず、必要に応じて修正することができることに注意すべきである。たとえば、ソース層１５４とドレイン層１５６との間の距離の修正は、パンチスルー領域１６２を拡大し得る。同様に、ソース層１５４およびドレイン層１５６は、位置を反転することができ、および／または、上述のように異なる材料でドープすることもできる。さらに、修正されたパンチスルー埋め込み（implant）（図示せず）を、Ｐウェル層１５２に挿入することができ、パンチスルー領域１６２の予め定められた大きさおよび配向を保障する。このような修正によって、さまざまな態様で、縦型整列デバイス１５０を維持することを容易にすることができるとともに、予め定められた領域１６２において空乏領域１５８および１６０を融合することを容易にすることができる。
さらにさまざまな実施形態においては、半導体スイッチングデバイス１５０は、導通経路がソース層１５４またはドレイン層１５６のいずれかからパンチスルー領域１６２を通って形成され、かつその導通経路がデバイス１５０への電力の存在にかかわらず維持され得る点で、双方向である。しかしながら、バイアスの変化が導通経路の消失を引き起こすので、導通経路は永続的ではない。したがって、半導体スイッチングデバイス１５０は、さまざまな実施形態において、双方向不揮発性デバイスとして動作し得る。
図４は、本発明のさまざまな実施形態に従って構築されかつ動作される例示的なクロスポイントアレイ１７０を示す。クロスポイントアレイ１７０は、ビットライン１７４とソースライン１７６との間に接続されるとともに行および列に配置された、図３Ａおよび図３Ｂのメモリセル１５０のような複数のメモリセル１７２を有し得る。クロスポイントアレイ１７０は、示されるように、予め定められた高書込電圧にビットラインドライバ１８０を設定し、かつ対応するソースラインドライバ１８２を低書込電圧に設定することによって、抵抗状態を選択されたメモリセル１７８にプログラムするように構成され得る。
しかしながら、複数のメモリセルが同時にまたは多くの行および列に沿って連続的にプログラムされてもよいことが理解され得る。同様に、選択されたメモリセル１７８を通る書込電流の経路は、固定されておらず、ビットラインドライバ１８０およびソースラインドライバ１８２の操作で反対の方向へ調整することができることに注意すべきである。
例示的なバイアシングスキームにおいては、多くの非選択ビットライン１８４およびソースライン１８６は、バイアス電圧（たとえば、書込電圧の半分）にプリチャージされ、選択されたメモリセル１７８の読出しまたは書込みの間に漏れ電流が生じることを防止する。つまり、各メモリセル１７２における半導体スイッチングデバイスと非選択ビットライン１８４およびソースライン１８６のプリチャージとの組み合わせによって、さまざまな読出動作または書込動作中において、望ましくない電流が非選択メモリセル１７２から生成されることを低減または排除することができる。たとえば、非選択メモリセル１７２は、プリチャージされた非選択のビットライン１８４およびソースライン１８６の間に、電流を導通するために十分な量のバイアスは生じないであろう。
半導体スイッチングデバイスは、予め定められた電圧でメモリセルに電流を流すように構築しかつ調整することができ、一方、非選択制御ライン１８４，１８６のプリチャージは、望ましくない漏れ電流を生成するのに必要な低電位を排除することができる。非選択のビットライン１８４およびソースライン１８６のプリチャージは、バイアシングスキームにおいて導通し、そのような構成はそのスキームには限定されず、必要に応じて実行することができることに注意すべきである。同様に、選択メモリセル１７８からのデータの書込みまたは読出しの間にさまざまな配向が利用され得るので、プリチャージ電圧は固定または限定されない。
図５には、半導体スイッチングデバイスの例示的な動作特性１９０がグラフ化される。半導体スイッチングデバイスがバイアス電圧を受けると、ライン１９２によって示されるように、しきい値電圧に到達するまで、パンチスルー領域を通る導通経路は生成されない。しかしながら、しきい値電圧を超えると、スイッチングデバイスは、パンチスルー領域内の融合された空乏領域の大きな導電容量によって、急速に完全な導電容量に到達する。
さらに、スイッチングデバイスは、逆極性の電圧が印加されると、逆の挙動を発揮し得る。そのため、例示的な半導体スイッチングデバイスのバイポーラ特性および双方向特性は明らかである。さらに注目すべきは、破線１９６によって示されているように、両方の極性において、しきい値電圧でスイッチングデバイスの電流が急速に立ち上がる。
本発明のさまざまな実施形態に従う縦型半導体スイッチングデバイス２００の例示的な構成が、図６Ａ〜図６Ｄに示される。半導体層の縦型スタックは、少なくともソース層２０２、ドレイン層２０４、およびＰウェル２０６層を含み、ドナーウェハ２０８上への埋め込みおよびドーパント活性化を用いて作ることができる。いくつかの実施形態においては、金属化層（図示せず）がドナーウェハ２０８の上方に堆積され、ウェハ２０８への半導体層の接合を強化する。しかしながら、そのような金属化層は必須ではなく、または限定されない。
さまざまな半導体層が、必要に応じて、Ｎ−Ｐ−ＮおよびＰ−Ｎ−Ｐを含む多くの形態でドープされ得ることに注意すべきである。同様に、さまざまなドーパントは、限定されないが、ホウ素、リン、ヒ素、インジウム、およびアンチモンを含む多くの異なる材料とすることができる。ドナーウェハ２０８としてシリコンを用いることができるが、代替的に、シリコン上の他の半導体（たとえば、シリコンゲルマニウム）のエピタキシャル層を成長するために、さまざまな技術を用いることが可能である。
同様に、スイッチングデバイスは、単結晶化シリコンには限定されない。そのような構造は、シリコンゲルマニウム、シリコン、および、ヘテロ構造を形成するシリコンゲルマニウムの縦型エピタキシーで形成することができる。複雑な構造の改善された製造のような縦型層変換を容易にするウェハ接合の使用、および縦型配向における結晶化半導体材料の単一層の変換能力によって、さまざまな利点がもたらされ得る。
さらに、図６Ａに示されるさまざまな実施形態においては、半導体層およびドナーウェハ２０８が、アクセプタウェハ２１２および絶縁材料２１４に隣接して位置付けられる接触部２１０に接合される。スイッチングデバイスをともに配向するために、さまざまな接合技術および縦型整列技術を用いることができるが、本発明によって必須とされまたは限定される技術はない。同様に、接触部２１０は、純金属および金属合金のようなさまざまな材料で構築することができるが、そのような構造は限定されない。
図６Ｂにおいては、ドナーウェハ２０８は除去されるが、アクセプタウェハ２１２、および絶縁材料２１４は残る。一方、パターニングおよびより小さい個別のスイッチングデバイスの整列は、アライメントマークを用いて実行してもよいし、用いずに実行してもよい。さらに、スイッチングデバイスのサイズを規定するために、ドナーウェハ２０８の接合および分離の前または後に、さまざまなパターニング操作を実行することができる。そのようなパターニング操作は、限定されずまたは必須ではなく、いくつかの実施形態においては、抵抗検知素子の形成と同時に行なうことができる。
図６Ｃに関して、複数の個別の半導体スタック２１６が、接触部２１０に接合されたまま、ギャップ２１８によって分離される。さまざまな分離技術を、制限なくまたは限定なく利用することができるが、化学エッチング処理は、製造時において、効率的に精密な分離を提供することができる。いくつかの実施形態においては、そのようなエッチングは、フォトレジスト層からエッチング半導体層を通って接触部２１０に至るまで、予め定められたパターンを転写することによって行なうことができる。
さらに、各個別のスタック２１６の少なくとも１つの縦型の側壁は、さまざまな技術を用いて、絶縁材料で保護され得る。そのような技術の１つは、二酸化シリコン、シリコン酸窒化物、またはシリコン窒化物を形成する不動態化（passivation）である。さらに、不動態化は、限定されないが、プラズマ酸化、プラズマ窒化、および低温誘電堆積を含むさまざまな手法でなされ得る。しかしながら、絶縁材料または不動態化作業は、限定されず、制限されず、または、好ましいものではない。
半導体スイッチングデバイス２００のさまざまな動作の間、ゲートが用いられ得る。したがって、ゲート構造は、製造中に、個別スタック２１６に接続され得る。あるいは、誘電体がギャップ２１８に挿入され、スタック２１６同士を完全に絶縁することができる。最後に、図６Ｄは、ＲＳＥ２２２に直列に接続された後のさまざまなメモリセル２２０を示す。上述のように、各スイッチングデバイス２００は、Ｐウェル層に対してショットキーバリヤとして構築され得る電極２２４を有し得る。ＲＳＥ２２０は、電極層２２４の上方または下方からスイッチング層に接続され得ることに注意すべきである。結果として、各メモリセル２２０を個別に利用することができ、または図４のクロスポイントアレイ１７０のような、メモリセルのアレイ内に含ませることができる。
動作中、縦型に整列されたスイッチングデバイス２００は、メモリセル２２０の選択的動作を提供するために用いることができる。メモリセル２２０の縦型配向によって、データ記憶装置の効果的な表面領域の利用が可能となる。したがって、図６Ａ~図６Ｄに示されるようなウェハ接合で構築されるスイッチングデバイス２００は、メモリセル２２０についての、選択的な大きな縦型導電経路を提供し、性能および表面領域利用を改善することができる。
図７Ａは、本発明のさまざまな実施形態に従って構築されかつ動作される、他の例示的な半導体スイッチングデバイス２３０を示す。ソース層２３２およびドレイン層２３４は縦型に向けられるとともに、Ｐウェル層２３６の反対側に接触的に係合する。パンチスルー領域は、ソース空乏領域２４０とドレイン空乏領域２４２との間の関係の特定の構成でＰウェル２３０内に設計することも可能である。しかしながら、パンチスルー領域２３８は、限定されないが、修正されたパンチスルー埋め込みを含む多くの異なる態様で、Ｐウェル２３６内に実現され得ることに注意すべきである。
さまざまなメモリセル動作をスイッチングデバイス２３０によって実行することができるが、増加した多様性は、スイッチングデバイス２３０の側壁に隣接して位置付けられるゲート２４４の追加で達成することができる。そのような多様な特性の１つは、電圧がゲート２４４を通過するとともに選択されたワードライン２４６からの電流を調整するときに生じ、接続されたＲＳＥに存在する抵抗状態を確実に読み出すのに役立つ。理解され得るように、ゲート２２４は、双方向スイッチングデバイスを生成するための特別な特性を発揮し得る金属フローティングゲートとして構築することができる。
さらに、さまざまな動作が、ゲート２４４に接続される電圧で実行され、ゲート２４４に最も近接するＰウェル２３６の側壁に隣接して生成される導電チャネル２４８をもたらし得る。いくつかの実施形態においては、導電チャネル２４８は、スイッチングデバイスに流れる電流の伝導に関して、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と同様の特性を発揮するという点で、ＭＯＳＦＥＴチャネルである。しかしながら、スイッチングデバイス２３０は、ソース層２３２からドレイン層２３４へまたはその逆への複数導電経路を用いて機能するように構成することもできる。つまり、電流はパンチスルー領域２３８および導電チャネル２４８の双方を通って、スイッチングデバイス２３０の選択された構成に基づいて同時にまたは連続して導通するように構成することもできる。さらに、スイッチングデバイス２３０は、パンチスルー領域２３８または導電チャネル２４８のいずれかを専ら通って電流を導通するように構成することもできる。
要するに、スイッチングデバイス２３０は、特定の予め定められた状況の間、導電チャネル２４８を生成するように選択的に構成することができる。そのような状況は、さまざまな読出動作中のように、寄生容量における導電チャネル２４８を利用してもよい。しかしながら、導電チャネル２４８の生成およびゲート２４４の存在は、スイッチングデバイス２３０の使用においては、必須ではなくまた限定されない。
代替的に、予め定められた動作特性に対応するようにスイッチングデバイス２３０を選択的に調整するために、１つまたはより多くのゲート２４４を利用することができる。たとえば、複数のゲート２４４は、Ｐウェル層２３８の両側に複数の導通チャネル２４８を生成し、パンチスルー領域２３８を通して電流を導通するのに必要とされるしきい値電位バイアスを選択的に調整し得る。つまり、パンチスルー領域２３８を通して電流を導通するのに必要な最小電圧バイアスは、さまざまなゲート２２４および導電チャネル２４８の機能を用いて修正することができる。
図７Ｂは、概して、図７Ａのスイッチングデバイス２３０を用いて構築されたメモリセルを有するクロスポイントアレイ２５０の例示的な動作を示す。単一ゲート構造２５２が、ビットライン２５６とソースライン２５８との間に接続されるメモリセル２５４を選択的に動作するために用いられ得る。図示されるように、ゲート構造２５２は、行に沿って複数のメモリセル２５４に隣接して位置付けられるが、このような配向は、ゲート構造が個別にまたは行ゲート構造２５２と組み合わせて、メモリセルの列に沿って位置付けられるものには限定されない。ゲート構造２５２の制御は、ビットラインドライバ２６２およびソースラインドライバ２６４と同じ態様で、ワードラインドライバ２６０によって促進され得る。しかしながら、さまざまなラインドライバ２６０，２６２，２６４の数およびサイズは、１つまたは多くのドライバをクロスポイントアレイ２５０において利用することができるものに限定されない。
ゲート構造２５２は、単一のメモリセル２５４と絶縁され、かつ、ワードライン２６６によって、行および列に沿った他のゲート構造に接続されるように構成することができることに注意すべきである。逆に、本発明のさまざまな実施形態は、ゲート構造２５２が、クロスポイントアレイ２５０において、複数の行または列にわたるように構築される。さらに、上述のバイアシングスキームは、スイッチングデバイスを通る導通を強化している間に、単一のゲートを必要とするように動作され得る。
図８は、本発明のさまざまな実施形態に従って実行されるデータアクセスルーチン２７０のフローチャートを提供する。まずステップ２７２において、半導体スイッチングデバイスと直列に接続されたＲＳＥを有する縦型に整列されたメモリセルが設けられる。いくつかの実施形態においては、メモリセルは、メモリのクロスポイントアレイ内に位置付けられるが、このような位置付けは限定されない。スイッチングデバイスは、ステップ２７４にて、しきい値電圧を有するソース層およびドレイン層のバイアシングで活性化され、そのバイアシングによって、スイッチングデバイスのＰウェルのパンチスルー領域を通して電流を導通させることができる。上述のように、スイッチングデバイスのしきい値電圧、活性化、および動作は、ゲート構造を含む。
さらに、ステップ２７６にて、スイッチングデバイスが活性化されている間に、選択された抵抗状態がメモリセルのＲＳＥにプログラムされる。データアクセスルーチン２７０は、処理が進められてステップ２７８で終了するが、プログラムされた抵抗状態は、ステップ２７６からステップ２８０またはステップ２８２へ進むことによって、クロスポイントアレイにおけるメモリセルの配向に依存してさらに読出され得る。メモリセルがクロスポイントアレイ内である場合、バイアシングスキームがステップ２８０で実行されて、非選択のビットラインおよびソースラインをプリチャージし、望ましくない漏れ電流を低減または排除する。
ステップ２８２にて、以前にプログラムされたメモリセルの抵抗状態が、ステップ２７６にて用いられた書込電流よりも小さな大きさを有する読出電流を用いて読出される。アレイにおけるメモリセルのさまざまな構成は、クロスポイントアレイには限定されないことが理解され得る。同様に、データアクセスルーチン２７０のさまざまなステップで、多くのメモリセルを、同時にまたは連続して、読出しまたは書込みすることができる。さらに、データアクセスルーチン２７０のさまざまなステップは網羅的ではなく、本発明の精神を妨げることなくタイミングおよび動作を修正することができる。たとえば、ＲＳＥへ抵抗状態を前にプログラミングすることなく、抵抗状態を読出すことができる。
当業者には理解されるように、本明細書において示されたさまざまな実施形態は、メモリセルへの有利なアクセスを提供する。大きな電流量を半導体スイッチングデバイスを通して導通するためのパンチスルー領域の使用によって、予め定められたパルスで確実にプログラムされ得るスケーラブルなメモリセルを可能にする。双方向性および双極性である半導体スイッチングデバイスの多様性によって、記憶容量を改善しながら、メモリセルの従来のアレイの複雑性が大幅に低減される。しかしながら、本明細書で議論されたさまざまな実施形態は多くの潜在的な用途を有し、電子媒体またはデータ記憶装置の特定の分野に限定されない。
本発明のさまざまな実施形態の多くの特性および利点が、本発明の詳細な構成および機能とともに上記の説明に記載されたが、この詳細な説明は例示に過ぎず、詳細において、特に、添付の特許請求の範囲が表現される語句の広範な一般的な意味によって示される最大限の本発明の原理の範囲内における部品の構成および配列の点で変更がなされてもよいことが理解されるべきである。
Claims (16)
- 半導体装置であって、
ソースと、ドレインと、第１および第２の導電チャネルにそれぞれ対応する第１および第２のゲートに接続されたウェルとを含む半導体層の縦型スタックを備え、
書込動作中の第１のゲート電圧でのドレイン−ソースバイアス電圧の印加は、前記ウェルにわたるパンチスルー機構を生成して、前記ソースと前記ドレインとの間の双方向電流の流れを発生させ、
読出動作中の前記第１のゲート電圧と異なる第２のゲート電圧の印加は、前記第１および第２の導電チャネルの少なくとも１つならびに前記パンチスルー機構を通じて双方向電流の流れを発生させる、半導体装置。 - メモリセルを形成するための抵抗検知素子（ＲＳＥ）と組み合わせて、前記電流の流れは、前記ＲＳＥを選択された抵抗状態にプログラムする、請求項１に記載の半導体装置。
- 前記ＲＳＥは、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セル、プログラマブルメタライゼーションセル（ＰＭＣ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セル、およびスピントルクトランスファランダムアクセスメモリ（ＳＴＲＡＭ）セルのうちの少なくとも１つを含む、請求項２に記載の半導体装置。
- 前記ソースおよびドレインについての代替として、前記ウェルに隣接してショットキーバリアが形成される、請求項１に記載の半導体装置。
- 関連したゲート構造を有さない２端子スイッチとして特徴付けられる、請求項１に記載の半導体装置。
- 前記パンチスルー機構は、前記半導体装置の側壁に隣接して位置付けられるゲートによって誘導される前記ウェル内のＭＯＳＦＥＴチャネルに隣接して延在する、請求項１に記載の半導体装置。
- 前記パンチスルー機構は、双方向電圧で生成される、請求項１に記載の半導体装置。
- 前記半導体層の縦型スタックは、ドナーウェハおよびアクセプタウェハを用いるウェハ接合によって構築される、請求項１に記載の半導体装置。
- 前記ドナーウェハまたは前記アクセプタウェハのうちの少なくとも選択された一方は、前記ドナーウェハまたは前記アクセプタウェハのうちの残余の一方に接合される金属層を含む、請求項８に記載の半導体装置。
- 前記ドナーウェハまたは前記アクセプタウェハのうちの少なくとも選択された一方に、前記ウェハの後続の整列を支援するために、アライメントマークが設けられる、請求項８に記載の半導体装置。
- 少なくとも１つのゲートが、前記半導体装置の側壁に隣接して位置付けられる、請求項１に記載の半導体装置。
- 前記ゲートを通して電圧を通過させることは、前記パンチスルー機構が生成されるしきい値バイアス電圧を調整する、請求項１１に記載の半導体装置。
- 前記しきい値バイアス電圧は、読出動作の間は第１の値に調整され、書込動作の間は第２の値に調整される、請求項１２に記載の半導体装置。
- メモリ装置であって、
抵抗検知素子（ＲＳＥ）に直列に接続された半導体層の縦型スタックを含むメモリセルのクロスポイントアレイを備え、
半導体装置は、ソース、ドレインおよびウェルを含み、
第１のドレイン−ソースバイアス電圧の印加は、前記ウェルの第１の導電チャネルにわたるパンチスルー機構を生成し、ゲート電圧は、前記ウェルの第２の導電チャネルを生成して、前記ＲＳＥを選択された抵抗状態にプログラムする前記ソースと前記ドレインとの間の電流の双方向の流れを発生させ、
前記第１のドレイン−ソースバイアス電圧と異なる第２のドレイン−ソースバイアス電圧は、前記ウェルにわたるパンチスルー機構を生成し、前記ＲＳＥの抵抗状態を読み出す電流の双方向の流れを発生させる、メモリ装置。 - 単一のゲートが、複数の半導体装置に隣接して位置付けられる、請求項１４に記載のメモリ装置。
- 漏れ電流が生成されることなく、予め定められたＲＳＥに抵抗状態をプログラムするために、非選択ビットラインおよびソースラインがプリチャージされる、請求項１４に記載のメモリ装置。
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