KR101433184B1 - 펀치스루 액세스를 이용하는 수직 비휘발성 스위치 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 4
- 239000004065 semiconductor Substances 0.000 claims abstract description 67
- 230000007246 mechanism Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 7
- 230000002457 bidirectional effect Effects 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000001465 metallisation Methods 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 claims 10
- 230000000977 initiatory effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 74
- 238000013500 data storage Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 6
- 150000004770 chalcogenides Chemical class 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000005387 chalcogenide glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/165—Auxiliary circuits
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- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/861—Diodes
- H01L29/8618—Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes
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- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
비휘발성 메모리 셀에 액세스하는 반도체 장치가 제공된다. 일부 실시예들에 있어서, 반도체 장치는 소스, 드레인 및 웰을 포함하는 수직 적층형 반도체층들을 포함한다. 상기 반도체 장치에 드레인-소스 바이어스 전압을 인가함으로써, 웰에 걸쳐 펀치스루 메커니즘이 형성되어, 소스 및 드레인 사이의 전류의 흐름을 개시한다.
Description
데이터 저장 장치들은 일반적으로 신속하고 효율적인 방식으로 데이터를 저장 및 검색하도록 동작한다. 일부 저장 장치들은 데이터의 개별적인 비트들을 저장하기 위하여 고체 상태 메모리 셀들의 반도체 어레이를 활용한다. 이러한 메모리 셀들은 휘발성(예컨대, DRAM, SRAM) 또는 비휘발성(RRAM, STRAM, 플래시 등)일 수 있다.
인식되는 바와 같이, 휘발성 메모리 셀들은 일반적으로 장치에 동작 전력이 계속적으로 공급되는 동안에만 메모리에 저장된 데이터를 유지하는 반면, 비휘발성 메모리 셀들은 일반적으로 동작 전력이 인가되지 않더라도 메모리에 저장된 데이터를 유지한다.
일반적으로, 선택 장치들을 포함하는 데이터 저장 장치들은 공통 기판을 따라 측면 구성(lateral configuration)으로 제조된다. 그러나, 전자 장치들이 점차 복잡해짐에 따라, 노이즈 및 전기적 단락들과 같은 공간적 문제들로 인해 장치의 동작이 비효율적으로 될 수 있다. 따라서, 전기적 컴포넌트들의 수직 확장은 일반적으로 발생하는 공간적 문제들을 감소시킬 수 있다.
이들 및 다른 타입들의 데이터 저장 장치들에 있어서, 특히 메모리 셀 또는 선택 장치의 수평 표면 영역을 감소시킴으로써 효율성 및 성능을 증가하는 것이 대체로 바람직하다.
본 발명의 다양한 실시예들은 비휘발성 메모리 셀에 액세스하기 위한 반도체 장치에 관한 것이다.
일부 실시예들에 있어서, 반도체 장치는 소스, 드레인 및 웰(well)을 포함하는 수직 적층형 반도체층들을 갖는다. 반도체 장치에의 드레인-소스 바이어스(drain-source bias) 전압의 인가에 의해 웰에 걸쳐 펀치스루(punchthrough) 메커니즘이 형성되어, 소스 및 드레인 사이의 전류의 흐름을 개시한다.
또한, 다양한 실시예들에 있어서, 수직 적층형 반도체층들은 소스, 드레인 및 웰을 갖는다. 드레인-소스 바이어스 전압의 인가에 의해 웰에 걸쳐 펀치스루 메커니즘이 형성되어, 소스 및 드레인 사이의 전류의 흐름이 개시되는 한편, 적어도 하나의 게이트가 반도체 장치의 측벽에 인접하게 위치된다.
다른 실시예들에 있어서, 메모리 셀들의 교차점 어레이(cross-point array)를 갖는 메모리 장치는 저항 감지 소자(RSE)와 직렬로 접속된 수직 적층형 반도체층들을 포함한다. 반도체 장치는 소스, 드레인 및 웰을 가지고, 여기서 드레인-소스 바이어스 전압의 인가에 의해 웰에 걸쳐 펀치스루 메커니즘이 형성되어, 소스 및 드레인 사이의 전류의 흐름을 개시하여, RSE를 선택된 저항 상태로 프로그램한다.
본 발명의 다양한 실시예들을 특징짓는 이들 및 다양한 다른 특징들 및 이점들은 하기 상세한 설명 및 첨부 도면들에 의해 이해될 수 있다.
도 1은 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 예시적인 데이터 저장 장치의 개략적인 기능도이다.
도 2a는 도 1의 장치에 이용될 수 있는 메모리 셀을 도시한다.
도 2b는 본 발명의 다양한 실시예들에 따라 구성된 예시적인 메모리 셀을 도시한다.
도 3a는 도 2a 내지 도 2b의 메모리 셀에 이용될 수 있는 예시적인 반도체 스위칭 장치를 도시한다.
도 3b는 본 발명의 다양한 실시예들에 따른, 도 3a의 메모리 셀의 예시적인 동작을 도시한다.
도 4는 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 메모리 셀들의 예시적인 교차점 어레이를 도시한다.
도 5는 예시적인 반도체 스위칭 장치의 동작을 그래프로 도시한다.
도 6a 내지 6d는 본 발명의 다양한 실시예들에 따라 수행되는 예시적인 제조 동작을 개략적으로 도시한다.
도 7a는 본 발명의 다양한 실시예들에 따른 반도체 스위칭 장치의 예시적인 동작을 도시한다.
도 7b는 메모리 셀들의 교차점 어레이에 있어서 메모리 셀들의 예시적인 행의 구성을 도시한다.
도 8은 본 발명의 다양한 실시예들에 따라 수행되는 데이터 액세스 루틴의 플로우챠트를 제공한다.
도 2a는 도 1의 장치에 이용될 수 있는 메모리 셀을 도시한다.
도 2b는 본 발명의 다양한 실시예들에 따라 구성된 예시적인 메모리 셀을 도시한다.
도 3a는 도 2a 내지 도 2b의 메모리 셀에 이용될 수 있는 예시적인 반도체 스위칭 장치를 도시한다.
도 3b는 본 발명의 다양한 실시예들에 따른, 도 3a의 메모리 셀의 예시적인 동작을 도시한다.
도 4는 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 메모리 셀들의 예시적인 교차점 어레이를 도시한다.
도 5는 예시적인 반도체 스위칭 장치의 동작을 그래프로 도시한다.
도 6a 내지 6d는 본 발명의 다양한 실시예들에 따라 수행되는 예시적인 제조 동작을 개략적으로 도시한다.
도 7a는 본 발명의 다양한 실시예들에 따른 반도체 스위칭 장치의 예시적인 동작을 도시한다.
도 7b는 메모리 셀들의 교차점 어레이에 있어서 메모리 셀들의 예시적인 행의 구성을 도시한다.
도 8은 본 발명의 다양한 실시예들에 따라 수행되는 데이터 액세스 루틴의 플로우챠트를 제공한다.
도 1은 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 데이터 저장 장치(100)의 기능 블록도를 제공한다. 프로그램 가능 또는 하드웨어 기반 마이크로 제어기일 수 있는 적절한 제어기(102)에 의해 장치(100)의 상위 레벨 제어가 수행된다. 제어기(102)는 제어기 인터페이스(I/F) 회로(104)를 통해 호스트 장치와 통신한다. 메모리 공간은 "106"으로 도시되어 있으며, 다수의 메모리 어레이들(108, 어레이 O-N으로 표시됨)을 포함하지만, 필요에 따라 단일 어레이가 이용될 수 있음을 인식할 것이다. 각 어레이(108)는 선택된 저장 용량의 반도체 메모리의 블록을 포함한다. 제어기(102) 및 메모리 공간(106) 사이의 통신들은 I/F(104)를 통해 조정(coordinate)된다.
도 2a는 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 메모리 셀(110)의 기능 블록도를 도시한다. 메모리 셀(110)은 스위칭 장치(114)와 직렬로 접속된 저항 감지 소자(RSE; 112)를 갖는다. 스위칭 장치(114)는 도시된 바와 같이 전류가 통과하는 것을 효과적으로 막는 개방 위치에 있을 때 메모리 셀(110)의 저항을 대폭 증가시키도록 하는 기능을 한다. 반대로, 폐쇄 위치에서는 스위칭 장치(114)가 전류를 수신하여 전류가 메모리 셀(110)을 통과하게 한다. 폐쇄된 스위칭 장치(114)는 또한 다수의 방향들로 전류가 RSE(112)를 통과하게 한다.
EEPROM 및 플래시와 같은 다른 타입들의 비휘발성 메모리 셀들에 비하여 RSE 셀들의 이점들은 셀 구성 내에 플로팅 게이트(floating gate)가 제공되지 않는다는 점을 포함한다. 새로운 데이터를 셀들의 기존의 세트에 기록하기 전에 삭제 동작을 행할 필요가 없다. 오히려, RSE 셀들은 RSE 셀의 기존 상태에 관계없이 개별적으로 액세스되어 임의의 원하는 논리 상태(예컨대, "0" 또는 "1")로 기록될 수 있다. 또한, 기록 및 판독 전력 소비 요건들이 실질적으로 감소되어, 상당히 빠른 기록 및 판독 시간이 달성될 수 있으며, 기록/삭제 수명(cycle life)이 제한된 삭제 가능한 셀들과 비교하여 마모 열화(wear degradation)가 실질적으로 관찰되지 않는다.
그러나, 서로 직렬로 접속된 RSE(112) 및 스위칭 장치(114)를 구비한 메모리 셀(110)의 구성은, 큰 기록 전류 및 수평 표면 영역 요건들과 같은 단점들을 가질 수 있다. 예를 들어, RSE(112)는 데이터를 효율적으로 프로그램하기 위하여 대량의 전류를 요구할 수 있다. 또한, RSE에 이러한 대량의 전류를 공급할 수 있는 스위칭 장치(114)는 주로 큰 수평 표면 영역에 대응한다. 그러므로, 작은 수평 표면 영역을 가지면서 높은 구동 전류들을 가지는 스위칭 장치들(114)은 기존 메모리 장치들의 메모리 밀도 및 동작 효율을 개선시킬 수 있다.
따라서, 수직 반도체 스위칭 장치를 이용하여, 전류의 펀치스루 도전(conduction)을 선택적으로 제공할 수 있다. 반도체 스위칭 장치는 소스, 드레인 및 웰을 포함하는 수직 적층형 반도체층들로 구성될 수 있으며, 여기서 드레인-소스 바이어스 전압의 인가에 의해 웰에 걸쳐 펀치스루 메커니즘이 형성되어, 소스 및 드레인 사이의 전류의 흐름을 개시한다. 따라서, 보다 높은 메모리 밀도들 및 보다 빠른 기록 속도들을 달성하기 위하여 대용량 전류 도전과 함께 작은 수평 표면 영역이 구현될 수 있다.
도 2b는 도 1의 메모리 공간(106)에 이용될 수 있는 예시적인 메모리 셀(120)을 도시한다. 메모리 셀(120)은 반도체 스위칭 장치(124)와 직렬로 접속된 RSE(122)를 포함할 수 있다. 일부 실시예들에 있어서, 도시된 바와 같이, RSE(122)는 스핀-토크 랜덤 액세스 메모리(STRAM)셀로 구성된다. 이러한 STRAM셀은 배리어층(130)과 경계를 접하는 프리 자기층(126) 및 고정 자기 기준층(128)을 가질 수 있다. 배리어층(130)은 많은 상이한 재료들로 구성된 터널링 배리어로서 특징지어질 수 있지만, 본 발명의 다양한 실시예들은 가능한 배리어층(130) 구성들을 제한하는 것이 아님을 인식할 수 있다.
또한, STRAM셀은 기준층(128) 및 프리층(126)에 각각 인접하게 위치된 제 1 전극(132) 및 제 2 전극(134)을 가질 수 있다. 일부 실시예들에 있어서, 제 1 및 제 2 전극들(132 및 134)은 RSE(122)를 통과하는 전류의 스핀(spin)을 균일하게 배향(orient)하는 스핀 편극 재료를 포함한다.
대안적으로는, RSE(122)는 제 1 전극층 및 제 2 전극층 사이에 배치된 저항 저장층을 구비한 저항 랜덤 액세스 메모리(RRAM)셀로서 구성될 수 있다. 따라서, RSE(122)는 일반적으로 높은 전기 저항을 갖는 산화물(이산화 티타늄, TiO2)일 수 있는 저장층의 조성물 및 특성들로 인해 자연적으로 높은 저항값을 가질 수 있다. 동작에 있어서, 이러한 RRAM셀은 충분한 전류의 인가에 의해 저저항 상태로 프로그램되어, 제 1 및 제 2 전극층들을 접속하는 필라멘트를 저장층에 형성할 수 있다.
추가적으로, 프로그램 가능 금속화 메모리 셀(PMC)이 RSE(122)로서 활용될 수 있으며, 금속층, 임베디드층 및 유전체층와 경계를 접하는 제 1 전극 및 제 2 전극을 가지도록 구성될 수 있다. 일부 실시예들에 있어서, 제 1 및 제 2 전극들 사이의 상대 전위를 조절함으로써, 형성된 필라멘트를 통해 기록 전류가 RSE(122)를 통과하게 할 수 있다.
RSE(122)의 또 다른 실시예에 있어서, 상 변화 랜덤 액세스 메모리(PCRAM)셀이 저항 상태들을 저장하는데 이용될 수 있다. 예시적인 PCRAM셀은 제 1 전극 및 제 2 전극 사이에 배치된 다결정 칼코게나이드 재료 매체층을 가질 수 있다. 매체층의 칼코게나이드 유리의 고유 작용 특성(behavior)은 칼코게나이드 재료의 녹는점을 초과하는 열의 양을 인가하여 고저항 상태에 대응하는 비정질 칼코게나이드를 형성하게 할 수 있다. 대조적으로, 매체층의 칼코게나이드 재료의 유리 전이 온도를 초과하는 열 그러나 재료의 녹는점 미만의 열을 인가함으로써, 임의의 기존의 비정질 칼코게나이드를 결정화하여 저저항 상태로 프로그램한다.
반도체 스위칭 장치(124)에 있어서, 드레인(136) 및 소스(138)는 수직 정렬로 배향되며 상이한 재료인 웰(140)의 경계를 정할 수 있다. 다양한 실시예들에 있어서, 전극(142)은 또한 소스층(138)에 인접하게 결합된다. 동작에 있어서, 반도체 스위칭 장치(124)는 웰층(140)을 통한 도전성 경로를 구비하지 않음으로써 전류가 RSE(122)로 흐르는 것을 제한할 수 있다. 반대로, 도전성 경로의 형성으로 전류가 어느 방향으로 든 메모리 셀(120)을 통과하게 할 수 있다.
도 2b에서 RSE(122) 및 반도체 스위칭 장치(124)의 도면은 메모리 셀을 구성하는데 많은 상이한 구성들이 이용될 수 있기 때문에 단순히 예시적인 것이라는 것이 인식될 수 있다. 예를 들어, 컴포넌트들 간의 원치 않는 전류의 흐름을 방지하기 위한 부분으로, RSE(122) 및 반도체 스위칭 장치(124) 사이에 제 2 배리어층(미도시)이 결합될 수 있다. 또한, 반도체 스위칭 장치(124) 및 RSE(122)의 다양한 층들의 배향들은 필요에 따라 변경될 수 있다. 즉, 드레인층(136) 및 소스층(138)의 물리적 배향은 본 발명의 사상으로부터 벗어나지 않고 반전될 수 있다.
그러나, 일부 실시예들에 있어서, 메모리 셀(120)의 구성은 사실상 수직임에 유의해야 한다. 즉, RSE(122) 및 반도체 메모리 장치(124) 모두의 다양한 층들이 수직으로 정렬되어, 수직으로 연장되는 측벽이 컴포넌트들의 적어도 하나의 측면상에 형성된다. 마찬가지로, 메모리 셀(120)의 수평 표면 영역은 도 2b에 도시된 층들의 깊이와 달리 전극층들(132 및 142)의 길이 및 폭으로 특징지어질 수 있다.
도 3a 내지 도 3b에 있어서, 예시적인 반도체 스위칭 장치(150)는 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 것으로 도시되어 있다. P웰층(152)이 소스층(154) 및 드레인층(156) 사이에 배치되어 수직으로 정렬된다. 도시된 바와 같이, 소스 및 드레인층들(154 및 156)은 유사한 방식으로 도핑될 수 있지만(예컨대, N+ 도핑될 수 있지만), 이러한 도핑이 필수적이거나 또는 한정되는 것은 아니다. 또한, 당업자는 N 도핑 재료가 P웰층(152)에서 이용될 수 있는 것처럼, P웰층(152)의 P 도핑된 재료가 소스 및 드레인층들(154 및 156)에 이용될 수 있음을 인식할 수 있다. 이러한 대안적인 구성으로 P-N-P 수직 적층형 반도체 스위칭 장치를 형성할 수 있다.
동작에 있어서, 반도체 스위칭 장치(150)는 전압 제어되어, 소스층(154) 및 드레인층(156) 사이의 전압 바이어스에 의해 전류가 장치(150)를 통과하게 될 것이다. 그러나, 스위칭 장치(150)의 다양한 가능한 구성들은 전압 바이어스가 장치(150)를 통한 전류의 흐름을 제한하게 할 수 있다는 것에 유의해야 한다.
도 3a의 반도체 스위칭 장치(150)의 예시적인 동작은 본 발명의 다양한 실시예들에 따라 도 3b에 개략적으로 도시되어 있다. 소스층(154) 및 드레인층(156) 사이의 전압 전위차는 소스 공핍(depleted) 영역(158) 및 드레인 공핍 영역(160)의 융합(merging)을 생성될 수 있다. 공핍 영역들이 융합되는 영역을 펀치스루 영역(162)으로 특징지워질 수 있다. 일부 실시예들에 있어서, 소스 및 드레인층들(154 및 156) 사이에 존재하는 전압을 임계값(Vp)으로 바이어싱함으로써, 소스층(154)으로부터 드레인층(156)으로 또는 그 반대로 높은 도전성 경로를 형성하여, 전류가 용이하게 통과할 수 있게 된다.
반도체 스위칭 장치(150)의 다양한 층들의 위치들 및 배향은 이에 한정되지 않으며, 필요에 따라 수정될 수 있음에 유의해야 한다. 예를 들어, 소스층(154) 및 드레인층(156) 사이의 간격을 수정함으로써 펀치스루 영역(162)을 확장할 수 있다. 마찬가지로, 소스 및 드레인층들(154 및 156)은, 상술한 바와 같이, 위치가 반전될 수 있으며 그리고/또는 상이한 재료로 도핑될 수 있다. 또한, 수정된 펀치스루 임플란트(implant)(미도시)는 펀치스루 영역(162)의 미리 결정된 크기 및 배향을 보장하기 위하여 P웰층(152)에 삽입될 수 있다. 이러한 수정들은 미리 결정된 영역(162)에의 공핍 영역들(158 및 160)의 융합 뿐만아니라 수직 정렬 장치(150)를 유지하기 위하여 다양한 방식들로 이루어질 수 있다.
또한, 다양한 실시예들에 있어서, 반도체 스위칭 장치(150)는 도전성 경로가 소스 또는 드레인층들(154 또는 156) 중 어느 하나로부터 펀치스루 영역(162)을 통해 형성될 수 있고 도전성 영역이 장치(150)에 대한 전력의 존재에 관계없이 유지될 수 있다는 점에서 양방향성이다. 그러나, 도전성 경로는 바이어스의 변화가 임의의 도전성 경로들의 소실(dissipation)을 유발할 수 있기 때문에 영구적이지 않다. 따라서, 반도체 스위칭 장치(150)는 다양한 실시예들에 있어서 양방향 비휘발성 장치로서 동작할 수 있다.
도 4는 본 발명의 다양한 실시예들에 따라 구성되고 동작된 예시적인 교차점 어레이(cross-point array)(170)를 도시한다. 교차점 어레이(170)는 비트 라인(174) 및 소스 라인(176) 사이에 접속되고 행들 및 열들로 배열된, 도 3a 및 도 3b의 메모리 셀들(150)과 같은, 복수의 메모리 셀들(172)을 가질 수 있다. 교차점 어레이(170)는 도시된 바와 같이, 비트 라인 드라이버(180)를 미리 결정된 높은 기록 전압으로 설정하며 대응하는 소스 라인 드라이버(182)를 낮은 기록 전압으로 설정(setting)함으로써, 선택된 메모리 셀(178)에 저항 상태를 프로그램하도록 구성될 수 있다.
그러나, 다수의 메모리 셀들이 다양한 행들 및 열들을 따라 동시에 또는 연속하여 프로그램될 수 있음을 인식할 수 있다. 유사하게는, 선택된 메모리 셀(178)을 통한 기록 전류의 경로가 고정된 것은 아니며, 비트 및 소스 라인 드라이버들(180 및 182)의 조작에 의해 반대 방향으로 조절될 수 있음에 유의해야 한다.
예시적인 바이어싱 방식(biasing scheme)에 있어서, 다수의 선택되지 않은 비트 라인들(184) 및 소스 라인들(186)은 바이어스 전압(예컨대, 기록 전압의 절반)으로 프리차지(precharge)되어, 선택된 메모리 셀(178)의 판독 또는 기록 중에 누설 전류가 존재하는 것을 방지한다. 즉, 각 메모리 셀(172)의 반도체 스위칭 장치와 선택되지 않은 비트 및 소스 라인들(184 및 186)의 프리차징을 조합하여, 다양한 판독 또는 기록 동작들 중에 선택되지 않은 메모리 셀들(172)로부터 원치 않는 전류가 발생하는 것을 감소하거나 제거할 수 있다. 예를 들면, 선택되지 않은 메모리 셀들(172)은 프리차지된 선택되지 않은 비트 및 소스 라인들(184 및 186) 사이의, 전류를 도전하기에 충분한 양의 바이어스를 경험하지 못할 것이다.
반도체 스위칭 장치는 미리 결정된 전압에서 메모리 셀에 전류를 통과하도록 구성되고 조절될 수 있는 한편, 선택되지 않은 제어 라인들(184 및 186)의 프리차징으로 원치 않는 누설 전류를 형성하는데 필요한 낮은 전압 전위를 제거할 수 있다. 선택되지 않은 비트 및 소스 라인들(184 및 186)의 프리차징은 바이어싱 방식으로 수행될 수 있고, 이러한 구성은 상기 방식에 한정되지 않으며, 필요에 따라 수행될 수 있음에 유의해야 한다. 마찬가지로, 프리차지 전압은 선택된 메모리 셀(178)로부터 데이터를 기록 또는 판독하는 중에 다양한 배향들이 이용될 수 있기 때문에 고정되거나 한정되지 않는다.
도 5에 있어서, 반도체 스위칭 장치의 예시적인 동작 특성들(190)이 그래프로 도시되어 있다. 반도체 스위칭 장치는 바이어스된 전압을 수신하는 경우에, 선 192로 도시된 바와 같이 임계 전압에 도달할 때까지 펀치스루 영역을 통한 도전성 경로가 형성되지 않는다. 그러나, 임계 전압을 초과함에 따라, 스위칭 장치는 펀치스루 영역의 융합된 공핍 영역들의 큰 도전성 용량으로 인해 빠르게 최대 도전 용량에 도달한다.
또한, 스위칭 장치는 반대 극성의 전압이 인가되면 반대 동작을 수행할 수 있다. 그러므로, 예시적인 반도체 스위칭 장치의 바이폴라 및 양방향 특성들은 자명하다. 또한, 점선 196으로 도시한 바와 같이, 어느 극성의 임계 전압이든 스위칭 장치의 전류가 빠르게 증가한다는 것에 유의한다.
수직 반도체 스위칭 장치(200)의 예시적인 구성은 본 발명의 다양한 실시예들에 따라 도 6a 내지 도 6d에 도시되어 있다. 적어도 소스(202), 드레인(204) 및 P웰(206)층들을 포함하는 수직 적층형 반도체층들은 도너 웨이퍼(208)상에의 주입(implantation) 및 도펀트 활성에 의해 구축될 수 있다. 일부 실시예들에 있어서, 금속화층(미도시)은 도너 웨이퍼(208) 위에 증착되어, 웨이퍼(208)에 대한 반도체층들의 본딩(bonding)을 강화할 수 있다. 그러나, 이러한 금속화층의 이용이 요구되거나 이에 한정되는 것은 아니다.
다양한 반도체층들은 필요에 따라, N-P-N 및 P-N-P를 포함하는 다양한 형태로 도핑될 수 있음에 유의해야 한다. 유사하게는, 다양한 도펀트들이 붕소, 인, 비소, 인듐 및 안티몬을 포함하는 다수의 상이한 재료들일 수 있으나, 이에 한정되는 것은 아니다. 실리콘이 도너 웨이퍼(208)로서 이용될 수 있는 반면에, 다른 반도체들의 에피택셜층들을 실리콘(예컨대, 실리콘 게르마늄) 상에 성장하는데 다양한 기술들이 대안적으로 이용될 수 있다.
마찬가지로, 스위칭 장치는 단결정 실리콘에 한정되지 않는다. 이러한 구성은 헤테로 구조(heterostructure)를 형성하기 위하여 실리콘 게르마늄, 실리콘 및 실리콘 게르마늄의 수직 에피택시로 형성될 수 있다. 수직층 이전들을 용이하게 하기 위한 웨이퍼 본딩을 이용함으로써, 복잡한 구조들의 제조가 개선되고 결정 반도체 재료의 단일층을 수직 배향으로 이전하는 능력이 개선되는 바와 같은 다양한 이점들을 얻을 수 있다.
또한, 도 6a에 도시된 다양한 실시예들에 있어서, 반도체층들 및 도너 웨이퍼(208)는 억셉터 웨이퍼(212)와 절연 재료(214)에 인접하게 위치된 컨택트(210)에 본딩된다. 다양한 본딩 및 수직 정렬 기술들을 이용하여 스위칭 장치를 함께 배향할 수 있지만, 본 발명에 의해 어떠한 기술도 요구되거나 한정되지 않는다. 마찬가지로, 컨택트(210)가 순수 금속들 및 금속 합금들과 같은 다양한 재료로 구성될 수 있지만, 이러한 구성으로 한정되는 것은 아니다.
도 6b에 있어서, 도너 웨이퍼(208)는 제거되는 반면에, 컨택트(210), 억셉터 웨이퍼(212) 및 절연 재료(214)는 남는다. 한편, 보다 작은 개별 스위칭 장치들의 패터닝 및 정렬은 정렬 마크들로 또는 정렬 마크들 없이 수행될 수도 있다. 또한, 도너 웨이퍼(208)의 본딩 및 분리 전 또는 후에 스위칭 장치들의 크기를 정의하도록 다양한 패터닝 동작들이 수행될 수 있다. 이러한 패터닝 동작들이 이에 한정되거나 요구되는 것은 아니며, 일부 실시예들에 있어서 저항 감지 소자의 형성과 동시에 수행될 수 있다.
도 6c에 대하여, 복수의 개별 반도체 적층들(216)이 갭(218)에 의해 분리되는 한편, 남은 부분은 컨택트(210)에 본딩되어 있다. 제한 또는 한정 없이 다양한 분리 기술들이 이용될 수 있으며, 화학 에칭 처리에 의해 제조 중에 효율적으로 정교한 분리를 제공할 수 있다. 일부 실시예들에 있어서, 이러한 에칭은 컨택트(210)에 도달할 때까지 미리 결정된 패턴을 포토레지스트 층으로부터 각 반도체층을 통해 전사함으로써 수행될 수 있다.
또한, 각 개별 적층(216)의 적어도 하나의 수직 측벽은 다양한 기술들을 통해 절연 재료로 보호될 수 있다. 이러한 기술 중 하나는 실리콘 이산화물, 실리콘 산화질화물 또는 실리콘 질화물을 형성하는 패시베이션(passivation)이다. 또한, 패시베이션은 플라즈마 산화, 플라즈마 질화 및 저온 유전체 증착을 포함하는 다양한 방식들로 이루어질 수 있는데, 이에 한정되는 것은 아니다. 그러나, 절연 재료들 또는 패시베이션 동작들 중 어느 것도 한정되거나 제한되거나 우선시되지 않는다.
반도체 스위칭 장치(200)의 다양한 동작들 중에, 게이트가 이용될 수도 있다. 따라서, 게이트 구조는 구성 중에 개별 적층(216)에 접속될 수 있다. 다르게는, 유전체가 갭(218)에 삽입되어 적층들(216)을 완전히 분리할 수 있다. 마지막으로, 도 6d는 RSE(222)와 직렬로 접속된 후의 다수의 메모리 셀들(220)을 도시한다. 상술한 바와 같이, 각 스위칭 장치(200)는 P웰층에 대한 쇼트키 배리어로서 구성될 수도 있는 전극(224)을 가질 수 있다. RSE(220)는 전극층(224)의 위 또는 아래로부터 스위칭층들에 접속될 수 있음에 유의해야 한다. 그 결과, 각 메모리 셀(220)은 개별적으로 이용되거나, 또는 도 4의 교차점 어레이(170)와 같은 메모리 셀들의 어레이에 포함될 수 있다.
동작에 있어서, 수직 정렬된 스위칭 장치(200)는 메모리 셀(220)의 선택적인 동작을 제공하도록 이용될 수 있다. 메모리 셀(220)의 수직 배향은 데이터 저장 장치의 유효 표면 영역의 활용을 허용할 수 있다. 따라서, 도 6a 내지 도 6d에 도시된 바와 같이 웨이퍼 본딩에 의해 구성된 스위칭 장치(200)는 메모리 셀(220)에 대해 선택적으로 큰 도전성 수직 경로를 제공하여, 성능 및 표면 영역 활용을 개선할 수 있다.
도 7a는 본 발명의 다양한 실시예들에 따라 구성되고 동작된 또 다른 예시적인 반도체 스위칭 장치(230)를 도시한다. 소스층(232) 및 드레인층(234)은 수직 배향되며 P웰층(236)의 대향하는 양측에 접촉하여 결합한다. 펀치스루 영역 또한 소스 공핍 영역(240) 및 드레인 공핍 영역(242) 사이의 관계의 특정 구성에 의해 P웰층(230) 내에 설계될 수 있다. 그러나, 펀치스루 영역(238)은 수정된 펀치스루 임플란트를 포함하는 다양한 다른 방식들로 P웰층(236)에 구현될 수 있으나, 이에 한정되는 것은 아님에 유의해야 한다.
다양한 메모리 셀 동작들이 스위칭 장치(230)에 의해 수행될 수 있는 한편, 스위칭 장치(230)의 측벽에 인접하게 위치된 게이트(244)의 추가에 의해 다용성의 증가가 달성될 수 있다. 이러한 다용도의 특성 중 하나는 전압이 게이트(244)에 걸리고 선택된 워드 라인(246)으로부터의 전류를 조절하여 접속된 RSE에 존재하는 저항 상태를 신뢰성 있게 판독하도록 지원하는 경우에 경험할 수 있다. 인식할 수 있는 바와 같이, 게이트(244)는 양방향 스위칭 장치를 생산하도록 특정 특성들을 나타낼 수 있는 금속 플로팅 게이트로서 구성될 수 있다.
또한, 게이트(244)에 접속된 전압에 의해 다양한 동작들이 수행되어, 게이트(244)에 가장 인접한 P웰(236)의 측벽에 인접하여 도전성 채널(248)이 형성될 수 있다. 일부 실시예들에 있어서, 도전성 채널(248)은 스위칭 장치를 통한 전류의 도전에 대해 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 유사한 특성들을 나타낸다는 점에서 MOSFET 채널이다. 그러나, 스위칭 장치(230)는 소스층(232)으로부터 드레인층(234) 또는 그 반대로 다수의 도전성 경로들을 이용하여 기능하도록 구성될 수 있다. 즉, 전류는 스위칭 장치(230)의 선택된 구성에 기초하여, 펀치스루 영역(238) 및 도전성 채널(248) 모두를 통해 동시에 또는 연속적으로 도전될 수 있다. 게다가, 스위칭 장치(230)는 또한 전류를 독립적으로 펀치스루 영역(238) 또는 도전성 채널(248) 중 어느 하나를 통해 도전하도록 구성될 수도 있다.
요약하면, 스위칭 장치(230)는 특정 미리 결정된 상황들 중에 도전성 채널(248)을 형성하도록 선택적으로 구성될 수 있다. 다양한 판독 동작들 동안과 같은 이러한 상황들에서 도전성 채널(248)은 기생 용량으로 이용될 수도 있다. 그러나, 도전성 채널(248)의 형성 및 게이트(244)의 존재가 스위칭 장치(230)의 이용에 있어서 요구되거나 이에 한정되는 것은 아니다.
대안적으로는, 하나 이상의 게이트들(244)이 이용되어, 스위칭 장치(230)가 미리 결정된 동작 특성들에 대응하도록 선택적으로 조절할 수 있다. 예를 들어, 다수의 게이트들(244)은 P웰층(238)의 대향하는 양측에 다수의 도전성 채널들(248)을 형성하여, 펀치스루 영역(238)을 통해 전류를 도전하는데 필요한 임계 전압 전위 바이어스를 선택적으로 조절할 수 있다. 임계 바이어스 전압은 판독 동작 중에 제 1 값으로 조정되고, 기록 동작 중에 제 2 값으로 조정될 수 있다. 즉, 펀치스루 영역(238)을 통해 전류를 도전하는데 필요한 최소 전압 바이어스는 다양한 게이트(244) 및 도전성 채널(248)의 기능들에 따라 수정될 수 있다.
도 7b는 도 7a의 스위칭 장치(230)로 구성된 메모리 셀들의 교차점 어레이(250)의 예시적인 동작을 개략적으로 도시한다. 단일 게이트 구조(252)는 비트 라인(256) 및 소스 라인(258) 사이에 접속된 메모리 셀들(254)을 선택적으로 동작하도록 이용될 수 있다. 도시된 바와 같이, 게이트 구조(252)는 행을 따라 다수의 메모리 셀들(254)에 인접하게 위치될 수 있지만, 이러한 배향은 게이트 구조가 개별적으로 또는 행의 게이트 구조(252)와 조합하여 메모리 셀들의 열을 따라 위치될 수도 있기 때문에 한정되는 것은 아니다. 게이트 구조(252)의 제어는, 비트 라인 드라이버(262) 및 소스 라인 드라이버(264)와 유사한 방식으로 워드 라인 드라이버(260)에 의해 가능해질 수 있다. 그러나, 다양한 라인 드라이버들(260, 262 및 264)의 개수와 크기는 하나로 한정되는 것이 아니며, 다수의 드라이버들이 교차점 어레이(250)에 이용될 수 있다.
게이트 구조(252)는 단일 메모리 셀(254)로 분리되도록 구성되어, 워드 라인(266)에 의해 행 또는 열을 따라 다른 게이트 구조들에 접속될 수 있음에 유의해야 한다. 반대로, 본 발명의 다양한 실시예들은, 게이트 구조(252)가 교차점 어레이(250) 내의 다수의 행들 또는 열들을 가로지르도록 구성된다. 또한, 상술한 바이어싱 방식은 단일 게이트 컨택트를 필요로하는 한편, 스위칭 장치를 통한 도전성을 향상시키도록 동작될 수 있다.
도 8은 본 발명의 다양한 실시예들에 따라 수행된 데이터 액세스 루틴(270)의 플로우챠트를 제공한다. 단계 272를 시작으로, 수직 정렬된 메모리 셀은 반도체 스위칭 장치와 직렬로 접속된 RSE를 구비한다. 일부 실시예에 있어서, 메모리 셀은 메모리의 교차점 어레이에 위치되지만, 이러한 배향으로 한정되는 것은 아니다. 스위칭 장치는, 단계 274에서, 스위칭 장치의 P웰층의 펀치스루 영역을 통해 전류를 도전하게 하는 임계 전압으로 소스 및 드레인층들을 바이어스함으로써 활성화된다. 상술한 바와 같이, 임계 전압, 활성화 및 스위칭 장치의 동작은 게이트 구조를 포함할 수 있다.
또한, 단계 276에서, 선택된 저항 상태는 메모리 셀의 RSE에 프로그램되는 한편, 스위칭 장치는 활성화된다. 데이터 액세스 루틴(270)이 단계 278로 종료하도록 진행되는 한편, 교차점 어레이에서의 메모리 셀의 배향에 따라, 프로그램된 저항 상태는 단계 276으로부터 단계 280 또는 단계 282로 진행됨으로써 추가로 판독될 수 있다. 메모리 셀이 교차점 어레이에 있는 경우, 단계 280에서 바이어싱 방식이 수행되어, 선택되지 않은 비트 및 소스 라인들을 프리차지함으로써 원치 않는 누설 전류를 감소 또는 제거할 수 있다.
단계 282에서, 미리 프로그램된 메모리 셀의 저항 상태가, 단계 276에 이용된 기록 전류보다 작은 크기를 가진 판독 전류에 의해 판독된다. 어레이에서 메모리 셀의 다양한 구성들은 교차점 어레이로 한정되지 않음을 인식할 수 있다. 마찬가지로, 임의의 개수의 메모리 셀들은 데이터 액세스 루틴(270)의 다양한 단계들에 의해 동시에 또는 연속해서 판독 또는 기록될 수 있다. 또한, 데이터 액세스 루틴(270)의 다양한 단계들은 이에 한정되는 것이 아니며, 본 발명의 사상을 벗어나지 않고 시간 및 동작에 있어서 수정될 수 있다. 예를 들어, 저항 상태는 RSE에 저항 상태를 미리 프로그램하지 않고 판독될 수 있다.
당업자라면 인식할 수 있는 바와 같이, 본 명세서에 개시된 다양한 실시예들은 메모리 셀에 대한 유리한 액세스를 제공한다. 반도체 스위칭 장치를 통해 대량의 전류를 도전하도록 펀치스루 영역을 이용하는 것은, 미리 결정된 펄스들로 신뢰성 있게 프로그램될 수 있는 확장 가능한 메모리 셀들을 가능하게 한다. 양방향 및 바이폴라인 반도체 스위칭 장치의 다용성으로 인해, 종래의 메모리 셀들의 어레이의 복잡성이 크게 감소되는 한편, 저장 용량이 개선된다. 그러나, 본 명세서에 개시된 다양한 실시예들은 많은 잠재적 응용을 가지지만, 특정 전자 미디어 분야나 데이터 저장 장치들의 타입으로 한정되는 것은 아님을 인식해야 한다.
본 발명의 다양한 실시예들의 구조 및 기능에 대한 상세한 설명과 함께, 본 발명의 다양한 실시예들의 많은 특징들 및 이점들에 대해 상술하였지만, 이러한 상세한 설명은 단지 설명을 위한 것이며, 특히 본 발명의 원리 내의 부품들의 구조 및 배열들에 있어서, 첨부된 청구항들에 기재된 확장된 일반적인 의미에 의해 지시된 최대 범위로 그 상세에 변경이 이루어질 수도 있음을 이해해야 한다.
Claims (20)
- 소스, 드레인 및 웰(well)을 포함하는 수직 적층형 반도체층들을 포함하는 반도체 장치로서,
상기 웰은 상기 웰을 통과하는 제 1 도전성 채널 및 제 2 도전성 채널에 각각 대응하는 제 1 게이트 및 제 2 게이트에 결합되고,
기록 동작 중에 제 1 게이트 전압을 갖는 드레인-소스 바이어스(drain-source bias) 전압의 인가는 상기 웰에 걸쳐 펀치스루(punchthrough) 메커니즘을 생성하여, 상기 소스 및 상기 드레인 사이에 양방향 전류의 흐름을 개시하고,
판독 동작 중에 상기 제 1 게이트 전압과 상이한 제 2 게이트 전압의 인가는 상기 소스 및 상기 드레인 사이에 양방향 전류의 흐름을 개시하는, 반도체 장치. - 제 1 항에 있어서,
상기 수직 적층형 반도체층들은 메모리 셀을 형성하기 위하여 저항 감지 소자(RSE; resistive sense element)와 결합되며, 상기 전류의 흐름에 의해 상기 RSE가 선택된 저항 상태로 프로그램되는, 반도체 장치. - 제 2 항에 있어서,
상기 RSE는 상-변화 랜덤 액세스 메모리(PCRAM; phase-change random access memory)셀을 포함하는, 반도체 장치. - 제 2 항에 있어서,
상기 RSE는 프로그램 가능한 금속화셀(PMC; programmable metallization cell)을 포함하는, 반도체 장치. - 제 2 항에 있어서,
상기 RSE는 저항 랜덤 액세스 메모리(RRAM; resistive random access memory)셀을 포함하는, 반도체 장치. - 제 2 항에 있어서,
상기 RSE는 스핀 토크 전달 랜덤 액세스 메모리(STRAM; spin-torque transfer random access memory)셀을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 웰에 인접하여 쇼트키 배리어(Schottky barrier)가 형성되는, 반도체 장치. - 제 1 항에 있어서,
상기 반도체 장치는, 연관된 게이트 구조 없이 2-단자 스위치로서 특징지어지는, 반도체 장치. - 제 1 항에 있어서,
상기 펀치스루 메커니즘은 상기 웰 내의 각각의 도전성 채널에 인접하게 연장되며, 각각의 게이트는 상기 반도체 장치의 측벽에 인접하게 위치되는, 반도체 장치. - 제 1 항에 있어서,
상기 펀치스루 메커니즘이 양방향 전압(bidirectional voltage)으로 생성되는, 반도체 장치. - 제 1 항에 있어서,
상기 수직 적층형 반도체층들은 도너 웨이퍼(donor wafer) 및 억셉터 웨이퍼(acceptor wafer)를 이용하는 웨이퍼 본딩(wafer bonding)에 의해 구성되는, 반도체 장치. - 제 11 항에 있어서,
상기 도너 웨이퍼 또는 상기 억셉터 웨이퍼 중 적어도 선택된 하나는 본딩을 강화하기 위하여 상기 도너 웨이퍼 또는 상기 억셉터 웨이퍼 중 남은 하나에 본딩되는 금속층을 포함하는, 반도체 장치. - 제 11 항에 있어서,
상기 웨이퍼들의 후속 정렬을 보조하기 위하여 상기 도너 웨이퍼 또는 상기 억셉터 웨이퍼 중 적어도 선택된 하나상에 정렬 마크(alignment mark)들이 제공되는, 반도체 장치. - 소스, 드레인 및 웰을 포함하는 수직 적층형 반도체층들을 포함하는 반도체 장치로서,
드레인-소스 바이어스 전압의 인가는 상기 웰에 걸쳐 펀치스루 메커니즘을 생성하여, 상기 소스 및 상기 드레인 사이에 전류의 흐름을 개시하며,
적어도 하나의 게이트가 상기 반도체 장치의 측벽에 인접하게 위치되고 상기 게이트를 통해 통과된 전압은 기록 동작 중에 제 1 값으로 그리고 판독 동작 중에 상기 제 1 값과 상이한 제 2 값으로 임계 바이어스 전압을 조정(tune)하여 상기 펀치스루 메커니즘을 생성하는, 반도체 장치. - 제 14 항에 있어서,
상기 게이트에 전압을 걸어서, 상기 펀치스루 메커니즘이 생성되는 임계 바이어스 전압을 조정하는, 반도체 장치. - 삭제
- 저항 감지 소자(RSE)와 직렬로 접속된 수직 적층형 반도체층들을 포함하는, 메모리 셀들의 교차점 어레이(cross-point array)를 포함하는 메모리 장치로서,
상기 반도체층들은 N 도핑된 물질로 각각이 구성되는 소스 및 드레인, 적어도 하나의 게이트, 및 P 도핑된 물질로 구성되는 웰을 포함하고,
제 1 드레인-소스 바이어스 전압의 인가는 상기 웰의 제 1 도전성 채널에 걸쳐 펀치스루 메커니즘을 생성하여, 상기 RSE를 선택된 저항 상태로 프로그램하는 상기 소스 및 상기 드레인 사이의 양방향 전류의 흐름을 개시하며,
상기 제 1 드레인-소스 바이어스 전압과 상이한 제 2 드레인-소스 바이어스 전압의 인가는 상기 웰의 제 2 도전성 채널에 걸쳐 펀치스루 메커니즘을 생성하여, 상기 RSE의 저항 상태를 판독하는 양방향 전류의 흐름을 개시하는, 메모리 장치. - 제 17 항에 있어서,
단일 게이트가 다수의 반도체 층들에 인접하게 위치되는, 메모리 장치. - 제 17 항에 있어서,
바이어싱 방식(biasing scheme)을 이용하여, 누설 전류의 생성 없이, 저항 상태를 미리 결정된 RSE에 프로그램하는, 메모리 장치. - 제 17 항에 있어서,
상기 반도체 층들은 연관된 게이트 구조 없이 2-단자 스위치로서 특징지어지는, 메모리 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/502,089 US8208285B2 (en) | 2009-07-13 | 2009-07-13 | Vertical non-volatile switch with punchthrough access and method of fabrication therefor |
| US12/502,089 | 2009-07-13 | ||
| PCT/US2010/041318 WO2011008622A1 (en) | 2009-07-13 | 2010-07-08 | Vertical non-volatile switch with punch through access and method of fabrication therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120098590A KR20120098590A (ko) | 2012-09-05 |
| KR101433184B1 true KR101433184B1 (ko) | 2014-08-22 |
Family
ID=42711938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020127003824A KR101433184B1 (ko) | 2009-07-13 | 2010-07-08 | 펀치스루 액세스를 이용하는 수직 비휘발성 스위치 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8208285B2 (ko) |
| JP (1) | JP5555770B2 (ko) |
| KR (1) | KR101433184B1 (ko) |
| CN (1) | CN102844865B (ko) |
| WO (1) | WO2011008622A1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8462580B2 (en) * | 2010-11-17 | 2013-06-11 | Sandisk 3D Llc | Memory system with reversible resistivity-switching using pulses of alternatrie polarity |
| US8949567B2 (en) | 2013-02-26 | 2015-02-03 | Seagate Technology Llc | Cross-point resistive-based memory architecture |
| WO2014148872A1 (ko) * | 2013-03-21 | 2014-09-25 | 한양대학교 산학협력단 | 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법 |
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| US9312005B2 (en) | 2013-09-10 | 2016-04-12 | Micron Technology, Inc. | Accessing memory cells in parallel in a cross-point array |
| US9324423B2 (en) | 2014-05-07 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for bi-directional access of cross-point arrays |
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| US7738279B2 (en) | 2008-06-02 | 2010-06-15 | Qimonda Ag | Integrated circuit and method of operating an integrated circuit |
| US7936583B2 (en) | 2008-10-30 | 2011-05-03 | Seagate Technology Llc | Variable resistive memory punchthrough access method |
-
2009
- 2009-07-13 US US12/502,089 patent/US8208285B2/en active Active
-
2010
- 2010-07-08 WO PCT/US2010/041318 patent/WO2011008622A1/en active Application Filing
- 2010-07-08 JP JP2012520676A patent/JP5555770B2/ja not_active Expired - Fee Related
- 2010-07-08 KR KR1020127003824A patent/KR101433184B1/ko active IP Right Grant
- 2010-07-08 CN CN201080032403.4A patent/CN102844865B/zh not_active Expired - Fee Related
-
2011
- 2011-03-25 US US13/071,882 patent/US20110170335A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005124787A2 (en) * | 2004-06-16 | 2005-12-29 | Koninklijke Philips Electronics N.V. | Electrical device having a programmable resistor connected in series to a punch-through diode and method of manufacturing therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2011008622A1 (en) | 2011-01-20 |
| JP2012533191A (ja) | 2012-12-20 |
| US8208285B2 (en) | 2012-06-26 |
| JP5555770B2 (ja) | 2014-07-23 |
| US20110170335A1 (en) | 2011-07-14 |
| CN102844865B (zh) | 2016-04-06 |
| CN102844865A (zh) | 2012-12-26 |
| US20110007547A1 (en) | 2011-01-13 |
| KR20120098590A (ko) | 2012-09-05 |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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