JP5524462B2 - Semiconductor device - Google Patents

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Description

この発明は、保護用のダイオードを有する半導体装置に関する。   The present invention relates to a semiconductor device having a protective diode.

電力変換装置の電力変換回路に組み込まれるスイッチング素子としては、数Ｗ以上の電力を扱うことが必要であることから、大電力を扱うＦＥＴ(Field EffectTransistor：電界効果トランジスタ)としてパワーＭＯＳＦＥＴ(MetalOxide Semiconductor ＦＥＴ)が広く使用されている。また、バイポーラトランジスタとＭＯＳＦＥＴとを複合化したＩＧＢＴ(Insulated Gate BipolarTransistor：絶縁ゲート型のバイポーラトランジスタ)は、高電圧領域で上記ＭＯＳＦＥＴよりもオン抵抗が低いことから、特に高電圧高耐圧のスイッチング素子として使用されている。   As a switching element incorporated in a power conversion circuit of a power conversion device, it is necessary to handle a power of several watts or more, so a power MOSFET (MetalOxide Semiconductor FET) is used as a FET (Field Effect Transistor) that handles large power. ) Is widely used. In addition, an IGBT (Insulated Gate Bipolar Transistor) in which a bipolar transistor and a MOSFET are combined has an on-resistance lower than that of the MOSFET in a high voltage region. It is used.

ところで、上述のようなパワーＭＯＳＦＥＴ等においては、突入電流あるいはサージ電圧が印加されることによる素子破壊を防止するために、保護素子を組み込むことが必要である。例えば、最も一般的なＳi系ＭＯＳＦＥＴにおいては、通常、上記保護素子としてｐｎ接合を用いたダイオードが内蔵されている。   By the way, in the power MOSFET and the like as described above, it is necessary to incorporate a protective element in order to prevent element destruction caused by application of inrush current or surge voltage. For example, the most common Si-based MOSFET normally includes a diode using a pn junction as the protection element.

近年、省エネの必要性から上記ＭＯＳＦＥＴや上記ＩＧＢＴの更なる低抵抗化が求められており、Ｓi半導体の材料の限界から、ＧaＮ等のワイドバンドギャップを有する窒化物半導体を用いたスイッチング素子の開発が行われている。このような半導体装置として、特開２００７‐５９８８２号公報(特許文献１)に開示された半導体装置がある。   In recent years, there has been a demand for further lowering the resistance of the MOSFET and the IGBT due to the need for energy saving, and the development of a switching element using a nitride semiconductor having a wide band gap such as GaN due to the limitation of the material of the Si semiconductor. Has been done. As such a semiconductor device, there is a semiconductor device disclosed in Japanese Patent Application Laid-Open No. 2007-59882 (Patent Document 1).

上記特許文献１に開示された半導体装置においては、図１６に示すように、サファイア基板１の上に、ＧaＮからなる第１の半導体層２とｉ‐Ａl0.26Ｇa0.74Ｎからなる第２の半導体層３とが順次積層された素子形成層４が形成されている。素子形成層４の第１領域４Ａの上には、互いに間隔をおいてオーミック電極であるソース電極５およびドレイン電極６が形成され、その間にはゲート電極７が形成されており、ＨＦＥＴ(ヘテロ電界効果トランジスタ)が形成されている。 In the semiconductor device disclosed in Patent Document 1, a first semiconductor layer 2 made of GaN and a second semiconductor made of i-Al 0.26 Ga 0.74 N are formed on a sapphire substrate 1 as shown in FIG. An element formation layer 4 in which the layers 3 are sequentially stacked is formed. On the first region 4A of the element formation layer 4, a source electrode 5 and a drain electrode 6 which are ohmic electrodes are formed at an interval, and a gate electrode 7 is formed between them, and an HFET (heteroelectric field) is formed. Effect transistor).

上記素子形成層４の第１領域４Ａとは素子分離領域８によって分離された第２領域４Ｂの上には、ｐ型のＡl0.26Ｇa0.74Ｎからなる第３の半導体層９とオーミック電極１０とが間隔をおいて形成されている。このように、ヘテロ接合界面を有する素子形成層４の上にｐ型の第３の半導体層９を形成した場合には、ヘテロ接合界面に生じる２次元電子ガス(２ＤＥＧ)をｎ型領域とし、第３の半導体層９をｐ型領域として、ｐｎ接合が形成される。したがって、素子形成層４の上にオーミック電極１０を形成することによって、第３の半導体層９をアノードとし、オーミック電極１０をカソードとする第１のｐｎ接合ダイオードが形成される。 On the second region 4B separated from the first region 4A of the element formation layer 4 by the element isolation region 8, a third semiconductor layer 9 made of p-type Al 0.26 Ga 0.74 N, an ohmic electrode 10 and Are formed at intervals. As described above, when the p-type third semiconductor layer 9 is formed on the element formation layer 4 having the heterojunction interface, the two-dimensional electron gas (2DEG) generated at the heterojunction interface is used as the n-type region. A pn junction is formed using the third semiconductor layer 9 as a p-type region. Therefore, by forming the ohmic electrode 10 on the element formation layer 4, a first pn junction diode having the third semiconductor layer 9 as an anode and the ohmic electrode 10 as a cathode is formed.

さらに、別の素子分離領域８によって第２領域４Ｂと分離された第３領域４Ｃには、上記第１のｐｎ接合ダイオードと同じ構成を有する第２のｐｎ接合ダイオードが形成されている。   Further, a second pn junction diode having the same configuration as the first pn junction diode is formed in the third region 4C separated from the second region 4B by another element isolation region 8.

上記第１のｐｎ接合ダイオードのアノードである第３の半導体層９と上記ＨＦＥＴのゲート電極７とは配線１１によって電気的に接続されている。また、上記第１のｐｎ接合ダイオードのカソードであるオーミック電極１０と上記第２のｐｎ接合ダイオードのアノードである第３の半導体層９とが配線１２によって電気的に接続され、上記第２のｐｎ接合ダイオードのカソードであるオーミック電極１０と上記ＨＦＥＴのソース電極５とが配線１３によって電気的に接続されている。   The third semiconductor layer 9 that is the anode of the first pn junction diode and the gate electrode 7 of the HFET are electrically connected by a wiring 11. In addition, the ohmic electrode 10 that is the cathode of the first pn junction diode and the third semiconductor layer 9 that is the anode of the second pn junction diode are electrically connected by a wiring 12, and the second pn The ohmic electrode 10 which is the cathode of the junction diode and the source electrode 5 of the HFET are electrically connected by the wiring 13.

上記構成によれば、上記ＨＦＥＴのゲート電極７とソース電極５との間に上記第１のｐｎ接合ダイオードおよび上記第２のｐｎ接合ダイオードが直列に接続されて、ゲート電極７に加わった過大電流を逃がすための電流パスが形成されている。   According to the above configuration, the first pn junction diode and the second pn junction diode are connected in series between the gate electrode 7 and the source electrode 5 of the HFET, and an excessive current is applied to the gate electrode 7. A current path for escaping the current is formed.

上記特許文献１に開示された半導体装置のごとく、ＧaＮ‐ＨＦＥＴを用いた半導体装置においては、エピタキシャル層内に２次元電子ガスの形成が可能であり、高速スイッチングおよび低オン抵抗化が可能である。   As in the semiconductor device disclosed in Patent Document 1, in a semiconductor device using a GaN-HFET, two-dimensional electron gas can be formed in the epitaxial layer, and high-speed switching and low on-resistance can be achieved. .

ところが、図１６に示すように窒化物半導体のＨＥＦＴを用いた半導体装置では、上記第３の半導体層９であるＰ型層はエピタキシャル成長により形成する必要があり、エピタキシャル成長した上記Ｐ型層の不要な部分についてはエッチング等により除去する必要がある。その場合には、エッチングダメージが生じ、このエッチングダメージによって上記ＨＥＦＴに特性にばらつきが生ずるという問題がある。また、図１６に示す半導体装置は第２の半導体層３上に上記ＧaＮ‐ＨＥＦＴおよび上記第１,第２のｐｎ接合ダイオードが横並びに形成された横型構造を有しているため、上記第１,第２のｐｎ接合ダイオードのアノード９とカソード１０との両電極を素子形成層４の表面に形成する必要があり、チップ面積が増大するという問題がある。
特開２００７‐５９８８２号公報 However, as shown in FIG. 16, in the semiconductor device using the nitride semiconductor HEFT, the P-type layer as the third semiconductor layer 9 needs to be formed by epitaxial growth, and the P-type layer grown epitaxially is unnecessary. The part needs to be removed by etching or the like. In that case, there is a problem that etching damage occurs, and the HEFT causes variations in characteristics due to the etching damage. The semiconductor device shown in FIG. 16 has a lateral structure in which the GaN-HEFT and the first and second pn junction diodes are formed side by side on the second semiconductor layer 3. Therefore, it is necessary to form both electrodes of the anode 9 and the cathode 10 of the second pn junction diode on the surface of the element forming layer 4, and there is a problem that the chip area increases.
JP 2007-59882 A

そこで、この発明の課題は、突入電流あるいはサージ電圧による電流を基板側に流す保護素子を有し、且つ、エピタキシャル層表面の利用効率を上げることができる半導体装置を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a protective element that allows a current due to an inrush current or a surge voltage to flow to the substrate side and increasing the utilization efficiency of the epitaxial layer surface.

上記課題を解決するため、この発明の半導体装置は、
Ｐ型シリコン基板の表面上に形成された窒化ガリウムを含む窒化物半導体層からなるエピタキシャル層と、
上記エピタキシャル層内に形成された能動素子と、
上記Ｐ型シリコン基板内における上記能動素子の下部に形成されたダイオードと、
上記ダイオードのカソードと上記能動素子の一方の駆動電極とを電気的に接続する第１電極と、
上記ダイオードのアノードと上記能動素子の他方の駆動電極とを電気的に接続する第２電極と
を備え、
上記ダイオードの上記カソードは、上記Ｐ型シリコン基板における一方の面にリンを不純物濃度が１×１０ 20 (atoms/cm 3 )以上になるように拡散させることによって、上記Ｐ型シリコン基板の格子間隔を縮めて上記窒化ガリウムの層との格子定数差を減少させるように、形成されている
ことを特徴としている。 In order to solve the above problems, a semiconductor device of the present invention is
An epitaxial layer made of a nitride semiconductor layer containing gallium nitride formed on the surface of a P-type silicon substrate;
An active device formed in the epitaxial layer;
A diode formed under the active element in the P-type silicon substrate;
A first electrode that electrically connects the cathode of the diode and one drive electrode of the active element;
A second electrode for electrically connecting the anode of the diode and the other drive electrode of the active element ;
The cathode of the diode diffuses phosphorous on one surface of the P-type silicon substrate so that the impurity concentration is 1 × 10 20 (atoms / cm 3 ) or more, whereby the lattice spacing of the P-type silicon substrate is increased. It is characterized in that it is formed so as to reduce the lattice constant difference from the gallium nitride layer .

上記構成によれば、エピタキシャル層内に形成された能動素子における一方の駆動電極と他方の駆動電極との間に、Ｐ型シリコン基板内に形成されたダイオードを接続している。したがって、上記能動素子に印加されたサージ電圧による過大電流を上記Ｐ型シリコン基板側に逃がすことができ、上記能動素子のサージ耐圧を向上させることができる。 According to the above configuration, the diode formed in the P-type silicon substrate is connected between one drive electrode and the other drive electrode in the active element formed in the epitaxial layer. Therefore, an excessive current due to the surge voltage applied to the active element can be released to the P-type silicon substrate side, and the surge withstand voltage of the active element can be improved.

さらに、本半導体装置は、上記Ｐ型シリコン基板内に形成された上記ダイオードの上に、上記エピタキシャル層内に形成された能動素子を積み上げた縦型構造を有している。したがって、上記ダイオードのアノード電極とカソード電極とを、上記エピタキシャル層の表面に形成する必要がなく、上記エピタキシャル層の表面の利用効率を上げることができる。 Furthermore, this semiconductor device has a vertical structure in which active elements formed in the epitaxial layer are stacked on the diodes formed in the P-type silicon substrate. Therefore, it is not necessary to form the anode electrode and the cathode electrode of the diode on the surface of the epitaxial layer, and the utilization efficiency of the surface of the epitaxial layer can be increased.

さらに、上記能動素子の駆動電極を上記エピタキシャル層の表面に形成する場合には、例えば、金属を蒸着し、リフトオフ法によって形成できるので、上記エピタキシャル層に対してエッチングを行う必要がない。そのため、上記エピタキシャル層には、エッチングによるエッチングダメージが生じなく、上記能動素子の特性にばらつきが生ずることがない。
さらに、窒化ガリウムの格子定数は５.１８６Åである一方、シリコンの格子定数は５.４３Åであって窒化ガリウムよりも大きい。上記構成によれば、上記Ｐ型シリコン基板における一方の面に形成される上記ダイオードの上記カソードにおけるリンの不純物濃度は１×１０ 20 (atoms/cm 3 )以上であり、窒化ガリウム層に隣接する上記Ｐ型シリコン基板には、シリコンに比べて原子半径が小さいリンが多量に拡散されている。したがって、窒化ガリウム層に隣接する上記Ｐ型シリコン基板の格子間隔が縮められて窒化ガリウム層との格子定数差が減少し、その結果エピタキシャル成長された上記窒化ガリウム層の結晶性が向上される。
さらに、上記エピタキシャル層内に形成される能動素子は、ワイドバンドギャップを有する窒化物半導体層に形成される。したがって、窒化物半導体層のヘテロ接合界面に生ずる２次元電子ガスを利用して、高速動作および低オン抵抗化が可能になる。 Further, when the drive electrode of the active element is formed on the surface of the epitaxial layer, for example, metal can be deposited and formed by a lift-off method, so that it is not necessary to etch the epitaxial layer. Therefore, etching damage due to etching does not occur in the epitaxial layer, and the characteristics of the active element do not vary.
Furthermore, the lattice constant of gallium nitride is 5.186１８, while the lattice constant of silicon is 5.43Å, which is larger than gallium nitride. According to the above configuration, the impurity concentration of phosphorus in the cathode of the diode formed on one surface of the P-type silicon substrate is 1 × 10 20 (atoms / cm 3 ) or more and is adjacent to the gallium nitride layer. A large amount of phosphorus having an atomic radius smaller than that of silicon is diffused in the P-type silicon substrate. Therefore, the lattice spacing of the P-type silicon substrate adjacent to the gallium nitride layer is reduced to reduce the lattice constant difference from the gallium nitride layer, and as a result, the crystallinity of the epitaxially grown gallium nitride layer is improved.
Further, the active element formed in the epitaxial layer is formed in a nitride semiconductor layer having a wide band gap. Therefore, high-speed operation and low on-resistance can be achieved using the two-dimensional electron gas generated at the heterojunction interface of the nitride semiconductor layer.

また、１実施の形態の半導体装置では、
上記第１電極および上記第２電極のうち、上記Ｐ型シリコン基板の上記エピタキシャル層側とは反対側の面に形成されている上記カソードあるいは上記アノードに電気的に接続される電極は、金属ワイヤーである。 In the semiconductor device of one embodiment,
Of the first electrode and the second electrode, an electrode electrically connected to the cathode or the anode formed on the surface opposite to the epitaxial layer side of the P-type silicon substrate is a metal wire. It is.

また、１実施の形態の半導体装置では、
上記Ｐ型シリコン基板内に形成されたダイオードの上記カソードおよび上記アノードは、上記Ｐ型シリコン基板の両面における全部の領域に形成されており、
上記第１電極および上記第２電極のうち、上記Ｐ型シリコン基板の上記エピタキシャル層側とは反対側の面に形成されている上記カソードあるいは上記アノードに電気的に接続される電極は、上記Ｐ型シリコン基板および上記エピタキシャル層を貫通して形成された貫通電極であり、
上記Ｐ型シリコン基板および上記エピタキシャル層を貫通して形成された上記貫通電極の周囲には、上記貫通電極と上記Ｐ型シリコン基板および上記エピタキシャル層との間を絶縁する絶縁膜が形成されている。 In the semiconductor device of one embodiment,
The cathode and the anode of the diode formed in the P-type silicon substrate are formed in all regions on both surfaces of the P-type silicon substrate,
It said one of the first electrode and the second electrode, the electrode and the epitaxial layer side of the P-type silicon substrate that is electrically connected to the cathode or the anode are formed on the opposite side, the P A through electrode formed through the silicon substrate and the epitaxial layer,
Around the P-type silicon substrate and the epitaxial layer through to formed the through electrodes, an insulating film for insulating between the through electrode and the P-type silicon substrate and the epitaxial layer is formed .

この実施の形態によれば、上記貫通電極の周囲に絶縁膜を形成している。したがって、上記貫通電極と上記Ｐ型シリコン基板および上記エピタキシャル層との間を絶縁することができる。そのため、上記ダイオードの上記カソードおよび上記アノードは、上記Ｐ型シリコン基板の両面における全部の領域に形成することが可能になる。したがって、上記Ｐ型シリコン基板の上記エピタキシャル層側の面に形成される上記カソードあるいは上記アノードの面積を大きくすることができ、上記ダイオードの電流容量を大きくすることができる。 According to this embodiment, the insulating film is formed around the through electrode. Therefore, it is possible to insulate the through electrode from the P-type silicon substrate and the epitaxial layer. Therefore, the cathode and the anode of the diode can be formed in the entire region on both surfaces of the P-type silicon substrate. Therefore, the area of the cathode or the anode formed on the surface of the P-type silicon substrate on the epitaxial layer side can be increased, and the current capacity of the diode can be increased.

また、この発明の半導体装置は、
半導体基板の表面上に形成された窒化物半導体層からなるエピタキシャル層と、
上記エピタキシャル層内に形成された能動素子と、
上記半導体基板内における上記能動素子の下部に形成されたダイオードと、
上記ダイオードのカソードと上記能動素子の一方の駆動電極とを電気的に接続する第１電極と、
上記ダイオードのアノードと上記能動素子の他方の駆動電極とを電気的に接続する第２電極と
を備えた半導体装置において、
上記半導体基板内に形成されたダイオードの上記カソードは、上記半導体基板の上記エピタキシャル層側の面における一部の領域に形成されており、
上記半導体基板内に形成されたダイオードの上記アノードは、上記半導体基板の上記エピタキシャル層側とは反対側の面における全部の領域に形成されており、
上記第１電極および上記第２電極のうち、上記半導体基板内の上記全部の領域に形成された上記アノードに電気的に接続されている上記第２電極は、上記半導体基板および上記エピタキシャル層を貫通して形成された貫通電極であり、
上記半導体基板内の上記一部の領域に形成された上記カソードは、上記貫通電極と３０μm以上の距離を隔てて配置されている
ことを特徴としている。 The semiconductor device of the present invention is
An epitaxial layer made of a nitride semiconductor layer formed on the surface of the semiconductor substrate;
An active device formed in the epitaxial layer;
A diode formed under the active element in the semiconductor substrate;
A first electrode that electrically connects the cathode of the diode and one drive electrode of the active element;
A second electrode for electrically connecting the anode of the diode and the other drive electrode of the active element;
In a semiconductor device comprising:
The cathode of the diode formed in the semiconductor substrate is formed in a partial region on the surface of the semiconductor substrate on the epitaxial layer side,
The anode of the diode formed in the semiconductor substrate is formed in the entire region on the surface opposite to the epitaxial layer side of the semiconductor substrate,
Of the first electrode and the second electrode, the second electrode electrically connected to the anode formed in the entire region in the semiconductor substrate penetrates the semiconductor substrate and the epitaxial layer. A through electrode formed
The cathode formed in the partial region in the semiconductor substrate is disposed at a distance of 30 μm or more from the through electrode.
It is characterized by that.

上記構成によれば、上記半導体基板の上記エピタキシャル層側とは反対側の面における全部の領域に形成された上記アノードに電気的に接続されている上記第２電極を、上記半導体基板および上記エピタキシャル層を貫通して形成された貫通電極で構成している。したがって、上記半導体基板内の上記全部の領域に形成された上記アノードに電気的に接続される上記第２電極を、外付けの金属ワイヤーで構成する場合に比して、本半導体装置を実装する際のワイヤーボンディングが不要となり、本半導体装置の実装を簡単にすることができる。According to the above configuration, the second electrode that is electrically connected to the anode formed in the entire region on the surface opposite to the epitaxial layer side of the semiconductor substrate is connected to the semiconductor substrate and the epitaxial substrate. It is composed of a through electrode formed through the layer. Therefore, the semiconductor device is mounted as compared with the case where the second electrode electrically connected to the anode formed in the entire region in the semiconductor substrate is formed of an external metal wire. Wire bonding at the time becomes unnecessary, and the mounting of the semiconductor device can be simplified.

さらに、上記半導体基板の上記エピタキシャル層側の面における一部の領域に形成される上記カソードは、上記貫通電極から３０μm以上の距離を隔てて配置されている。したがって、上記貫通電極と、上記半導体基板の上記一部の領域に形成される上記カソードとの間に、例えば略６００Ｖが印加されてもショートすることはない。したがって、上記貫通電極と上記半導体基板および上記エピタキシャル層との間を絶縁する必要が無く、製造工程を簡略化することができる。Furthermore, the cathode formed in a partial region on the surface of the semiconductor substrate on the epitaxial layer side is disposed at a distance of 30 μm or more from the through electrode. Therefore, even if, for example, approximately 600 V is applied between the through electrode and the cathode formed in the partial region of the semiconductor substrate, there is no short circuit. Therefore, there is no need to insulate the through electrode from the semiconductor substrate and the epitaxial layer, and the manufacturing process can be simplified.

また、１実施の形態の半導体装置では、
上記エピタキシャル層内に形成された上記能動素子は、横型電界効果トランジスタである。 In the semiconductor device of one embodiment,
The active element formed in the epitaxial layer is a lateral field effect transistor.

この実施の形態によれば、上記エピタキシャル層内に形成される能動素子は、横型電界効果トランジスタである。したがって、高サージ耐圧で、特性にばらつきのない横型電界効果トランジスタを得ることができる。さらに、上記エピタキシャル層が窒化物半導体の層である場合には、上記窒化物半導体層のヘテロ接合界面に生ずる２次元電子ガスをチャネルとして、高速スイッチングおよび低オン抵抗化が可能になる。   According to this embodiment, the active element formed in the epitaxial layer is a lateral field effect transistor. Accordingly, it is possible to obtain a lateral field effect transistor having a high surge breakdown voltage and no variation in characteristics. Further, when the epitaxial layer is a nitride semiconductor layer, high-speed switching and low on-resistance can be achieved using a two-dimensional electron gas generated at the heterojunction interface of the nitride semiconductor layer as a channel.

以上より明らかなように、この発明の半導体装置は、Ｐ型シリコン基板の表面上にエピタキシャル層を形成し、このエピタキシャル層内に形成された能動素子における一方の駆動電極と他方の駆動電極との間に、上記Ｐ型シリコン基板内に形成されたダイオードを接続したので、上記能動素子に印加されたサージ電圧による過大電流を上記Ｐ型シリコン基板側に逃がすことができ、上記能動素子のサージ耐圧を向上させることができる。 As is clear from the above, the semiconductor device of the present invention forms an epitaxial layer on the surface of a P-type silicon substrate, and has one drive electrode and the other drive electrode in an active element formed in the epitaxial layer. Since a diode formed in the P-type silicon substrate is connected therebetween, an excessive current due to a surge voltage applied to the active element can be released to the P-type silicon substrate side, and the surge withstand voltage of the active element Can be improved.

さらに、本半導体装置は、Ｐ型シリコン基板内に形成された上記ダイオードの上に、上記エピタキシャル層内に形成された能動素子を積み上げた縦型構造を有している。したがって、上記ダイオードのアノード電極とカソード電極とを、上記エピタキシャル層の表面に形成する必要がなく、上記エピタキシャル層の表面の利用効率を上げることができる。 Furthermore, this semiconductor device has a vertical structure in which active elements formed in the epitaxial layer are stacked on the diodes formed in a P-type silicon substrate. Therefore, it is not necessary to form the anode electrode and the cathode electrode of the diode on the surface of the epitaxial layer, and the utilization efficiency of the surface of the epitaxial layer can be increased.

さらに、上記能動素子の駆動電極を上記エピタキシャル層の表面に形成する場合には、例えば、金属を蒸着し、リフトオフ法によって形成することができる。したがって、上記エピタキシャル層に対してエッチングを行う必要がなく、上記エピタキシャル層にエッチングによるエッチングダメージが生じない。その結果、上記能動素子の特性にばらつきが生ずることを防止できる。
さらに、上記Ｐ型シリコン基板における一方の面に形成される上記ダイオードの上記カソードにおけるリンの不純物濃度は１×１０ 20 (atoms/cm 3 )以上であり、窒化ガリウム層に隣接する上記Ｐ型シリコン基板には、シリコンに比べて原子半径が小さいリンが多量に拡散されている。したがって、窒化ガリウム層に隣接する上記Ｐ型シリコン基板の格子間隔が縮められて窒化ガリウム層との格子定数差が減少し、その結果エピタキシャル成長された上記窒化ガリウム層の結晶性が向上される。
さらに、上記エピタキシャル層内に形成される能動素子は、ワイドバンドギャップを有する窒化物半導体層に形成される。したがって、窒化物半導体層のヘテロ接合界面に生ずる２次元電子ガスを利用して、高速動作および低オン抵抗化が可能になる。 Further, when the drive electrode of the active element is formed on the surface of the epitaxial layer, for example, metal can be deposited and formed by a lift-off method. Therefore, it is not necessary to perform etching on the epitaxial layer, and etching damage due to etching does not occur in the epitaxial layer. As a result, variations in the characteristics of the active element can be prevented.
Further, the impurity concentration of phosphorus in the cathode of the diode formed on one surface of the P-type silicon substrate is 1 × 10 20 (atoms / cm 3 ) or more, and the P-type silicon adjacent to the gallium nitride layer. A large amount of phosphorus having an atomic radius smaller than that of silicon is diffused in the substrate. Therefore, the lattice spacing of the P-type silicon substrate adjacent to the gallium nitride layer is reduced to reduce the lattice constant difference from the gallium nitride layer, and as a result, the crystallinity of the epitaxially grown gallium nitride layer is improved.
Further, the active element formed in the epitaxial layer is formed in a nitride semiconductor layer having a wide band gap. Therefore, high-speed operation and low on-resistance can be achieved using the two-dimensional electron gas generated at the heterojunction interface of the nitride semiconductor layer.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

・第１実施の形態
図１は、本実施の形態の半導体装置の構成を示す。尚、図１(a)は、本半導体装置の等価回路を示す。また、図１(b)は、本半導体装置の断面構造を示す。 First Embodiment FIG. 1 shows a configuration of a semiconductor device according to the present embodiment. FIG. 1A shows an equivalent circuit of the semiconductor device. FIG. 1B shows a cross-sectional structure of the semiconductor device.

図１(a)および図１(b)に示すように、本半導体装置は、例えば、電力変換装置の電力変換回路等に用いられ、スイッチング素子としてのＧaＮ‐ＨＦＥＴ２１と、このＧaＮ‐ＨＦＥＴ２１の保護素子としてのＰＮダイオード２２とで、構成されている。具体的には、ＧaＮ‐ＨＦＥＴ２１のソースとドレインとの間に、ＰＮダイオード２２が接続されている。   As shown in FIG. 1A and FIG. 1B, this semiconductor device is used in, for example, a power conversion circuit of a power conversion device, and a GaN-HFET 21 serving as a switching element, and protection of the GaN-HFET 21 The PN diode 22 is used as an element. Specifically, a PN diode 22 is connected between the source and drain of the GaN-HFET 21.

図２〜図８は、本半導体装置の各製造工程における図１(b)に相当する断面図である。以下、図２〜図８に従って、図１(b)に示す半導体装置の製造方法について説明する。   2 to 8 are cross-sectional views corresponding to FIG. 1B in the respective manufacturing steps of the semiconductor device. A method for manufacturing the semiconductor device shown in FIG. 1B will be described below with reference to FIGS.

先ず、図２に示すように、Ｐ型シリコン基板(不純物濃度４×１０14atoms/cm3)２３の一方の面からＰ(リン)をイオン注入する一方、他方の面からＢ(ボロン)をイオン注入し、１１００℃の温度でアニールする。こうして、Ｐ型シリコン基板２３の上記一方の面にＮ型拡散層２４を形成し、上記他方の面にＰ型拡散層２５を形成する。 First, as shown in FIG. 2, P (phosphorus) ions are implanted from one surface of a P-type silicon substrate (impurity concentration 4 × 10 14 atoms / cm 3 ) 23, while B (boron) is implanted from the other surface. Ions are implanted and annealed at a temperature of 1100.degree. Thus, the N-type diffusion layer 24 is formed on the one surface of the P-type silicon substrate 23, and the P-type diffusion layer 25 is formed on the other surface.

その際に、上記Ｐ(リン)によるイオン注入は、エネルギー１２０ｋeＶ、ドーズ量２×１０15atoms/cm2で行い、Ｂ(ボロン)によるイオン注入は、エネルギー６５ｋeＶ、ドーズ量３×１０14atoms/cm2で行う。 At this time, the ion implantation with P (phosphorus) is performed with an energy of 120 keV and a dose of 2 × 10 15 atoms / cm 2 , and the ion implantation with B (boron) is performed with an energy of 65 keV and a dose of 3 × 10 14 atoms / cm 2. Perform with cm 2 .

そうした後、図３に示すように、上記Ｎ型拡散層２４上に、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition：有機金属化学気相成長)によって、バッファ層２６,ＧaＮ層２７およびＡlＧaＮ層２８を順次エピタキシャル成長する。尚、バッファ層２６は、ＡlＮ層およびＧaＮ層の積層体であり、一部ＡlＧaＮ層を挿入する場合もある。   After that, as shown in FIG. 3, a buffer layer 26, a GaN layer 27 and an AlGaN layer 28 are sequentially epitaxially grown on the N-type diffusion layer 24 by MOCVD (Metal Organic Chemical Vapor Deposition). To do. The buffer layer 26 is a laminate of an AlN layer and a GaN layer, and a part of the AlGaN layer may be inserted.

次に、図４に示すように、上記ＡlＧaＮ層２８上にＴi/Ａuを蒸着し、リフトオフ法によってドレイン電極２９およびソース電極３０を形成する。さらに、図５に示すように、ＡlＧaＮ層２８上におけるドレイン電極２９とソース電極３０との間にＰt/Ａuをスパッタリングし、リフトオフ法によってゲート電極３１を形成する。こうして、バッファ層２６,ＧaＮ層２７,ＡlＧaＮ層２８,ドレイン電極２９,ソース電極３０およびゲート電極３１を有するＧaＮ‐ＨＦＥＴ２１を形成するのである。   Next, as shown in FIG. 4, Ti / Au is vapor-deposited on the AlGaN layer 28, and a drain electrode 29 and a source electrode 30 are formed by a lift-off method. Further, as shown in FIG. 5, Pt / Au is sputtered between the drain electrode 29 and the source electrode 30 on the AlGaN layer 28, and the gate electrode 31 is formed by a lift-off method. Thus, the GaN-HFET 21 having the buffer layer 26, the GaN layer 27, the AlGaN layer 28, the drain electrode 29, the source electrode 30, and the gate electrode 31 is formed.

次に、図６に示すように、上記ＡlＧaＮ層２８,ＧaＮ層２７およびバッファ層２６を貫通してＰ型シリコン基板２３のＮ型拡散層２４に達すると共に、ドレイン電極２９に隣接している穴３２を、フォトリソグラフィー技術とドライエッチング技術とを用いて形成する。そして、図７に示すように、穴３２を埋めるようにＡuをスパッタリングした後、リフトオフ法によって、Ｎ型拡散層２４とドレイン電極２９とを電気的に接続する電極３３を形成する。また、図８に示すように、Ｐ型シリコン基板２３のＰ型拡散層２５の表面にＴi/Ｎi/Ａuをスパッタリングして、アノード電極３４を形成する。こうして、Ｐ型シリコン基板２３,Ｎ型拡散層２４,Ｐ型拡散層２５およびアノード電極３４を有するＰＮダイオード２２を形成するのである。   Next, as shown in FIG. 6, a hole that penetrates the AlGaN layer 28, the GaN layer 27, and the buffer layer 26 to reach the N-type diffusion layer 24 of the P-type silicon substrate 23 and is adjacent to the drain electrode 29. 32 is formed using a photolithography technique and a dry etching technique. Then, as shown in FIG. 7, after sputtering Au so as to fill the hole 32, an electrode 33 for electrically connecting the N-type diffusion layer 24 and the drain electrode 29 is formed by a lift-off method. Further, as shown in FIG. 8, Ti / Ni / Au is sputtered on the surface of the P type diffusion layer 25 of the P type silicon substrate 23 to form the anode electrode 34. Thus, the PN diode 22 having the P-type silicon substrate 23, the N-type diffusion layer 24, the P-type diffusion layer 25, and the anode electrode 34 is formed.

こうして形成された半導体装置を、図１(b)に示すように、リードフレーム３５上に実装し、ＧaＮ‐ＨＦＥＴ２１のソース電極３０とリードフレーム３５とをＡlワイヤー３６によって電気的に接続することによって、スイッチング素子としてのＧaＮ‐ＨＦＥＴ２１におけるソース電極３０とドレイン電極２９との間に、Ａlワイヤー３６,リードフレーム３５および電極３３を介してＰＮダイオード２２を接続した図１(a)および図１(b)に示す構造を有する半導体装置が形成される。   The semiconductor device thus formed is mounted on a lead frame 35 as shown in FIG. 1B, and the source electrode 30 of the GaN-HFET 21 and the lead frame 35 are electrically connected by an Al wire 36. 1A and 1B in which a PN diode 22 is connected between the source electrode 30 and the drain electrode 29 in the GaN-HFET 21 as a switching element via an Al wire 36, a lead frame 35, and an electrode 33. ) Is formed.

以上のごとく、本実施の形態によれば、上記ＧaＮ‐ＨＦＥＴ２１におけるソース電極３０とドレイン電極２９との間にＰＮダイオード２２を接続している。したがって、ＧaＮ‐ＨＦＥＴのソース電極とドレイン電極との間にＰＮダイオードが接続されていない場合には上記ソース電極とドレイン電極との間に印加された６００Ｖのサージ電圧でＧaＮ‐ＨＦＥＴが破壊していたのに対して、本実施の形態においては、ＧaＮ‐ＨＦＥＴ２１のソース電極３０とドレイン電極２９との間に印加されたサージ電圧による過大電流をＰＮダイオード２２側(つまり、Ｐ型シリコン基板２３側)に逃がすことができる。そのために、上記スイッチング素子としてのＧaＮ‐ＨＦＥＴ２１は、１kＶ程度のサージ電圧が印加されても破壊することはないのである。   As described above, according to the present embodiment, the PN diode 22 is connected between the source electrode 30 and the drain electrode 29 in the GaN-HFET 21. Therefore, when a PN diode is not connected between the source electrode and the drain electrode of the GaN-HFET, the GaN-HFET is destroyed by a surge voltage of 600 V applied between the source electrode and the drain electrode. On the other hand, in the present embodiment, an excessive current due to a surge voltage applied between the source electrode 30 and the drain electrode 29 of the GaN-HFET 21 is converted to the PN diode 22 side (that is, the P-type silicon substrate 23 side). ). Therefore, the GaN-HFET 21 serving as the switching element does not break even when a surge voltage of about 1 kV is applied.

また、本実施の形態において、上記エピタキシャル成長によって形成されるのは、上記バッファ層２６,ＧaＮ層２７およびＡlＧaＮ層２８であり、チップの全面に亘って形成されている。そのため、本実施の形態においては、エピタキシャル成長されたバッファ層２６,ＧaＮ層２７およびＡlＧaＮ層２８に対して、エッチング等によって不要な部分を除去する必要がなく、エッチングダメージが生ずることがない。したがって、このエッチングダメージに起因して、ＧaＮ‐ＨＦＥＴ２１に特性にばらつきが生ずることがないのである。   In the present embodiment, the buffer layer 26, the GaN layer 27, and the AlGaN layer 28 are formed by the epitaxial growth, and are formed over the entire surface of the chip. Therefore, in the present embodiment, unnecessary portions need not be removed by etching or the like for the epitaxially grown buffer layer 26, GaN layer 27, and AlGaN layer 28, and etching damage does not occur. Therefore, the GaN-HFET 21 does not vary in characteristics due to this etching damage.

また、本実施の形態では、上記ＰＮダイオード２２の上にＧaＮ‐ＨＦＥＴ２１を積み上げた縦型構造を有している。そして、ＰＮダイオード２２のアノード電極３４は、ＰＮダイオード２２の裏面全体に形成され、ＰＮダイオード２２のカソード電極としての電極３３は、ＧaＮ‐ＨＦＥＴ２１のＡlＧaＮ層２８,ＧaＮ層２７およびバッファ層２６を貫通して形成されると共に、ＧaＮ‐ＨＦＥＴ２１のドレイン電極２９に接続されている。そのため、ＰＮダイオード２２のアノード電極３４とカソード電極３３とを、本半導体装置のチップ表面に形成する必要がなく、ＰＮダイオード２２の形成に起因してチップ面積が増大することがない。したがって、エピタキシャル層の表面の利用効率を上げることができる。   In the present embodiment, the PN diode 22 has a vertical structure in which GaN-HFETs 21 are stacked. The anode electrode 34 of the PN diode 22 is formed on the entire back surface of the PN diode 22, and the electrode 33 as the cathode electrode of the PN diode 22 penetrates the AlGaN layer 28, the GaN layer 27 and the buffer layer 26 of the GaN-HFET 21. And is connected to the drain electrode 29 of the GaN-HFET 21. Therefore, it is not necessary to form the anode electrode 34 and the cathode electrode 33 of the PN diode 22 on the chip surface of the semiconductor device, and the chip area does not increase due to the formation of the PN diode 22. Therefore, the utilization efficiency of the surface of the epitaxial layer can be increased.

また、本実施の形態においては、不純物濃度４×１０14atoms/cm3の上記Ｐ型シリコン基板２３におけるＮ型拡散層２４の形成面にドーズ量２×１０15atoms/cm2でＰ(リン)の注入を行うことによって、Ｎ型拡散層２４のＰ(リン)の不純物濃度を１×１０20atoms/cm3以上にしている。ＧaＮ層２７の格子定数は５.１８６Åである。一方、Ｐ型シリコン基板２３の格子定数は５.４３Åであり、ＧaＮ層２７よりも大きい。この場合、Ｎ型拡散層２４にはシリコンに比べて原子半径が小さいリンが上述のように多量に拡散されているため、Ｐ型シリコン基板２３の格子間隔が縮められてＧaＮ層２７との格子定数差が減少し、その結果エピタキシャル成長されたＧaＮ層２７の結晶性が向上される。 In the present embodiment, the P-type silicon substrate 23 having an impurity concentration of 4 × 10 14 atoms / cm 3 has a dose of 2 × 10 15 atoms / cm 2 on the surface where the N-type diffusion layer 24 is formed. ) Is implanted so that the impurity concentration of P (phosphorus) in the N-type diffusion layer 24 is 1 × 10 20 atoms / cm 3 or more. The lattice constant of the GaN layer 27 is 5.186Å. On the other hand, the lattice constant of the P-type silicon substrate 23 is 5.43 mm, which is larger than that of the GaN layer 27. In this case, since a large amount of phosphorus having an atomic radius smaller than that of silicon is diffused in the N-type diffusion layer 24 as described above, the lattice spacing of the P-type silicon substrate 23 is reduced and the lattice with the GaN layer 27 is reduced. The constant difference is reduced, and as a result, the crystallinity of the epitaxially grown GaN layer 27 is improved.

また、本実施の形態における半導体装置の構造によれば、Ｐ型シリコン基板２３に換えて、Ｎ型シリコン基板を用いることが可能である。不純物をドーピングしていないシリコンは殆どの場合Ｎ型になっており、高純度化すればＮ型の高抵抗基板を作成することが可能である。これに対して、Ｂ(ボロン)等の不純物をドーピングするＰ型シリコン基板２３の場合には、高抵抗化を図ることが困難である。このように、Ｎ型シリコン基板は、Ｐ型シリコン基板に比べて高抵抗化が可能であるため、ＰＮダイオードの高耐圧化が可能になる。   Further, according to the structure of the semiconductor device in the present embodiment, an N-type silicon substrate can be used instead of the P-type silicon substrate 23. Silicon that is not doped with impurities is almost N-type, and if it is highly purified, an N-type high-resistance substrate can be produced. On the other hand, in the case of the P-type silicon substrate 23 doped with impurities such as B (boron), it is difficult to increase the resistance. Thus, since the N-type silicon substrate can have a higher resistance than the P-type silicon substrate, the PN diode can have a higher breakdown voltage.

・第２実施の形態
本実施の形態は、上記第１実施の形態におけるＰＮダイオード２２に換えて、ショットキーダイオードを形成したものである。 Second Embodiment In this embodiment, a Schottky diode is formed instead of the PN diode 22 in the first embodiment.

図９は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態においては、図１〜図８に示す上記第１実施の形態の半導体装置と同じ部材には、同じ番号を付して詳細な説明を省略する。以下、上記第１実施の形態とは異なる部分について説明する。   FIG. 9 is a cross-sectional view showing the configuration of the semiconductor device of this embodiment. In the present embodiment, the same members as those of the semiconductor device of the first embodiment shown in FIGS. 1 to 8 are denoted by the same reference numerals and detailed description thereof is omitted. Hereinafter, a different part from the said 1st Embodiment is demonstrated.

本実施の形態においては、上記第１実施の形態におけるＰ型シリコン基板２３に換えてＮ型ＧaＮ基板４１を用いる。そして、本実施の形態においては、上記第１実施の形態における半導体基板に対するＮ型拡散層およびＰ型拡散層の形成は行わず、Ｎ型ＧaＮ基板４１の裏面に裏面電極４２を形成するのである。   In the present embodiment, an N-type GaN substrate 41 is used in place of the P-type silicon substrate 23 in the first embodiment. In this embodiment, the N-type diffusion layer and the P-type diffusion layer are not formed on the semiconductor substrate in the first embodiment, and the back electrode 42 is formed on the back surface of the N-type GaN substrate 41. .

先ず、上記第１実施の形態の場合と同様にして、上記Ｎ型ＧaＮ基板４１の一方の面(表面)上にＧaＮ‐ＨＦＥＴ２１を形成し、このＧaＮ‐ＨＦＥＴ２１のＡlＧaＮ層２８,ＧaＮ層２７およびバッファ層２６を貫通して、ＧaＮ‐ＨＦＥＴ２１のドレイン電極２９とＮ型ＧaＮ基板４１とを接続する電極３３を形成し、Ｎ型ＧaＮ基板４１の他方の面(裏面)にＰt/Ａuをスパッタリングして裏面電極４２を形成する。こうして、Ｎ型ＧaＮ基板４１およびＰt/Ａuの裏面電極４２でなるショットキーダイオード４３を形成するのである。   First, similarly to the case of the first embodiment, a GaN-HFET 21 is formed on one surface (front surface) of the N-type GaN substrate 41, and an AlGaN layer 28, a GaN layer 27 of the GaN-HFET 21 and An electrode 33 that connects the drain electrode 29 of the GaN-HFET 21 and the N-type GaN substrate 41 is formed through the buffer layer 26, and Pt / Au is sputtered on the other surface (back surface) of the N-type GaN substrate 41. Thus, the back electrode 42 is formed. Thus, the Schottky diode 43 composed of the N-type GaN substrate 41 and the Pt / Au back electrode 42 is formed.

次に、こうして得られた半導体装置をリードフレーム３５上に実装し、ＧaＮ‐ＨＦＥＴ２１のソース電極３０とリードフレーム３５とを電気的に接続するＡlワイヤー３６を形成する。こうして、スイッチング素子としてのＧaＮ‐ＨＦＥＴ２１におけるソース電極３０とドレイン電極２９との間に、ショットキーダイオード４３を接続した半導体装置が形成される。   Next, the semiconductor device thus obtained is mounted on the lead frame 35, and an Al wire 36 for electrically connecting the source electrode 30 of the GaN-HFET 21 and the lead frame 35 is formed. Thus, a semiconductor device in which the Schottky diode 43 is connected between the source electrode 30 and the drain electrode 29 in the GaN-HFET 21 as a switching element is formed.

以上のごとく、本実施の形態においては、上記Ｎ型ＧaＮ基板４１の裏面にＰt/Ａuをスパッタリングして裏面電極４２を形成することによって、ＧaＮ‐ＨＦＥＴ２１におけるソース電極３０とドレイン電極２９との間に接続すべきダイオードとしてのショットキーダイオード４３を形成している。したがって、Ｎ型ＧaＮ基板４１に対してＮ型拡散層およびＰ型拡散層を形成する必要が無く、上記第１実施の形態の場合に比して、製造工程の簡略化を図ることが可能になる。   As described above, in the present embodiment, the back electrode 42 is formed by sputtering Pt / Au on the back surface of the N-type GaN substrate 41, so that the gap between the source electrode 30 and the drain electrode 29 in the GaN-HFET 21 is reduced. Schottky diode 43 as a diode to be connected to is formed. Therefore, it is not necessary to form the N-type diffusion layer and the P-type diffusion layer on the N-type GaN substrate 41, and the manufacturing process can be simplified as compared with the case of the first embodiment. Become.

尚、本実施の形態における上記Ｎ型ＧaＮ基板４１は窒化物半導体であればよく、ＡlやＩnを含んでも差し支えない。また、ＳiＣ基板を用いてもよい。   Note that the N-type GaN substrate 41 in this embodiment may be a nitride semiconductor, and may contain Al or In. An SiC substrate may be used.

・第３実施の形態
本実施の形態は、上記第１実施の形態におけるＧaＮ‐ＨＦＥＴ２１のソース電極３０とリードフレーム３５との電気的接続を、外付けのＡlワイヤー３６に換えて、ＧaＮ‐ＨＦＥＴおよびＰＮダイオードを貫通して形成された貫通電極によって行うものである。 Third Embodiment In the present embodiment, the electrical connection between the source electrode 30 and the lead frame 35 of the GaN-HFET 21 in the first embodiment is changed to an external Al wire 36, and a GaN-HFET is used. And a through electrode formed through the PN diode.

図１０は、本実施の形態の半導体装置の構成を示す断面図である。また、本半導体装置の等価回路は、図１(a)と同じである。   FIG. 10 is a cross-sectional view showing the configuration of the semiconductor device of this embodiment. The equivalent circuit of this semiconductor device is the same as that shown in FIG.

図１１〜図１４は、本半導体装置の各製造工程での図１０に相当する断面図である。以下、図１１〜図１４に従って、図１０に示す半導体装置の製造方法について説明する。   11 to 14 are cross-sectional views corresponding to FIG. 10 in the respective manufacturing steps of the semiconductor device. A method for manufacturing the semiconductor device shown in FIG. 10 will be described below with reference to FIGS.

先ず、図１１に示すように、Ｐ型シリコン基板(不純物濃度４×１０14atoms/cm3)５１の一方の面の一部に、フォトリソグラフィー法とイオン注入とによって、Ｐ(リン)をイオン注入する。一方、Ｐ型シリコン基板５１の他方の面からＢ(ボロン)をイオン注入する。そして、１１００℃の温度でアニールする。こうして、Ｐ型シリコン基板５１の上記一方の面の一部の領域にＮ型拡散層５２を形成し、上記他方の面の全面にＰ型拡散層５３を形成する。 First, as shown in FIG. 11, P (phosphorus) is ionized into a part of one surface of a P-type silicon substrate (impurity concentration 4 × 10 14 atoms / cm 3 ) 51 by photolithography and ion implantation. inject. On the other hand, B (boron) is ion-implanted from the other surface of the P-type silicon substrate 51. Then, annealing is performed at a temperature of 1100 ° C. In this way, the N-type diffusion layer 52 is formed on a part of the one surface of the P-type silicon substrate 51, and the P-type diffusion layer 53 is formed on the entire other surface.

その際に、上記Ｐ(リン)によるイオン注入は、エネルギー１２０ｋeＶ、ドーズ量２×１０15atoms/cm2で行い、Ｂ(ボロン)によるイオン注入は、エネルギー６５ｋeＶ、ドーズ量３×１０14atoms/cm2で行う。 At this time, the ion implantation with P (phosphorus) is performed with an energy of 120 keV and a dose of 2 × 10 15 atoms / cm 2 , and the ion implantation with B (boron) is performed with an energy of 65 keV and a dose of 3 × 10 14 atoms / cm 2. Perform with cm 2 .

ここで、上記Ｐ型シリコン基板５１に作り込むＰＮダイオードの目標耐圧を６００Ｖとした場合、上記ＰＮダイオードに６００Ｖが印加された場合にＮ型拡散層５２とＰ型シリコン基板５１との間に広がる空乏層のＮ型拡散層５２からの距離は略３０μmとなる。したがって、後述するようにＧaＮ‐ＨＦＥＴおよびＰＮダイオードを貫通して上記貫通電極を形成する場合には、上記貫通電極とＮ型拡散層５２との短絡を防止するために、Ｎ型拡散層５２を上記貫通電極の形成予定領域から３０μm以上離す必要がある。そこで、余裕をみて、Ｎ型拡散層５２を上記貫通電極の形成予定領域から４０μm離して形成するのである。   Here, when the target breakdown voltage of the PN diode formed on the P-type silicon substrate 51 is 600 V, the voltage spreads between the N-type diffusion layer 52 and the P-type silicon substrate 51 when 600 V is applied to the PN diode. The distance of the depletion layer from the N-type diffusion layer 52 is approximately 30 μm. Accordingly, when the through electrode is formed through the GaN-HFET and the PN diode as will be described later, in order to prevent a short circuit between the through electrode and the N type diffusion layer 52, the N type diffusion layer 52 is provided. It is necessary to separate from the region where the through electrode is to be formed by 30 μm or more. Therefore, with a margin, the N-type diffusion layer 52 is formed 40 μm away from the region where the through electrode is to be formed.

次に、図１２に示すように、上記Ｎ型拡散層５２上およびＰ型シリコン基板５１上に、バッファ層５４,ＧaＮ層５５およびＡlＧaＮ層５６を順次エピタキシャル成長する。そして、ＡlＧaＮ層５６上にＴi/Ａuを蒸着し、リフトオフ法によってドレイン電極５７およびソース電極５８を形成する。さらに、ＡlＧaＮ層５６上におけるドレイン電極５７とソース電極５８との間にＰt/Ａuをスパッタリングし、リフトオフ法によってゲート電極５９を形成する。こうして、バッファ層５４,ＧaＮ層５５,ＡlＧaＮ層５６,ドレイン電極５７,ソース電極５８およびゲート電極５９を有するＧaＮ‐ＨＦＥＴ２１を形成するのである。   Next, as shown in FIG. 12, a buffer layer 54, a GaN layer 55, and an AlGaN layer 56 are epitaxially grown on the N-type diffusion layer 52 and the P-type silicon substrate 51 sequentially. Then, Ti / Au is deposited on the AlGaN layer 56, and the drain electrode 57 and the source electrode 58 are formed by a lift-off method. Further, Pt / Au is sputtered between the drain electrode 57 and the source electrode 58 on the AlGaN layer 56, and the gate electrode 59 is formed by a lift-off method. Thus, the GaN-HFET 21 having the buffer layer 54, the GaN layer 55, the AlGaN layer 56, the drain electrode 57, the source electrode 58 and the gate electrode 59 is formed.

さらに、上記ＡlＧaＮ層５６,ＧaＮ層５５およびバッファ層５４を貫通して、Ｐ型シリコン基板５１のＮ型拡散層５２に達する溝６０とＰ型シリコン基板５１に達する溝６１とを、フォトリソグラフィー技術とＩＣＰ(Inductively Coupled Plasma：誘導結合プラズマ)ドライエッチング技術とを用いて形成する。その場合、溝６０はドレイン電極５７に隣接する一方、溝６１はソース電極５８に隣接して形成される。   Further, a groove 60 reaching the N-type diffusion layer 52 of the P-type silicon substrate 51 and a groove 61 reaching the P-type silicon substrate 51 through the AlGaN layer 56, the GaN layer 55, and the buffer layer 54 are formed by a photolithography technique. And ICP (Inductively Coupled Plasma) dry etching technology. In that case, the groove 60 is formed adjacent to the drain electrode 57 while the groove 61 is formed adjacent to the source electrode 58.

そして、図１３に示すように、Ａuメッキによって溝６０と溝６１とをＡuで埋めて、Ｎ型拡散層５２とドレイン電極５７とを電気的に接続する電極６２と、ソース電極５８に接続されると共にバッファ層５４まで延在する電極６３とを形成する。   Then, as shown in FIG. 13, the groove 60 and the groove 61 are filled with Au by Au plating, and the electrode 62 that electrically connects the N-type diffusion layer 52 and the drain electrode 57 is connected to the source electrode 58. And an electrode 63 extending to the buffer layer 54 is formed.

さらに、上記Ｐ型拡散層５３およびＰ型シリコン基板５１を貫通して電極６３の端面に至る貫通穴６４を、フォトリソグラフィー技術とＩＣＰドライエッチング技術とを用いて形成する。   Further, a through-hole 64 that penetrates the P-type diffusion layer 53 and the P-type silicon substrate 51 and reaches the end face of the electrode 63 is formed using a photolithography technique and an ICP dry etching technique.

次に、図１４に示すように、Ａuメッキによって貫通穴６４をＡuで埋めて、ソース電極５８に接続されると共にＰ型拡散層５３まで延在する貫通電極６５を形成する。そして、図１０に示すように、Ｐ型シリコン基板５１のＰ型拡散層５３の裏面にＴi/Ｎi/Ａuをスパッタリングして、アノード電極６６を形成する。こうして、Ｐ型シリコン基板５１,Ｎ型拡散層５２,Ｐ型拡散層５３およびアノード電極６６を有するＰＮダイオード２２を形成するのである。   Next, as shown in FIG. 14, the through hole 64 is filled with Au by Au plating to form a through electrode 65 connected to the source electrode 58 and extending to the P-type diffusion layer 53. Then, as shown in FIG. 10, Ti / Ni / Au is sputtered on the back surface of the P-type diffusion layer 53 of the P-type silicon substrate 51 to form the anode electrode 66. Thus, the PN diode 22 having the P-type silicon substrate 51, the N-type diffusion layer 52, the P-type diffusion layer 53, and the anode electrode 66 is formed.

こうして、スイッチング素子としての上記ＧaＮ‐ＨＦＥＴ２１におけるソース電極５８とドレイン電極５７との間に、貫通電極６５および電極６２を介してＰＮダイオード２２を接続した図１０に示す構造を有する半導体装置が形成される。   Thus, a semiconductor device having the structure shown in FIG. 10 is formed in which the PN diode 22 is connected between the source electrode 58 and the drain electrode 57 in the GaN-HFET 21 as the switching element via the through electrode 65 and the electrode 62. The

以上のごとく、本実施の形態によれば、上記ＧaＮ‐ＨＦＥＴ２１におけるソース電極５８と、ＰＮダイオード２２のアノード電極６６とを、ＧaＮ‐ＨＦＥＴ２１とＰＮダイオード２２とを貫通して形成された貫通電極６５によって電気的に接続されている。したがって、ＧaＮ‐ＨＦＥＴ２１のソース電極５８とリードフレームとの電気的接続をおこなう外付けのＡlワイヤーが不要となる。すなわち、本半導体装置をリードフレーム(図示せず)上に実装する際のワイヤーボンディングが不要となり、本半導体装置の実装を簡単にできる。   As described above, according to the present embodiment, the source electrode 58 in the GaN-HFET 21 and the anode electrode 66 of the PN diode 22 pass through the GaN diode 21 and the PN diode 22 and the through electrode 65 formed. Are electrically connected. This eliminates the need for an external Al wire for electrical connection between the source electrode 58 of the GaN-HFET 21 and the lead frame. That is, wire bonding is not required when mounting the semiconductor device on a lead frame (not shown), and mounting of the semiconductor device can be simplified.

また、本実施の形態の構造によれば、上記貫通電極６５とＰ型シリコン基板５１との間を次の実施の形態のように絶縁する必要が無く、貫通電極６５とＰ型シリコン基板５１との間を絶縁する工程を簡略することができる。   Further, according to the structure of the present embodiment, there is no need to insulate between the through electrode 65 and the P-type silicon substrate 51 as in the following embodiment, and the through electrode 65 and the P-type silicon substrate 51 It is possible to simplify the process of insulating between the two.

・第４実施の形態
本実施の形態は、上記第３実施の形態においてはＰ型シリコン基板５１の上記一方の面の一部に形成されているＰＮダイオード２２のＮ型拡散層５２を、Ｐ型シリコン基板における一方の面の全面に形成したものである。 Fourth Embodiment In the third embodiment, the N-type diffusion layer 52 of the PN diode 22 formed on a part of the one surface of the P-type silicon substrate 51 in the third embodiment is changed to P Formed on the entire surface of one surface of the silicon substrate.

図１５は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態においては、図１０〜図１４に示す上記第３実施の形態の半導体装置と同じ部材には、同じ番号を付して詳細な説明を省略する。以下、上記第３実施の形態とは異なる部分について説明する。   FIG. 15 is a cross-sectional view showing the configuration of the semiconductor device of this embodiment. In the present embodiment, the same members as those in the semiconductor device of the third embodiment shown in FIGS. Hereinafter, parts different from the third embodiment will be described.

本実施の形態においては、Ｐ型シリコン基板５１の一方の面の全面に、Ｐ(リン)をイオン注入してＮ型拡散層７１を形成する。   In the present embodiment, P (phosphorus) ions are implanted into the entire surface of one surface of the P-type silicon substrate 51 to form the N-type diffusion layer 71.

以後、上記第３実施の形態の場合と同様にして、Ｐ型シリコン基板５１の他方の面の全面にＰ型拡散層５３を形成し、Ｎ型拡散層７１上にバッファ層５４,ＧaＮ層５５,ＡlＧaＮ層５６,ドレイン電極５７,ソース電極５８およびゲート電極５９を有するＧaＮ‐ＨＦＥＴ２１を形成し、Ｎ型拡散層７１とドレイン電極５７とを電気的に接続する電極６２を形成する。   Thereafter, in the same manner as in the third embodiment, a P-type diffusion layer 53 is formed on the entire other surface of the P-type silicon substrate 51, and a buffer layer 54 and a GaN layer 55 are formed on the N-type diffusion layer 71. , The AlGaN layer 56, the drain electrode 57, the source electrode 58, and the gate electrode 59 are formed, and the electrode 62 that electrically connects the N-type diffusion layer 71 and the drain electrode 57 is formed.

その後、上記ＡlＧaＮ層５６,ＧaＮ層５５,バッファ層５４,Ｎ型拡散層７１,Ｐ型シリコン基板５１およびＰ型拡散層５３を貫通する第１貫通穴を、フォトリソグラフィー技術とＩＣＰドライエッチング技術とを用いて形成する。そして、上記第１貫通穴内の内壁に酸化膜層７２をＣＶＤで形成する。さらに、酸化膜７２に第２貫通穴を形成し、Ａuメッキによって上記第２貫通穴をＡuで埋めて、ソース電極５８に接続されると共にＰ型拡散層５３を貫通して裏面まで延在する貫通電極６５を形成する。最後に、Ｐ型シリコン基板５１におけるＰ型拡散層５３の裏面にＴi/Ｎi/Ａuをスパッタリングして、アノード電極６６を形成する。こうして、Ｐ型シリコン基板５１,Ｎ型拡散層７１,Ｐ型拡散層５３およびアノード電極６６を有するＰＮダイオード２２を形成するのである。   Thereafter, the first through hole penetrating the AlGaN layer 56, the GaN layer 55, the buffer layer 54, the N-type diffusion layer 71, the P-type silicon substrate 51 and the P-type diffusion layer 53 is formed by photolithography technology and ICP dry etching technology. It forms using. Then, an oxide film layer 72 is formed on the inner wall in the first through hole by CVD. Further, a second through hole is formed in the oxide film 72, and the second through hole is filled with Au by Au plating, connected to the source electrode 58 and extends through the P-type diffusion layer 53 to the back surface. A through electrode 65 is formed. Finally, Ti / Ni / Au is sputtered on the back surface of the P-type diffusion layer 53 in the P-type silicon substrate 51 to form the anode electrode 66. Thus, the PN diode 22 having the P-type silicon substrate 51, the N-type diffusion layer 71, the P-type diffusion layer 53, and the anode electrode 66 is formed.

本実施の形態においては、上記ＧaＮ‐ＨＦＥＴ２１のソース電極５８とＰＮダイオード２２のアノード電極６６とを電気的に接続する貫通電極６５の周囲を、酸化膜７２によって絶縁している。したがって、貫通電極６５と、Ｐ型シリコン基板５１,Ｎ型拡散層７１およびＰ型拡散層５３と、の間を絶縁することができ、ＰＮダイオード２２のＮ型拡散層７１を、Ｐ型シリコン基板５１の上記一方の面の全面に形成することが可能になる。したがって、上記第３実施の形態の場合に比較して、Ｎ型拡散層７１の面積を拡大することができ、ＰＮダイオード２２の電流容量を２倍以上にすることができる。ここで、上記第２貫通穴内に形成するＡuは完全に上記第２貫通穴を埋め込む必要は無く、十分な電流容量がある場合には空間が残っていても差し支えない。   In the present embodiment, the periphery of the through electrode 65 that electrically connects the source electrode 58 of the GaN-HFET 21 and the anode electrode 66 of the PN diode 22 is insulated by the oxide film 72. Therefore, the through electrode 65 and the P-type silicon substrate 51, the N-type diffusion layer 71, and the P-type diffusion layer 53 can be insulated from each other, and the N-type diffusion layer 71 of the PN diode 22 can be insulated from the P-type silicon substrate. 51 can be formed on the entire surface of the one surface. Therefore, the area of the N-type diffusion layer 71 can be enlarged and the current capacity of the PN diode 22 can be doubled or more as compared with the case of the third embodiment. Here, the Au formed in the second through hole does not need to completely embed the second through hole, and if there is a sufficient current capacity, a space may remain.

また、上記酸化膜７２は、絶縁耐圧が１０Ｍ(メガ)Ｖ/cm以上あるため、酸化膜７２の膜厚を１μmとすることによって、貫通電極６５とＰＮダイオード２２のカソードであるＮ型拡散層７１との間に、６００Ｖが印加されてもショートすることはない。   Further, since the oxide film 72 has a dielectric breakdown voltage of 10 M (mega) V / cm or more, the oxide film 72 has a thickness of 1 μm, so that the N-type diffusion layer which is the cathode of the through electrode 65 and the PN diode 22 is used. No short circuit occurs even when 600V is applied between the terminal 71 and the terminal 71.

尚、上記各実施の形態においては、上記ＨＦＥＴ２１を成すエピタキシャル層をＧaＮ層２７,５５とＡlＧaＮ層２８,５６との積層構造としている。しかしながら、この発明はこの組成や積層構造に限定されるものではない。要は、ＨＦＥＴ２１を成すエピタキシャル層は２次元電子ガスを生成すればよく、Ｉnを含んでもよい。   In each of the above embodiments, the epitaxial layer forming the HFET 21 has a laminated structure of GaN layers 27, 55 and AlGaN layers 28, 56. However, the present invention is not limited to this composition and laminated structure. In short, the epitaxial layer forming the HFET 21 only needs to generate a two-dimensional electron gas and may contain In.

また、上記各実施の形態における各電極の材料は、上記各実施の形態に限定されるものではなく、一般的な材料によって形成すればよい。例えば、ＨＦＥＴ２１のソース電極３０,５８およびドレイン電極２９,５７は、チタンとアルミニウムとが積層された材料や、チタンと白金と金とを積層した材料およびこの材料の上記チタンをチタンと同属の元素に置き換えた材料であってもよい。また、ゲート電極３１,５９は、例えば、パラジウム、パラジウムシリコン、ニッケル、ニッケルと金との積層体、パラジウムと白金と金との積層体、Ｗ、ＷＮ等によって形成すればよい。   In addition, the material of each electrode in each of the above embodiments is not limited to each of the above embodiments, and may be formed of a general material. For example, the source electrodes 30 and 58 and the drain electrodes 29 and 57 of the HFET 21 are made of a material in which titanium and aluminum are laminated, a material in which titanium, platinum and gold are laminated, and the titanium of this material is an element belonging to the same group as titanium. The material replaced with may be used. The gate electrodes 31 and 59 may be formed of, for example, palladium, palladium silicon, nickel, a laminate of nickel and gold, a laminate of palladium, platinum, and gold, W, WN, or the like.

この発明の半導体装置における構成を示す図である。It is a figure which shows the structure in the semiconductor device of this invention. 図１に示す半導体装置の製造工程での断面図である。FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG. 1 in the manufacturing process. 図２に続く製造工程での断面図である。FIG. 3 is a cross-sectional view in the manufacturing process following FIG. 2. 図３に続く製造工程での断面図である。FIG. 4 is a cross-sectional view in the manufacturing process subsequent to FIG. 3. 図４に続く製造工程での断面図である。It is sectional drawing in the manufacturing process following FIG. 図５に続く製造工程での断面図である。It is sectional drawing in the manufacturing process following FIG. 図６に続く製造工程での断面図である。It is sectional drawing in the manufacturing process following FIG. 図７に続く製造工程での断面図である。It is sectional drawing in the manufacturing process following FIG. 図１とは異なる半導体装置における断面図である。FIG. 2 is a cross-sectional view of a semiconductor device different from FIG. 1. 図１および図９とは異なる半導体装置における断面図である。FIG. 10 is a cross-sectional view of a semiconductor device different from those in FIGS. 1 and 9. 図１０に示す半導体装置の製造工程での断面図である。FIG. 11 is a cross-sectional view of the semiconductor device shown in FIG. 10 in the manufacturing process. 図１１に続く製造工程での断面図である。It is sectional drawing in the manufacturing process following FIG. 図１２に続く製造工程での断面図である。It is sectional drawing in the manufacturing process following FIG. 図１３に続く製造工程での断面図である。It is sectional drawing in the manufacturing process following FIG. 図１,図９および図１０とは異なる半導体装置における断面図である。FIG. 11 is a cross-sectional view of a semiconductor device different from those of FIGS. 1, 9, and 10. 従来の半導体装置における断面図である。It is sectional drawing in the conventional semiconductor device.

２１…ＧaＮ‐ＨＦＥＴ、
２２…ＰＮダイオード、
２３,５１…Ｐ型シリコン基板、
２４,５２,７１…Ｎ型拡散層、
２５,５３…Ｐ型拡散層、
２６,５４…バッファ層、
２７,５５…ＧaＮ層、
２８,５６…ＡlＧaＮ層、
２９,５７…ドレイン電極、
３０,５８…ソース電極、
３１,５９…ゲート電極、
３３,６２,６３…電極、
３４,６６…アノード電極、
３５…リードフレーム、
３６…Ａlワイヤー、
４１…Ｎ型ＧaＮ基板、
４２…Ｐt/Ａu裏面電極、
４３…ショットキーダイオード、
６５…貫通電極、
７２…酸化膜。 21 ... GaN-HFET,
22 ... PN diode,
23, 51 ... P-type silicon substrate,
24, 52, 71 ... N-type diffusion layer,
25, 53 ... P-type diffusion layer,
26,54 ... buffer layer,
27, 55 ... GaN layer,
28,56 ... AlGaN layer,
29, 57 ... drain electrode,
30, 58 ... source electrode,
31, 59... Gate electrode,
33, 62, 63 ... electrodes,
34, 66 ... anode electrode,
35 ... Lead frame,
36 ... Al wire,
41 ... N-type GaN substrate,
42 ... Pt / Au back electrode,
43 ... Schottky diode,
65 ... through electrode,
72: an oxide film.

Claims (5)

Ｐ型シリコン基板の表面上に形成された窒化ガリウムを含む窒化物半導体層からなるエピタキシャル層と、
上記エピタキシャル層内に形成された能動素子と、
上記Ｐ型シリコン基板内における上記能動素子の下部に形成されたダイオードと、
上記ダイオードのカソードと上記能動素子の一方の駆動電極とを電気的に接続する第１電極と、
上記ダイオードのアノードと上記能動素子の他方の駆動電極とを電気的に接続する第２電極と
を備え、
上記ダイオードの上記カソードは、上記Ｐ型シリコン基板における一方の面にリンを不純物濃度が１×１０ 20 (atoms/cm 3 )以上になるように拡散させることによって、上記Ｐ型シリコン基板の格子間隔を縮めて上記窒化ガリウムの層との格子定数差を減少させるように、形成されている
ことを特徴とする半導体装置。 An epitaxial layer made of a nitride semiconductor layer containing gallium nitride formed on the surface of a P-type silicon substrate;
An active device formed in the epitaxial layer;
A diode formed under the active element in the P-type silicon substrate;
A first electrode that electrically connects the cathode of the diode and one drive electrode of the active element;
A second electrode for electrically connecting the anode of the diode and the other drive electrode of the active element ;
The cathode of the diode diffuses phosphorous on one surface of the P-type silicon substrate so that the impurity concentration is 1 × 10 20 (atoms / cm 3 ) or more, whereby the lattice spacing of the P-type silicon substrate is increased. A semiconductor device, wherein the semiconductor device is formed so as to reduce a difference in lattice constant from the gallium nitride layer by shrinking . 請求項１に記載の半導体装置において、The semiconductor device according to claim 1,
上記第１電極および上記第２電極のうち、上記Ｐ型シリコン基板の上記エピタキシャル層側とは反対側の面に形成されている上記カソードあるいは上記アノードに電気的に接続される電極は、金属ワイヤーであるOf the first electrode and the second electrode, an electrode electrically connected to the cathode or the anode formed on the surface opposite to the epitaxial layer side of the P-type silicon substrate is a metal wire. Is
ことを特徴とする半導体装置。A semiconductor device. 請求項１に記載の半導体装置において、
上記Ｐ型シリコン基板内に形成されたダイオードの上記カソードおよび上記アノードは、上記Ｐ型シリコン基板の両面における全部の領域に形成されており、
上記第１電極および上記第２電極のうち、上記Ｐ型シリコン基板の上記エピタキシャル層側とは反対側の面に形成されている上記カソードあるいは上記アノードに電気的に接続される電極は、上記Ｐ型シリコン基板および上記エピタキシャル層を貫通して形成された貫通電極であり、
上記Ｐ型シリコン基板および上記エピタキシャル層を貫通して形成された上記貫通電極の周囲には、上記貫通電極と上記Ｐ型シリコン基板および上記エピタキシャル層との間を絶縁する絶縁膜が形成されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 ,
The cathode and the anode of the diode formed in the P-type silicon substrate are formed in all regions on both surfaces of the P-type silicon substrate,
It said one of the first electrode and the second electrode, the electrode and the epitaxial layer side of the P-type silicon substrate that is electrically connected to the cathode or the anode are formed on the opposite side, the P A through electrode formed through the silicon substrate and the epitaxial layer,
Around the P-type silicon substrate and the epitaxial layer through to formed the through electrodes, an insulating film for insulating between the through electrode and the P-type silicon substrate and the epitaxial layer is formed A semiconductor device. 半導体基板の表面上に形成された窒化物半導体層からなるエピタキシャル層と、
上記エピタキシャル層内に形成された能動素子と、
上記半導体基板内における上記能動素子の下部に形成されたダイオードと、
上記ダイオードのカソードと上記能動素子の一方の駆動電極とを電気的に接続する第１電極と、
上記ダイオードのアノードと上記能動素子の他方の駆動電極とを電気的に接続する第２電極と
を備えた半導体装置において、
上記半導体基板内に形成されたダイオードの上記カソードは、上記半導体基板の上記エピタキシャル層側の面における一部の領域に形成されており、
上記半導体基板内に形成されたダイオードの上記アノードは、上記半導体基板の上記エピタキシャル層側とは反対側の面における全部の領域に形成されており、
上記第１電極および上記第２電極のうち、上記半導体基板内の上記全部の領域に形成された上記アノードに電気的に接続されている上記第２電極は、上記半導体基板および上記エピタキシャル層を貫通して形成された貫通電極であり、
上記半導体基板内の上記一部の領域に形成された上記カソードは、上記貫通電極と３０μm以上の距離を隔てて配置されている
ことを特徴とする半導体装置。 An epitaxial layer made of a nitride semiconductor layer formed on the surface of the semiconductor substrate;
An active device formed in the epitaxial layer;
A diode formed under the active element in the semiconductor substrate;
A first electrode that electrically connects the cathode of the diode and one drive electrode of the active element;
A second electrode for electrically connecting the anode of the diode and the other drive electrode of the active element;
In a semiconductor device comprising:
The cathode of the diode formed in the semiconductor substrate is formed in a partial region on the surface of the semiconductor substrate on the epitaxial layer side,
The anode of the diode formed in the semiconductor substrate is formed in the entire region on the surface opposite to the epitaxial layer side of the semiconductor substrate,
Of the first electrode and the second electrode, the second electrode electrically connected to the anode formed in the entire region in the semiconductor substrate penetrates the semiconductor substrate and the epitaxial layer. A through electrode formed
The semiconductor device, wherein the cathode formed in the partial region in the semiconductor substrate is disposed at a distance of 30 μm or more from the through electrode. 請求項１から請求項４までの何れか一つに記載の半導体装置において、
上記エピタキシャル層内に形成された上記能動素子は、横型電界効果トランジスタである
ことを特徴とする半導体装置。 In the semiconductor device according to any one of claims 1 to 4 ,
The semiconductor device, wherein the active element formed in the epitaxial layer is a lateral field effect transistor.
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