JP5518111B2 - デジタルカメラ - Google Patents

Description

本発明は、ホストＣＰＵから周辺回路へのレジスタ設定を行うためのデジタルカメラに関する。

従来、ビデオ信号をデジタル表示処理する表示出力部をホストＣＰＵで制御する表示処理装置が知られる。

図１６は、従来の表示処理装置の構成を示すブロック図である。

図１６において、表示出力部が、ＣＰＵインタフェース（ＣＰＵＩＦ）回路２０２と、複数のレジスタ群２０３〜２０５とで構成され、該表示出力部にホストＣＰＵ２０１が接続される。複数のレジスタ群２０３〜２０５は、複数の回路Ａ，Ｂ，Ｃ（図示せず）で使用される各種表示設定データを記憶するための記憶装置である。

ホストＣＰＵ２０１が、レジスタ群２０３〜２０５に記憶された各種表示設定データを更新するには、ビデオ信号に基づく画像が画像表示装置（図示せず）に表示されていない非表示期間において行われる必要がある。非表示期間は、垂直同期信号に基づき決定され得る。

ホストＣＰＵ２０１が、表示期間中においてレジスタ群２０３〜２０５に対して各種表示設定データの変更を行った場合、ＣＰＵインタフェース回路２０２が、変更後の各種表示設定データに対応した表示処理を即座に行うため、画像表示装置に表示された画像の画質が劣化したり、画面のチラツキが発生したりする。そのため、非表示期間においてレジスタ群２０３〜２０５に記憶された各種表示設定データの更新を行う必要がある。

図１７は、ホストＣＰＵ２０１からレジスタ群２０３〜２０５に対するレジスタ設定値情報の送信と書き込み（更新）とを示すタイミングチャートである。

レジスタ設定値情報は、レジスタのアドレスデータとレジスタに書き込むべき設定データとから成り、ホストＣＰＵ２０１からアドレスバス（Ｂ）およびデータバス（Ｃ）を介して出力され、書き込み信号／ＷＲ（Ｄ）が低レベルの時に、アドレスデータによって指定されたレジスタの所定位置へ設定データが書き込まれる。ホストＣＰＵ２０１からの設定データの出力からレジスタへの書き込み完了までに数クロック（Ａ）を要する。

非表示期間（Ｖブランキング期間）は、垂直同期信号の１サイクルの中の一部であり、前述したように、この非表示期間においてＣＰＵインタフェース回路２０２はレジスタ群２０３〜２０５へアクセスするが、この非表示期間が短いと、ＣＰＵインタフェース回路２０２はレジスタ群２０３〜２０５に対する設定データの書き込みが完了できない可能性があった。

これに対して、垂直同期信号の周期を長くして非表示期間も長くし、これによって、レジスタ設定更新を行うための時間を確保する方法が考えられるが、この方法によると、画像のフレームレートが低下してしまう。こうした問題を解決するために、従来、次に示すような表示処理装置が提案されている（例えば、特許文献１参照）。

すなわち、第１及び第２の表示設定レジスタ群が設けられ、設定データとアドレスデータとを、第１の表示設定レジスタ群が一時的に格納し、その後、第２の表示設定レジスタ群が最終的に格納する。すなわち、ホストＣＰＵから第１の表示設定レジスタ群へ設定データとアドレスデータとが送信される。第１の表示設定レジスタ群へのライトアクセスは垂直同期信号に非同期で行われる。次に、第２の表示設定レジスタ群は、第１の表示設定レジスタ群に格納されたデータを、垂直同期信号に同期して一斉に読み出して、アドレスデータが示すレジスタ位置に設定データを書き込み、既に設定データが存在する場合には上書きして更新する。

特開２００２−３０４１６７号公報

しかしながら、上記従来の表示処理装置において、非表示期間においてレジスタ設定の更新を必要とする回路が、画像表示装置以外に複数ある場合、非表示期間においてレジスタ設定値の更新を行う頻度に拘らず、レジスタ設定値の更新が行われる可能性のあるレジスタ全てに対して、２段構成のレジスタ（第１及び第２の表示設定レジスタ群）が必要となり、表示処理装置の回路規模が増大してしまうという問題があった。

本発明はこのような問題点に鑑みてなされたものであって、回路規模を増大させることなく非表示期間においてレジスタ設定値の更新が可能なデジタルカメラを提供することを目的とする。

上記目的を達成するため、請求項１記載のジタルカメラは、撮像素子から出力された映像信号を処理する処理手段と、前記処理手段の処理のためのレジスタ設定値が設定される制御レジスタを含むレジスタ群と、レジスタ設定値及びアドレス情報を含むレジスタ設定値情報を出力するＣＰＵと、前記ＣＰＵから出力されたレジスタ設定値情報を受信し、前記アドレス情報に基づいて、複数の送信先の中から、少なくとも前記レジスタ設定値を含むレジスタ設定値情報を送信すべき送信先を選択して送信する第１の選択部と、前記複数の送信先の１つであり、前記第１の選択部から送信されたレジスタ設定値情報を一時的に記憶し、記憶した前記レジスタ設定値情報を、前記撮像素子から有効な映像信号が出力されないブランキング期間で読み出して出力する少なくとも１つの一時記憶部と、前記複数の送信先の１つであり、前記第１の選択部から送信されたレジスタ設定値情報と、前記一時記憶部から出力されたレジスタ設定値情報との中から、所定の優先順位に従い１つを選択して前記レジスタ群に出力する第２の選択部とを備えることを特徴とする。

請求項２記載のデジタルカメラは、請求項１記載のジタルカメラにおいて、前記処理手段は、前記撮像素子から出力された映像信号のホワイトバランスを補正する補正回路を含み、前記ＣＰＵは前記補正回路によるホワイトバランス補正のためのレジスタ設定値を出力することを特徴とする。

請求項３記載のデジタルカメラは、請求項１記載のジタルカメラにおいて、前記処理手段は、前記撮像素子から出力された映像信号にガンマ補正の処理を行う補正回路を含み、前記ＣＰＵは前記補正回路によるガンマ補正のためのレジスタ設定値を出力することを特徴とする。

請求項４記載のデジタルカメラは、請求項１記載のジタルカメラにおいて、前記処理手段は、前記撮像素子から出力された映像信号を輝度色差信号に色空間変換する変換回路を含み、前記ＣＰＵは前記変換回路による変換処理のためのレジスタ設定値を出力することを特徴とする。

請求項５記載のデジタルカメラは、請求項１記載のジタルカメラにおいて、前記処理手段は、前記撮像素子から出力された映像信号の変倍処理を行う変倍回路を含み、前記ＣＰＵは前記変換回路による変倍処理のためのレジスタ設定値を出力することを特徴とする。

請求項６記載のジタルカメラは、請求項１記載のジタルカメラにおいて、前記ＣＰＵは、前記撮像素子から有効な映像信号が出力されている期間において、前記一時記憶部を送信先とするレジスタ設定値情報を出力することを特徴とする。

本発明によれば、レジスタ設定値情報を一時的に記憶する少なくとも１つの一時記憶部を設けて第１の選択部から送信されたレジスタ設定値情報を一時的に記憶し、複数の送信先の１つであり、第１の選択部から送信されたレジスタ設定値情報と、一時記憶部から出力されたレジスタ設定値情報との中から、第２の選択部によって、所定の優先順位に従い１つを選択してレジスタ群に出力する。これにより、レジスタを２段構成にする必要が無く、回路規模を増大させることがない。また、非表示期間（ブランキング期間）内において、指定したタイミングで一斉に高速にレジスタ設定（更新）を行うことができる。

さらに、メモリ空間における隣接した領域を一時記憶に用いることにより、レジスタ設定を行う際に使用するメモリ領域を集中させ、一時記憶のために使用するメモリ空間を小さくすることができる。

第１の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。 信号ａｄｄｒのビット割り当てを示す図である。 ＦＩＦＯセレクタの内部構成を示す回路図である。 データセレクタが信号ｒｅｑ、信号ｄａｔａ及び信号ａｄｄｒ’を受信するタイミングを示すタイミングチャートである。 ＣＰＵ、ＦＩＦＯ（ａ）、ＦＩＦＯ（ｂ）からレジスタ設定値情報を受信したときのデータセレクタの受信調停処理の様子を示すタイミングチャートである。 データセレクタの内部構成を示す回路図である。 アドレスデコーダの内部構成を示す回路図である。 メモリマップを示す図である。 第２の実施の形態におけるメモリマップを示す図である。 レジスタ設定制御装置の構成を示すブロック図である。 ＦＩＦＯ（ａ）及びＦＩＦＯ（ｂ）からレジスタ設定する場合に、ＣＰＵから出力される各信号の出力タイミングを示すタイミングチャートである。 ＣＰＵから直接レジスタ設定を行う場合に、ＣＰＵから出力される各信号の出力タイミングを示すタイミングチャートである。 ＣＰＵから送信される８ビットの信号ａｄｄｒ２及び信号ａｄｄｒ２’’のビット割り当てを示す図である。 データセレクタの内部構成を示す回路図である。 アドレスデコーダの内部構成を示す回路図である。 従来の表示処理装置の構成を示すブロック図である。 ホストＣＰＵからレジスタ群に対するレジスタ設定値情報の送信と書き込み（更新）とを示すタイミングチャートである。 第３の実施の形態における撮像装置のブロック回路図である。 ＣＩＥ（Commission International de l'Eclairage）のｘｙｚ系ｘｙ色度図である。 画像処理のガンマテーブルを示す図である。 レジスタ設定のタイミングを示す図である。 ホワイトバランス回路の概略構成を示す図である。

以下、本発明を実施するための最良の形態について、図面を参照して説明する。

〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。本レジスタ設定制御装置は、撮像装置および画像表示装置を制御する制御レジスタを含むレジスタ群に対してレジスタ設定を行う制御装置である。

図１において、ＣＰＵ１０１は、ＣＰＵインタフェース（ＩＦ）回路１０２に対して、信号ｒｅｑｕｅｓｔ（以下「信号ｒｅｑ」という）、信号ａｃｋｎｏｗｌｅｄｇｅ（以下「信号ａｃｋ」）、１０ビットの信号ａｄｄｒｅｓｓ（以下「信号ａｄｄｒ」）、３２ビットのデータ信号（以下「３２ビット信号ｄａｔａ」という）を出力する。これらの各信号は、撮像装置および画像表示装置を制御する制御装置に含まれる回路Ａのレジスタ群１１２、回路Ｂのレジスタ群１１３、回路Ｃのレジスタ群１１４に対してレジスタ設定値を書き込むために使用される。

信号ｒｅｑは、レジスタ設定値の書き込みを要求する信号、信号ａｃｋは、レジスタ設定値の書き込み完了を信号ｒｅｑの送信元に通知する信号、信号ａｄｄｒは、レジスタ設定値が書き込まれるべきレジスタのアドレスを示す信号、信号ｄａｔａは、レジスタに書き込まれるべきレジスタ設定値を示す信号である。

図２は、信号ａｄｄｒのビット割り当てを示す図である。以下、図２を参照しながら、図１に示すレジスタ設定制御装置を説明する。

ＣＰＵ１０１からＣＰＵＩＦ回路１０２へ送信される信号ａｄｄｒは１０ビットで構成される（図２（Ａ））。ＣＰＵＩＦ回路１０２では、ＦＩＦＯセレクタ１０３（第１の選択部）が、信号ａｄｄｒのビット９−８を参照して、ビット９−８が“００”ならば、信号ａｄｄｒの下位８ビットを信号ａｄｄｒ’（図２（Ｂ））としてデータセレクタ１１０へ送信し、同様に、“０１”ならばＦＩＦＯ（ａ）１０８（第１の送信先、一時記憶部）へ、“１０”ならばＦＩＦＯ（ｂ）１０９（第１の送信先、一時記憶部）へ送信する。

アドレスデコーダ１１１は、後述するように、信号ａｄｄｒの下位８ビットからなる信号ａｄｄｒ’を受信し、該信号ａｄｄｒ’のビット７−４を参照して、ビット７−４が“００００”ならば、信号ａｄｄｒ’の下位４ビットを信号ａｄｄｒ’’（図２（Ｃ））として回路Ａのレジスタ群１１２へ送信し、同様に、“０００１”ならば回路Ｂのレジスタ群１１３へ、“００１０”ならば回路Ｃのレジスタ群１１４へ送信する。４ビットからなる信号ａｄｄｒ’’は、レジスタアドレスを示す。

図１において、信号ｒｅｑ、ａｃｋ、ａｄｄｒ、ｄａｔａは、ＣＰＵ１０１とＣＰＵＩＦ回路１０２内のＦＩＦＯセレクタ１０３との間でバスを経由して送受信される。

ＦＩＦＯセレクタ１０３は、前述したように、信号ａｄｄｒのビット９−８の内容に応じて、信号ｒｅｑ、ａｃｋ、ａｄｄｒ’、ｄａｔａの送信先を選択する。すなわち、ＣＰＵ１０１から回路Ａ，Ｂ、Ｃのレジスタ群１１２〜１１４に対して直接、レジスタ設定を行う場合は、信号ａｄｄｒのビット９−８が“００”であり、データセレクタ１１０（第１の送信先、第２の選択部）を選択する。ＦＩＦＯ（ａ）１０８またはＦＩＦＯ（ｂ）１０９にレジスタ設定値を一時保持して、所定のタイミングで回路Ａ，Ｂ、Ｃのレジスタ群１１２〜１１４に対して一斉にレジスタ設定を行う場合は、信号ａｄｄｒのビット９−８が“０１”または“１０”であり、ＦＩＦＯ（ａ）１０８またはＦＩＦＯ（ｂ）１０９を選択する。

図３は、ＦＩＦＯセレクタ１０３の内部構成を示す回路図である。

ＦＩＦＯセレクタ１０３はＡＮＤ論理素子１０３ａ〜１０３ｆを備え、ＣＰＵ１０１からの信号ａｄｄｒのビット９，８の信号がＡＮＤ論理素子１０３ａ〜１０３ｃの各両入力端子に入力され、ＡＮＤ論理素子１０３ａ〜１０３ｃの各出力端子がＡＮＤ論理素子１０３ｄ〜１０３ｆの各一方入力端子に接続される。ＡＮＤ論理素子１０３ｄ〜１０３ｆの各他方入力端子には、ＣＰＵ１０１からの信号ｒｅｑが入力される。ＡＮＤ論理素子１０３ｄ〜１０３ｆの各出力端子は、データセレクタ１１０、ＦＩＦＯ（ａ）１０８、ＦＩＦＯ（ｂ）１０９の各ｒｅｑ端子に接続される。ＣＰＵ１０１からの信号ａｄｄｒの下位７−０ビットの信号は、信号ａｄｄｒ’としてデータセレクタ１１０、ＦＩＦＯ（ａ）１０８、ＦＩＦＯ（ｂ）１０９に送信される。ＣＰＵ１０１からの３２ビットの信号ｄａｔａもデータセレクタ１１０、ＦＩＦＯ（ａ）１０８、ＦＩＦＯ（ｂ）１０９に送信される。

そうした構成において、信号ａｄｄｒのビット９−８が“００”である時、ＣＰＵ１０１からの信号ｒｅｑがデータセレクタ１１０のみに送信され、データセレクタ１１０のみが、信号ａｄｄｒのビット７−０からなる信号ａｄｄｒ’と信号ｄａｔａとを読み込む。

信号ａｄｄｒのビット９−８が“０１”である時は、信号ｒｅｑがＦＩＦＯ（ａ）１０８のみに送信され、ＦＩＦＯ（ａ）１０８のみが、信号ａｄｄｒ’と信号ｄａｔａとを読み込み、これらの信号がＦＩＦＯ（ａ）１０８に保持される。

信号ａｄｄｒのビット９−８が“１０”である時は、信号ｒｅｑがＦＩＦＯ（ｂ）１０９のみに送信され、ＦＩＦＯ（ｂ）１０９のみが、信号ａｄｄｒ’と信号ｄａｔａとを読み込み、これらの信号がＦＩＦＯ（ｂ）１０９に保持される。

図１において、垂直同期信号発生器ＳＳＧ（ａ）１１７、更新パルス生成回路（ａ）１０４、及びＦＩＦＯ（ａ）１０８で構成される経路は、撮像のための経路であり、垂直同期信号発生器ＳＳＧ（ｂ）１１８、更新パルス生成回路（ｂ）１０５、及びＦＩＦＯ（ｂ）１０９で構成される経路は、表示駆動のための経路である。垂直同期信号発生器ＳＳＧ（ａ）１１７及び垂直同期信号発生器ＳＳＧ（ｂ）１１８は、水晶振動子（ａ）１１９及び水晶振動子（ｂ）１２０によってそれぞれ独立に駆動する。垂直同期信号発生器ＳＳＧ（ａ）１１７から撮像系の垂直同期信号ＶＤ（ａ）１１５が出力され、垂直同期信号発生器ＳＳＧ（ｂ）１１８から表示駆動系の垂直同期信号ＶＤ（ｂ）１１６が出力される。垂直同期信号ＶＤ（ａ）１１５は更新パルス生成回路（ａ）１０４へ送信され、垂直同期信号ＶＤ（ｂ）１１６は更新パルス生成回路（ｂ）１０５へ送信される。

更新パルス生成回路（ａ）１０４は、垂直同期信号発生器ＳＳＧ（ａ）１１７より送信された垂直同期信号ＶＤ（ａ）１１５に同期した更新パルス（ａ）１０６を生成し、ＦＩＦＯ（ａ）１０８へ送信する。更新パルス（ａ）１０６は、後述のＶブランキング期間（非表示期間）において発生される。

更新パルス生成回路（ｂ）１０５は、垂直同期信号発生器ＳＳＧ（ｂ）１１８より送信された垂直同期信号ＶＤ（ｂ）１１６に同期した更新パルス（ｂ）１０７を生成し、ＦＩＦＯ（ｂ）１０９へ送信する。更新パルス（ｂ）１０７は、Ｖブランキング期間において発生される。

更新パルス（ａ）１０６は例えば、回路Ａ〜Ｃのうち最後に動作終了する回路Ｃの動作終了が検出されて、ＦＩＦＯ（ａ）１０８に送信される。一方、更新パルス（ｂ）１０７は、垂直同期信号発生器ＳＳＧ（ｂ）１１８から送信された垂直同期信号ＶＤ（ｂ）１１６に同期するカウンタを用いてレジスタ設定のタイミングが特定されることによって、ＦＩＦＯ（ｂ）１０９に送信される。

図１のＦＩＦＯ（ａ）１０８及びＦＩＦＯ（ｂ）１０９の、ＦＩＦＯセレクタ１０３から信号ｒｅｑを受信した方は、信号ｄａｔａ及び信号ａｄｄｒ’を格納し、信号ａｃｋをＦＩＦＯセレクタ１０３へ送信する。

ＦＩＦＯ（ａ）１０８，ＦＩＦＯ（ｂ）１０９に更新パルス（ａ）１０６，更新パルス（ｂ）１０７がそれぞれ送信されると、ＦＩＦＯ（ａ）１０８，ＦＩＦＯ（ｂ）１０９は、データセレクタ１１０へ信号ｒｅｑをそれぞれ送信するとともに、蓄積されていた信号ｄａｔａ及び信号ａｄｄｒ’をデータセレクタ１１０へそれぞれに送信する。これらを受信したデータセレクタ１１０は、信号ａｃｋをＦＩＦＯ（ａ）１０８，ＦＩＦＯ（ｂ）１０９へ送信する。

図４は、データセレクタ１１０が信号ｒｅｑ、信号ｄａｔａ及び信号ａｄｄｒ’を受信するタイミングを示すタイミングチャートである。

ＦＩＦＯ（ａ）１０８及びＦＩＦＯ（ｂ）１０９からレジスタ設定を行う場合は、回路Ａ、回路Ｂ、回路Ｃの動作中にＣＰＵ１０１からＦＩＦＯセレクタ１０３を経由して信号ｒｅｑがＦＩＦＯ（ａ）１０８及びＦＩＦＯ（ｂ）１０９へ送信される。これにより、ＣＰＵ１０１からＦＩＦＯセレクタ１０３を経由して送信された信号ｄａｔａ及び信号ａｄｄｒ’がＦＩＦＯ（ａ）１０８及びＦＩＦＯ（ｂ）１０９へ書き込まれる。そして、Ｖブランキング期間（撮像素子から有効な映像信号が出力されない期間）に更新パルス（ａ）１０６または更新パルス（ｂ）１０７がＦＩＦＯ（ａ）１０８またはＦＩＦＯ（ｂ）１０９へ送信されると、ＦＩＦＯ（ａ）１０８またはＦＩＦＯ（ｂ）１０９は、信号ｒｅｑ、格納していた信号ｄａｔａ及び信号ａｄｄｒ’をデータセレクタ１１０へ送信する。

また、ＣＰＵ１０１から画像表示装置における表示画像や撮像装置における読み出し映像信号に影響を与えるレジスタに対して直接レジスタ設定を行う場合は、画像表示装置のＶブランキング期間や撮像装置のブランキング期間にＣＰＵ１０１がＦＩＦＯセレクタ１０３を介して、信号ｒｅｑ、信号ｄａｔａ及び信号ａｄｄｒ’をデータセレクタ１１０へ送信する。

むろん、画像表示装置における表示画像や撮像装置における読み出し映像信号に影響を与えないレジスタに対してはＣＰＵ１０１は必要に応じて随時ＦＩＦＯセレクタ１０３を介して、信号ｒｅｑ、信号ｄａｔａ及び信号ａｄｄｒ’をデータセレクタ１１０へ送信する。

次に、データセレクタ１１０のアービトレーション（複数のレジスタ設定要求に対する調停）について、図５及び図６を参照して説明する。

図５は、ＣＰＵ１０１、ＦＩＦＯ（ａ）１０８、ＦＩＦＯ（ｂ）１０９からレジスタ設定値情報を受信したときのデータセレクタ１１０の受信調停処理の様子を示すタイミングチャートである。

レジスタ設定の優先順位は、ＣＰＵ１０１＞ＦＩＦＯ（ａ）１０８＞ＦＩＦＯ（ｂ）１０９とする。

タイミングｔ０において、更新パルス生成回路（ａ）１０４から更新パルス（ａ）１０６がＦＩＦＯ（ａ）１０８へ送信される。

タイミングｔ１において、ＦＩＦＯ（ａ）１０８から信号ｒｅｑ、信号ｄａｔａ及び信号ａｄｄｒ’がデータセレクタ１１０に送信され、タイミングｔ２において、データセレクタ１１０は信号ｄａｔａ及び信号ａｄｄｒ’を読み込み、ＦＩＦＯ（ａ）１０８へ信号ａｃｋを返し、タイミングｔ３において信号ｒｅｑが低レベルになる。

次にタイミングｔ４において、データセレクタ１１０がＦＩＦＯ（ａ）１０８からの信号ｒｅｑを受信している際に、更新パルス生成回路（ｂ）１０５から更新パルス（ｂ）１０７がＦＩＦＯ（ｂ）１０９に送信された場合、タイミングｔ５において、ＦＩＦＯ（ｂ）１０９はデータセレクタ１１０に信号ｒｅｑ、ｄａｔａ、ａｄｄｒ’を送信する。しかし、ＦＩＦＯ（ｂ）１０９よりもＦＩＦＯ（ａ）１０８が優先されるため、データセレクタ１１０は、ＦＩＦＯ（ｂ）１０９からの信号ｒｅｑを受け付けない。

その後、データセレクタ１１０は、タイミングｔ８においてＦＩＦＯ（ａ）１０８からの信号ｒｅｑが停止した後、タイミングｔ９においてＦＩＦＯ（ｂ）１０９からの信号ｒｅｑを受信し、タイミングｔ１０において信号ｄａｔａ、ａｄｄｒ’を読み込み、ＦＩＦＯ（ｂ）１０９へ信号ａｃｋを返す。

タイミングｔ１４において、データセレクタ１１０がＦＩＦＯ（ｂ）１０９からの信号ｒｅｑを受信している際に、ＣＰＵ１０１からの信号ｒｅｑを受信した場合、ＣＰＵ１０１からのレジスタ設定が最優先であるため、データセレクタ１１０は、タイミングｔ１５においてＦＩＦＯ（ｂ）１０９ではなくＣＰＵ１０１からの信号ｒｅｑを受信し、タイミングｔ１７においてＣＰＵ１０１からの信号ｄａｔａ、ａｄｄｒ’を読み込み、ＦＩＦＯセレクタ１０３へ信号ａｃｋを送信する。なお、タイミングｔ１４においてＣＰＵ１０１からの信号ｒｅｑを受信してからタイミングｔ１７において信号ａｃｋを返信するまでに数クロック要するのは、ＣＰＵ１０１からレジスタまでに数段の回路を経由して信号ｄａｔａ、ａｄｄｒ’が送信されるためである。

タイミングｔ１７においてＣＰＵ１０１からの信号ｄａｔａ、ａｄｄｒ’の受信を終了すると、データセレクタ１１０は、タイミングｔ１８でＦＩＦＯ（ｂ）１０９からの信号ｄａｔａ、ａｄｄｒ’の受信を再開する。ＦＩＦＯ（ｂ）１０９からの信号ｒｅｑは継続してデータセレクタ１１０へ送信されており、タイミングｔ１９においてデータセレクタ１１０はＦＩＦＯ（ｂ）１０９からの信号ｄａｔａ、ａｄｄｒ’を読み込み、その後ＦＩＦＯ（ｂ）１０９へ信号ａｃｋを送信する。

以降、データセレクタ１１０は、ＦＩＦＯ（ｂ）１０９に残っている信号ｄａｔａ、ａｄｄｒ’を読み込み、その後、ＦＩＦＯ（ｂ）１０９に信号ａｃｋを返信する。

図１に戻って、データセレクタ１１０は、ＦＩＦＯセレクタ１０３、ＦＩＦＯ（ａ）１０８、またはＦＩＦＯ（ｂ）１０９から信号ｄａｔａ、ａｄｄｒ’を受信すると、信号ｗｒｉｔｅ ｃｏｍｍａｎｄ（以下「信号ｗｒ_ｃｍｄ」という）と信号ｄａｔａ、ａｄｄｒ’とをアドレスデコーダ１１１へ送信する。

図６は、上記のような受信調停処理を行うデータセレクタ１１０の内部構成を示す回路図である。

図６におけるレジスタ設定の優先順位は、図５における優先順位と同じであり、ＦＩＦＯセレクタ１０３（ＣＰＵ１０１）＞ＦＩＦＯ（ａ）１０８＞ＦＩＦＯ（ｂ）１０９であるとする。

データセレクタ１１０は、図６に示すような論理回路で構成されるので、ＦＩＦＯセレクタ１０３及びＦＩＦＯ（ａ）１０８の信号ｒｅｑが低レベルの時、ＦＩＦＯ（ｂ）１０９の信号ｒｅｑが高レベルであれば、ＦＩＦＯ（ｂ）１０９の信号ｒｅｑが、信号ｗｒ_ｃｍｄとしてアドレスデコーダ１１１へ送信され、アドレスデコーダ１１１は、ＦＩＦＯ（ｂ）１０９からの信号ｄａｔａ，ａｄｄｒ’を受信する。

また、ＦＩＦＯセレクタ１０３の信号ｒｅｑが低レベルであり、ＦＩＦＯ（ａ）１０８の信号ｒｅｑが高レベルの時、ＦＩＦＯ（ｂ）１０９からの信号ｒｅｑの出力の有無に関わらず、ＦＩＦＯ（ａ）１０８の信号ｒｅｑが、信号ｗｒ_ｃｍｄとしてアドレスデコーダ１１１へ送信され、アドレスデコーダ１１１は、ＦＩＦＯ（ａ）１０８からの信号ｄａｔａ，ａｄｄｒ’を受信する。

また、ＦＩＦＯセレクタ１０３の信号ｒｅｑが高レベルの時、ＦＩＦＯ（ａ）１０８及びＦＩＦＯ（ｂ）１０９からの信号ｒｅｑの出力の有無に関わらず、ＦＩＦＯセレクタ１０３の信号ｒｅｑが、信号ｗｒ_ｃｍｄとしてアドレスデコーダ１１１へ送信され、アドレスデコーダ１１１は、ＦＩＦＯセレクタ１０３からの信号ｄａｔａ，ａｄｄｒ’を受信する。

図７は、アドレスデコーダ１１１の内部構成を示す回路図である。

図２を参照して前述したように、アドレスデコーダ１１１は、信号ａｄｄｒ’のビット７−４を参照する。信号ａｄｄｒ’のビット７−４が“００００”である時、回路Ａのレジスタ群１１２を送信先として選択し、“０００１”である時、回路Ｂのレジスタ群１１３を選択し、“００１０”である時、回路Ｃのレジスタ群１１４を選択する。

図７において、アドレスデコーダ１１１は、ＡＮＤ論理素子１１１ａ〜１１１ｆを備え、データセレクタ１１０から送信された８ビットの信号ａｄｄｒ’のうちビット７−４の各ビット信号をＡＮＤ論理素子１１１ａ〜１１１ｃの各４入力端子に入力する。信号ａｄｄｒ’のうちビット３−０の信号は、信号ａｄｄｒ’’として回路Ａ，Ｂ，Ｃのレジスタ群１１２〜１１４へ送信される。ＡＮＤ論理素子１１１ａ〜１１１ｃの各出力端子は、ＡＮＤ論理素子１１１ｄ〜１１１ｆの各一方入力端子に接続し、ＡＮＤ論理素子１１１ｄ〜１１１ｆの各他方入力端子にはデータセレクタ１１０から信号ｗｒ_ｃｍｄが入力される。データセレクタ１１０からの信号ｄａｔａは、回路Ａ，Ｂ，Ｃのレジスタ群１１２〜１１４へ送信される。

こうした構成のアドレスデコーダ１１１では、信号ａｄｄｒ’のビット７−４が“００００”である時、信号ｗｒ_ｃｍｄがＡＮＤ論理素子１１１ｄから回路Ａのレジスタ群１１２に出力され、これによって、回路Ａのレジスタ群１１２が信号ｄａｔａ，ａｄｄｒ’’を読み込む。

また、信号ａｄｄｒ’のビット７−４が“０００１”である時、信号ｗｒ_ｃｍｄがＡＮＤ論理素子１１１ｅから回路Ｂのレジスタ群１１３に出力され、これによって、回路Ｂのレジスタ群１１３が信号ｄａｔａ，ａｄｄｒ’’を読み込む。

また、信号ａｄｄｒ’のビット７−４が“００１０”である時、信号ｗｒ_ｃｍｄがＡＮＤ論理素子１１１ｆから回路Ｃのレジスタ群１１４に出力され、これによって、回路Ｃのレジスタ群１１４が信号ｄａｔａ，ａｄｄｒ’’を読み込む。

図１に戻って、回路Ａのレジスタ群１１２、回路Ｂのレジスタ群１１３、回路Ｃのレジスタ群１１４は、信号ｗｒ_ｃｍｄをそれぞれ受信すると、信号ａｄｄｒ’’のビット３−０が示すレジスタアドレスに信号ｄａｔａを書き込み、これによってレジスタ設定が行われる。

以上のように、第１の実施の形態では、ＣＰＵＩＦ回路１０２を図１に示すように構成して、回路Ａ〜Ｃのレジスタ群１１２〜１１４に対するレジスタ設定値を一時格納する複数のＦＩＦＯ（ａ）１０８，ＦＩＦＯ（ｂ）１０９をＣＰＵＩＦ回路１０２内に設置し、表示期間に送られたレジスタ設定値を、信号ａｄｄｒのビットデータを参照することによりＦＩＦＯ（ａ）１０８，ＦＩＦＯ（ｂ）１０９に一時保持し、その後のＶブランキング期間（非表示期間）において、ＣＰＵ１０１から直接送られたレジスタ設定値と、ＦＩＦＯ（ａ）１０８，ＦＩＦＯ（ｂ）１０９で一時保持されたレジスタ設定値とを用いて、所定の優先順位に従い、順次レジスタ設定を行う。これにより、回路規模を増大させることなく、Ｖブランキング期間（非表示期間）内において、指定したタイミングで一斉に高速にレジスタ設定（更新）を行うことができる。

〔第２の実施の形態〕
上記第１の実施の形態では、図８のメモリマップに示すように、回路Ａ〜Ｃのレジスタ群１１２〜１１４の全体からなるメモリ空間において、１０ビットのアドレス（ａｄｄｒ）のビット９−８が“１１”であるメモリは使用されていない。また、ビット９−８が“００”、“０１”及び“１０”のそれぞれにおいて、ビット７−０が“００１１００００”から“１１１１１１１１”までのアドレスのメモリは使用されていない。

そこで第２の実施の形態では、図９のメモリマップに示すように、メモリ空間のアドレス（ａｄｄｒ２）を８ビットで構成し、ビット７−４が“００００”、“０００１”、“００１０”である場合は、ＣＰＵから直接レジスタ設定を行い、“００１１”である場合は、ＦＩＦＯ（ａ）からレジスタ設定を行い、また“０１００”である場合は、ＦＩＦＯ（ｂ）からレジスタ設定を行うようにする。

図１０は、第２の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。

第２の実施の形態では、ＣＰＵＩＦ回路３０２内に、第１の実施の形態におけるＦＩＦＯセレクタ１０３に相当する回路が存在せず、ＣＰＵ３０１は、ＣＰＵＩＦ回路３０２のデータセレクタ３０９に、信号ｒｅｑ２、信号ａｃｋ２、３２ビットの信号ｄａｔａ２または信号ｄａｔａ２’、８ビットの信号ａｄｄｒ２を送信し、データセレクタ３０９から信号ａｃｋ２を送信する。

第２の実施の形態でも、第１の実施の形態と同様に、回路Ａ〜Ｃのレジスタ群３１１〜３１３に対して行われるべきレジスタ設定が、ＣＰＵ３０１から直接行われる場合と、ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８から行われる場合とがある。

図１１は、ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８からレジスタ設定する場合に、ＣＰＵ３０１から出力される各信号の出力タイミングを示すタイミングチャートである。

ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８からレジスタ設定する場合において、回路Ａ、回路Ｂ、及び回路Ｃの動作中に、ＣＰＵ３０１から、信号ａｄｄｒ２’’及び信号ｄａｔａ２’からなる信号ｄａｔａ２が送信される。信号ａｄｄｒ２’’及び信号ｄａｔａ２’は一組のレジスタ設定値情報であり、信号ａｄｄｒ２’’はレジスタアドレスを示し、信号ｄａｔａ２’はレジスタに書き込まれるべき値である。

まず、信号ｒｅｑ２の第１回目の高レベルにおいて信号ａｄｄｒ２’’が送信され、その直後の信号ｒｅｑ２の第２回目の高レベルにおいて信号ｄａｔａ２’が送信される。こうした２回の送信が、ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８に対応して各２回行われる。図９に示すメモリマップによれば、図１１に示す信号ｒｅｑ２の４回の高レベルのうち、最初の２回はＦＩＦＯ（ａ）３０７に対応して行われ、後の２回はＦＩＦＯ（ｂ）３０８に対応して行われる。

ＣＰＵ３０１からの信号ａｄｄｒ２’’及び信号ｄａｔａ２’の直接の送信先はデータセレクタ３０９であり、データセレクタ３０９は、信号ａｄｄｒ２’’及び信号ｄａｔａ２’の各受信を完了する度に、ＣＰＵ３０１へ信号ａｃｋ２を返信する。

また同時に、８ビットの信号ａｄｄｒ２がＣＰＵ３０１から送信される。信号ａｄｄｒ２のビット０が“０”である場合、信号ａｄｄｒ２’’がＦＩＦＯ（ａ）３０７またはＦＩＦＯ（ｂ）３０８に格納され、“１”である場合、信号ｄａｔａ２’がＦＩＦＯ（ａ）３０７またはＦＩＦＯ（ｂ）３０８に格納される。

図１２は、ＣＰＵ３０１から直接レジスタ設定を行う場合に、ＣＰＵ３０１から出力される各信号の出力タイミングを示すタイミングチャートである。

ＣＰＵ３０１から直接レジスタ設定を行う場合には、信号ｒｅｑ２の高レベルにおいてＣＰＵ３０１から各回路のレジスタ群の１つへ書き込まれるべき信号ｄａｔａ２’が送信される。

また同時に、信号ｄａｔａ２’を書き込むべき各回路のレジスタのアドレスを示す信号ａｄｄｒ２が送信される。

図１３は、ＣＰＵ３０１から送信される８ビットの信号ａｄｄｒ２及び信号ａｄｄｒ２’’のビット割り当てを示す図である。以下、図１３を参照しながら、図１０に示すレジスタ設定制御装置を説明する。

図１０に示すアドレスデコーダ３１０は、ＣＰＵ３０１から直接レジスタ設定を行う場合には、信号ａｄｄｒ２のビット７−４を参照して、信号ａｄｄｒ２のビット３−０を信号ａｄｄｒ２’として、回路Ａ〜Ｃのレジスタ群３１１〜３１３へ送信する。すなわち、信号ａｄｄｒ２のビット７−４が“００００”であれば回路Ａのレジスタ群３１１へ、“０００１”であれば回路Ｂのレジスタ群３１２へ、“００１０”であれば回路Ｃのレジスタ群３１３へ送信する。同時に信号ｄａｔａ２’も送信する。

また、アドレスデコーダ３１０は、ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８からレジスタ設定する場合においては、信号ａｄｄｒ２’’および信号ｄａｔａ２’を、信号ａｄｄｒ２のビット７−４が“００１１”であればＦＩＦＯ（ａ）３０７へ、“０１００”であればＦＩＦＯ（ｂ）３０８へ送信する。

また、アドレスデコーダ３１０は、ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８からレジスタ設定する場合においては、ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８に一時格納されていた信号ａｄｄｒ２’’のビット７−４を参照して、信号ａｄｄｒ２’’のビット３−０を信号ａｄｄｒ２’’’として、回路Ａ〜Ｃのレジスタ群３１１〜３１３へ送信する。すなわち、信号ａｄｄｒ２’’のビット７−４が“００００”であれば回路Ａのレジスタ群３１１へ、“０００１”であれば回路Ｂのレジスタ群３１２へ、“００１０”であれば回路Ｃのレジスタ群３１３へ送信する。同時に信号ｄａｔａ２’も送信する。

すなわち、信号ａｄｄｒ２のビット７−４は、ＣＰＵ３０１から直接レジスタ設定を行う場合、回路Ａ〜Ｃのレジスタ群３１１〜３１３のいずれかを選択するアドレスを示し、各ＦＩＦＯからレジスタ設定を行う場合は、ＦＩＦＯ（ａ）またはＦＩＦＯ（ｂ）を選択するアドレスを示す。

信号ａｄｄｒ２’は信号ａｄｄｒ２のビット３−０であり、ＣＰＵ３０１から直接レジスタ設定を行う場合、各回路のレジスタアドレスを示し、また各ＦＩＦＯからレジスタ設定を行う場合はＦＩＦＯアドレスを示す。

信号ａｄｄｒ２’’は、各ＦＩＦＯの各回路のレジスタアドレスであり、ビット７−４は、回路Ａ〜Ｃのレジスタ群３１１〜３１３のいずれかを選択するアドレスを示す。

信号ａｄｄｒ２’’’は信号ａｄｄｒ２’’のビット３−０であり、各回路のレジスタアドレスを示す。

次に、図１０を参照して、ＣＰＵ３０１から直接レジスタに信号ｄａｔａ２’を書き込む場合におけるレジスタ設定制御装置の動作を説明する。

ＣＰＵ３０１から直接レジスタ設定を行う場合においては、ＣＰＵ３０１とデータセレクタ３０９とが、信号ｒｅｑ２、信号ａｃｋ２、信号ａｄｄｒ２、信号ｄａｔａ２’を送受信する。

図１４は、データセレクタ３０９の内部構成を示す回路図である。

データセレクタ３０９は、図１４に示すような論理回路で構成される。この構成は、図６に示す第１の実施の形態におけるデータセレクタ１１０の構成と同一である。

ＣＰＵ３０１から直接レジスタ設定を行う場合において、レジスタ設定の優先順位がＣＰＵ３０１＞ＦＩＦＯ（ａ）３０７＞ＦＩＦＯ（ｂ）３０８であるならば、データセレクタ３０９の動作は、第１の実施の形態におけるデータセレクタ１１０の動作と同じであり、データセレクタ３０９からアドレスデコーダ３１０へ、信号ｗｒ_ｃｍｄ２、信号ｄａｔａ２’、及び信号ａｄｄｒ２が送信される。

図１５は、アドレスデコーダ３１０の内部構成を示す回路図である。

アドレスデコーダ３１０は、データセレクタ３０９から送信された信号ａｄｄｒ２のビット７−４を参照して、信号ａｄｄｒ２のビット３−０からなる信号ａｄｄｒ２’と、信号ｄａｔａ２’の送信先を選択する。

ＣＰＵ３０１から直接レジスタ設定を行う場合は、信号ａｄｄｒ２のビット７−４が“００００”、“０００１”、または“００１０”となっており、アドレスデコーダ３１０は、信号ａｄｄｒ２のビット７−４が“００００”であるならば回路Ａのレジスタ群３１１を、“０００１”であるならば回路Ｂのレジスタ群３１２を、“００１０”であるならば回路Ｃのレジスタ群３１３を選択する。

これにより、信号ａｄｄｒ２のビット７−４が“００００”である時、回路Ａのレジスタ群３１１において、信号ｗｒ_ｃｍｄ２が入力されると、信号ａｄｄｒ２’の示すアドレスに信号ｄａｔａ２’が書き込まれる。

また、信号ａｄｄｒ２のビット７−４が“０００１”である時、回路Ｂのレジスタ群３１２において、信号ｗｒ_ｃｍｄ２が入力されると、信号ａｄｄｒ２’の示すアドレスに信号ｄａｔａ２’が書き込まれる。

また、信号ａｄｄｒ２のビット７−４が“００１０”である時、回路Ｃのレジスタ群３１３において、信号ｗｒ_ｃｍｄ２が入力されると、信号ａｄｄｒ２’の示すアドレスに信号ｄａｔａ２’が書き込まれる。

次に、ＦＩＦＯ（ａ）３０７またはＦＩＦＯ（ｂ）３０８からレジスタ設定を行う場合における図１０に示すレジスタ設定制御装置の動作を説明する。

ＦＩＦＯ（ａ）３０７またはＦＩＦＯ（ｂ）３０８からレジスタ設定を行う場合には、図９に示すように、ＣＰＵ３０１より送信されるメモリ空間のアドレス値ａｄｄｒ２のビット７−４は、“００１１”または“０１００”となっており、図１５のアドレスデコーダ３１０は、ＦＩＦＯ（ａ）３０７またはＦＩＦＯ（ｂ）３０８を選択する。

すなわち、信号ａｄｄｒ２のビット７−４が“００１１”である時、ＦＩＦＯ（ａ）３０７に信号ｗｒ_ｃｍｄ２、信号ｄａｔａ２’、及び信号ａｄｄｒ２’’が送信される。

信号ａｄｄｒ２のビット７−４が“０１００”である時、ＦＩＦＯ（ｂ）３０８に信号ｗｒ_ｃｍｄ２、信号ｄａｔａ２’、及び信号ａｄｄｒ２’’が送信される。

この時、図１１に示すように、ＣＰＵ３０１からデータバスを通って信号ｄａｔａ２として送信される値は、各回路のレジスタアドレスを示す信号ａｄｄｒ２’’及びレジスタに書き込むべき値を示す信号ｄａｔａ２’であり、信号ａｄｄｒ２’’及び信号ｄａｔａ２’は、アドレスデコーダ３１０から送信される信号ｗｒ_ｃｍｄ２の２回の高レベルで各ＦＩＦＯへ書き込まれる。

また、図９に示すように、信号ａｄｄｒ２’’及び信号ｄａｔａ２’をＦＩＦＯ内において隣同士のアドレスに格納するため、図１１に示すように、信号ａｄｄｒ２’’を格納する各ＦＩＦＯのアドレスを示す信号ａｄｄｒ２のビット０を“０”、信号ｄａｔａ２を格納する各ＦＩＦＯのアドレスを示す信号ａｄｄｒ２のビット０を“１”と定める。

各ＦＩＦＯでは、１回目の信号ｗｒ_ｃｍｄ２を受信すると、ビット０が“０”である信号ａｄｄｒ２を参照し、指定されたＦＩＦＯアドレスに、データバスで送信された信号ａｄｄｒ２’’を格納する。

また各ＦＩＦＯでは、２回目の信号ｗｒ_ｃｍｄ２を受信すると、ビット０が“１”である信号ａｄｄｒ２を参照し、信号ａｄｄｒ２’’の隣のＦＩＦＯアドレスに、データバスで送信された信号ｄａｔａ２’を格納する。

第１の実施の形態と同様に、更新パルス生成回路（ａ）３０３が、ＳＳＧ（ａ）３１６より受信する撮像系の垂直同期信号ＶＤ（ａ）３１４に同期した更新パルス（ａ）３０５を生成し、この更新パルス（ａ）３０５のタイミングで、ＦＩＦＯ（ａ）３０７に格納された信号ａｄｄｒ２’’及び信号ｄａｔａ２’が、データセレクタ３０９へ送信される。

また、やはり第１の実施の形態と同様に、更新パルス生成回路（ｂ）３０４が、ＳＳＧ（ｂ）３１７より受信する表示系の垂直同期信号ＶＤ（ｂ）３１５に同期した更新パルス（ｂ）３０６を生成し、この更新パルス（ｂ）３０６のタイミングで、ＦＩＦＯ（ｂ）３０８に格納された信号ａｄｄｒ２’’及び信号ｄａｔａ２’が、データセレクタ３０９へ送信される。

図１４に示すように、データセレクタ３０９は、予め設定されたレジスタ設定の優先順位ＣＰＵ３０１＞ＦＩＦＯ（ａ）３０７＞ＦＩＦＯ（ｂ）３０８に従って、ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８からそれぞれ送信された信号ｒｅｑ２のタイミングで、ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８にそれぞれ格納されていた信号ａｄｄｒ２’’及び信号ｄａｔａ２’をアドレスデコーダ３１０へそれぞれ送信する。

アドレスデコーダ３１０は、ＦＩＦＯ（ａ）３０７及びＦＩＦＯ（ｂ）３０８にそれぞれ格納されていた信号ａｄｄｒ２’’及び信号ｄａｔａ２’を受信すると、信号ａｄｄｒ２’’の値を参照する。

この場合の信号ａｄｄｒ２’’のビット７−４は、図９に示すように、“００００”、“０００１”、または“００１０”であり、アドレスデコーダ３１０はこれに応じて、回路Ａのレジスタ群３１１、回路Ｂのレジスタ群３１２、または回路Ｃのレジスタ群３１３を選択する。そして選択されたレジスタ群に、信号ｗｒ_ｃｍｄ２、信号ｄａｔａ２’、及び信号ａｄｄｒ２’’のビット３−０からなる信号ａｄｄｒ２’’’を送信する。

信号ａｄｄｒ２’’のビット７−４が“００００”である時、回路Ａのレジスタ群３１１では、信号ｗｒ_ｃｍｄ２を受信すると、信号ａｄｄｒ２’’’の示すレジスタアドレスに信号ｄａｔａ２’が書き込まれる。

また、信号ａｄｄｒ２’’のビット７−４が“０００１”である時、回路Ｂのレジスタ群３１２では、信号ｗｒ_ｃｍｄ２を受信すると、信号ａｄｄｒ２’’’の示すレジスタアドレスに信号ｄａｔａ２’が書き込まれる。

また、信号ａｄｄｒ２’’のビット７−４が“００１０”である時、回路Ｃのレジスタ群３１３では、信号ｗｒ_ｃｍｄ２を受信すると、信号ａｄｄｒ２’’’の示すレジスタアドレスに信号ｄａｔａ２’が書き込まれる。

以上のようにして、第２の実施の形態でも、ＣＰＵＩＦ回路３０２を図１０に示すように構成することにより、回路規模を増大させることなく、Ｖブランキング期間（非表示期間）内において、指定したタイミングで一斉に高速にレジスタ設定（更新）を行うことができる。

また、第２の実施の形態では、メモリ空間における各回路Ａ，Ｂ，Ｃのレジスタ群に対応するアドレスに隣接した領域をＦＩＦＯとして用いることにより、レジスタ設定を行う際に使用するメモリ領域を集中させ、ＦＩＦＯのために使用するメモリ空間を小さくすることができる。

〔第３の実施の形態〕
第３の実施形態において、デジタルカメラなどの撮像装置内の一部のブロックに対して、映像撮影期間中にＣＰＵＩＦ回路１０２内のＦＩＦＯ１０８に書き込んでおいたレジスタ設定値を、映像信号の垂直ブランキング期間において一斉に設定する様子について説明する。

図１８は、第３の実施の形態の撮像装置のブロック回路図である。

同図において、４０１はレンズ、４０２は絞り、４０３は光電変換を行う撮像素子、４０４は撮像素子４０３から出力された電気信号の増幅およびノイズ除去等を行うためのアンプ、４０５はアンプ４０４から出力されたアナログ信号をデジタル信号へ変換するＡ／Ｄ変換回路、４０６はそのデジタル信号をＲＧＢベイヤ配列から各画素ごとの（Ｒ，Ｇ，Ｂ）信号へ補間する色補間回路、４０７はＲＧＢ信号のホワイトバランスを補正するホワイトバランス補正回路、４０８は色調の変換を行う３Ｄルックアップテーブル変換（以降３ＤＬＵＴ変換という）回路、４０９はＲＧＢ信号に対してガンマを掛けるガンマテーブル変換回路、４１０は入力されたＲＧＢ信号を輝度色差信号に色空間変換する色空間変換回路、４１１は画像データの縮小や拡大を行う変倍回路、１０１は各回路のレジスタ設定値を発行するＣＰＵ、１０２は第１の実施の形態において述べたＦＩＦＯ１０８および１０９を内蔵し、ＣＰＵ１０１から出力されるレジスタ設定値を各回路のレジスタに設定するＣＰＵＩＦ回路、４１３はビデオ信号を表示する液晶、４１２は液晶４１３に画像データを表示させるための変調を行うビデオ変調回路、４１５は信号処理された画像データを一時記憶するＤＲＡＭ、４１４はＤＲＡＭ１１３と各回路のバスアービトレーションを行うメモリ制御回路、４１８は撮影された画像データを圧縮する圧縮回路、４１７は圧縮回路４１８において圧縮された画像データを記録するメディアカード、４１６はメディアカード４１７とのインターフェースを行うメディアコントローラ回路である。

図１８に示した撮像装置の動作について説明する。

レンズ４０１に入射された被写体像は、絞り４０２において光の量を調整され、撮像素子４０３において電気信号に変換される。

撮像素子４０３から出力された電気信号はアンプ４０４で増幅およびノイズ除去等が行われ、Ａ／Ｄ変換回路４０５においてアナログ信号からデジタル信号に変換される。

Ａ／Ｄ変換回路４０５から出力されるデジタルの画像データは、色補間回路４０６においてＲＧＢベイヤ配列から各画素ごとの（Ｒ，Ｇ，Ｂ）信号へ補間し、ＲＧＢ信号として出力する。

色補間回路４０６から出力されたＲＧＢ信号に対して、ホワイトバランス補正回路４０７においてホワイトバランスの補正が行われる。ホワイトバランス補正は、例えば電子ビューファインダー（以降ＥＶＦという）を見ながら撮影する際において、撮影シーンの光源の変化に追従してホワイトバランスの補正値を変化させる必要があるため、毎フレームごとにレジスタ値を更新する。そのためホワイトバランス補正回路４０７においては、図２２に示すようにレジスタ５０２の前に１段のバッファ５０１を設けたダブルバッファの構成を用いてレジスタ設定を行う。例えば図２２の乗算回路５０３の係数のレジスタ値を更新するタイミングについて説明する。図２１の映像撮影期間中であるｔ３においてＣＰＵ１０１から次のフレームのホワイトバランスの補正値がレジスタ設定値として出力され、Ｄｂｕｆｆｅｒ＿Ｗｒｉｔｅ信号がアサートされることによりバッファ５０１に書き込みが行われる。図２１のブランキング期間であるｔ４において図１に示した更新パルス生成回路１０４から出力される更新パルス（ａ）１０６のタイミングでバッファ５０１からレジスタ５０２へ書き込みが行われてレジスタ値が更新され、ホワイトバランス補正回路４０７の乗算回路５０３の係数が変更される。

ホワイトバランス補正回路４０７においてホワイトバランス補正が行われたＲＧＢ信号は、３ＤＬＵＴ変換回路４０８において、ユーザーが設定した３ＤＬＵＴに応じて画像の色調を変更する。３ＤＬＵＴの設定方法は、図１９に示すように、ある領域の色を他の領域の色に近づけることで、色調を変化させる。例えば、Ｒ画素，Ｇ画素，Ｂ画素のそれぞれが８ｂｉｔであり、入力のＲＧＢデータ８ｂｉｔ×３＝２４ｂｉｔを３ＤＬＵＴ変換してＲＧＢデータ８ｂｉｔ×３＝２４ｂｉｔを出力する場合、入力のＲＧＢデータは（２８）３＝１６Ｍとおりの色があり、１６Ｍとおりの色に対して出力するデータを用意するためには１６Ｍ×２４ｂｉｔ＝４８ＭＢｙｔｅのＲＡＭが必要である。色調の設定を変更すると、４８ＭＢｙｔｅのＲＡＭのデータを全てレジスタに設定する。従って、３ＤＬＵＴ変換回路４０８のレジスタ設定又は更新は第１の実施の形態および第２の実施の形態で述べたＣＰＵＩＦ１０２内のＦＩＦＯ１０８にレジスタ設定値を映像撮影期間中に貯めておく方法で行う。図２１に示すように、ｔ１においてユーザーが数種類用意された色調の中から１つの色調を選択すると、映像撮影期間のｔ２において３ＤＬＵＴの設定値をＣＰＵ１０１からＣＰＵＩＦ１０２内のＦＩＦＯ１０８に記憶しておき、ブランキング期間のｔ４において図１に示した更新パルス生成回路１０４から出力される更新パルス（ａ）１０６のタイミングでＦＩＦＯ１０８から３ＤＬＵＴ変換回路４０８のレジスタを更新する。

３ＤＬＵＴ変換回路４０８において色調補正が行われたＲＧＢ信号は、ガンマテーブル変換回路４０９においてガンマ補正を行う。このガンマ補正の特徴は、図２０に示すようにＬＣＤバックライトが低輝度である場合は標準輝度時から出力輝度を高くし、逆にＬＣＤバックライトが高輝度である場合は標準輝度時から出力輝度を低くする。例えば、ガンマテーブル変換回路４０９においてもＲ画素，Ｇ画素，Ｂ画素のそれぞれが８ｂｉｔであるとすれば、入力輝度を示す値が（２８）３＝１６Ｍとおりあり、入力輝度に対応する出力輝度を示す値を用意するためには１６Ｍ×２４ｂｉｔ＝４８ＭＢｙｔｅのＲＡＭが必要である。ガンマ設定を変更すると、４８ＭＢｙｔｅのＲＡＭのデータを全てレジスタに設定する。従って、ガンマテーブル変換回路４０９のレジスタ設定はＣＰＵＩＦ１０２内のＦＩＦＯ１０８から設定する。図２１のｔ１においてユーザーによる設定が行われると、映像撮影期間中であるｔ２においてレジスタ設定値をＣＰＵＩＦ１０２内のＦＩＦＯ１０８に貯めておき、ブランキング期間中であるｔ４において図１に示した更新パルス生成回路１０４から出力される更新パルス（ａ）１０６のタイミングでＦＩＦＯ１０８からガンマテーブル変換回路４０９のレジスタへ設定する。

なお、３ＤＬＵＴ変換回路４０８及びガンマテーブル変換回路４０９におけるテーブルは、使用者の操作に応じて変更される。また、３ＤＬＵＴ変換回路４０８とガンマテーブル変換回路４０９は同時に変更されることはない。ガンマテーブル変換回路４０９においてガンマ補正されたＲＧＢ信号は、色空間変換回路４１０においてＹＵＶ信号へ変換され出力される。

色空間変換回路４１０から出力されたＹＵＶ信号は、変倍回路４１１において画像サイズを例えばＥＶＦ用の７２０×２４０などの大きさに変倍される。変倍回路４１１のレジスタは、例えばＥＶＦを見ながら撮影する場合において、ユーザーが電子ズームをした時にＥＶＦに表示する画像のサイズを徐々に変化させるための変倍率などのレジスタを毎フレームごとに設定しなおす必要がある。従って、変倍回路４１１のレジスタでは、図２２に示すようなダブルバッファを用いてレジスタの更新を行う。図２１に示すように映像撮影期間のｔ３でバッファ５０１に書き込み、ブランキング期間のｔ４において図１に示した更新パルス生成回路１０４から出力される更新パルス（ａ）１０６のタイミングでバッファ５０１からレジスタ５０２の値を毎フレームごとに更新する。

変倍回路４１１において変倍されたＹＵＶ信号はビデオ変調回路４１２においてビデオ変調され、液晶４１３に表示される。

また、変倍回路４１１から出力されたＹＵＶ信号は、メモリ制御回路４１４を介してＤＲＡＭ４１５に一時記憶される。ＤＲＡＭ４１５に一時記憶された画像信号はメモリ制御回路４１４を介して読み出され、圧縮回路４１８において画像信号は圧縮され、再びメモリ制御回路４１４を介してＤＲＡＭ４１５へ一時記憶される。ＤＲＡＭ４１５に一時記憶された画像信号はメモリ制御回路４１４を介して読み出され、メディアコントローラ回路４１６においてメディアカード４１７へ圧縮された画像信号の書き込みが行われる。

〔他の実施の形態〕
上記の第１および第２の実施の形態では、ＣＰＵＩＦ回路を論理回路で構成しているが、これに代わって、ＣＰＵＩＦ回路を、ＣＰＵ，ＲＯＭ，ＲＡＭ等からなる制御装置で構成し、ＣＰＵＩＦ回路の各機能を、該制御装置で実行されるソフトウェアによって実現するようにしてもよい。

また、本発明の目的は、前述した各実施の形態の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても達成される。

また、上記プログラムは、上述した実施の形態の機能をコンピュータで実現することができればよく、その形態は、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給されるスクリプトデータ等の形態を有するものでもよい。

この場合、記憶媒体から読み出されたプログラムコード自体が前述した各実施の形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。

また、プログラムコードを供給するための記憶媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ等の光ディスク、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。または、上記プログラムを、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続された不図示の他のコンピュータやデータベース等からダウンロードしてもよい。

また、コンピュータが読み出したプログラムコードを実行することにより、前述した各実施の形態の機能が実現されるだけではなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した各実施の形態の機能が実現される場合も含まれる。

さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その拡張機能を拡張ボードや拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した各実施の形態の機能が実現される場合も含まれる。

１０１ ＣＰＵ
１０２ ＣＰＵインタフェース（ＩＦ）回路
１０３ ＦＩＦＯセレクタ
１０４ 更新パルス生成回路（ａ）
１０５ 更新パルス生成回路（ｂ）
１０８ ＦＩＦＯ（ａ）
１０９ ＦＩＦＯ（ｂ）
１１０ データセレクタ
１１１ アドレスデコーダ
１１２ 回路Ａのレジスタ群
１１３ 回路Ｂのレジスタ群
１１４ 回路Ｃのレジスタ群
１１７ 垂直同期信号発生器ＳＳＧ（ａ）
１１８ 垂直同期信号発生器ＳＳＧ（ｂ）
１１９ 水晶振動子（ａ）
１２０ 水晶振動子（ｂ）
３０１ ＣＰＵ
３０２ ＣＰＵインタフェース（ＩＦ）回路
３０７ ＦＩＦＯ（ａ）
３０８ ＦＩＦＯ（ｂ）
３０９ データセレクタ
３１０ アドレスデコーダ
３１１ 回路Ａのレジスタ群
３１２ 回路Ｂのレジスタ群
３１３ 回路Ｃのレジスタ群
ｄａｔａ２ 第３のレジスタ設定値
ｄａｔａ２’ 第１のレジスタ設定値、第２のレジスタ設定値、第３のレジスタ設定値
ａｄｄｒ２ 第１のアドレス情報
ａｄｄｒ２’ 第１のアドレス情報
ａｄｄｒ２’’ 第２のアドレス情報、第３のアドレス情報
ａｄｄｒ２’’’ 第２のアドレス情報、第３のアドレス情報

Claims (6)

1. 撮像素子から出力された映像信号を処理する処理手段と、
   前記処理手段の処理のためのレジスタ設定値が設定される制御レジスタを含むレジスタ群と、
   レジスタ設定値及びアドレス情報を含むレジスタ設定値情報を出力するＣＰＵと、
   前記ＣＰＵから出力されたレジスタ設定値情報を受信し、前記アドレス情報に基づいて、複数の送信先の中から、少なくとも前記レジスタ設定値を含むレジスタ設定値情報を送信すべき送信先を選択して送信する第１の選択部と、
   前記複数の送信先の１つであり、前記第１の選択部から送信されたレジスタ設定値情報を一時的に記憶し、記憶した前記レジスタ設定値情報を、前記撮像素子から有効な映像信号が出力されないブランキング期間で読み出して出力する少なくとも１つの一時記憶部と、
   前記複数の送信先の１つであり、前記第１の選択部から送信されたレジスタ設定値情報と、前記一時記憶部から出力されたレジスタ設定値情報との中から、所定の優先順位に従い１つを選択して前記レジスタ群に出力する第２の選択部とを備えることを特徴とするデジタルカメラ。
2. 前記処理手段は、前記撮像素子から出力された映像信号のホワイトバランスを補正する補正回路を含み、
   前記ＣＰＵは前記補正回路によるホワイトバランス補正のためのレジスタ設定値を出力することを特徴とする請求項１に記載のデジタルカメラ。
3. 前記処理手段は、前記撮像素子から出力された映像信号にガンマ補正の処理を行う補正回路を含み、
   前記ＣＰＵは前記補正回路によるガンマ補正のためのレジスタ設定値を出力することを特徴とする請求項１に記載のデジタルカメラ。
4. 前記処理手段は、前記撮像素子から出力された映像信号を輝度色差信号に色空間変換する変換回路を含み、
   前記ＣＰＵは前記変換回路による変換処理のためのレジスタ設定値を出力することを特徴とする請求項１に記載のデジタルカメラ。
5. 前記処理手段は、前記撮像素子から出力された映像信号の変倍処理を行う変倍回路を含み、
   前記ＣＰＵは前記変換回路による変倍処理のためのレジスタ設定値を出力することを特徴とする請求項１に記載のデジタルカメラ。
6. 前記ＣＰＵは、前記撮像素子から有効な映像信号が出力されている期間において、前記一時記憶部を送信先とするレジスタ設定値情報を出力することを特徴とする請求項１に記載のデジタルカメラ。

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