JP5515162B2

JP5515162B2 - 半導体ウエハの製造方法

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Publication number: JP5515162B2
Application number: JP2008061866A
Authority: JP
Inventors: 広平三浦; 康博猪口; 光隆坪倉; 浩岡田; 裕一河村
Original assignee: Sumitomo Electric Industries Ltd; Osaka Prefecture University
Current assignee: Sumitomo Electric Industries Ltd; Osaka Prefecture University
Priority date: 2007-03-23
Filing date: 2008-03-11
Publication date: 2014-06-11
Anticipated expiration: 2028-03-11
Also published as: JP2008270760A

Description

本発明は、半導体ウエハの製造方法に関するものである。

動植物または動植物由来の物質の分析、環境ガス分析、夜間の監視カメラ等には、近赤外光を感知できる受光素子が用いられる。この受光素子には、ＩｎＧａＡｓなどの吸収端波長が１．７μｍ程度の化合物半導体が用いられているが、より長い波長域まで受光感度を拡大することが望ましい。また上記の波長域の発光素子の要求も高い。上記の波長域またはそれより長波長側に対応するバンドギャップエネルギを持つ化合物半導体として、Ｎを含むＧａＩｎＮＡｓに着目し、ＧａＩｎＮＡｓ層（膜厚７ｎｍ）を量子井戸構造に組み込んだ発光部の半導体レーザや、無歪光吸収層ＧａＩｎＮＡｓ（膜厚０．５μｍ）のフォトダイオードが提案されている（特許文献１）。

上述のＧａＩｎＮＡｓは、原理的には近赤外域の長波長側に受光感度を拡大することはできるが、結晶性の良好なＧａＩｎＮＡｓは成膜が難しく、実用化には至っていない。このため、ＧａＡｓ基板上に歪単一量子井戸活性層にＧａＩｎＮＡｓ層（膜厚７ｎｍ）を配置した半導体レーザにおいて、上記のＧａＩｎＮＡｓの結晶性を改善する検討がなされた（特許文献２）。この検討において、ＧａＡｓ障壁層にＧａＩｎＮＡｓ井戸層を成長する際の成長温度を調査して、成長温度が３５０℃〜４９０℃のとき、滑らかな表面を持つＧａＩｎＮＡｓ層（膜厚７ｎｍ）を得ることができるとしている。成長温度が上記の温度範囲より高い場合、または低い場合には、ＧａＩｎＮＡｓ表面に起伏が生じ、表面が荒れることが述べられている。なお、成長温度というとき、通常、基板表面をパイロメータ（通常、成膜装置に備え付けられている）で測定した温度をいう。
特開平９−２１９５６３号公報特開平１１−８７８４８号公報

上記のような、ＧａＩｎＮＡｓの結晶性の改善の取り組みがなされたにも拘らず、実験対象の化合物半導体に限って有効な方法が検討されているため、その方法がなぜ有効なのか等の原因究明は不十分である。このため、より基本的な原因究明と汎用性のある改善方法を見出すことを可能とする実験データの累積が求められている。とくに、近赤外域において、産業上、重要な地位を占めるＩｎＰ基板におけるＧａＩｎＮＡｓのエピタキシャル成長層の結晶性改善、とくに表面平滑性の改善が望まれている。本発明は、ＩｎＰ基板上に結晶性および表面平滑性が良好なＧａＩｎＮＡｓ層を形成することによって得ることができる、結晶欠陥密度の低い半導体ウエハ、半導体素子および半導体ウエハの製造方法を提供することを目的とする。

本発明の半導体素子の製造方法は、ＩｎＰ基板をＭＢＥ（Molecular Beam Epitaxy）装置の基板取付部に取り付ける工程と、ＩｎＰ基板上に該ＩｎＰ基板との格子定数差が−０．５％以上＋０．５％以下の範囲のＧａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ（０．４≦ｘ≦０．８、０＜ｙ≦０．２、０≦ｚ≦０．１）を、パイロメータで測定の基板表面温度４９０℃超え５３０℃以下の状態で膜厚０．５μｍ以上に成長させる工程とを備えることを特徴とする。

上記の方法によって、表面平滑性の良好なＧａ_１−ｘＩｎ_ｘＮ_ｙＡｓ_１−ｙ層を含み、結晶欠陥密度の低い半導体積層構造の半導体ウエハを得ることができる。Ｓｂを含ませることにより、とくに表面性状を良好にすることができる。

参考例としてあげる半導体ウエハは、上記の製造方法で製造され、Ｇａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ（０．４≦ｘ≦０．８、０＜ｙ≦０．２、０≦ｚ≦０．１）のＡＦＭ（Atom
Force Microscopy）で測定のＲｍｓラフネスが１０ｎｍ以下であることを特徴とする。これによって、Ｇａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ層にエピタキシャル成長する上層との界面における格子欠陥密度を減らすことができる。このため、たとえば受光素子の場合、ｐｎ接合やｐｉｎ接合を形成した構造において、界面における高格子欠陥密度に起因する暗電流増大を防ぐことができる。

また、参考例としてあげる半導体ウエハは、ＩｎＰ基板と、そのＩｎＰ基板上に位置する膜厚０．５μｍ以上のＧａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ（０．４≦ｘ≦０．８、０＜ｙ≦０．２、０≦ｚ≦０．１）層とを備える。そして、Ｇａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ層とＩｎＰ基板との格子定数差が−０．５％以上＋０．５％以下の範囲内にあり、Ｇａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ層と、該Ｇａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ層に接して位置する上層との界面が、ＡＦＭで測定のＲｍｓラフネス１０ｎｍ以下に相当する凹凸を有することを特徴とする。

上記の構成により、近赤外域の長波長側に対応する吸収端波長を持ち、表面平滑性に優れた活性層または受光層を含む、結晶欠陥密度の低い積層構造の半導体素子を形成することができる。ここで、界面のＲｍｓラフネスは、半導体素子のＧａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ層より上の各層をエッチングして除いた後、ＡＦＭ（Atomic Force Microscopy：原子間力顕微鏡）によって、内蔵する自動測定操作により求めることができる。この場合、５μｍ×５μｍの視野におけるＲｍｓラフネスとする。また、エッチングにおいて材料選択度が芳しくない場合、断面における界面を観察して、一次元的に界面の粗さを求め、上記Ｒｍｓラフネス１０ｎｍ以下に相当する凹凸か否かを判断してもよい。すなわち、断面における界面の凹凸のＡＦＭ測定によって、Ｒｍｓラフネス（５μｍ×５μｍ）１０ｎｍ以下を代替してもよい。上記断面の観察には、透過型電子顕微鏡電子顕微鏡（Transmission Electron Microscopy：ＴＥＭ）もしくは高分解能走査型電子顕微鏡（High Resolution Scanning Electron Microscopy：ＨＲ−ＳＥＭ）を用いてもよい。

参考例としてあげる半導体素子は、上記のいずれかの半導体ウエハを用いて作製されたことを特徴とする。この構成により、近赤外域の長波長側に対応する吸収端波長を持ち、表面平滑性に優れた活性層または受光層を含む、結晶欠陥密度の低い積層構造の半導体素子を得ることができる。なお本発明の半導体素子は、上記の構成が満たされれば、受光素子や発光素子に限定されずその他の半導体素子を包含するものである。

上記の半導体素子を、フォトダイオードとすることができる。これによって、暗電流の少ない、近赤外域の長波長側に受光感度を有するフォトダイオードを得ることができる。

本発明によれば、近赤外域において、産業上、重要な地位を占めるＩｎＰ基板上に、結晶性および表面平滑性が良好なＧａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ（０．４≦ｘ≦０．８、０＜ｙ≦０．２、０≦ｚ≦０．１）をエピタキシャル成長することができ、この結果、結晶欠陥密度の低い半導体積層構造の半導体ウエハの製造方法を得ることができる。

図１は、本発明の実施の形態の半導体ウエハの製造方法による半導体積層構造を示す断面図である。Ｓをドープしたｎ型ＩｎＰ基板１上にＩｎＧａＡｓバッファ層２が位置し、その上に、Ｇａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ（０．４≦ｘ≦０．８、０＜ｙ≦０．２、０≦ｚ≦０．１）（以後、「ＧａＩｎＮＡｓＳｂ」と記す）層３およびＡｌＩｎＡｓ層４が順次、エピタキシャル成長している。なお、Ｓｂを含まない状態（ｚ＝0）以外の状態がない場合のＧａＩｎＮＡｓＳｂ層３を、ＧａＩｎＮＡｓ層３と記す。

たとえば、図１の半導体積層構造１０をフォトダイオードに用いる場合には、図２に示すように、ＧａＩｎＮＡｓＳｂ層３を受光層とし、その上層のＡｌＩｎＡｓ層４を窓層とする。次いで、ＡｌＩｎＡｓ窓層４の上に不純物導入用拡散マスクパターン５を形成し、その不純物導入用拡散マスクパターン５からｐ型不純物のＺｎ等をＧａＩｎＮＡｓＳｂ受光層３に届くように導入してｐ型領域１５を形成する。このｐ型領域１５の形成により、ＧａＩｎＮＡｓＳｂ受光層３に、ｐｎ接合またはｐｉｎ接合が形成される。ｐ型領域にはｐ部電極１２がオーミック接触するようにＡｕＺｎで形成され、またＩｎＰ基板１の裏面にｎ部電極１１が、やはりオーミック接触するようにＡｕＧｅＮｉで形成される。

上記のｐ部電極１２およびｎ部電極１１には逆バイアス電圧が印加され、空乏層をＧａＩｎＮＡｓＳｂ受光層３に広げ、光の入射を待機する。ＧａＩｎＮＡｓＳｂ受光層３の吸収端波長（近赤外域の長波長側）より短い波長の光が入射されたとき、光電流が生じ、光の入射を検知することができる。上記のＧａＩｎＮＡｓＳｂ受光層３の表面の平滑性が良くないと、良好な結晶性の窓層４を成長できず、またＧａＩｎＮＡｓＳｂ受光層３と窓層４との界面に高い格子欠陥密度が形成される。このため、ｐｎ接合またはｐｉｎ接合の端に格子欠陥密度の高い部分が位置することになり、暗電流の増大をもたらし、受光感度を劣化させる。このため、ＧａＩｎＮＡｓＳｂ受光層３の表面のＲｍｓラフネスを１０ｎｍ以下にするのがよい。または断面で観察して、ＧａＩｎＮＡｓＳｂ受光層３とＡｌＩＮＡｓ窓層４との界面の凹凸を、Ｒｍｓラフネス１０ｎｍ以下相当とするのがよい。

次に、図１に示す半導体積層構造１０の製造方法について、図３および図４を用いて説明する。図３は製造方法の各工程の流れを、また図４はＭＢＥ製造装置を示す図である。まず標準的な製造方法を、図３のステップにしたがって説明する。標準的な製造方法では、はじめに図４に示すＭＢＥ成膜装置３０の基板取付部３３に、ＩｎＰ基板１を取り付ける（図３のステップＳ1）。基板取付部３３には赤外線加熱装置３３が内蔵され、パイロメータ等の温度表示を見ながら、外部から設定温度を制御できるように配線されている。次いで、ＩｎＰ基板１上にＩｎＧａＡｓバッファ層２をエピタキシャル成長させる（ステップＳ2）。次いで、ＭＢＥ法により、ＩｎＧａＡｓバッファ層２上にＧａＩｎＮＡｓＳｂ層３をエピタキシャル成長させる（ステップＳ3）。ＩｎＰ基板を含む積層構造体１０は、回転および加熱機構を備える基板取付部３３に取り付けられ、上記のように加熱され、回転状態とされる。成膜には、層を構成する元素に対応して蒸発源の分子線セル（Ｅ形電子銃）が配置されており、固相元素がＩｎ、Ｇａ、Ｓｂ、Ａｓの場合には、Ｉｎ、Ｇａ、ＳｂおよびＡｓの各分子線を出射する分子線セルが、各別に配置されている。図４では、分子線セルは、ガスセル３１を含んで３つ示されているが、何個か省略されている。半導体素子の作製のために、ＧａＩｎＮＡｓＳｂ層３に上層、たとえば窓層をエピタキシャル成長させる（ステップＳ4）。ここで、図４において、各段階の半導体積層構造１０はＩｎＰ基板１を含んでいる。また、基板温度というとき、パイロメータで測定される各段階の半導体積層構造の表面温度をいう。

次に、上述の標準的な製造方法に対する変形例１および変形例２の製造方法を、図３にしたがって説明する。
（変形例１）：変形例１では、成膜方法は問わず（図４のＭＢＥ成膜装置３０を使用してもよいし、使用しなくてもよい）、予めＩｎＧａＡｓバッファ層２を成膜してあるＩｎＰ基板を基板取付部３３に取り付けることができる（図３の破線のコースに対応する）。この変形例１では、ステップＳ1では予めＩｎＧａＡｓバッファ層２を成膜してあるＩｎＰ基板を基板取付部３３に取り付け、ステップＳ2をとばして、ステップＳ3に移る製造方法を用いてもよい。
（変形例２）：変形例２では、ＩｎＧａＡｓバッファ層を省略して直接にＩｎＰ基板１上にＧａＩｎＮＡｓＳｂ層３を成長させることができる。この変形例２のＩｎＧａＡｓバッファ層を省略する製造方法は、図３において、ステップＳ2を省略して、ステップＳ1から直ちにステップＳ3に移行する。そして、予めＩｎＧａＡｓバッファ層を形成したＩｎＰ基板を基板取付部に取り付ける必要は、当然、ない。
（変形例３）：変形例３では、ＩｎＰ基板１上にＩｎＧａＡｓバッファ層２とＧａＩｎＮＡｓＳｂ層３を成長し、別の成膜装置（たとえばＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)成膜装置）でステップ４における上層（たとえばＩｎＰ層）を成長する。

化学組成や成膜速度の調整のために、セルシャッタや基板シャッタの開閉を調整するが、その制御のために附属する計算機が用いられる。基板温度等は、パイロメータによって測定される。ＲＨＥＥＤ(reflection high electron energy diffraction)観察のために、電子が浅い入射角度で積層構造体１０に入射するようにＲＨＥＥＤ電子銃が配置され、その回折像を得るための蛍光スクリーン（ＲＨＥＥＤスクリーン）およびその回折像を撮像するカメラが回折方向位置に設けられる。ＲＨＥＥＤは、積層構造体１０の結晶性の評価、成膜素過程の把握等のために用いられる。また、質量分析装置、ビームモニタ、水晶膜厚計などの観察装置が取り付けられている。分子線などのうちで積層構造体１０に組み込まれなかったものは、真空排気系へと排気される。また、液体窒素シュラウドは、分子線が衝突して発生した不純物の吸着などのために用いられる。成膜装置内は、ゲートバルブを介在させて真空排気系と連通している。

ＧａＩｎＮＡｓＳｂ層を形成する際に、基板取付部３３の赤外線加熱装置を制御して基板温度を４９０℃超え５３０℃以下にする。基板温度を４９０℃超え５３０℃以下の温度に保つことにより、成長するＧａＩｎＮＡｓＳｂ層３の表面平滑性を向上することができる。基板温度は上述のように、パイロメータによって確認することができる。

窒素（Ｎ）をＧａＩｎＮＡｓＳｂ層に導入するために、窒素ガスをガスラインに供給し、窒素プラズマセル３１で窒素の励起状態を得て、この励起状態の窒素分子線を積層構造体１０に照射する。

上述のように、基板温度を４９０℃超え５３０℃以下にすることにより、ＧａＩｎＮＡｓＳｂ層３の表面平滑性は良好になるが、その場合、ＡＦＭ像により、ＡＦＭに内蔵されている機構などを用いて表面をスキャンしてＲｍｓラフネスを自動的に求めることができる。ＡＦＭ装置は、数多くの会社から市販されており、いずれのＡＦＭ装置を用いても、それほど性能に大きな差はない。本発明の実施の形態において、ＧａＩｎＮＡｓＳｂ層３の表面のＲｍｓラフネスは、１０ｎｍ以下とすることができる。

また、半導体素子を作製した後、半導体積層構造１０の断面を露出して、ＧａＩｎＮＡｓＳｂ層３とその上層であるＡｌＩｎＡｓ層４との界面において、表面粗さを評価することができる。図５は、断面において界面の凹凸を評価する類推的な方法を説明するための図である。図５において、一視野の界面のマクロの長さは２μｍ程度として、ＧａＩｎＮＡｓＳｂ層３の、視野における最高高さと最低高さの差Δｈまたは高低差を求める。このΔｈを少なくとも３０視野、望ましくは５０視野以上で求めて、算術平均により平均値とする。本発明の実施の形態においては、表面Ｒｍｓ１０ｎｍ以下からの類推により、上記の平均高低差が３０ｎｍ以下であるのが好ましい。

（ＩｎＰ基板上へのＧａＩｎＮＡｓＳｂ層の成長）
次に、本発明の実施の形態において、ＩｎＰ基板上にＧａＩｎＮＡｓＳｂ層を形成する際の基板温度の影響について、上記特許文献２に開示の内容と比較しながら説明する。図６（ａ）は、基板温度５４２℃〜５４４℃で、Ｎを含まないＩｎＧａＡｓ層をＩｎＰ基板１にエピタキシャル成長させた場合のＩｎＧａＡｓ層の表面を光学顕微鏡で観察した結果を示す図であり、また図６（ｂ）はその模式図である。図６（ａ），（ｂ）によれば、基板温度が５４２℃程度になると、Ａｓ抜けが原因の粗大な表面欠陥が発生する。表面欠陥の径は１００μｍにも達する巨大なものであり、このような表面欠陥が生じては、結晶性は大きく劣化して仕上げた半導体積層構造はほとんど使い物にならない。Ａｓ抜けの問題は、特許文献２では触れておらず、本発明における特有の問題である。

Ｎを含むＧａＩｎＮＡｓＳｂにおいても、基板温度が高い場合、Ａｓ抜けが生じ、巨大な表面欠陥を防止することはできない。ＧａＩｎＮＡｓＳｂ層成長のための基板温度は、したがってＡｓ抜けが生じない温度範囲としなければならず、これによって基板温度の上限が決まる。ＧａＩｎＮＡｓＳｂのＡｓ抜けを防止するには、上記のＩｎＧａＡｓの成長の知見を含め、ＧａＩｎＮＡｓＳｂ自体の成長実験での知見より、基板温度を５３０℃以下にする必要がある。

本発明の実施の形態において、ＭＢＥ法による成膜の基板温度は４９０℃超えとする。特許文献２において、ＧａＡｓ基板上に厚み７ｎｍ程度のＧａＩｎＮＡｓＳｂを成長させる温度範囲を３５０℃以上４９０℃以下としていることと明白に相違する。この点について、次のような結晶上の相違が原因と考えられる。
（１）本発明におけるＧａＩｎＮＡｓＳｂ層の膜厚は０．５μｍ（５００ｎｍ）以上であり、上記特許文献２の膜厚７ｎｍと比較して、非常に厚い。膜厚が極端に薄い場合、基板温度を高めにすると、凝集等が生じ、途切れてしまい、非常に薄くて平坦な膜を形成しにくい。上記の基板温度の差の一因に、膜厚の相違も考えられる。すなわち、基板温度の高温側の設定は、本発明と、特許文献２に開示の発明とでは、異なる現象をもとにして設定している。
（２）ＩｎＰ基板上に成長するＧａＩｎＮＡｓＳｂは、ＧａＡｓ基板上のＧａＩｎＮＡｓＳｂよりも、基板との格子定数の相違が小さく、基板による結晶歪が小さい。また、Ｉｎ組成はＩｎＰ基板上のＧａＩｎＮＡｓＳｂのほうが大きい。このため、Ｇａの濃度が高くＩｎ濃度が低い相領域と、Ｉｎ濃度が高くＧａ濃度が低い相領域とに相分離する温度範囲が、ＧａＡｓ基板上に成長させるほうが低温域になるためと考えられる。膜厚が薄いことも相分離温度の低温側シフトに作用している可能性もある。その結果、特許文献２に開示の発明においては、相分離温度の上限は、３５０℃程度になるのに対して、ＩｎＰ基板上では４９０℃程度になる。この結果、特許文献２に開示の発明では基板温度の低温側限界は３５０℃となったのに対して、本発明の場合、基板温度の低温側限界は４９０℃超えとなった。
上記の（１）および（２）の一方、または両方が、上述の基板温度の相違に影響している。

（実施例１）
次に、実施例により本発明の作用効果を説明する。試験体の本発明例１および比較例１を用いて、ＧａＩｎＮＡｓ層の表面平滑性を調査した。上記試験体は、図１に示す構成を持ち、次の手順により作製した。
（本発明例１）：Ｓをドープした面方位（１００）のＩｎＰ基板１上に、ＭＢＥ法により、Ｓｉドープｎ型ＩｎＧａＡｓバッファ層２をエピタキシャル成長した。膜厚は１．５μｍであり、Ｉｎ組成は５３％であり、キャリア濃度は５×１０^１６ｃｍ^−３とした。次に、ＧａＩｎＮＡｓ層３をＭＢＥ法によりエピタキシャル成長した。ＩＩＩ族のＧａ組成は４６％、Ｉｎ組成５４％とし、またＶ族のＮ組成は１．５％、Ａｓ組成は９８．５％とした。膜厚は２．５μｍとした。ドーピングは行っていない。次にＡｌＩｎＡｓ層４をＭＢＥ法でエピタキシャル成長した。Ｉｎ組成は５２％であり、ＩｎＰ基板に格子整合させている。膜厚は０．６μｍとした。上記のＧａＩｎＮＡｓ層３を成長させる際の基板温度は、５０２℃とした。
（比較例１）：本発明例１と同じように、ＭＢＥ法により、Ｓをドープした面方位（１００）のＩｎＰ基板上に、順次、ＩｎＧａＡｓ層２、ＧａＩｎＮＡｓ層３、ＡｌＩｎＡｓ層４を順次、エピタキシャル成長して、半導体積層構造１０を形成した。各半導体層の組成は、本発明例１と同じにした。相違点は、比較例１では、ＧａＩｎＮＡｓ層３を成長する際の基板温度は４８４℃とした。

上記本発明例１および比較例１の試験体について、ＧａＩｎＮＡｓ層３を成長させた時点で、ＧａＩｎＮＡｓ層３の表面を、５μｍ×５μｍの領域についてＡＦＭで観察した。本発明例１の表面について、図７（ａ）にＡＦＭ像を、また図７（ｂ）にその模式図を示す。比較例１について、図８（ａ）にＡＦＭ像を、また図８（ｂ）にその模式図を示す。図７（ａ）に示す「Ｚrange」は、Ｚ方向すなわち凹凸方向のフルスケールを意味する。したがって図７（ａ）では凹凸方向のフルスケールを５０ｎｍとして撮像しているのに対して、図８（ａ）では同方向のフルスケールを１００ｎｍとしている。すなわち比較例１では凹凸が大きく、フルスケールを本発明例１の２倍にしないと、適切なＡＦＭ像を得ることができないことを示している。逆に言えば、図７（ａ）では、拡大して表面の微細な凹凸を撮像している。

図７（ａ），（ｂ）と図８（ａ），（ｂ）とを比較して一目瞭然であるが、本発明例１では、拡大した倍率によってその緻密で均一な凹凸が認められるのに比して、比較例１では倍率を小さくしたにも拘わらず粗大な凸状物が間欠的に位置している。上記の両試験体に対してＲｍｓラフネス（５μｍ×５μｍ）を求めると、本発明例１では３．５ｎｍであった。一方、比較例１では１４．７ｎｍと、本発明例１の約４倍のＲｍｓラフネスとなった。本実施例より、ＭＢＥ法によるＧａＩｎＮＡｓの成長において、基板温度５０２℃（本発明例１）と、基板温度４８４℃（比較例１）と、２０℃の相違によって、ＧａＩｎＮＡｓ層の表面性状が激変することが判明した。

（実施例２）
ＭＢＥ法によるＧａＩｎＮＡｓの結晶性の基板温度の影響について、さらに調査を行った。試験方法は次の要領で行った。
（試験方法）：ＭＢＥ法により、ＩｎＰ基板（１００）上にＩｎ_０．５７Ｇａ_０．４３Ａｓ層（膜厚０．１５μｍ）をバッファ層としてＧａ_０．４３Ｉｎ_０．５７Ｎ_１−ｘＡｓ_ｘ（膜厚１μｍ）を成長した。Ａｓの供給にはバルブクラッキングセルを用いた。窒素源であるＲＦ（Radio Frequency）プラズマ放電条件および成長速度は固定した。成長温度（基板温度）を変えた結晶のＸ線ロッキング曲線およびフォトルミネッセンス（ＰＬ）発光強度を測定し、結果を図９および図１０にそれぞれ示した。
（結果）：Ｘ線ロッキング曲線より、基板温度４６０℃以下ではＧａＩｎＮＡｓ層の回折ピークがブロードとなり、また４８０℃でもＧａＩｎＮＡｓの回折ピークはそれ以上の温度の回折ピークに比べてブロードで、ピーク強度がやや低い。このため、最良の結晶性を得るためには、４９０℃を超え５００℃または５１５℃程度に基板温度を上げる必要がある。また、ＰＬ発光強度については、成長温度４８０℃より成長温度５００℃のほうが非常に高く、結晶性が良好である。またＡｓ／ＩＩＩフラックス比、すなわちＩＩＩ族元素（Ｇａ，Ｉｎ）とＡｓとの分圧比、は大きいほうが結晶性は良好となる。

実施例２によれば、４８０℃の基板温度ではＧａＩｎＮＡｓの結晶性はベストではなく、それより高温の５００℃または５１５℃で良好な結晶性が得られることを確認することができた。高温側については、図６（ａ），（ｂ）に示した５４０℃程度におけるＡｓ抜けの問題を考慮しなければならない。図６〜図１０に示す現象を総合することにより、４９０℃超え５３０℃以下の狭い範囲に、ＩｎＰ基板上に良好な表面平滑性のＧａＩｎＮＡｓ層を成長できる基板温度の条件があることを合理性をもって確認することができた。

（実施例３）
次に、Ｓｂの表面平滑性に及ぼす効果を確認した実施例３について説明する。本実施例３における試験体である本発明例２は、図１に示す構成を持ち、ｚがゼロでないＧａＩｎＮＡｓＳｂ層３を含むものであり、次の手順により作製した。
（本発明例２）：ＳをドープしたＩｎＰ基板１上に、ＭＢＥ法により、ＩｎＧａＡｓバッファ層２をエピタキシャル成長した。ＩｎＧａＡｓバッファ層２の成長条件（組成、膜厚、ドーピング）は、上記実施例１における本発明例１と同じである。次に、Ｓｂを含むＧａＩｎＮＡｓＳｂ層３をＭＢＥ法によりエピタキシャル成長した。このときの基板温度は５００℃とした。ＩＩＩ族のＧａ組成は４５％、Ｉｎ組成５５％とし、またＶ族のＮ組成は１．５％、Ａｓ組成は９５．９％、Ｓｂ組成は２．６％とした。膜厚は２．５μｍとした。ドーピングは行っていない。次にＡｌＩｎＡｓ層４をＭＢＥ法でエピタキシャル成長した。ＡｌＩｎＡｓの成長条件は、実施例１における本発明例１と同じである。

本発明例２について、ＧａＩｎＮＡｓＳｂ層３を成長させた時点で、ＧａＩｎＮＡｓＳｂ層３の表面を、５μｍ×５μｍの領域についてＡＦＭで観察した。本発明例２の表面について、図１１（ａ）にＡＦＭ像を、また図１１（ｂ）にその模式図を示す。本発明例２では、Ｓｂを含むため表面平滑性に優れ、Ｚrange１０ｎｍと、図７や図８の場合よりも格段に大きく拡大することにより、ようやく微小な凹凸を認めることができる。したがってＳｂを含ませることにより、ＧａＩｎＮＡｓＳｂ層３の表面平滑性は格段に良好になる。

本発明例２に対してＲｍｓラフネス（５μｍ×５μｍ）を求めると、０．２７ｎｍであった。この本発明例２のＲｍｓラフネスの測定結果を、実施例１における試験体である本発明例１および比較例１と合わせて、表１に示す。

表１によれば、基板温度を高くすることにより、Ｒｍｓラフネスは１／４程度に改善される。基板温度を高くした上でＧａＩｎＮＡｓにＳｂを含ませることにより、基板温度を高くする方策のみをとった場合に比べて、Ｒｍｓラフネスを１／１０以上抑制することができる。

（実施の形態以外の形態）
１.半導体素子の形態
フォトダイオードとしての形態以外に、任意の素子であってよい。膜厚が０．５μｍ以上であれば、発光素子と受光素子とを問わず何でもよい。
２.バッファ層および窓層の材料
フォトダイオードとする場合、格子整合バッファ層は、ＩｎＰ基板に格子整合する限り何でもよく、最も広くは、Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ａｓ（０≦ｘ≦１、０≦ｙ≦１）およびＩｎＰのいずれかに限定されない。また、そして、窓層については、何でもよく、ＩｎＡｌＡｓおよびＩｎＰに限定されない。

上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

本発明の半導体ウエハ、半導体素子および半導体ウエハの製造方法を用いることにより、表面平滑性に優れたＧａＩｎＮＡｓＳｂ層を得ることができ、半導体積層構造の結晶性を向上することができる。このため、たとえば近赤外域の長波長側において暗電流が少なく、受光感度に優れたフォトダイオード等を得ることができる。

本発明の実施の形態の半導体素子におけるエピタキシャル積層構造を説明するための図である。図１の積層構造をもとにしたフォトダイオードを示す図である。本発明の実施の形態の半導体素子の製造方法を説明するための図である。ＭＢＥ成膜装置を説明する図である。ＧａＩｎＮＡｓＳｂ層と上層との界面で、ＧａＩｎＮＡｓＳｂ層の表面粗さを求める方法を示す図である。基板温度が本発明の実施の形態より高い場合に生じるＡｓ抜けに起因する表面欠陥を示す図であり、（ａ）は光学顕微鏡像であり、（ｂ）はその模式図である。（ａ）は、実施例１における本発明例１のＡＦＭ像であり、（ｂ）はその模式図である。（ａ）は、実施例１における比較例１のＡＦＭ像であり、（ｂ）はその模式図である。実施例２におけるＧａＩｎＮＡｓの結晶性に及ぼす基板温度の影響を示す、Ｘ線ロッキング曲線を示す図である。実施例２におけるＧａＩｎＮＡｓの結晶性に及ぼす基板温度の影響を示す、フォトルミネッセンス発光強度を示す図である。（ａ）は、実施例３における本発明例２のＡＦＭ像であり、（ｂ）はその模式図である。

１ＩｎＰ基板、２ＩｎＧａＡｓ層、３ＧａＩｎＮＡｓＳｂ層、４ＡｌＩｎＡｓ層、５不純物拡散用マスクパターン、１０半導体積層構造、１１ｎ部電極、１２ｐ部電極、１５ｐ型領域、３０ＭＢＥ成膜装置、３１窒素プラズマセル、３３基板取付部。

Claims

ＩｎＰ基板をＭＢＥ（Molecular Beam Epitaxy）装置の基板取付部に取り付ける工程と、
前記ＩｎＰ基板上に該ＩｎＰ基板との格子定数差が−０．５％以上＋０．５％以下の範囲のＧａ_１−ｘＩｎ_ｘＮ_ｙＳｂ_zＡｓ_１−ｙ（０．４≦ｘ≦０．８、０＜ｙ≦０．２、０≦ｚ≦０．１）を、パイロメータで測定の基板表面温度４９０℃超え５３０℃以下の状態で膜厚０．５μｍ以上に成長させる工程とを備えることを特徴とする、半導体ウエハの製造方法。