JP5514501B2 - インピーダンス整合回路 - Google Patents
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Description
また、このような無線通信装置の内、例えば、シンプレックス方式の無線通信装置では、低廉化、小型化に併せて、バッテリを交換することなく長時間に亘る待ち受け時間や通信時間の維持を図るために、送信用の搬送波信号と受信用の局発信号とが共通の発振器によって生成される場合が多い。
図において、アンテナ31の給電点はアンテナスイッチ32の共通接点に接続され、そのアンテナスイッチ32のメーク接点は、縦続接続された低雑音増幅器33、周波数変換器34、A/D変換器(A/D)35を介してベースバンド回路36の受信入力に接続される。ベースバンド回路36の受信出力には「下りベースバンド信号」が得られ、そのベースバンド回路36の送信入力には「上りベースバンド信号」が入力される。ベースバンド回路36の送信出力は、縦続接続されたD/A変換器(D/A)37、周波数変換器38、電力増幅器39を介してアンテナスイッチ32のブレーク接点に接続される。周波数変換器34の局発入力には、局部発振器(PLL)40の出力がアイソレータ41rおよび緩衝増幅器42rを介して接続される。周波数変換器38の局発入力には、局部発振器40の出力がアイソレータ41tおよび緩衝増幅器42tを介して接続される。緩衝増幅器42tの制御端子には、バイアス回路43の出力が接続される。そのバイアス回路43の制御端子に併せて、アンテナスイッチ32、ベースバンド回路36および局部発振器40の制御端子は、制御部44の対応する入出力ポートに接続される。
(1) シンプレックス方式に基づいて交互に行われるべき送信と受信との期間(以下では、それぞれ「送信期間」、「受信期間」と称する。)の識別
(2) 送信用または受信用の局発信号が生成されるべき期間と、その局発信号の周波数との局部発振器40に対する指定
(4) 送信期間と受信期間とにおけるバイアス回路43の動作の許容、規制
(5) 送信期間と受信期間とにおいてベースバンド回路36で行われるべき信号処理の形態(信号処理に供されるべくパラメータを含む。)の指定
(1) 「アンテナ系と、送信増幅器と、受信増幅器と、前記アンテナ系を前記送信増幅器の出力端または前記受信増幅器の入力端に切換接続するスイッチと、IF(中間周波数)信号とRF信号との相互変換を行う第1,第2周波数変換器と、局部発振器と、その局部発振器の出力を同位相で前記第1,第2周波数変換器に分配供給する電力分配器と、入力信号を送信IF信号に変換する変調器と、受信IF信号を復調する復調器と、90度ハイブリッドより成り、その第1ポートが前記変調器の出力端に、第2ポートが前記復調器の入力端に、第3,第4ポートが前記第1,第2周波数変換器のIF入出力端にそれぞれ接続された第1の信号分配合成手段と、第2の90度ハイブリッドより成り、その第1ポートが受信増幅器の出力端に、第2ポートが送信増幅器の入力端に、第3,第4ポートが前記第1,第2周波数変換器のRF入出力端にそれぞれ接続された第2の信号分配合成手段と、より構成され、上側波帯を送受信する」ことにより、「少なくとも三つ必要であったスイッチの数を減らす」点に特徴があるSSB送受信機…特許文献1
」ことにより、「信号分配器と信号合成器との間に2系統の増幅器を挿入して並列運転する増幅回路において、1系統の増幅器が何らかの原因で故障した場合においても、出力端インピーダンスの劣化,信号利得の低下および合成出力の低下を回避する」点に特徴がある増幅回路…特許文献2
すなわち、上記複数のアナログ回路とこれらのアナログ回路の前段とのインピーダンス整合は、既述の特定のアナログ回路が稼働する期間と反対に稼働しない期間との何れでも維持される。
請求項2に記載の発明では、制御手段は、並列に接続された複数のアナログ回路の内、特定のアナログ回路の動作点を遮断領域と、前記遮断領域以外の領域とに交互に設定する。代替終端手段は、前記動作点が前記遮断領域に設定される期間に前記特定のアナログ回路に代わって前記複数のアナログ回路の前段の終端を行い、前記動作点が前記遮断領域以外の領域に設定される期間に前記終端を解除する。
すなわち、上記複数のアナログ回路とこれらのアナログ回路の前段とのインピーダンス整合は、既述の特定のアナログ回路の動作点が遮断領域に設定される期間とその遮断領域以外の領域に設定される期間との何れでも維持される。
請求項3に記載の発明では、請求項1または請求項2に記載のインピーダンス整合回路において、前記代替終端手段は、前記複数のアナログ回路および前記代替終端手段の総合的な入力インピーダンスが所望の精度で一定となるインピーダンスで前記終端を行う。
すなわち、上記複数のアナログ回路とこれらのアナログ回路の前段とのインピーダンス整合は、既述の特定のアナログ回路の稼働の状況や動作点の如何にかかわらず、維持される。
請求項4に記載の発明では、請求項1または請求項2に記載のインピーダンス整合回路において、前記代替終端手段は、前記複数のアナログ回路および前記代替終端手段の総合的な入力インピーダンスが所望の精度で前記前段の出力インピーダンスに等しく維持されるインピーダンスで前記終端を行う。
すなわち、上記複数のアナログ回路とこれらのアナログ回路の前段とのインピーダンス整合は、既述の特定のアナログ回路以外のアナログ回路に偏差や変動が伴う場合であっても、精度よく安定に維持される。
また、本発明では、代替終端手段のインピーダンスが特定のアナログ回路の入力インピーダンスを代替可能な値であるならば、複数のアナログ回路の前段とこれらのアナログ回路との間のインピーダンス不整合がその特定のアナログ回路以外のアナログ回路の動作に波及することが回避される。
さらに、本発明では、複数のアナログ回路とこれらの複数のアナログ回路の前段との間では、所望の信号の引き渡しが高い効率で安定に行われる。
したがって、本発明が適用された電子機器やシステムでは、従来例に比べて構成が簡略され、あるいは大幅には複雑化しないにもかかわらず、LSI化が可能な部位の割合が増加し、かつ性能が安価に高められる。
図1は、本発明の一実施形態を示す図である。
図において、機能および構成が図3に示す従来例と同じ要素については、同じ符号を付与し、ここでは、その説明を省略する。
(1) アイソレータ41t、41rが備えられない。
(2) 局部発振器40の出力が緩衝増幅器42t、42rの入力に直接接続される。
(3) 緩衝増幅器42tの入力に接続された共通接点と、接地されたメーク接点とを有し、かつバイアス回路42の制御端子と共に、制御部44の対応する入出力ポートに接続された制御端子を有するスイッチ11を有する。
局部発振器40が制御部44の配下で生成する送信用局発信号と受信用局発信号とは、それぞれ上記アイソレータ41t、41rを介することなく緩衝増幅器42t、42rに直接引き渡される。
受信期間には、スイッチ11は、既述の共通接点がメーク接点に接続された状態に設定されるため、稼働を停止している緩衝増幅器42tに代わって局部発信器40に接続された擬似的な負荷として機能する。
(1) 受信用局発信号の周波数の大幅な誤差
(2) 受信用局発信号のレベルダイヤにかかわる制約
(3) 受信期間における送信部50tや電力増幅器39による無用な電力の消費
(1) 図2(a)に「■」印で示すように「受信期間における緩衝増幅器42tの消費電力が所望の閾値以下となる程度」に、その緩衝増幅器42tに入力される送信局発信号のレベルが小さく抑えられる値
(2) 図2(b)に「■」印で示すように、受信期間における局部発振器40と緩衝増幅器42t、42rとの間のインピーダンス整合が最も精度よく図られる値
(3) 送信期間と受信期間との双方において局部発振器40の出力に対するインピーダンス整合が所望の精度で一定に保たれる値
しかし、このようなスイッチ11は、例えば、制御部44の主導の下で識別される送信期間、受信期間その他の期間の数が「3」以上である場合には、直列と並列との双方または何れか一方の形態で配置された複数の半導体スイッチで代替され、これらの半導体スイッチの内、制御部44の配下で決定される半導体スイッチの組み合わせ毎に開設定あるいは閉設定されることによって、オン抵抗が個別に好適な値に予め設定されてもよい。
31 アンテナ
32 アンテナスイッチ
33 低雑音増幅器
34,38 周波数変換器
35 A/D変換器(A/D)
36 ベースバンド回路
37 D/A変換器(D/A)
39 電力増幅器
40 局部発振器(PLL)
41r,41t アイソレータ
42r,42t 緩衝増幅器
43 バイアス回路
44 制御部
50r 受信部
50t 送信部
Claims (4)
- 並列に接続された複数のアナログ回路の内、特定のアナログ回路の稼働を断続制御する制御手段と、
前記特定のアナログ回路が稼働しない期間に前記特定のアナログ回路に代わって前記複数のアナログ回路の前段の終端を行い、前記アナログ回路が稼働する期間に前記終端を解除する代替終端手段と
を備えたことを特徴とするインピーダンス整合回路。 - 並列に接続された複数のアナログ回路の内、特定のアナログ回路の動作点を遮断領域と、前記遮断領域以外の領域とに交互に設定する制御手段と、
前記動作点が前記遮断領域に設定される期間に前記特定のアナログ回路に代わって前記複数のアナログ回路の前段の終端を行い、前記動作点が前記遮断領域以外の領域に設定される期間に前記終端を解除する代替終端手段と
を備えたことを特徴とするインピーダンス整合回路。 - 請求項1または請求項2に記載のインピーダンス整合回路において、
前記代替終端手段は、
前記複数のアナログ回路および前記代替終端手段の総合的な入力インピーダンスが所望の精度で一定となるインピーダンスで前記終端を行う
ことを特徴とするインピーダンス整合回路。 - 請求項1または請求項2に記載のインピーダンス整合回路において、
前記代替終端手段は、
前記複数のアナログ回路および前記代替終端手段の総合的な入力インピーダンスが所望の精度で前記前段の出力インピーダンスに等しく維持されるインピーダンスで前記終端を行う
ことを特徴とするインピーダンス整合回路。
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JP2009234341A JP5514501B2 (ja) | 2009-10-08 | 2009-10-08 | インピーダンス整合回路 |
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