JP5511602B2 - 増幅回路システム - Google Patents
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Description
2,102 カスタムIC(半導体集積回路)
21 信号処理部
C1 発振防止用コンデンサ
Ra,Rb,Rc,Rd;Ra1〜Ram,Rb1〜Rbn ゲイン設定抵抗
SW,SWa1〜SWam-1,SWb1〜SWbn-1 スイッチ(スイッチ用トランジスタ)
Claims (10)
- ゲイン設定抵抗によりゲインが設定され,入力信号を受け取る第1入力,および,第2入力を有する低ノイズ演算増幅器である増幅回路と、該増幅回路の後段に設けられた半導体集積回路と、を有する増幅回路システムであって、
前記ゲイン設定抵抗は、
前記低ノイズ演算増幅器の前記第2入力とバイアス電源線との間に設けられた第1ゲイン設定抵抗と、
前記低ノイズ演算増幅器の出力と前記第2入力との間に設けられた第2ゲイン設定抵抗と、を有し、
前記第1および第2ゲイン設定抵抗が、前記半導体集積回路の内部に形成されていることを特徴とする増幅回路システム。 - 請求項1に記載の増幅回路システムにおいて、
前記ゲイン設定抵抗は、複数の抵抗素子を有し、該複数の抵抗素子が、同じ方向に隣接配置されていることを特徴とする増幅回路システム。 - 請求項1または2に記載の増幅回路システムにおいて、
前記ゲイン設定抵抗は、前記半導体集積回路の内部に配列された複数の抵抗素子を有し、該複数の抵抗素子を複数のスイッチで接続制御して前記増幅回路のゲインを設定することを特徴とする増幅回路システム。 - 請求項1〜3のいずれか1項に記載の増幅回路システムにおいて、
前記第1入力は、前記低ノイズ演算増幅器の正入力であり、
前記第2入力は、前記低ノイズ演算増幅器の負入力であることを特徴とする増幅回路システム。 - 請求項1〜4のいずれか1項に記載の増幅回路システムにおいて、
前記第1ゲイン設定抵抗は、前記半導体集積回路の内部に配列された複数の第1抵抗素子を有し、該複数の第1抵抗素子を複数の第1スイッチで接続制御し、
前記第2ゲイン設定抵抗は、前記半導体集積回路の内部に配列された複数の第2抵抗素子を有し、該複数の第2抵抗素子を複数の第2スイッチで接続制御して、前記増幅回路のゲインを設定することを特徴とする増幅回路システム。 - 請求項5に記載の増幅回路システムにおいて、
前記複数の抵抗素子は、常に接続状態となっている少なくとも1つの抵抗素子を有することを特徴とする増幅回路システム。 - 請求項1〜6のいずれか1項に記載の増幅回路システムにおいて、
前記第1および第2ゲイン設定抵抗の抵抗値を下げるように、前記第1および第2スイッチにより前記第1および第2抵抗素子の接続を制御することを特徴とする増幅回路システム。 - 請求項1〜7のいずれか1項に記載の増幅回路システムにおいて、
前記第2ゲイン設定抵抗と並列に、前記半導体集積回路の内部に、前記増幅回路の発振を防止する発振防止用コンデンサを形成することを特徴とする増幅回路システム。 - 請求項1〜8のいずれか1項に記載の増幅回路システムにおいて、
前記増幅回路が複数設けられ、
該各増幅回路のゲイン設定抵抗が全て前記半導体集積回路の内部に形成されることを特徴とする増幅回路システム。 - 請求項9に記載の増幅回路システムにおいて、
前記複数の増幅回路は、それぞれ異なる設定ゲインを有し、
前記半導体集積回路は、前記設定ゲインの異なる前記複数の増幅回路の何れかの出力を選択するスイッチを有することを特徴とする増幅回路システム。
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