JP5511245B2 - スイッチングレギュレータ及びこれを用いた電子機器 - Google Patents

Description

本発明は、出力トランジスタをスイッチング駆動することにより、入力電圧から所望の出力電圧を生成し、これを負荷に供給するスイッチングレギュレータ、及び、これを用いた電子機器に関するものである。

図５は、スイッチングレギュレータの第１従来例を示す図である。スイッチングレギュレータ１００は、出力トランジスタ１０１と、コイル１０２と、ダイオード１０３と、コンデンサ１０４と、抵抗１０５及び抵抗１０６と、ＰＷＭ［Pulse Width Modulation］信号生成回路１０７と、プリドライバ回路１０８と、を有して成る。ＰＷＭ信号生成回路１０７は、出力電圧ＶＯＵＴに応じた帰還電圧Ｖｆｂが所定の基準電圧と一致するようにＰＷＭ信号Ｇ１を生成する。プリドライバ１０８は、ＰＷＭ信号Ｇ１に応じて出力トランジスタ１０１の制御信号Ｇ０を生成し、出力トランジスタ１０１をスイッチング駆動する。このように、スイッチングレギュレータ１００は、出力トランジスタ１０１をスイッチング駆動することにより、入力電圧ＶＩＮを昇圧して所望の出力電圧ＶＯＵＴを生成する。

図６は、スイッチングレギュレータの第２従来例を示す図である。スイッチングレギュレータ２００は、出力トランジスタ２０１と、コイル２０２と、ダイオード２０３と、コンデンサ２０４と、抵抗２０５及び抵抗２０６と、ＰＷＭ信号生成回路２０７ａと、ＰＦＭ［Pulse Frequency Modulation］信号生成回路２０７ｂと、プリドライバ回路２０８と切替制御部２０９と、を有して成る。ＰＷＭ信号生成回路２０７ａは、出力電圧ＶＯＵＴに応じた帰還電圧Ｖｆｂが第１基準電圧と一致するようにＰＷＭ信号Ｇ１を生成する。ＰＦＭ信号生成回路２０７ｂは、帰還電圧Ｖｆｂが第２基準電圧と一致するようにＰＦＭ信号Ｇ２を生成する。プリドライバ２０８は、ＰＷＭ信号Ｇ１とＰＦＭ信号Ｇ２のいずれか一に応じて出力トランジスタ２０１のゲート信号Ｇ０を生成し、出力トランジスタ２０１をスイッチング駆動する。切替制御部２０９は、ＰＷＭ信号生成回路２０７ａとＰＦＭ信号生成回路２０７ｂの一方のみを駆動するように切替信号ＳＷを生成する。このように、スイッチングレギュレータ２００は、出力トランジスタ２０１をスイッチング駆動することにより、入力電圧ＶＩＮを昇圧して所望の出力電圧ＶＯＵＴを生成する。

なお、上記に関連する従来技術の一例としては、本願出願人によって開示・提案された特許文献１を挙げることができる。

特開２００９−５５７５１号公報

図５に例示したＰＷＭ方式のスイッチングレギュレータ１００では、負荷に流れる出力電流ＩＯＵＴの変動（増大）によって出力電圧ＶＯＵＴも変動（低下）する。これは、出力電流ＩＯＵＴの変化スピードに対して、フィードバックループの応答速度が遅い場合に生じる。スイッチングレギュレータ１００では、そのフィードバックループ中にコイル１０２とコンデンサ１０４が必要であるため、コイル１０２とコンデンサ１０４から成るＬＣ回路の時定数よりも短い時間で出力電圧ＶＯＵＴにフィードバックを掛けることはできない。すなわち、上記の時定数よりも短い時間内には、出力電圧ＶＯＵＴの変動（低下）を抑えられるだけのパルス幅の大きいＰＷＭ信号を生成することができない。そのため、従来のスイッチングレギュレータ１００では、急峻な出力電流ＩＯＵＴの変動（増大）に対して、出力電圧ＶＯＵＴの変動（低下）を小さく抑えきれないという問題があった。特に、電流不連続モードでは、電流連続モードに比べてフィードバックループの応答速度が非常に遅くなるため、上記の問題が顕在化しやすかった。

なお、コイル１０２のインダクタ値を小さく設計すれば、フィードバックループの応答速度を高めることができるので、出力電流ＩＯＵＴの急変に対応することが可能となる。しかしながら、このような解決策では、変換効率の低下、出力電圧ＶＯＵＴや出力電流ＩＯＵＴのリップル増大、さらには、出力電流ＩＯＵＴのリップル増大に伴うノイズ発生など、様々な弊害が招かれるため、必ずしも最善の解決策とは言えなかった。

また、ＰＷＭ方式のスイッチングレギュレータ１００では、軽負荷時の効率が低いという問題があった。その解決策として、重負荷時にはＰＷＭ方式で出力トランジスタのスイッチング駆動を行い、軽負荷時にはＰＦＭ方式で出力トランジスタのスイッチング駆動を行うスイッチングレギュレータが存在する。特に、図６で例示したスイッチングレギュレータ２００では、ＰＷＭ信号生成回路２０７ａとＰＦＭ信号生成回路２０７ｂとを分けて形成したことにより、これらを一体的に形成した構成と比べて、信号生成回路自体の消費電流を不要に増大させることなく、軽負荷時の消費電流を抑えることが可能となる。

しかしながら、ＰＷＭ信号生成回路２０７ａとＰＦＭ信号生成回路２０７ｂとを分けて形成すると、ＰＦＭ方式からＰＷＭ方式への切り替えに際して、ＰＷＭ信号生成回路２０７ａへの電力供給が開始されてから、そのフィードバックループが安定となるまでの間、ＰＷＭ信号Ｇ１にパルスが立たない状態となるため、出力電圧ＶＯＵＴが低下してしまうという問題があった。

なお、上記の問題を解決するためには、ＰＦＭ方式からＰＷＭ方式への切り替えに際して、ＰＷＭ信号生成回路２０７ａへの電力供給が開始されてから、そのフィードバックループが安定となるまでの間、ＰＷＭ方式への切り替えを行うことなく、ＰＦＭ方式による出力トランジスタＭ１のスイッチング駆動を継続させる構成が考えられる。このような構成を実現するためには、ＰＷＭ信号生成回路２０７ａのフィードバックループが安定となったか否かを判定する回路が必要となる。従来では、図７に示す通り、ＰＷＭ信号Ｇ１とＰＦＭ信号Ｇ２をそれぞれローパスフィルタ２０９ａ、２０９ｂで平滑化し、各々の平滑信号をコンパレータ２０９ｃで比較することにより、安定検出信号ＳＴＢＬを生成する構成とされていた。しかしながら、このような構成では、高次数のローパスフィルタ２０９ａ、２０９ｂが２つ必要となるため、回路規模の増大を避けることができなかった。

また、上記の問題を解決するためには、図８に示すように、ＰＦＭ駆動時の出力目標値をＰＷＭ駆動時の出力目標値よりも低く設定しておき、ＰＦＭ方式からＰＷＭ方式への切り替えに際して、ＰＷＭ駆動時の出力目標値をＰＦＭ駆動時の出力目標値から徐々に高めていくことにより、所定のソフトスタート期間中にＰＷＭ信号生成回路２０７ａのフィードバックループを安定させる構成も考えられる。

しかしながら、図６に示したように、１系統の帰還電圧ＶｆｂをＰＷＭ信号生成回路２０７ａとＰＦＭ信号生成回路２０７ｂの各基準電圧と比較する構成では、外付けされている抵抗２０５と抵抗２０６の抵抗比を適宜変化させることによって、帰還電圧Ｖｆｂの電圧レベルが調整され、延いては、ＰＷＭ駆動時の出力目標値とＰＦＭ駆動時の出力目標値が調整される。このように、図６に例示したスイッチングレギュレータ２００では、抵抗２０５と抵抗２０６の抵抗比に応じて、ＰＷＭ駆動時の出力目標値とＰＦＭ駆動時の出力目標値がいずれも同時に変化されるため、上記従来の解決策を採用すると、ＰＷＭ駆動時の出力目標値とＰＦＭ駆動時の出力目標値の一方に制限が生じるという問題があった。

例えば、ＰＷＭ駆動時の出力目標値を下げる場合には、ＰＦＭ駆動時の出力目標値が下がり過ぎないように、その設定値に下限が設けられてしまい、逆に、ＰＦＭ駆動時の出力目標値を上げる場合には、ＰＷＭ駆動時の出力目標値が上がり過ぎないように、その設定値に上限が設けられてしまうという問題があった。

また、上記従来の解決策では、そもそも、ＰＷＭ駆動時の出力目標値とＰＷＭ駆動時の最終的な出力目標値を同一に設定することができないという問題もあった。

本発明は、上記の問題点に鑑み、コイルのインダクタ値を不要に小さく設計することなく、急峻な負荷変動にも適切に応答することが可能なスイッチングレギュレータ、及び、これを用いた電子機器を提供することを目的とする。

上記目的を達成するために、本発明に係るスイッチングレギュレータは、出力トランジスタをスイッチング駆動することにより、入力電圧から所望の出力電圧を生成し、これを負荷に供給するものであって、前記出力電圧に応じた第１帰還電圧と所定の第１基準電圧とが一致するように、パルス幅変調方式の第１駆動信号を生成する第１駆動信号生成回路と；前記第１帰還電圧と所定の第２基準電圧とが一致するように、パルス周波数変調方式の第２駆動信号を生成する第２駆動信号生成回路と；負荷変動を検出する負荷変動検出回路と；前記負荷変動が検出されていないときには、前記出力トランジスタの制御信号として、前記第１駆動信号と前記第２駆動信号のいずれか一を任意に選択出力する一方、前記負荷変動が検出されたときには、前記出力トランジスタの制御信号として、前記第２駆動信号を強制的に選択出力するプリドライバ回路と；を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチングレギュレータにおいて、前記プリドライバ回路は、前記第１駆動信号と前記第２駆動信号のいずれか一を選択し、これを前記出力トランジスタの制御信号として出力するセレクタ部と；駆動方式切替信号の入力を受けて前記セレクタ部を制御するロジック部と；を有して成り、前記ロジック部は、前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されている間に、前記負荷変動が検出されたときには、前記駆動方式切替信号に依らず、所定のヘルプ期間だけ前記第２駆動信号を選択出力するように前記セレクタ部を制御する構成（第２の構成）にするとよい。

また、上記第２の構成から成るスイッチングレギュレータにて、前記ロジック部は、前記ヘルプ期間の開始時に前記第１駆動信号生成回路を一旦リセットし、所定のブースト期間だけ、前記第１基準電圧を前記第２基準電圧より高く設定する構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成るスイッチングレギュレータにおいて、前記負荷変動検出回路は、前記出力電圧、前記第１基準電圧、前記負荷に流れる出力電流、前記出力トランジスタに流れるスイッチング電流、前記出力トランジスタに接続されたコイルに流れるコイル電流、或いは、前記出力トランジスタの両端間電圧の少なくとも一を監視して前記負荷変動を検出する構成（第４の構成）にするとよい。

また、上記第４の構成から成るスイッチングレギュレータにおいて、前記負荷変動検出回路は、前記第１基準電圧と所定の第１閾値電圧とを比較して前記負荷変動を検出する構成（第５の構成）にするとよい。

また、上記第２〜第５いずれかの構成から成るスイッチングレギュレータは、前記出力電圧或いはこれに応じた第２帰還電圧が所定の第２閾値電圧を下回っている間だけ、パルス幅とパルス周波数がいずれも固定された第３駆動信号を生成する第３駆動信号生成回路を有して成り、前記ロジック部は、前記第３駆動信号が生成されているときには、前記駆動方式切替信号に依らず、前記第３駆動信号を選択出力するように前記セレクタ部を制御する構成（第６の構成）にするとよい。

また、上記第２〜第６いずれかの構成から成るスイッチングレギュレータは、前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されている間だけ、前記第１駆動信号生成回路への電力供給を行う内部電源回路を有して成り、前記ロジック部は、前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されたときには、前記内部電源回路の起動時から所定の移行期間だけ前記第２駆動信号の選択出力を行った後、前記第１駆動信号の選択出力を行うように前記セレクタ部を制御する構成（第７の構成）にするとよい。

また、上記第７の構成から成るスイッチングレギュレータにて、前記ロジック部は、前記内部電源回路の起動時から所定のブースト期間だけ、前記第１基準電圧を前記第２基準電圧より高く設定する構成（第８の構成）にするとよい。

また、上記第２〜第８いずれかの構成から成るスイッチングレギュレータにおいて、前記プリドライバ回路は、前記負荷変動の検出時または前記内部電源回路の起動時に、前記第１駆動信号のパルスカウントを開始するカウンタ部を有して成り、前記ロジック部は、前記カウンタ部のカウント値に基づいて、前記ヘルプ期間、前記ブースト期間、若しくは前記移行期間の経過判定を行う構成（第９の構成）にするとよい。

また、本発明に係る電子機器は、上記第１〜第９いずれかの構成から成るスイッチングレギュレータと、前記スイッチングレギュレータに前記入力電圧を供給する電池と、前記スイッチングレギュレータで生成される前記出力電圧の供給を受ける負荷と、を有して成る構成（第１０の構成）とされている。

本発明に係るスイッチングレギュレータ、及び、これを用いた電子機器であれば、コイルのインダクタ値を不要に小さく設計することなく、急峻な負荷変動にも適切に応答することが可能となる。

本発明に係るスイッチングレギュレータの一実施形態を示す図 駆動方式切替動作を説明するためのタイミングチャート 出力低下抑制動作を説明するためのタイミングチャート 出力下限維持動作を説明するためのタイミングチャート スイッチングレギュレータの第１従来例を示す図 スイッチングレギュレータの第２従来例を示す図 安定状態判定部の一従来例を示す図 駆動方式切替動作の一従来例を示すタイミングチャート

以下では、電池を電源とする携帯型の電子機器（携帯電話端末やデジタルスチルカメラなど）に搭載されるスイッチングレギュレータに本発明を適用した場合を例に挙げて、詳細な説明を行う。

図１は、本発明に係るスイッチングレギュレータの一実施形態を示す図である。本実施形態のスイッチングレギュレータは、半導体装置１と、これに外部接続される複数のディスクリート素子（Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＭ１、コイルＬ１、ツェナダイオードＤ１、コンデンサＣ１〜Ｃ３、並びに、抵抗Ｒ１及び抵抗Ｒ２）と、を有して成る。

なお、図１では明示されていないが、本発明に係る電子機器は、スイッチングレギュレータに入力電圧ＶＩＮを供給する電池（リチウムイオン電池など）と、スイッチングレギュレータで生成される出力電圧ＶＯＵＴの供給を受ける負荷（マイコンやレンズ駆動部など）と、を有して成る。

まず、半導体装置１の外部接続について説明する。入力電圧ＶＩＮの印加端は、コイルＬ１の一端と、コンデンサＣ１の一端と、半導体装置１の外部端子Ｐ２（ＶＩＮ端子）に各々接続されている。コンデンサＣ１の他端は接地されている。コイルＬ１の他端は、トランジスタＭ１のドレインとダイオードＤ１のアノードに各々接続されている。トランジスタＭ１のソース及びバックゲートは、接地端と半導体装置１の外部端子Ｐ４（ＰＧＮＤ端子）に各々接続されている。トランジスタＭ１のゲートは、半導体装置１の外部端子Ｐ３（ＯＵＴ端子）に接続されている。ダイオードＤ１のカソードは、負荷（不図示）と、コンデンサＣ２の一端と、半導体装置１の外部端子Ｐ１（ＰＲＥＶ端子）に各々接続されている。コンデンサＣ２の他端は接地されている。抵抗Ｒ１の一端は、出力電圧ＶＯＵＴの出力端（コンデンサＣ２の一端）に接続されている。抵抗Ｒ１の他端は、抵抗Ｒ２の一端と半導体装置１の外部端子Ｐ５（ＦＢ端子）に各々接続されている。抵抗Ｒ２の他端は接地されている。コンデンサＣ３は、抵抗Ｒ１の両端間に接続されている。半導体装置１の外部端子Ｐ６（ＰＷＭ／ＰＦＭ端子）は、駆動方式切替信号Ｓａの出力回路（マイコンなど）に接続されている。

なお、駆動方式切替信号Ｓａとは、ＰＷＭ信号Ｇ１の選択出力を指示するときにハイレベルとされ、ＰＦＭ信号Ｇ２の選択出力を指示するときにローレベルとされるパルス信号であり、例えば、負荷の動作モード切替信号（スタンバイモードへの移行指示信号など）を流用することができる。

次に、半導体装置１の内部構成について説明する。半導体装置１は、いわゆるスイッチングレギュレータＩＣであり、ＰＷＭ信号生成回路１０と、ＰＦＭ信号生成回路２０と、負荷変動検出回路３０と、ＬＶ信号生成回路４０と、プリドライバ回路５０と、内部電源回路６０と、ＵＶＬＯ［Under Voltage Locked-Out］回路７０と、を集積化して成る。

ＰＷＭ信号生成回路１０は、出力電圧ＶＯＵＴに応じた第１帰還電圧Ｖｆｂ１と所定の第１基準電圧Ｖｒｅｆ１とが一致するように、パルス幅変調方式の第１駆動信号Ｇ１（以下では、ＰＷＭ信号Ｇ１と呼ぶ）を生成する第１駆動信号生成回路であり、エラーアンプ１１と、直流電圧源１２と、抵抗１３と、コンデンサ１４と、コンパレータ１５と、三角波生成部１６と、論理積演算器１７と、最大デューティ設定部１８と、を有して成る。なお、ＰＷＭ信号生成回路１０は、内部電源電圧ＶＲＥＦを受けて駆動する。

エラーアンプ１１は、外部端子Ｐ５から反転入力端（−）に入力される第１帰還電圧Ｖｆｂ１と、直流電圧源１２から非反転入力端（＋）に入力される第１基準電圧Ｖｒｅｆ１との差分を増幅し、これを誤差電圧Ｖｅｒｒとして出力する。すなわち、第１帰還電圧Ｖｆｂ１が第１基準電圧Ｖｒｅｆ１よりも低いほど、誤差電圧Ｖｅｒｒの電圧レベルは高くなり、第１帰還電圧Ｖｆｂが第１基準電圧Ｖｒｅｆ１に近付くにつれて、誤差電圧Ｖｅｒｒの電圧レベルは低くなる。そして、第１帰還電圧Ｖｆｂが第１基準電圧Ｖｒｅｆ１よりも高ければ、誤差電圧Ｖｅｒｒの電圧レベルはゼロ値（０Ｖ）となる。

直流電圧源１２は、第１基準電圧Ｖｒｅｆ１を生成し、これをエラーアンプ１１の非反転入力端（＋）に出力する。なお、直流電圧源１２は、第１基準電圧Ｖｒｅｆ１の電圧レベル切替機能を備えているが、この機能については後ほど詳細に説明する。

抵抗１３及びコンデンサ１４は、エラーアンプ１１の出力端と接地端との間に直列接続され、位相補償回路を形成している。

コンパレータ１５は、エラーアンプ１１から非反転入力端（＋）に入力される誤差電圧Ｖｅｒｒと、三角波生成部１６から反転入力端（−）に入力される三角波電圧Ｖｓｌｐを比較し、その比較結果を比較電圧Ｖｃｍｐとして出力する。すなわち、誤差電圧Ｖｅｒｒが三角波電圧Ｖｓｌｐよりも高ければ、比較電圧Ｖｃｍｐはハイレベルとなり、誤差電圧Ｖｅｒｒが三角波電圧Ｖｓｌｐよりも低ければ、比較電圧Ｖｃｍｐはローレベルとなる。

三角波生成部１６は、所定の周波数を有する三角波電圧Ｖｓｌｐを生成し、これをコンパレータ１５の反転入力端（−）に出力する。なお、三角波電圧Ｖｓｌｐの波形は、三角波形状のほか、鋸波形状であってもよい。

論理積演算器１７は、コンパレータ１５から第１入力端に入力される比較電圧Ｖｃｍｐと、最大デューティ設定部１８から第２入力端に入力されるパルス電圧Ｖｍａｘとの論理積演算を行い、その演算結果をＰＷＭ信号Ｇ１としてプリドライバ回路５０に出力する。すなわち、比較電圧Ｖｃｍｐとパルス電圧Ｖｍａｘが共にハイレベルであるときにのみ、ＰＷＭ信号Ｇ１はハイレベルとなり、比較電圧Ｖｃｍｐとパルス電圧Ｖｍａｘのいずれか一方でもローレベルであれば、ＰＷＭ信号Ｇ１はローレベルとなる。このような構成とすることにより、比較電圧Ｖｃｍｐが常にハイレベルに維持された場合（すなわち、デューティ１００％）であっても、ＰＷＭ信号Ｇ１のデューティは、パルス電圧Ｖｍａｘのパルス幅によって定められる最大デューティ（例えば９５％）に制限される。

最大デューティ設定部１８は、ＰＷＭ信号Ｇ１の最大デューティを設定するためのパルス電圧Ｖｍａｘを生成し、これを論理積演算器１７の第２入力端に出力する。

ＰＦＭ信号生成回路２０は、第１帰還電圧Ｖｆｂ１と所定の第２基準電圧Ｖｒｅｆ２とが一致するように、パルス周波数変調方式の第２駆動信号Ｇ２（以下では、ＰＦＭ信号Ｇ２と呼ぶ）を生成する第２駆動信号生成回路であり、コンパレータ２１と、直流電圧源２２と、を有して成る。なお、ＰＦＭ信号生成回路２０は、入力電圧ＶＩＮまたは出力電圧ＶＯＵＴを受けて駆動する。

コンパレータ２１は、外部端子Ｐ５から反転入力端（−）に入力される第１帰還電圧Ｖｆｂ１と、直流電圧源２２から非反転入力端（＋）に入力される第２基準電圧Ｖｒｅｆ２とを比較し、その比較結果をＰＦＭ信号Ｇ２としてプリドライバ回路５０に出力する。すなわち、第１帰還電圧Ｖｆｂ１が第２基準電圧Ｖｒｅｆ２よりも高ければ、ＰＦＭ信号Ｇ２はローレベルとなり、逆に、第１帰還電圧Ｖｆｂ１が第２基準電圧Ｖｒｅｆ２よりも低ければ、ＰＦＭ信号Ｇ２はハイレベルとなる。

直流電圧源２２は、第２基準電圧Ｖｒｅｆ２を生成し、これをコンパレータ２１の非反転入力端（＋）に出力する。

負荷変動検出回路３０は、第１基準電圧Ｖｒｅｆ１と所定の第１閾値電圧Ｖｔｈ１とを比較して負荷変動を検出するものであり、コンパレータ３１と、直流電圧源３２と、エッジ検出部３３と、を有して成る。なお、負荷変動検出回路３０は、入力電圧ＶＩＮまたは出力電圧ＶＯＵＴを受けて駆動する。

コンパレータ３１は、外部端子Ｐ５から反転入力端（−）に入力される第１帰還電圧Ｖｆｂ１と、直流電圧源３２から非反転入力端（＋）に入力される第１閾値電圧Ｖｔｈ１とを比較し、その比較結果をエッジ検出部３３に出力する。すなわち、第１帰還電圧Ｖｆｂ１が第１閾値電圧Ｖｔｈ１よりも高ければ、コンパレータ３１の出力信号はローレベルとなり、逆に、第１帰還電圧Ｖｆｂ１が第１閾値電圧Ｖｔｈ１よりも低ければ、コンパレータ３１の出力信号はハイレベルとなる。

直流電圧源３２は、第１基準電圧Ｖｔｈ１を生成し、これをコンパレータ３１の非反転入力端（＋）に出力する。

エッジ検出部３３は、コンパレータ３１の出力信号がハイレベルに立ち上がったとき、その立上がりエッジを検出して、ＰＦＭヘルプ信号Ｓｅをローレベルからハイレベルに立ち上げる。すなわち、ＰＦＭヘルプ信号Ｓｅは、第１帰還電圧Ｖｆｂ１が第１閾値電圧Ｖｔｈ１を下回った時点でハイレベルに立ち上げられる。なお、ＰＦＭヘルプ信号Ｓｅは、プリドライバ回路５０に出力される。

ＬＶ信号生成回路４０は、出力電圧ＶＯＵＴ（或いはこれに応じた第２帰還電圧Ｖｆｂ２）が所定の第２閾値電圧Ｖｔｈ２を下回っている間だけ、パルス幅とパルス周波数がいずれも固定された第３駆動信号Ｇ３（以下、ＬＶ信号Ｇ３と呼ぶ）を生成する第３駆動信号生成回路であり、コンパレータ４１と、直流電圧源４２と、ＬＶパルス発振器４３と、を有して成る。なお、ＬＶ信号生成回路４０は、入力電圧ＶＩＮを受けて駆動する。

コンパレータ４１は、外部端子Ｐ１から反転入力端（−）に入力される出力電圧ＶＯＵＴと、直流電圧源４２から非反転入力端（＋）に入力される第２閾値電圧Ｖｔｈ２とを比較し、その比較結果を出力下限検出信号ＳｆとしてＬＶパルス発振器４３及びプリドライバ回路５０に出力する。すなわち、出力電圧ＶＯＵＴが第２閾値電圧Ｖｔｈ２よりも高ければ、出力下限検出信号Ｓｆはローレベルとなり、出力電圧ＶＯＵＴが第２閾値電圧Ｖｔｈ２よりも低ければ、出力下限検出信号Ｓｆはハイレベルとなる。

直流電圧源４２は、第２基準電圧Ｖｔｈ２を生成し、これをコンパレータ４１の非反転入力端（＋）に出力する。

ＬＶパルス発振器４３は、出力電圧ＶＯＵＴが所定の第２閾値電圧Ｖｔｈ２を下回っている間、すなわち、出力下限検出信号Ｓｆがハイレベルに立ち上げられている間だけ、パルス幅とパルス周波数がいずれも固定されたＬＶ信号Ｇ３を生成し、これをプリドライバ回路５０に出力する。なお、ＬＶ信号Ｇ３は、出力電圧ＶＯＵＴの出力下限維持動作（詳細は後述）に用いられるほか、入力電圧ＶＩＮを投入した直後における出力電圧ＶＯＵＴの初期出力動作にも用いられる。

プリドライバ回路５０は、負荷変動が検出されていないときには、出力トランジスタＭ１のゲート信号Ｇ０として、ＰＷＭ信号Ｇ１とＰＦＭ駆動信号Ｇ２のいずれか一を任意に選択出力する一方、負荷変動が検出されたときには、出力トランジスタＭ１のゲート信号Ｇ０として、ＰＦＭ信号Ｇ２を強制的に選択出力する機能を備えており、当該機能を実現するための回路構成要素として、カウンタ部５１と、ロジック部５２と、セレクタ部５３と、を有して成る。なお、プリドライバ回路５０は、基本的に入力電圧ＶＩＮまたは出力電圧ＶＯＵＴを受けて駆動する。ただし、プリドライバ回路５０に含まれるカウンタ部５１については、内部電源電圧ＶＲＥＦを受けて駆動する。

カウンタ部５１は、負荷変動の検出時または内部電源回路６０の起動完了時に、ＰＷＭ信号Ｇ１のパルスカウントを開始する。すなわち、カウンタ部５１は、ＰＦＭヘルプ信号ＳｅとＵＶＬＯ信号Ｓｂの立上がりエッジを各々トリガとして、ＰＷＭ信号Ｇ１のパルスカウントを開始する。なお、カウンタ部５１は、そのカウント値に基づいてＰＷＭ起動信号Ｓｃとブースト停止信号Ｓｄを生成し、これらをロジック部５２に出力する。

ロジック部５２は、外部端子Ｐ６から駆動方式切替信号Ｓａの入力を受けてセレクタ部５３を制御する機能を備えている。

また、ロジック部５２は、駆動方式切替信号ＳａによってＰＷＭ信号Ｇ１の選択出力が指示されている間に、負荷変動検出回路３０で負荷変動が検出されて、ＰＦＭヘルプ信号Ｓｅがローレベルからハイレベルに立ち上げられたときには、駆動方式切替信号Ｓａに依らず、所定のヘルプ期間Ｔ３だけＰＦＭ信号Ｇ２を選択出力するようにセレクタ部５３を制御する機能を備えている。

また、ロジック部５２は、上記したヘルプ期間Ｔ３の開始時にＰＷＭ信号生成回路１０を一旦リセットし、所定のブースト期間Ｔ２だけ、第１基準電圧Ｖｒｅｆ１を第２基準電圧Ｖｒｅｆ２より高く設定する機能を備えている。

また、ロジック部５２は、ＬＶ信号生成回路４０で出力電圧ＶＯＵＴの低下が検出されて、出力下限検出信号Ｓｆがローレベルからハイレベルに立ち上げられ、ＬＶ信号Ｇ３が生成されているときには、駆動方式切替信号Ｓａに依らず、ＬＶ信号Ｇ３を選択出力するようにセレクタ部５３を制御する機能を備えている。

また、ロジック部５２は、駆動方式切替信号ＳａによってＰＷＭ信号Ｇ１の選択出力が指示されたときには、内部電源回路６０の起動時から所定の移行期間Ｔ１だけＰＦＭ信号Ｇ２の選択出力を行い、その後、ＰＷＭ信号Ｇ１の選択出力を行うようにセレクタ部５３を制御する機能を備えている。

また、ロジック部５２は、内部電源回路６０の起動完了時から所定のブースト期間Ｔ２だけ、第１基準電圧Ｖｒｅｆ１を第２基準電圧Ｖｒｅｆ２よりも高く設定する機能を備えている。

また、ロジック部５２は、カウンタ部５１から入力されるＰＷＭ起動信号Ｓｃとブースト停止信号Ｓｄを監視することにより、カウンタ部５１のカウント値に基づいて、上記のヘルプ期間Ｔ３、ブースト期間Ｔ２、若しくは、移行期間Ｔ１の経過判定を行う機能を備えている。

なお、上記では、ロジック部５２の諸機能に関して、その概要だけを羅列的に説明したが、これらの機能については、後ほど図面を参照しながら、より詳細な説明を行う。

セレクタ部５３は、ロジック部５２から入力されるＰＷＭ選択信号Ｓｘ、ＰＦＭ選択信号Ｓｙ、及び、ＬＶ選択信号Ｓｚに基づいて、ＰＷＭ信号Ｇ１、ＰＦＭ信号Ｇ２、及び、ＬＶ信号Ｇ３のいずれか一を選択し、これを出力トランジスタＭ１のゲート信号Ｇ０として出力する。具体的に述べると、セレクタ部５３は、ＰＷＭ選択信号Ｓｘがハイレベルとされ、その余がローレベルとされているときに、ＰＷＭ信号Ｇ１を選択出力する。また、セレクタ部５３は、ＰＦＭ選択信号Ｓｙがハイレベルとされ、その余がローレベルとされているときに、ＰＦＭ信号Ｇ２を選択出力する。また、セレクタ部５３は、ＬＶ選択信号Ｓｚがハイレベルとされ、その余がローレベルとされているときに、ＬＶ信号Ｇ３を選択出力する。

内部電源回路６０は、駆動方式切替信号ＳａによってＰＷＭ信号Ｇ１の選択出力が指示されている間（駆動方式切替信号Ｓａのハイレベル期間）だけ、内部電源電圧ＶＲＥＦを生成し、ＰＷＭ信号生成回路１０への電力供給を行う。

ＵＶＬＯ回路７０は、内部電源電圧ＶＲＥＦを監視し、その電圧レベルが所定値を上回ったときに、ＵＶＬＯ信号Ｓｂをローレベルからハイレベルに立ち上げる。すなわち、ＵＶＬＯ信号Ｓｂがハイレベルに立ち上がっていれば、内部電源回路６０の起動が完了されており、ＰＷＭ信号生成回路１０が動作可能状態となっていることが分かる。

次に、上記構成から成るスイッチングレギュレータの基本動作（直流／直流変換動作）について、詳細な説明を行う。

トランジスタＭ１は、半導体装置１の外部端子Ｐ３から出力されるゲート信号Ｇ０（スイッチング駆動信号）に応じてスイッチング駆動される出力パワートランジスタである。

トランジスタＭ１がオン状態にされると、コイルＬ１にはトランジスタＭ１を介して接地端に向けたスイッチ電流が流れ、その電気エネルギが蓄えられる。なお、トランジスタＭ１のオン期間において、すでにコンデンサＣ２に電荷が蓄積されていた場合、負荷にはコンデンサＣ２からの電流が流れることになる。また、このとき、ダイオードＤ１のアノード電位は、トランジスタＭ１を介して、ほぼ接地電位まで低下するため、ダイオードＤ１は逆バイアス状態となり、コンデンサＣ２からトランジスタＭ１に向けて電流が流れ込むことはない。

一方、トランジスタＭ１がオフ状態にされると、コイルＬ１に発生した逆起電圧によって、そこに蓄積されていた電気エネルギが放出される。このとき、ダイオードＤ１は順バイアス状態となるため、ダイオードＤ１を介して流れる電流は、出力電流ＩＯＵＴとして負荷に流れ込むとともに、コンデンサＣ２を介して接地端にも流れ込み、コンデンサＣ２を充電することになる。上記した動作が繰り返されることによって、負荷には、コンデンサＣ２によって昇圧され、かつ、平滑された出力電圧ＶＯＵＴが供給される。

このように、本実施形態のスイッチングレギュレータは、トランジスタＭ１のオン／オフ制御によってエネルギ貯蔵素子であるコイルＬ１を駆動することにより、入力電圧ＶＩＮを昇圧して所望の出力電圧ＶＯＵＴを生成するチョッパ型の昇圧回路として機能する。

次に、上記構成から成るスイッチングレギュレータの駆動方式切替動作について、図２を参照しながら詳細に説明する。

図２は、駆動方式切替動作を説明するためのタイミングチャートである。なお、本図では、上から順に、駆動方式切替信号Ｓａ、ＵＶＬＯ信号Ｓｂ、ＰＷＭ起動信号Ｓｃ、ブースト停止信号Ｓｄ、第１基準電圧Ｖｒｅｆ１及び第２基準電圧Ｖｒｅｆ２、ＰＷＭ信号Ｇ１、ＰＦＭ信号Ｇ２、ＬＶ信号Ｇ３、出力電流ＩＯＵＴ、第１帰還電圧Ｖｆｂ１、ＰＦＭヘルプ信号Ｓｅ、出力電圧ＶＯＵＴ、出力下限検出信号Ｓｆ、ＰＷＭ選択信号Ｓｘ、ＰＦＭ選択信号Ｓｙ、ＬＶ選択信号Ｓｚ、半導体装置１の内部動作状態、並びに、半導体装置１の外部指示状態がそれぞれ示されている。

時刻ｔ１１までは、駆動方式切替信号Ｓａがローレベルとされており、ＰＦＭ信号Ｇ２の選択出力が指示されている。ロジック部５２は、上記の駆動方式切替信号Ｓａに基づいて、ＰＦＭ選択信号Ｓｙをハイレベルとし、ＰＷＭ選択信号ＳｘとＬＶ選択信号Ｓｚをローレベルとしている。セレクタ部５３は、ＰＦＭ選択信号Ｓｙがハイレベルであることを受けて、ＰＦＭ信号Ｇ２を出力トランジスタＭ１のゲート信号Ｇ０として出力している。

なお、時刻ｔ１１までは、内部電源回路６０による内部電源電圧ＶＲＥＦの生成動作が停止されており、ＰＷＭ信号生成回路１０への電力供給が行われないので、ＰＷＭ信号Ｇ１にパルスが立ち上げられることはない。このように、ＰＷＭ信号生成回路１０の動作を停止させることにより、半導体装置１の消費電力を最小限に抑えることが可能となる。

時刻ｔ１１において、駆動方式切替信号Ｓａがローレベルからハイレベルに立ち上げられると、内部電源回路６０が起動されて、内部電源電圧ＶＲＥＦの生成が開始される。

時刻ｔ１２において、内部電源電圧ＶＲＥＦが所定値を上回ると、ＵＶＬＯ信号Ｓｂがローレベルからハイレベルに立ち上げられる。この立上がりエッジをトリガとして、カウンタ部５１では、そのカウント値がリセットされるとともに、ＰＷＭ信号Ｇ１のパルスカウントが開始される。

なお、時刻ｔ１２において、内部電源回路６０の起動が完了されると、ＰＷＭ信号生成回路１０では、ＰＷＭ信号Ｇ１の生成動作が開始されるものの、そのフィードバックループが安定となるまでの間（誤差電圧Ｖｅｒｒが初期電位（０Ｖ）から三角波電圧Ｖｓｌｐの最低電位に達するまでの間）、ＰＷＭ信号Ｇ１にはパルスが立たない状態となる。そのため、駆動方式切替信号Ｓａがハイレベルに立ち上げられた時刻ｔ１１や、ＵＶＬＯ信号Ｓｂがハイレベルに立ち上げられた時刻ｔ１２において、ＰＷＭ信号Ｇ１を選択出力してしまうと、出力トランジスタＭ１をスイッチング駆動することができず、出力電圧ＶＯＵＴが目標値から低下してしまうおそれがある（図中の破線を参照）。

そこで、ロジック部５２は、駆動方式切替信号ＳａによってＰＷＭ信号Ｇ１の選択出力が指示されたときには、内部電源回路６０の起動完了時（すなわち時刻ｔ１２）から所定の移行期間Ｔ１が経過するまでの間、ＰＦＭ信号Ｇ２の選択出力を継続し、その後、移行期間Ｔ１が経過して、カウンタ部５１から入力されるＰＷＭ起動信号Ｓｃがローレベルからハイレベルに立ち上げられた時点（すなわち時刻ｔ１３）で、ＰＷＭ信号Ｇ１の選択出力を開始するように、セレクタ部５３を制御する機能を備えている。

すなわち、ロジック部５２は、時刻ｔ１１や時刻ｔ１２ではなく、時刻ｔ１３において初めてＰＷＭ選択信号Ｓｘをハイレベルとし、ＰＦＭ選択信号ＳｙとＬＶ選択信号Ｓｚをローレベルとする。セレクタ部５３は、ＰＷＭ選択信号Ｓｘがハイレベルであることを受けて、ＰＷＭ信号Ｇ１を出力トランジスタＭ１のゲート信号Ｇ０として出力する。

このような構成とすることにより、ＰＷＭ信号生成回路１０がＰＷＭ信号Ｇ１を安定して出力できるようになるまでは、ＰＦＭ信号Ｇ２の選択出力が継続されるので、出力電圧ＶＯＵＴの意図しない低下を解消することが可能となり、ＰＦＭ方式からＰＷＭ方式への移行をスムーズに実施することができる。

また、ロジック部５２は、内部電源回路６０の起動完了時（すなわち時刻ｔ１２）からブースト期間Ｔ２が経過するまでの間、第１基準電圧Ｖｒｅｆ１を第２基準電圧Ｖｒｅｆ２（すなわち、その時点で帰還入力されている第１帰還電圧Ｖｆｂ１とほぼ同値）よりも高い電圧レベルに設定し、その後、ブースト期間Ｔ２が経過して、カウンタ部５１から入力されるブースト停止信号Ｓｄがローレベルからハイレベルに立ち上げられた時点（すなわち時刻ｔ１４）で、第１基準電圧Ｖｒｅｆ１を通常値に復帰させる機能を備えている。

このように、第１帰還電圧Ｖｆｂ１が第１基準電圧Ｖｒｅｆ１よりも確実に低くなるように、第１基準電圧Ｖｒｅｆ１を第２基準電圧Ｖｒｅｆ２よりも意図的に高めておく構成であれば、ＰＦＭ方式からＰＷＭ方式への移行に際して、第１基準電圧Ｖｒｅｆ１が第１帰還電圧Ｖｆｂ１と同値或いはそれよりも低い電圧レベルとなってエラーアンプ１１の誤差電圧Ｖｅｒｒがゼロ値（０Ｖ）に維持されてしまい、ＰＷＭ信号Ｇ１にパルスが立ち上がらなくなる、といった事態を未然に回避することができるので、ＰＦＭ方式からＰＷＭ方式への移行をより確実に実施することが可能となる。

なお、本実施形態のスイッチングレギュレータにおいて、第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２の通常値は、いずれも同値（例えば０．４Ｖ）に設定されている。このような設定により、ＰＦＭ駆動時の出力目標値とＰＷＭ駆動時の出力目標値を互いに一致させることが可能となる。

また、第１基準電圧Ｖｒｅｆ１のブースト値については、第１基準電圧Ｖｒｅｆ１や第２基準電圧Ｖｒｅｆ２のばらつきと、出力電圧ＶＯＵＴの出力定格を考慮に入れた上で、駆動方式切替時点の第１帰還電圧Ｖｆｂ１よりも確実に高いと考えられる必要最低限の電圧レベル（例えば０．４４Ｖ）に設定されている。このような設定により、ＰＦＭ方式からＰＷＭ方式への移行を安定して確実に実行することが可能となる。

なお、ロジック部５２は、カウンタ部５１から入力されるＰＷＭ起動信号Ｓｃとブースト停止信号Ｓｄを監視することにより、カウンタ部５１のカウント値に基づいて、上記した移行期間Ｔ１及びブースト期間Ｔ２の経過判定を行う機能を備えている。例えば、ＵＶＬＯ信号Ｓｂの立上がりエッジをトリガとしてリセットされたカウンタ部５１では、ＰＷＭ信号Ｇ１のパルス数が所定値Ａ（例えば８パルス）に達した時点で、ＰＷＭ起動信号Ｓｃがローレベルからハイレベルに立ち上げられ、さらにＰＷＭ信号Ｇ１のパルス数が所定値Ｂ（例えば１２８パルス）に達した時点で、ブースト停止信号Ｓｄがローレベルからハイレベルに立ち上げられる。従って、ロジック部５２は、ＰＷＭ起動信号Ｓｃの立上がりエッジをトリガとして、上記の移行期間Ｔ１が経過したことを認識し、ＰＷＭ信号Ｇ１の選択出力を開始する。また、ロジック部５２は、ブースト停止信号Ｓｄの立上がりエッジをトリガとして、上記のブースト期間Ｔ２が経過したことを認識し、第１基準電圧Ｖｒｅｆ１のブースト動作を停止する。

このような構成とすることにより、極めて簡易な回路を用いて、上記の移行期間Ｔ１やブースト期間Ｔ２の経過判定を行うことが可能となる。

また、上記構成であれば、エラーアンプ１１の出力端に接続された位相補償回路の時定数（すなわち、誤差電圧Ｖｅｒｒの立上がり速度）が任意に調整可能な場合であっても、ＰＷＭ信号生成回路１０のフィードバックループが安定となったか否かについては、上記時定数の変動に依ることなく、ＰＷＭ信号Ｇ１のパルス数に基づいて、これを確実に判定することが可能となる。

また、上記構成であれば、図７の従来構成と異なり、高次数のローパスフィルタを要することなく、ＰＷＭ信号生成回路１０のフィードバックループが安定となったか否かを判定することができるので、回路規模の不要な増大を招かずに済む。

また、上記構成であれば、図８の従来構成と異なり、ＰＦＭ駆動時の出力目標値とＰＷＭ駆動時の出力目標値を互いに一致させたまま、ＰＦＭ方式からＰＷＭ方式への移行をスムーズに行うことが可能となる。

なお、時刻ｔ１４において、第１基準電圧Ｖｒｅｆ１のブースト動作が停止された後、ＰＷＭ信号生成回路１０は、第１帰還電圧Ｖｆｂ１と第１基準電圧Ｖｒｅｆ１（通常値）を一致させるようにＰＷＭ信号Ｇ１を生成する。従って、ＰＷＭ駆動時の出力目標値は、ＰＦＭ駆動時の出力目標値と一致する。

その後、時刻ｔ１５において、駆動方式切替信号Ｓａがハイレベルからローレベルに立ち下げられると、ロジック部５２は、ＰＦＭ選択信号Ｓｙをハイレベルとし、ＰＷＭ選択信号ＳｘとＬＶ選択信号Ｓｚをローレベルとする。セレクタ部５３は、ＰＦＭ選択信号Ｓｙがハイレベルであることを受けて、ＰＦＭ信号Ｇ２を出力トランジスタＭ１のゲート信号Ｇ０として出力する。このように、ＰＷＭ方式からＰＦＭ方式への移行については、時刻ｔ１５において、駆動方式切替信号Ｓａがハイレベルからローレベルに立ち下げられた時点で速やかに実施される。

また、時刻ｔ１５において、駆動方式切替信号Ｓａがローレベルに立ち下げられた時点で、内部電源回路６０は、その内部電源電圧ＶＲＥＦの生成動作を停止し、ＰＷＭ信号生成回路１０への電力供給が遮断される。これにより、ＰＷＭ信号Ｇ１の生成は停止され、第１基準電圧Ｖｒｅｆ１はゼロ値（０Ｖ）となる。また、内部電源電圧ＶＲＥＦの生成停止に伴い、カウンタ部５１のカウント値もクリアされるので、ＰＷＭ起動信号Ｓｃやブースト停止信号Ｓｄはローレベルに立ち下げられる。

次に、上記構成から成るスイッチングレギュレータの出力低下抑制動作について、図３を参照しながら詳細に説明する。

図３は、出力低下抑制動作を説明するためのタイミングチャートである。なお、本図に示した信号や電圧、及び、その並び順については、先出の図２と同様である。

時刻ｔ２１までは、駆動方式切替信号Ｓａがハイレベルとされており、ＰＷＭ信号Ｇ１の選択出力が指示されている。ロジック部５２は、上記の駆動方式切替信号Ｓａに基づいて、ＰＷＭ選択信号Ｓｘをハイレベルとし、ＰＦＭ選択信号ＳｙとＬＶ選択信号Ｓｚをローレベルとしている。セレクタ部５３は、ＰＷＭ選択信号Ｓｘがハイレベルであることを受けて、ＰＷＭ信号Ｇ１を出力トランジスタＭ１のゲート信号Ｇ０として出力している。なお、時刻ｔ２１以前の動作状態は、図２の時刻ｔ１４〜時刻ｔ１５で示されている動作状態に相当するため、重複した説明は割愛する。

時刻ｔ２１において、負荷に流れる出力電流ＩＯＵＴが急峻に増大した場合、ＰＷＭ信号生成回路１０を介したフィードバックループの応答速度が遅いと、図３に示すように、出力電圧ＶＯＵＴの低下を抑えきれない事態が発生する。

その後、出力電圧ＶＯＵＴがさらに低下し、時刻ｔ２２において、第１帰還電圧Ｖｆｂ１が所定の第１閾値電圧Ｖｔｈ１を下回った時点で、負荷変動検出回路３０は、ＰＦＭヘルプ信号Ｓｅをローレベルからハイレベルに立ち上げる。この立上がりエッジをトリガとして、カウンタ部５１では、そのカウント値がリセットされるとともに、ＰＷＭ信号Ｇ１のパルスカウントが開始される。

このように、駆動方式切替信号ＳａによってＰＷＭ信号Ｇ１の選択出力が指示されている間に、負荷変動検出回路３０で負荷変動が検出されて、ＰＦＭヘルプ信号Ｓｅがローレベルからハイレベルに立ち上げられた場合、ロジック部５２は、駆動方式切替信号Ｓａに依らず、負荷変動が検出された時点（すなわち時刻ｔ２２）から所定のヘルプ期間Ｔ３が経過するまでの間、ＰＦＭ信号Ｇ２を選択出力するようにセレクタ部５３を制御し、その後、ヘルプ期間Ｔ３が経過して、カウンタ部５１から入力されるＰＷＭ起動信号Ｓｃがハイレベルからローレベルに立ち上げられた時点（すなわち時刻ｔ２３）で、ＰＷＭ信号Ｇ１の選択出力を再開するようにセレクタ部５３を制御する機能を備えている。

すなわち、ロジック部５２は、時刻ｔ２２において、駆動方式切替信号Ｓａに依らず、ＰＦＭ選択信号Ｓｙをハイレベルとし、ＰＷＭ選択信号ＳｘとＬＶ選択信号Ｓｚをローレベルとする。セレクタ部５３は、ＰＦＭ選択信号Ｓｙがハイレベルであることを受けて、ＰＦＭ信号Ｇ２を出力トランジスタＭ１のゲート信号Ｇ０として出力する。

このような構成とすることにより、ＰＷＭ信号Ｇ１の選択出力中に急峻な負荷変動が生じた場合であっても、フィードバックループの応答速度がより速いＰＦＭ信号Ｇ２を用いて出力トランジスタＭ１のスイッチング駆動を行うことにより、ＰＷＭ信号Ｇ１の選択出力を継続した場合（図中の破線を参照）に比べて、出力電圧ＶＯＵＴの低下を抑えることができ、出力電圧ＶＯＵＴをその出力目標値に維持することが可能となる。従って、本実施形態のスイッチングレギュレータであれば、コイルＬ１のインダクタ値を不要に小さく設計することなく、急峻な負荷変動にも適切に応答することが可能となる。

なお、時刻ｔ２２において、ＰＷＭ方式からＰＦＭ方式への移行が行われる際、ＰＷＭ信号生成回路１０は、ロジック部５２からの指示に基づいて、その初期状態（誤差電圧Ｖｅｒｒが初期電位（０Ｖ）に戻された状態）にリセットされる。そのため、ＰＷＭ信号生成回路１０のフィードバックループが安定となるまでの間、ＰＷＭ信号Ｇ１にはパルスが立たない状態となる。

そこで、ロジック部５２は、上記したヘルプ期間Ｔ３の開始時（すなわち時刻ｔ２２）にＰＷＭ信号生成回路１０を一旦リセットし、所定のブースト期間Ｔ２が経過するまでの間、第１基準電圧Ｖｒｅｆ１を第２基準電圧Ｖｒｅｆ２より高く設定し、その後、ブースト期間Ｔ２が経過して、カウンタ部５１から入力されるブースト停止信号Ｓｄがローレベルからハイレベルに立ち上げられた時点（すなわち時刻ｔ２４）で、第１基準電圧Ｖｒｅｆ１を通常値に復帰させる機能を備えている。なお、第１基準電圧Ｖｒｅｆ１の通常値やブースト値については、先に述べた内容と同一であるため、重複した説明は割愛する。

このように、第１帰還電圧Ｖｆｂ１が第１基準電圧Ｖｒｅｆ１よりも確実に低くなるように、第１基準電圧Ｖｒｅｆ１を第２基準電圧Ｖｒｅｆ２よりも意図的に高めておく構成であれば、ＰＦＭ方式からＰＷＭ方式への移行に際して、第１基準電圧Ｖｒｅｆ１が第１帰還電圧Ｖｆｂ１と同値或いはそれよりも低い電圧レベルとなってエラーアンプ１１の誤差電圧Ｖｅｒｒがゼロ値（０Ｖ）に維持されてしまい、ＰＷＭ信号Ｇ１にパルスが立ち上がらなくなる、といった事態を未然に回避することができるので、ＰＦＭ方式からＰＷＭ方式への移行をより確実に実施することが可能となる。

ただし、ヘルプ期間Ｔ３がＰＷＭ信号生成回路１０のフィードバック応答時間よりも長い場合には、ＰＷＭ信号生成回路１０をリセットしなくても、動作に支障は生じない。

また、ロジック部５２は、カウンタ部５１から入力されるＰＷＭ起動信号Ｓｃとブースト停止信号Ｓｄを監視することにより、カウンタ部５１のカウント値に基づいて、上記したヘルプ期間Ｔ３及びブースト期間Ｔ２の経過判定を行う機能を備えている。例えば、ＰＦＭヘルプ信号Ｓｅの立上がりエッジによってリセットされたカウンタ部５１では、ＰＷＭ信号Ｇ１のパルス数が所定値Ｃ（例えば６４パルス）に達した時点で、ＰＷＭ起動信号Ｓｃがローレベルからハイレベルに立ち上げられ、さらにＰＷＭ信号Ｇ１のパルス数が所定値Ｂ（例えば１２８パルス）に達した時点で、ブースト停止信号Ｓｄがローレベルからハイレベルに立ち上げられる。従って、ロジック部５２は、ＰＷＭ起動信号Ｓｃの立上がりエッジをトリガとして、上記のヘルプ期間Ｔ３が経過したことを認識し、ＰＷＭ信号Ｇ１の選択出力を開始する。また、ロジック部５２は、ブースト停止信号Ｓｄの立上がりエッジをトリガとして、上記のブースト期間Ｔ２が経過したことを認識し、第１基準電圧Ｖｒｅｆ１のブースト動作を停止する。

このような構成とすることにより、極めて簡易な回路を用いて、上記のヘルプ期間Ｔ３やブースト期間Ｔ２の経過判定を行うことが可能となる。

なお、時刻ｔ２４において、第１基準電圧Ｖｒｅｆ１のブースト動作が停止された後、ＰＷＭ信号生成回路１０は、第１帰還電圧Ｖｆｂ１と第１基準電圧Ｖｒｅｆ１（通常値）を一致させるようにＰＷＭ信号Ｇ１を生成する。従って、ＰＷＭ駆動時の出力目標値は、ＰＦＭ駆動時の出力目標値と一致する。

次に、上記構成から成るスイッチングレギュレータの出力下限維持動作について、図４を参照しながら詳細に説明する。

図４は、出力下限維持動作を説明するためのタイミングチャートである。なお、本図に示した信号や電圧、及び、その並び順については、先出の図２や図３と同様である。

時刻ｔ３１までは、駆動方式切替信号Ｓａがハイレベルとされており、ＰＷＭ信号Ｇ１の選択出力が指示されている。ロジック部５２は、上記の駆動方式切替信号Ｓａに基づいて、ＰＷＭ選択信号Ｓｘをハイレベルとし、ＰＦＭ選択信号ＳｙとＬＶ選択信号Ｓｚをローレベルとしている。セレクタ部５３は、ＰＷＭ選択信号Ｓｘがハイレベルであることを受けて、ＰＷＭ信号Ｇ１を出力トランジスタＭ１のゲート信号Ｇ０として出力している。なお、時刻ｔ３１以前の動作状態は、図２の時刻ｔ１４〜時刻ｔ１５で示されている動作状態に相当するため、重複した説明は割愛する。

時刻ｔ３１において、負荷に流れる出力電流ＩＯＵＴが急峻に増大した場合、ＰＷＭ信号生成回路１０を介したフィードバックループの応答速度が遅いと、図４に示すように、出力電圧ＶＯＵＴの低下を抑えきれない事態が発生する。

その後、出力電圧ＶＯＵＴがさらに低下し、時刻ｔ３２において、第１帰還電圧Ｖｆｂ１が所定の第１閾値電圧Ｖｔｈ１を下回った時点で、負荷変動検出回路３０は、ＰＦＭヘルプ信号Ｓｅをローレベルからハイレベルに立ち上げる。この立上がりエッジをトリガとして、カウンタ部５１では、そのカウント値がリセットされるとともに、ＰＷＭ信号Ｇ１のパルスカウントが開始される。以後、図３を参照しながら説明したように、ＰＦＭ信号Ｇ２を用いて出力トランジスタＭ１がスイッチング駆動され、出力電圧ＶＯＵＴの低下抑制（出力目標値の維持）が試みられる。

しかしながら、上記のＰＦＭヘルプ動作を開始しても、出力電圧ＶＯＵＴがさらに低下し、時刻ｔ３３において、出力電圧ＶＯＵＴが第２閾値電圧Ｖｔｈ２を下回った場合、ＬＶ信号生成回路４０は、出力下限検出信号Ｓｆをローレベルからハイレベルに立ち上げてＬＶ信号Ｇ３の生成を開始する。

このとき、ロジック部５２は、駆動方式切替信号Ｓａに依ることなく、ＬＶ信号Ｇ３を選択出力するようにセレクタ部５３を制御する。すなわち、ロジック部５２は、時刻ｔ３３において、駆動方式切替信号Ｓａに依らず、ＬＶ選択信号Ｓｚをハイレベルとし、ＰＷＭ選択信号ＳｘとＰＦＭ選択信号Ｓｙをローレベルとする。セレクタ部５３は、ＬＶ選択信号Ｓｚがハイレベルであることを受けて、ＬＶ信号Ｇ３を出力トランジスタＭ１のゲート信号Ｇ０として出力する。

このような構成とすることにより、ＰＦＭヘルプ動作によって出力電圧ＶＯＵＴの低下が抑え切れない場合には、出力電圧ＶＯＵＴのフィードバック制御を中断し、パルス幅とパルス周波数がいずれも固定されたＬＶ信号Ｇ３を用いて、強制的に一定のオンデューティで出力トランジスタＭ１のスイッチング駆動が行われるので、ＰＦＭヘルプ動作を継続した場合（図中の破線を参照）と異なり、出力電圧ＶＯＵＴの下限値（すなわち、第２閾値電圧Ｖｔｈ２）を維持することが可能となる。従って、本実施形態のスイッチングレギュレータであれば、半導体装置１自体の電源不足を生じないように、出力電圧ＶＯＵＴの出力下限維持動作が行われるので、いかなる場合でも負荷への電源供給を継続することが可能となる。

なお、時刻ｔ３３以降、ＬＶ信号Ｇ３の割り込み出力動作によって出力下限維持動作が行われている間、出力電圧ＶＯＵＴのフィードバック制御は一切行われず、出力電圧ＶＯＵＴが第２閾値電圧Ｖｔｈ２を下回っているか否かに応じて、ＬＶ信号Ｇ３の選択出力とＰＷＭ信号Ｇ１の選択出力とが交互に繰り返される。その結果、出力電圧ＶＯＵＴは、図４で示すように、第２基準電圧Ｖｔｈ２付近で大きく変動してしまうが、ＬＶ信号Ｇ３の割り込み出力動作は、出力電圧ＶＯＵＴが第２閾値電圧Ｖｔｈ２を下回らないように維持することが最大の目的であるため、上記のリップル成分は度外視してもよい。

その後、出力電圧ＶＯＵＴが第２閾値電圧Ｖｔｈ２を常に上回る状態まで回復すると、ＬＶ信号Ｇ３の選択出力が完全に停止されて、ＰＷＭ信号Ｇ１が継続的に選択出力されるようになる。なお、時刻ｔ３５において、第１基準電圧Ｖｒｅｆ１のブースト動作が停止された後、ＰＷＭ信号生成回路１０は、第１帰還電圧Ｖｆｂ１と第１基準電圧Ｖｒｅｆ１（通常値）を一致させるようにＰＷＭ信号Ｇ１を生成する。従って、ＰＷＭ駆動時の出力目標値は、ＰＦＭ駆動時の出力目標値と一致する。

なお、上記の実施形態では、電池を電源とする携帯型の電子機器（携帯電話端末やデジタルスチルカメラなど）に搭載されるスイッチングレギュレータに本発明を適用した場合を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の電子機器に搭載されるスイッチングレギュレータにも広く適用することが可能である。

また、上記実施形態では、昇圧型のスイッチングレギュレータに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、降圧型や昇降圧型のスイッチングレギュレータにも適用することが可能である。

また、上記実施形態では、整流素子としてダイオードＤ１を用いた非同期整流型のスイッチングレギュレータに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、整流素子としてトランジスタを用いた同期整流型のスイッチングレギュレータにも適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、上記実施形態では、負荷変動検出回路３０において、第１基準電圧Ｖｒｅｆ１と所定の第１閾値電圧Ｖｔｈ１とを比較して負荷変動を検出する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、出力電圧ＶＯＵＴ、負荷に流れる出力電流ＩＯＵＴ、出力トランジスタＭ１に流れるスイッチング電流ＩＳＷ、コイルＬ１に流れるコイル電流ＩＬ、或いは、出力トランジスタＭ１のソース・ドレイン間電圧ＶＭ１の少なくとも一を監視して負荷変動を検出する構成としてもよい。

本発明は、例えば、電池を電源とする携帯型の電子機器（携帯電話端末やデジタルスチルカメラなど）に搭載されるＤＣ／ＤＣコンバータに好適な技術である。

１ 半導体装置（スイッチングレギュレータＩＣ）
１０ ＰＷＭ信号生成回路（第１駆動信号生成回路）
１１ エラーアンプ
１２ 直流電圧源（Ｖｒｅｆ１）
１３ 抵抗（位相補償用）
１４ コンデンサ（位相補償用）
１５ コンパレータ
１６ 三角波生成部
１７ 論理積演算器
１８ 最大デューティ設定部
２０ ＰＦＭ信号生成回路（第２駆動信号生成回路）
２１ コンパレータ
２２ 直流電圧源（Ｖｒｅｆ２）
３０ 負荷変動検出回路
３１ コンパレータ
３２ 直流電圧源（Ｖｔｈ１）
３３ エッジ検出部
４０ ＬＶ信号生成回路（第３駆動信号生成回路）
４１ コンパレータ
４２ 直流電圧源（Ｖｔｈ２）
４３ ＬＶパルス発振器
５０ プリドライバ回路
５１ カウンタ部
５２ ロジック部
５３ セレクタ部
６０ 内部電源回路
７０ ＵＶＬＯ回路
Ｍ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｌ１ コイル
Ｄ１ ダイオード（ツェナダイオード）
Ｃ１〜Ｃ３ コンデンサ
Ｒ１、Ｒ２ 抵抗
Ｓａ 駆動方式切替信号（ＰＷＭ／ＰＦＭ）
Ｓｂ ＵＶＬＯ信号
Ｓｃ ＰＷＭ起動信号
Ｓｄ ブースト停止信号
Ｓｅ ＰＦＭヘルプ信号
Ｓｆ 出力下限検出信号
Ｓｘ ＰＷＭ選択信号
Ｓｙ ＰＦＭ選択信号
Ｓｚ ＬＶ選択信号
Ｇ０ ゲート信号（スイッチング駆動信号）
Ｇ１ ＰＷＭ信号
Ｇ２ ＰＦＭ信号
Ｇ３ ＬＶ信号

Claims (11)

1. 出力トランジスタをスイッチング駆動することにより、入力電圧から所望の出力電圧を生成し、これを負荷に供給するスイッチングレギュレータであって、
   前記出力電圧に応じた第１帰還電圧と所定の第１基準電圧とが一致するように、パルス幅変調方式の第１駆動信号を生成する第１駆動信号生成回路と；
   前記第１帰還電圧と所定の第２基準電圧とが一致するように、パルス周波数変調方式の第２駆動信号を生成する第２駆動信号生成回路と；
   負荷変動を検出する負荷変動検出回路と；
   前記負荷変動が検出されていないときには、前記出力トランジスタの制御信号として、前記第１駆動信号と前記第２駆動信号のいずれか一を任意に選択出力する一方、前記負荷変動が検出されたときには、前記出力トランジスタの制御信号として、前記第２駆動信号を強制的に選択出力するプリドライバ回路と；
   を有して成り、
   前記プリドライバ回路は、
   前記第１駆動信号と前記第２駆動信号のいずれか一を選択し、これを前記出力トランジスタの制御信号として出力するセレクタ部と；
   駆動方式切替信号の入力を受けて前記セレクタ部を制御するロジック部と；
   を有して成り、
   前記ロジック部は、前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されている間に、前記負荷変動が検出されたときには、前記駆動方式切替信号に依らず、所定のヘルプ期間だけ前記第２駆動信号を選択出力するように前記セレクタ部を制御し、前記ヘルプ期間の開始時に前記第１駆動信号生成回路を一旦リセットし、所定のブースト期間だけ、前記第１基準電圧を前記第２基準電圧より高く設定することを特徴とするスイッチングレギュレータ。
2. 前記負荷変動検出回路は、前記出力電圧、前記第１基準電圧、前記負荷に流れる出力電流、前記出力トランジスタに流れるスイッチング電流、前記出力トランジスタに接続されたコイルに流れるコイル電流、或いは、前記出力トランジスタの両端間電圧の少なくとも一を監視して前記負荷変動を検出することを特徴とする請求項１に記載のスイッチングレギュレータ。
3. 前記負荷変動検出回路は、前記第１基準電圧と所定の第１閾値電圧とを比較して前記負荷変動を検出することを特徴とする請求項２に記載のスイッチングレギュレータ。
4. 前記出力電圧或いはこれに応じた第２帰還電圧が所定の第２閾値電圧を下回っている間だけ、パルス幅とパルス周波数がいずれも固定された第３駆動信号を生成する第３駆動信号生成回路を有して成り、
   前記ロジック部は、前記第３駆動信号が生成されているときには、前記駆動方式切替信号に依らず、前記第３駆動信号を選択出力するように前記セレクタ部を制御することを特徴とする請求項１〜請求項３のいずれかに記載のスイッチングレギュレータ。
5. 前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されている間だけ、前記第１駆動信号生成回路への電力供給を行う内部電源回路を有して成り、
   前記ロジック部は、前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されたときには、前記内部電源回路の起動時から所定の移行期間だけ前記第２駆動信号の選択出力を行った後、前記第１駆動信号の選択出力を行うように前記セレクタ部を制御することを特徴とする請求項１〜請求項４のいずれかに記載のスイッチングレギュレータ。
6. 出力トランジスタをスイッチング駆動することにより、入力電圧から所望の出力電圧を生成し、これを負荷に供給するスイッチングレギュレータであって、
   前記出力電圧に応じた第１帰還電圧と所定の第１基準電圧とが一致するように、パルス幅変調方式の第１駆動信号を生成する第１駆動信号生成回路と；
   前記第１帰還電圧と所定の第２基準電圧とが一致するように、パルス周波数変調方式の第２駆動信号を生成する第２駆動信号生成回路と；
   負荷変動を検出する負荷変動検出回路と；
   前記負荷変動が検出されていないときには、前記出力トランジスタの制御信号として、前記第１駆動信号と前記第２駆動信号のいずれか一を任意に選択出力する一方、前記負荷変動が検出されたときには、前記出力トランジスタの制御信号として、前記第２駆動信号を強制的に選択出力するプリドライバ回路と；
   前記出力電圧或いはこれに応じた第２帰還電圧が所定の第２閾値電圧を下回っている間だけ、パルス幅とパルス周波数がいずれも固定された第３駆動信号を生成する第３駆動信号生成回路と；
   を有して成り、
   前記プリドライバ回路は、
   前記第１駆動信号と前記第２駆動信号のいずれか一を選択し、これを前記出力トランジスタの制御信号として出力するセレクタ部と；
   駆動方式切替信号の入力を受けて前記セレクタ部を制御するロジック部と；
   を有して成り、
   前記ロジック部は、前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されている間に、前記負荷変動が検出されたときには、前記駆動方式切替信号に依らず、所定のヘルプ期間だけ前記第２駆動信号を選択出力するように前記セレクタ部を制御し、前記第３駆動信号が生成されているときには、前記駆動方式切替信号に依らず、前記第３駆動信号を選択出力するように前記セレクタ部を制御することを特徴とするスイッチングレギュレータ。
7. 前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されている間だけ、前記第１駆動信号生成回路への電力供給を行う内部電源回路を有して成り、
   前記ロジック部は、前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されたときには、前記内部電源回路の起動時から所定の移行期間だけ前記第２駆動信号の選択出力を行った後、前記第１駆動信号の選択出力を行うように前記セレクタ部を制御することを特徴とする請求項６に記載のスイッチングレギュレータ。
8. 出力トランジスタをスイッチング駆動することにより、入力電圧から所望の出力電圧を生成し、これを負荷に供給するスイッチングレギュレータであって、
   前記出力電圧に応じた第１帰還電圧と所定の第１基準電圧とが一致するように、パルス幅変調方式の第１駆動信号を生成する第１駆動信号生成回路と；
   前記第１帰還電圧と所定の第２基準電圧とが一致するように、パルス周波数変調方式の第２駆動信号を生成する第２駆動信号生成回路と；
   負荷変動を検出する負荷変動検出回路と；
   前記負荷変動が検出されていないときには、前記出力トランジスタの制御信号として、前記第１駆動信号と前記第２駆動信号のいずれか一を任意に選択出力する一方、前記負荷変動が検出されたときには、前記出力トランジスタの制御信号として、前記第２駆動信号を強制的に選択出力するプリドライバ回路と；
   前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されている間だけ、前記第１駆動信号生成回路への電力供給を行う内部電源回路と；
   を有して成り、
   前記プリドライバ回路は、
   前記第１駆動信号と前記第２駆動信号のいずれか一を選択し、これを前記出力トランジスタの制御信号として出力するセレクタ部と；
   駆動方式切替信号の入力を受けて前記セレクタ部を制御するロジック部と；
   を有して成り、
   前記ロジック部は、前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されている間に、前記負荷変動が検出されたときには、前記駆動方式切替信号に依らず、所定のヘルプ期間だけ前記第２駆動信号を選択出力するように前記セレクタ部を制御し、前記駆動方式切替信号によって前記第１駆動信号の選択出力が指示されたときには、前記内部電源回路の起動時から所定の移行期間だけ前記第２駆動信号の選択出力を行った後、前記第１駆動信号の選択出力を行うように前記セレクタ部を制御することを特徴とするスイッチングレギュレータ。
9. 前記ロジック部は、前記内部電源回路の起動時から所定のブースト期間だけ、前記第１基準電圧を前記第２基準電圧より高く設定することを特徴とする請求項５、７、８のいずれかに記載のスイッチングレギュレータ。
10. 前記プリドライバ回路は、前記負荷変動の検出時または前記内部電源回路の起動時に、前記第１駆動信号のパルスカウントを開始するカウンタ部を有して成り、
    前記ロジック部は、前記カウンタ部のカウント値に基づいて、前記ヘルプ期間、前記ブースト期間、若しくは、前記移行期間の経過判定を行うことを特徴とする請求項９に記載のスイッチングレギュレータ。
11. 請求項１〜請求項１０のいずれかに記載のスイッチングレギュレータと、
    前記スイッチングレギュレータに前記入力電圧を供給する電池と、
    前記スイッチングレギュレータで生成される前記出力電圧の供給を受ける負荷と、
    を有して成ることを特徴とする電子機器。

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