JP5493776B2 - Semiconductor device - Google Patents
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Description
本発明は、クロストークなどのノイズ耐性を評価することができる半導体装置に関する。 The present invention relates to a semiconductor device capable of evaluating noise resistance such as crosstalk.
近年における半導体を搭載したシステムにおいて、通信速度の高速化、PCB(Printed Circuit Board)上のパターンの高密度化により、配線のクロストークが問題となっている。例えばDDR(Double Data Rate)メモリへの配線などは多ビットパラレル配線でかつ高速転送、低電圧となり、信号品質を保つことが難しい。特に長配線で隣接している場合クロストークによる影響を受け、転送するデータの波形が乱れ、最悪間違った値になる恐れがある。 In systems equipped with semiconductors in recent years, wiring crosstalk has become a problem due to higher communication speed and higher pattern density on a PCB (Printed Circuit Board). For example, wiring to a DDR (Double Data Rate) memory is a multi-bit parallel wiring, high-speed transfer, low voltage, and it is difficult to maintain signal quality. In particular, when they are adjacent to each other with long wiring, they are affected by crosstalk, and the waveform of the data to be transferred may be disturbed, resulting in the worst value.
配線のクロストークについて図10ないし図12を参照して説明する。配線のクロストークは、図10の信号線Aと信号線Bのように隣接している区間が長く、隣接している配線間の距離が短いときに、隣接している信号の立上り、立下りの影響を受ける。信号線Aと信号線Bは隣接しているため、例えば図11に示した波形のように、信号線Aの立ち上がりの影響が信号線Bの信号に表れ、信号線Bの立ち上がりの影響も信号線Aの信号に表れる。このような影響は、図10の信号線Bと信号線Cのようにある程度の距離が離れていれば図11に示したように影響はなくなる。また、図12に示したように信号線A,CがLowレベル固定であっても、信号線Bの信号が立ち上がったときは、信号線Aに対してリンギングを引き起こす可能性もある。 Wiring crosstalk will be described with reference to FIGS. Wiring crosstalk occurs when the adjacent sections are long, such as the signal lines A and B in FIG. 10, and the adjacent signals rise and fall when the distance between the adjacent wirings is short. Affected by. Since the signal line A and the signal line B are adjacent to each other, the rise of the signal line A appears in the signal of the signal line B, for example, as shown in the waveform of FIG. Appears on line A signal. Such an influence disappears as shown in FIG. 11 if a certain distance is separated like the signal line B and the signal line C in FIG. In addition, as shown in FIG. 12, even if the signal lines A and C are fixed at the low level, when the signal on the signal line B rises, the signal line A may be ringed.
また、信号が高周波になればなるほどスルーレート時間が短くなり、それによりクロストークも増加する。場合によってはLowレベル固定の信号の隣にクロックなどLowレベルとHighレベルを交互に繰り返す信号などが隣接すると、Lowレベル固定の信号なのにパルス信号のように見られることもある。 Also, the higher the signal, the shorter the slew rate time, thereby increasing the crosstalk. In some cases, when a signal such as a clock that alternately alternates between a low level and a high level is adjacent to a signal having a fixed low level, the signal may be seen as a pulse signal even though the signal has a fixed low level.
従来は、チップシミュレーションやボードシミュレーションなどにより仮想的にクロストークの影響をテストし、半導体装置の配線や搭載するボードの配線に対して対策をとっていたが、実際のシステムに搭載されると、電源ノイズやEMI(Electro magnetic interference)などにより潜在していたクロストークの問題が浮上するなど、後工程での発覚が多いことという問題があった。 Conventionally, the effects of crosstalk were virtually tested by chip simulation and board simulation, and measures were taken against the wiring of the semiconductor device and the wiring of the board to be mounted, but when installed in the actual system, There has been a problem that there are many subsequent detections such as a problem of crosstalk that has been hidden due to power supply noise, EMI (Electro magnetic interference), and the like.
半導体装置の出力信号のノイズ試験としては、例えば、特許文献1に記載の半導体集積装置が提案されている。特許文献1に記載された半導体集積装置は同時スイッチングノイズの試験のためのテスト回路が設けられている。
As a noise test of an output signal of a semiconductor device, for example, a semiconductor integrated device described in
特許文献1に記載の半導体集積装置は、同時スイッチングノイズの試験が可能な組み込みテスト回路を有するものであり、同時スイッチングノイズ以外の配線のクロストークノイズについては考慮されていない。そのため、最大のクロストークノイズが発生する条件を設定したり、非同期のパルスによる影響などを見ることなどはできなかった。
The semiconductor integrated device described in
本発明はかかる問題を解決することを目的としている。 The present invention aims to solve such problems.
すなわち、本発明は、開発の早期において、条件を変化させてクロストーク耐性を確認することができる半導体装置を提供することを目的としている。 That is, an object of the present invention is to provide a semiconductor device capable of confirming crosstalk resistance by changing conditions at an early stage of development.
請求項1に記載された発明は、所定の論理演算を行う論理回路と、前記論理回路から出力された複数の信号をそれぞれ外部に出力するための複数の出力バッファと、を備えた半導体装置において、所定の周波数のノイズ耐性試験用信号を発生する信号発生回路と、前記論理回路から出力された信号ごとの遅延時間をそれぞれ調整する第一の遅延回路と、前記信号発生回路から出力された信号の遅延時間を調整する第二の遅延回路と、複数の前記出力バッファそれぞれに対応して設けられ、前記第一の遅延回路から出力された信号または前記第二の遅延回路から出力された信号のいずれかを選択して対応する前記出力バッファに出力する選択回路と、を備えたことを特徴とする半導体装置である。 According to a first aspect of the present invention, there is provided a semiconductor device comprising: a logic circuit that performs a predetermined logic operation; and a plurality of output buffers that respectively output a plurality of signals output from the logic circuit to the outside. A signal generation circuit for generating a noise tolerance test signal having a predetermined frequency; a first delay circuit for adjusting a delay time for each signal output from the logic circuit; and a signal output from the signal generation circuit And a second delay circuit that adjusts the delay time of each of the plurality of output buffers, and a signal output from the first delay circuit or a signal output from the second delay circuit. And a selection circuit that selects one of them and outputs it to the corresponding output buffer.
請求項2に記載された発明は、請求項1に記載された発明において、前記信号発生回路が、前記論理回路から出力される信号の周波数と異なる周波数の信号を出力可能とすることを特徴とする。
The invention described in
請求項1に記載の発明によれば、所定の周波数のノイズ耐性試験用信号を発生する信号発生回路と、論理回路から出力された信号ごとの遅延時間をそれぞれ調整する第一の遅延回路と、信号発生回路から出力された信号の遅延時間を調整する第二の遅延回路と、複数の出力バッファそれぞれに対応して設けられ、第一の遅延回路から出力された信号または第二の遅延回路から出力された信号のいずれかを選択して対応する出力バッファに出力する選択回路と、を備えているので、ノイズ耐性試験用の信号を信号発生回路により出力してクロストークの試験対象の信号に対して影響を与える側とすることができ、クロストークノイズを発生させることができる。また、対象の信号は選択回路によりどの組み合わせでも設定可能にすることで、バスのどの信号が最も危険かを判断したり、問題が発生しているか把握したりすることが、第一、第二の遅延回路の設定により、さまざまな状態を作り出すことで試験することができる。
According to the invention described in
請求項2に記載の発明によれば、信号発生回路が、論理回路から出力される信号の周波数と異なる周波数の信号を出力可能としているので、遅延設定によりさまざまな状態を作りだすことを、自動で作り出すことが可能になる。 According to the second aspect of the present invention, since the signal generation circuit can output a signal having a frequency different from the frequency of the signal output from the logic circuit, various states can be automatically created by delay setting. It becomes possible to produce.
以下、本発明の一実施形態を、図1ないし図8を参照して説明する。図1は、本発明の一実施形態にかかる半導体装置の回路図である。図2は、図1に示された遅延回路の回路図である。図3は、図1に示された信号発生回路から出力する信号と遅延回路による遅延とを示した波形図である。図4は、図1に示された半導体装置のクロストークの状態を示す波形図である。図5は、図1に示された半導体装置のクロストークの状態を示す波形図である。図6は、図1に示された半導体装置のクロストークの状態を示す波形図である。図7は、図1に示された半導体装置の非同期パルスの場合のクロストークの状態を示す波形図である。図8は、図1に示された半導体装置のクロストーク確認テストのフローチャートである。図9は、図1に示された半導体装置の構造化処理を行える仕組みがある場合のクロストーク確認テストのフローチャートである。 Hereinafter, an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a circuit diagram of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a circuit diagram of the delay circuit shown in FIG. FIG. 3 is a waveform diagram showing a signal output from the signal generation circuit shown in FIG. 1 and a delay by the delay circuit. FIG. 4 is a waveform diagram showing a state of crosstalk of the semiconductor device shown in FIG. FIG. 5 is a waveform diagram showing a state of crosstalk of the semiconductor device shown in FIG. FIG. 6 is a waveform diagram showing a state of crosstalk of the semiconductor device shown in FIG. FIG. 7 is a waveform diagram showing the state of crosstalk in the case of the asynchronous pulse of the semiconductor device shown in FIG. FIG. 8 is a flowchart of a crosstalk confirmation test of the semiconductor device shown in FIG. FIG. 9 is a flowchart of a crosstalk confirmation test in the case where there is a mechanism capable of performing the structuring process of the semiconductor device shown in FIG.
図1に本発明の一実施形態にかかる半導体装置1を示す。図1に示した半導体装置1は、論理回路20、21、22、23、…、2mと、信号発生回路3と、第一の遅延回路としての遅延回路40、41、42、43、…、4mと、第二の遅延回路としての遅延回路50、51、52、53、…、5mと、選択回路としてのマルチプレクサ60、61、62、63、…、6mと、出力バッファ70、71、72、73、…、7mと、を備えている。
FIG. 1 shows a
論理回路20、21、22、23、…、2mは、半導体装置1で種々の論理演算処理を行う回路である。なお、論理回路20、21、22、23、…、2mはそれぞれ独立した回路ブロックではなく、1つまたはいくつかが組み合わされている回路ブロックとして、そこからm+1本の信号が出力されていてもよい。
The
信号発生回路3は、所定の周波数(例えば論理回路20、21、22、23、…、2mと同じ周波数)のパルス信号を出力する回路である。
The
遅延回路40は、論理回路20が出力した信号を所定の遅延時間だけ遅延させる。遅延回路41は、論理回路21が出力した信号を所定の遅延時間だけ遅延させる。遅延回路42は、論理回路22が出力した信号を所定の遅延時間だけ遅延させる。遅延回路43は、論理回路23が出力した信号を所定の遅延時間だけ遅延させる。遅延回路4mは、論理回路2mが出力した信号を所定の遅延時間だけ遅延させる。遅延回路40、41、42、43、…、4mは、勿論それぞれ独立して遅延時間を設定することができる。
The
遅延回路50、51、52、53、…、5mは、信号発生回路3が出力した信号を所定の遅延時間だけ遅延させる。遅延回路50、51、52、53、…、5mは、勿論それぞれ独立して遅延時間を設定することができる。
The
遅延回路40、41、42、43、…、4mと遅延回路50、51、52、53、…、5mは、図2に示すように構成されている。図2は代表して遅延回路50を図示する。遅延回路50は図2に示したように、遅延セル501、502、503、…、50(N−1)、50(N−2)、50Nと、マルチプレクサ50aと、を備えている。
The
遅延セル501、502、503、…、50(N−1)、50(N−2)、50Nは、それぞれが同じ遅延値を持つ遅延セルであり、遅延セル501、遅延セル502、遅延セル503、…、遅延セル50(N−1)、遅延セル50(N−2)、遅延セル50Nの順に直列に接続されている。また、遅延セル501、遅延セル502、遅延セル503、…、遅延セル50(N−1)、遅延セル50(N−2)、遅延セル50Nは、それぞれの出力がマルチプレクサ50aに接続されている。そして、選択信号であるSELで選択することで、目的の遅延が付加した信号が選択できる。
Delay
例えば、遅延段数が0であればマルチプレクサ50aで入力端子0を選択、遅延段数が7であればマルチプレクサ50aで入力端子7を選択することになる。マルチプレクサ50aの選択信号SELのビット数は、遅延信号が2種類なら1bit、遅延信号が3〜4種類なら2bit、遅延信号が5〜8種類なら3bit必要となる。選択信号SELはレジスタなどの記憶回路にユーザが設定してもよいし、DDRメモリの遅延調整回路のようにキャリブレーションによる自動調整により設定されても良いが、本実施形態ではクロストーク試験の際にはユーザ設定により遅延調整を再設定できるものとする。
For example, if the number of delay stages is 0, the
また、例えば、基準の遅延段数設定を4とした場合、遅延段数0は基準からマイナス方向に1セルの伝播遅延値×4の遅延値が、遅延段数7は基準からプラス方向に1セルの伝播遅延値×3の遅延値が設定できることになる。一般には1段あたり数十ピコ秒の遅延値となり、その幅で細かな設定を行い、スキューの調整をするが、本実施形態では特に用いないがキャリブレーションによる自動設定も行われる。
Further, for example, when the reference delay stage number setting is 4, the
マルチプレクサ60は、遅延回路40の出力信号と遅延回路50の出力信号とを選択する。選択端子SEL0が0の場合は遅延回路40の出力信号が選択され、選択端子SEL0が1の場合は遅延回路50の出力信号が選択される。マルチプレクサ61は、遅延回路41の出力信号と遅延回路51の出力信号とを選択する。選択端子SEL1が0の場合は遅延回路41の出力信号が選択され、選択端子SEL1が1の場合は遅延回路51の出力信号が選択される。マルチプレクサ62は、遅延回路42の出力信号と遅延回路52の出力信号とを選択する。選択端子SEL2が0の場合は遅延回路42の出力信号が選択され、選択端子SEL2が1の場合は遅延回路52の出力信号が選択される。マルチプレクサ63は、遅延回路43の出力信号と遅延回路53の出力信号とを選択する。選択端子SEL3が0の場合は遅延回路43の出力信号が選択され、選択端子SEL3が1の場合は遅延回路53の出力信号が選択される。マルチプレクサ6mは、遅延回路4mの出力信号と遅延回路5mの出力信号とを選択する。選択端子SELmが0の場合は遅延回路4mの出力信号が選択され、選択端子SELmが1の場合は遅延回路5mの出力信号が選択される。
The
出力バッファ70はマルチプレクサ60が出力した信号を半導体装置1外部へ出力するための出力バッファであり、出力バッファ70の出力信号がDATA0出力となる。出力バッファ71はマルチプレクサ61が出力した信号を半導体装置1外部へ出力するための出力バッファであり、出力バッファ71の出力信号がDATA1出力となる。出力バッファ72はマルチプレクサ62が出力した信号を半導体装置1外部へ出力するための出力バッファであり、出力バッファ72の出力信号がDATA2出力となる。出力バッファ73はマルチプレクサ63が出力した信号を半導体装置1外部へ出力するための出力バッファであり、出力バッファ73の出力信号がDATA3出力となる。出力バッファ7mはマルチプレクサ6mが出力した信号を半導体装置1外部へ出力するための出力バッファであり、出力バッファ7mの出力信号がDATAm出力となる。
The
つまり、論理回路20、21、22、23、…、2mから遅延回路40、41、42、43、…、4mを経由した出力信号と、信号発生回路3から遅延回路50、51、52、53、…、5mを経由した出力信号をマルチプレクサ60、61、62、63、…、6mでセレクト信号SELi(i=0,1,2,…,m;mはDATAのバス幅)によって選択し、セレクト信号SELiが“0”であれば通常の論理回路からの信号を出力し、セレクト信号SELiが“1”であれば信号発生回路3からの信号を出力する構成となっている。
That is, the output signals from the
本実施形態では、例えば信号発生回路3からDATA出力の信号と同じ周波数のパルス信号を出力する。このパルス信号がアグレッサ(aggressor;クロストークにおいて影響を与える側)として扱われる。そして、DATA出力の中でヴィクティム(victim;クロストークにおいて影響を受ける側)を設定し、遅延設定を少しずつ変化させることで最悪条件を作り、動作させた結果の値を検証する。
In the present embodiment, for example, the
次に、上述した構成の半導体装置1の動作時の信号波形の状態を説明する。
Next, the state of signal waveforms during operation of the
まず、図1のDATA0出力への出力信号と、DATA1出力への出力信号と、DATA3出力への出力信号をアグレッサとして設定する。つまりDATA0出力とDATA1出力とDATA3出力のマルチプレクサ60、61、63のセレクト信号SEL0、SEL1、SEL3は“1”に設定する。DATA2出力はヴィクティムとして、つまりDATA2出力のマルチプレクサ62のセレクト信号SEL2は“0”に設定する。DATA2出力は通常の信号(論理回路22の出力信号)が出力される。
First, the output signal to the DATA0 output, the output signal to the DATA1 output, and the output signal to the DATA3 output in FIG. 1 are set as an aggressor. That is, the select signals SEL0, SEL1, and SEL3 of the
図3の波形は信号発生回路3を発振器として利用した場合の波形で、上段の波形は遅延設定を基準点に設定したときのもので、中段の波形は上段の波形に対して遅延をマイナス側に設定したもの、下段の波形は上段の波形に対して遅延をプラス側に設定したものである。
The waveform in FIG. 3 is a waveform when the
信号発生回路3からの信号は、DATA出力から出力される信号と同じ周波数のパルス信号を生成している。この信号発生器3からの信号はDATA0出力、DATA1出力、DATA3出力に対して送信され、DATA2出力は論理回路22の出力信号が出力されている。このときのDATA2出力の理想信号はDATA0出力、DATA1出力、DATA3出力に影響を受けない信号で、論理回路22の出力信号の信号品質をそのまま保てることであるが、実際はクロストークにより、影響を受けるため、乱れた波形となり、その乱れた波形が出力されることになる。そのような波形となると、例えばメモリなどにデータ信号としてライトされる場合、受け側のメモリで信号によっては論理が変わったりすることになり、データとしてはフェイルする可能性がある。
The signal from the
図3に示した信号をDATA0出力、DATA1出力、DATA3出力に出力したときの、DATA2出力に与えるクロストークの影響の例を図4〜図6に示す。 Examples of the influence of crosstalk on the DATA2 output when the signal shown in FIG. 3 is output to the DATA0 output, the DATA1 output, and the DATA3 output are shown in FIGS.
図4は基準遅延設定のパルス信号をアグレッサとして出力しており、アグレッサの立上り・立下りの影響を受け、出力信号にリンギングが発生している。 In FIG. 4, a pulse signal with a reference delay is output as an aggressor, and ringing occurs in the output signal due to the rise and fall of the aggressor.
図5は信号発生回路3の信号の遅延をマイナス側に設定したもので、こちらも同じくアグレッサによりリンギングが発生する。
FIG. 5 shows a case where the signal delay of the
図6は信号発生回路3の信号の遅延をプラス側に設定したもので、アグレッサとヴィクティムの立上り・立下り時間が一致しているケースとなっている。両方が同時に立ち上がるときオーバーシュートが起こっている。
FIG. 6 shows a case where the signal delay of the
上述した構成では、信号発生回路3の信号とDATA出力の周波数が同期していることにより、スキュー調整は設定する側のユーザによるものである。ユーザはソフトウェアあるいはハードウェアにより、遅延設定値を少しずつ変化させていくことで最悪のクロストーク状態を作ることになる。
In the configuration described above, since the signal of the
次に、本発明の信号発生回路3のパルス信号の周波数を、DATA出力から出力される信号の周波数と別の周波数を設定した場合の波形を示す。
Next, the waveform when the frequency of the pulse signal of the
図7に非同期パルス信号の場合を示す。図7では、信号発生器3のパルス信号の周波数は210MHzでDATA0出力とDATA2出力に出力し、論理回路21からの通常の信号の出力は200MHz周期でDATA1出力に出力している。つまり、DATA0出力とDATA2出力がアグレッサで、DATA1出力がヴィクティムとなっている。動作周波数が異なるため、同時に同じ論理でスィッチングした場合、お互いに異なる論理でスィッチングした場合などいろいろなクロストークによる影響を見ることができる。
FIG. 7 shows the case of an asynchronous pulse signal. In FIG. 7, the frequency of the pulse signal of the
図7のAの波形部分は隣接するDATA0出力、DATA2出力の立上りにより、DATA1出力によりノイズが表れるが、DATA1出力の立上りまでつながってしまい、波形が崩れるパターンである。Bの波形部分はDATA0出力とDATA2出力の立上りとDATA1出力の立下りがクロスすることで波形が崩れるパターンである。Cの部分はDATA0出力とDATA2出力の立上りがDATA1出力の立上り直前に現れ、波形が崩れている。Dの部分はDATA0出力とDATA2出力の立上りがDATA1出力の立上りと同時になり、オーバーシュートが発生しているパターンである。 The waveform portion of FIG. 7A is a pattern in which noise appears due to the DATA1 output due to the rise of the adjacent DATA0 output and DATA2 output, but the waveform collapses due to the rise of the DATA1 output. The waveform portion B is a pattern in which the waveform collapses when the rising of the DATA0 output and the DATA2 output crosses the falling of the DATA1 output. In the portion C, the rise of the DATA0 output and the DATA2 output appears immediately before the rise of the DATA1 output, and the waveform is broken. The portion D is a pattern in which the rise of the DATA0 output and the DATA2 output coincides with the rise of the DATA1 output, and an overshoot occurs.
次に、本実施形態におけるクロストーク確認テストフローを図8を参照して説明する。 Next, the crosstalk confirmation test flow in this embodiment will be described with reference to FIG.
まず、ステップS101において、検査対象の信号をヴィクティムとして対応する選択信号SELiが“0”になるように制御しステップS102に進む。制御はレジスタ設定や外部端子設定などを使用する。アグレッサは対応する選択信号SELiが“1”になるように制御する。制御は同じくレジスタ設定や外部端子設定などを使用する。 First, in step S101, control is performed so that the corresponding selection signal SELi is “0” with the signal to be inspected as a victim, and the process proceeds to step S102. Control uses register settings and external terminal settings. The aggressor controls the corresponding selection signal SELi to be “1”. The control also uses register settings and external terminal settings.
次に、ステップS102において、各信号の遅延値を設定しステップS103に進む。遅延値は同時スィッチングなら位相が合致するように調整する必要がある。クロストークで問題となるケースには、検査対象であるヴィクティムの信号が立上りもしくは立上りの途中で、他のアグレッサが全部同時に立上るもしくは立上り始める時となり、そのタイミングを送信端でオシロスコープによる波形確認で遅延調整を行う。即ち、本ステップで信号発生回路3を動作させている。
Next, in step S102, the delay value of each signal is set, and the process proceeds to step S103. The delay value needs to be adjusted so that the phases match if simultaneous switching is used. The case where crosstalk is a problem is when the victim signal to be inspected rises or rises and all other aggressors rise or start to rise at the same time. Perform delay adjustment. That is, the
次に、ステップS103において、論理回路20、21、22、23、…、2mのうちヴィクティムに設定した出力端に対応する回路からのデータ転送を行いステップS104に進む。
Next, in step S103, data is transferred from the circuit corresponding to the output terminal set to the victim among the
次に、ステップS104において、ステップS103で転送されたデータの信号が、観測地点、例えばオシロスコープでの波形確認や、メモリであればデータの書き込みで、正しい論理として認識されるかを確認する。メモリであればデータを書き込んだ後リードしその値の正誤を確かめる。なお、アグレッサの信号は信号発生回路3からの信号のため、値の確認時はマスクする、つまり判定を行わないようにする必要がある。
Next, in step S104, it is confirmed whether the data signal transferred in step S103 is recognized as correct logic by checking the waveform at an observation point, for example, an oscilloscope, or by writing data if it is a memory. If it is a memory, write the data and then read it to check the correctness of the value. Since the aggressor signal is a signal from the
なお、アグレッサ、ヴィクティムの対象はどのような組み合わせでも問題ない。例えば16本のデータバスがあった場合、1本をヴィクティムとして、他の15本をアグレッサとしてもかまわないし、奇数の番号のデータ信号をアグレッサ、偶数の番号のデータ信号をヴィクティムとしてもかまわない。 In addition, there is no problem with the combination of Aggressa and Victim. For example, when there are 16 data buses, one may be a victim, the other 15 may be an aggressor, an odd-numbered data signal may be an aggressor, and an even-numbered data signal may be a victim.
また、各遅延回路の調整やマルチプレクサの切り替えなどを行うコントローラ側に例えばプロセッサなど構造化処理を行える仕組みがある場合、図9に示すフローをとることもできる。図9のフローを説明する。 Further, when there is a mechanism capable of performing structured processing, such as a processor, on the controller side that adjusts each delay circuit or switches multiplexers, the flow shown in FIG. 9 can be taken. The flow of FIG. 9 will be described.
まず、ステップS201において、変数i、j、kの値をそれぞれリセット(“0”に設定)してステップS202に進む。 First, in step S201, the values of variables i, j, and k are reset (set to “0”), and the process proceeds to step S202.
次に、ステップS202において、アグレッサ対象をDATAi出力に設定し、ヴィクティムをそれ以外のDATA出力に設定してステップS203に進む。例えば、ステップS201から進んだ場合はDATA0出力がアグレッサで、DATA1出力以降がヴィクティムとなる。 Next, in step S202, the aggressor target is set to DATAi output, the victim is set to other DATA output, and the process proceeds to step S203. For example, when the process proceeds from step S201, the DATA0 output is an aggressor, and the data after the DATA1 output is a victim.
次に、ステップS203において、ヴィクティムの遅延を変数jの値に設定しステップS204に進む。つまり、最初は変数j=0なので図2の回路ではマルチプレクサ50aの入力のうち遅延セルを通過しない入力0が選択される。
Next, in step S203, the victim delay is set to the value of the variable j, and the process proceeds to step S204. That is, since the variable j = 0 at the beginning, the
次に、ステップS204において、アグレッサの遅延を変数kの値に設定しステップS205に進む。つまり、最初は変数k=0なので図2の回路ではマルチプレクサ50aの入力のうち遅延セルを通過しない入力0が選択される。
Next, in step S204, the delay of the aggressor is set to the value of the variable k, and the process proceeds to step S205. That is, since the variable k = 0 at first, the
次に、ステップS205において、論理回路20、21、22、23、…、2mのうちヴィクティムに設定した回路からデータ転送を行いステップS206に進む。勿論信号発生回路3は本ステップ以前に動作開始させておく。
Next, in step S205, data is transferred from the circuit set as victim among the
次に、ステップS206において、図8のフローと同じ要領で結果確認を行いステップS207に進む。 Next, in step S206, the result is confirmed in the same manner as the flow of FIG. 8, and the process proceeds to step S207.
次に、ステップS207において、変数kが最大値か否かを判断し、最大値である場合(Yの場合)はステップS208に進み、そうでない場合(Nの場合)はステップS210に進む。 Next, in step S207, it is determined whether or not the variable k is the maximum value. If the variable k is the maximum value (Y), the process proceeds to step S208. If not (N), the process proceeds to step S210.
次に、ステップS208において、変数jが最大値か否かを判断し、最大値である場合(Yの場合)はステップS209に進み、そうでない場合(Nの場合)はステップS211に進む。 Next, in step S208, it is determined whether or not the variable j is the maximum value. If the variable j is the maximum value (Y), the process proceeds to step S209. If not (N), the process proceeds to step S211.
次に、ステップS209において、変数iが最大値か否かを判断し、最大値である場合(Yの場合)は終了し、そうでない場合(Nの場合)はステップS212に進む。 Next, in step S209, it is determined whether or not the variable i is the maximum value. If the variable i is the maximum value (Y), the process ends. If not (N), the process proceeds to step S212.
一方、ステップS210においては、変数kの値をインクリメント(+1)してステップS204に戻る。 On the other hand, in step S210, the value of variable k is incremented (+1), and the process returns to step S204.
ステップS211においては、変数jの値をインクリメント(+1)するとともに変数kの値をリセット(“0”に設定)してステップS203に戻る。 In step S211, the value of variable j is incremented (+1) and the value of variable k is reset (set to “0”), and the process returns to step S203.
ステップS212においては、変数iの値をインクリメント(+1)してステップS202に戻る。 In step S212, the value of variable i is incremented (+1), and the process returns to step S202.
つまり、図9に示したフローによって、遅延設定やアグレッサ、ヴィクティムの組み合わせをプログラムでのループによっていろいろなパターンについて実施可能となる。このため遅延設定を確認することなく色々なクロストークによる影響をみることができる。 That is, according to the flow shown in FIG. 9, a combination of delay setting, aggressor, and victim can be implemented for various patterns by a loop in the program. For this reason, the influence of various crosstalks can be seen without confirming the delay setting.
本実施形態によれば、信号発生回路3と、遅延回路40、41、42、43、…、4mと、遅延回路50、51、52、53、…、5mと、出力バッファ70、71、72、73、…、7mそれぞれに対応して設けられ、遅延回路40、41、42、43、…、4mから出力された信号または遅延回路50、51、52、53、…、5mから出力された信号のいずれかを選択して対応する出力バッファ70、71、72、73、…、7mに出力する選択回路60、61、62、63、…、6mと、を備えているので、ノイズ耐性試験用の信号を信号発生回路により出力してクロストークの試験対象の信号に対して影響を与える側とすることができ、クロストークノイズを発生させることができる。また、対象の信号は選択回路60、61、62、63、…、6mによりどの組み合わせでも設定可能にすることで、バスのどの信号が最も危険かを判断したり、問題が発生しているか把握したりすることが、遅延回路40、41、42、43、…、4mと、遅延回路50、51、52、53、…、5mの設定により、さまざまな状態を作り出すことで検査することができる。
According to this embodiment, the
また、信号発生回路3が、論理回路20、21、22、23、…、2mから出力される信号の周波数と異なる周波数の信号を出力しているので、遅延設定によりさまざまな状態を作りだすことを、自動で作り出すことが可能になる。つまり、周波数の違いは最大公約数の確率として最悪の状態を作り出すことになる。
Since the
また、信号発生回路3が、論理回路20、21、22、23、…、2mから出力される信号の周波数と異なる周波数の信号を出力することは、半導体装置1内で、隣接している長配線の信号に対しても有効である。配線の一部に対してアグレッサとヴィクティムを設定し、アグレッサに対してパルスを供給し、受け先の回路によって結果を判定することで半導体装置1内で隣接している長配線の信号間のクロストークを確認することができる。
Further, the
また、信号発生回路3を複数持ち、それぞれの信号発生回路3からの出力信号に対してアグレッサを設定しても良い。また何本かのグループで1種類などとしても良い。例えば16本のバスがあったなら、4本ずつで1つの信号発生回路3に接続すれば、計4つを持つことになる。そして、各信号発生回路3の周波数を異なる周波数にしてもよい。例えばDATA0出力からDATA2出力の信号があり、DATA1出力をヴィクティムとし100MHzのデータ信号が出力される場合、アグレッサであるDATA0出力、DATA2出力に関しては、DATA0出力を110MHz、DATA2出力を120MHzと設定することにより、さらに最悪の条件を作り出すことが可能になる。
Further, a plurality of
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。 The present invention is not limited to the above embodiment. That is, various modifications can be made without departing from the scope of the present invention.
1 半導体装置
3 信号発生回路
20、21、22、23、2m 論理回路
40、41、42、43、4m 遅延回路(第一の遅延回路)
50、51、52、53、5m 遅延回路(第二の遅延回路)
60、61、62、63、6m マルチプレクサ(選択回路)
70、71、72、73、7m 出力バッファ
DESCRIPTION OF
50, 51, 52, 53, 5m delay circuit (second delay circuit)
60, 61, 62, 63, 6m Multiplexer (selection circuit)
70, 71, 72, 73, 7m Output buffer
Claims (2)
所定の周波数のノイズ耐性試験用信号を発生する信号発生回路と、
前記論理回路から出力された信号ごとの遅延時間をそれぞれ調整する第一の遅延回路と、
前記信号発生回路から出力された信号の遅延時間を調整する第二の遅延回路と、
複数の前記出力バッファそれぞれに対応して設けられ、前記第一の遅延回路から出力された信号または前記第二の遅延回路から出力された信号のいずれかを選択して対応する前記出力バッファに出力する選択回路と、
を備えたことを特徴とする半導体装置。 In a semiconductor device comprising: a logic circuit that performs a predetermined logic operation; and a plurality of output buffers for outputting a plurality of signals output from the logic circuit to the outside, respectively.
A signal generation circuit for generating a noise immunity test signal of a predetermined frequency;
A first delay circuit for adjusting a delay time for each signal output from the logic circuit;
A second delay circuit for adjusting a delay time of the signal output from the signal generation circuit;
Provided corresponding to each of the plurality of output buffers, and select either the signal output from the first delay circuit or the signal output from the second delay circuit and output to the corresponding output buffer A selection circuit to
A semiconductor device comprising:
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