JP5487550B2 - Field effect semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、高電子移動度トランジスタ即ちHEMT( High Electron Mobility Transistor)、2次元電子キャリアガス層を電流通路とするダイオード、メタル・セミコンダクタ電界効果トランジスタ即ちMESFET(Metal Semiconductor Filed Effect Transistor)等の電界効果半導体装置及びその製造方法に関する。 The present invention relates to a field effect such as a high electron mobility transistor (HEMT), a diode having a two-dimensional electron carrier gas layer as a current path, a metal semiconductor field effect transistor (MESFET), or the like. The present invention relates to a semiconductor device and a manufacturing method thereof.
電界効果トランジスタの一種である従来のHEMTは、シリコン、サファイア等の基板の上にバッファ層を介して形成されたアンドープGaN等の窒化物半導体から成る電子走行層と、n型不純物がドープされた又はアンドープのAlGaN等の窒化物半導体から成る電子供給層又はバリア層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極(ショットキー電極)とを有している。AlGaN等から成る電子供給層のバンドギャップはGaN等から成る電子走行層のバンドギャップよりも大きく、またAlGaN等から成る電子供給層の格子定数はGaN等から成る電子走行層の格子定数よりも小さい。電子走行層の上にこれよりも格子定数が小さい電子供給層を配置すると、電子供給層に伸張性歪み即ち引っ張り応力が生じ、ピエゾ分極する。電子供給層は自発分極もするので、ピエゾ分極と自発分極とに基づく電界の作用で電子走行層と電子供給層とのヘテロ接合面の近傍に周知の2次元電子ガス層即ち2DEG層が生じる。2DEG層は周知のようにドレイン電極とソース電極との間の電流通路(チャネル)として機能し、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。 A conventional HEMT, which is a kind of field effect transistor, has an electron transit layer made of a nitride semiconductor such as undoped GaN formed on a substrate such as silicon or sapphire via a buffer layer, and is doped with an n-type impurity. Or it has the electron supply layer or barrier layer which consists of nitride semiconductors, such as undoped AlGaN, and the source electrode, drain electrode, and gate electrode (Schottky electrode) which were formed on the electron supply layer. The band gap of the electron supply layer made of AlGaN or the like is larger than the band gap of the electron transit layer made of GaN or the like, and the lattice constant of the electron supply layer made of AlGaN or the like is smaller than the lattice constant of the electron transit layer made of GaN or the like. . When an electron supply layer having a smaller lattice constant than this is disposed on the electron transit layer, an extensible strain, that is, a tensile stress, is generated in the electron supply layer, resulting in piezoelectric polarization. Since the electron supply layer also spontaneously polarizes, a well-known two-dimensional electron gas layer, that is, a 2DEG layer is formed in the vicinity of the heterojunction surface between the electron transit layer and the electron supply layer by the action of an electric field based on piezo polarization and spontaneous polarization. As is well known, the 2DEG layer functions as a current path (channel) between the drain electrode and the source electrode, and the current flowing through the current path is controlled by a bias voltage applied to the gate electrode.
ところで、一般的な構成のHEMTは、ゲート電極にゲート制御電圧を印加しない状態(ノーマリ状態)でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン(normally−on)特性を有する。ノーマリオン特性のHEMTをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、従来のノーマリオン特性のHEMTの使い勝手は良くない。 By the way, a HEMT having a general configuration has a characteristic that a current flows between a source electrode and a drain electrode in a state where a gate control voltage is not applied to the gate electrode (normally state), that is, a normally-on characteristic. In order to keep the normally-on HEMT in an off state, a negative power source for setting the gate electrode to a negative potential is required, and the electric circuit is necessarily expensive. Therefore, the ease of use of a conventional normally-on HEMT is not good.
そこで、ノーマリオフ(normally−off)特性を有するヘテロ接合電界効果半導体装置の開発が進められている。ノーマリオフ特性を得るための代表的の方法として、
(1)電子供給層にリセス(凹部)を形成し、このリセスで薄くなった電子供給層の上にゲート電極を形成する方法、
(2)特開2004−273486号公報(特許文献1)に開示されているように、ゲート電極と電子供給層との間にp型窒化物半導体から成るp型半導体層を配置する方法、
(3)特開2006−222414号公報(特許文献2)に開示されているように、電子供給層(バリア層)にリセスを形成し、リセスの上にチタン酸ストロンチウム等の絶縁膜を介してゲート電極を設ける方法、
(4)WO2003/071607公開公報(特許文献3)に開示されているように、電子供給層の一部を除去して電子走行層の一部を露出させ、電子走行層の上に絶縁膜を介してゲート電極を設ける方法、
が知られている。
Therefore, development of a heterojunction field effect semiconductor device having normally-off characteristics is underway. As a typical method for obtaining normally-off characteristics,
(1) A method of forming a recess (concave portion) in the electron supply layer and forming a gate electrode on the electron supply layer thinned by the recess,
(2) A method of disposing a p-type semiconductor layer made of a p-type nitride semiconductor between a gate electrode and an electron supply layer as disclosed in Japanese Patent Application Laid-Open No. 2004-273486 (Patent Document 1),
(3) As disclosed in JP 2006-222414 A (Patent Document 2), a recess is formed in the electron supply layer (barrier layer), and an insulating film such as strontium titanate is formed on the recess. A method of providing a gate electrode;
(4) As disclosed in WO2003 / 071607 (Patent Document 3), a part of the electron supply layer is removed to expose a part of the electron transit layer, and an insulating film is formed on the electron transit layer. Providing a gate electrode via,
It has been known.
上記(1)の方法に従ってリセスによって電子供給層が部分的に薄くなると、電子供給層の薄くなった部分のピエゾ分極及び自発分極に基づく電界が弱くなる。このため、リセスのために弱くなった電子供給層のピエゾ分極及び自発分極に基づく電界が、ゲート電極と電子供給層との間のビルトインポテンシャル(built−in potential)、即ち、ゲート電極のバイアス電圧がゼロの状態におけるゲート電極と電子供給層との間の電位差によって打ち消され、電子走行層のゲート電極に対向する部分から2DEG層が消失する。この結果、ゲート電極にゲート制御電圧を加えない状態においてドレイン・ソース間がオフ状態になり、ノーマリオフ特性が得られる。しかし、上記(1)の方法に従うHEMTの閾値は例えば+1V以下のように比較的小さく、ノイズによって誤動作し易いという問題点、及びショットキー電極から成るゲート電極にプラスのゲート制御電圧が印加されると、比較的大きいリーク電流が流れるという問題点、リセスの深さのバラツキによって閾値電圧が大きく変化するという問題点、及びゲート電極の下の電子供給層(バリア層)の薄い部分は、HEMTをオン状態(導通状態)にするための制御電圧がゲート電極に印加された時においても電子走行層に対して電子を供給する能力が低いため、ゲート電極に対向する電子走行層に電子濃度が十分に高い2DEG層を形成することができず、ドレイン電極とソース電極との間のオン抵抗が比較的高くなるという問題点を有する。 When the electron supply layer is partially thinned by the recess according to the method of (1) above, the electric field based on piezoelectric polarization and spontaneous polarization in the thinned portion of the electron supply layer is weakened. Therefore, the electric field based on the piezo polarization and spontaneous polarization of the electron supply layer weakened due to the recess is a built-in potential between the gate electrode and the electron supply layer, that is, the bias voltage of the gate electrode. Is canceled by the potential difference between the gate electrode and the electron supply layer in a state where the zero is zero, and the 2DEG layer disappears from the portion of the electron transit layer facing the gate electrode. As a result, the drain-source is turned off in a state where no gate control voltage is applied to the gate electrode, and a normally-off characteristic is obtained. However, the HEMT threshold value according to the above method (1) is relatively small, for example, +1 V or less, and it is easy to malfunction due to noise, and a positive gate control voltage is applied to the gate electrode composed of a Schottky electrode. The problem that a relatively large leakage current flows, the problem that the threshold voltage changes greatly due to variations in the depth of the recess, and the thin part of the electron supply layer (barrier layer) under the gate electrode Even when a control voltage for turning on (conducting) is applied to the gate electrode, the electron concentration in the electron transit layer facing the gate electrode is sufficient because the ability to supply electrons to the electron transit layer is low. In other words, it is difficult to form a high 2DEG layer, and the on-resistance between the drain electrode and the source electrode becomes relatively high.
上記(2)の方法に従ってゲート電極の下にp型半導体層を配置すると、p型半導体層がゲート電極の直下の電子走行層の電位を持ち上げて2DEG層の電子を枯渇させ、ゲート電極の下の2DEG層が消失し、ノーマリオフ特性が得られる。しかし、上記(2)の方法は、高い正孔濃度を有するp型窒化物半導体から成るp型半導体層を容易に得ることが難しいという問題点、高い正孔濃度を有するp型半導体層を得ることができない時には、電子供給層を薄く形成するか、又はAlGaN又はAlInGaN等から成る電子供給層のAlの割合を低くすることが要求され、この結果として2DEG層の電子濃度が低下し、ソース電極とドレイン電極との間のオン抵抗が高くなるという問題点を有する。 When the p-type semiconductor layer is disposed under the gate electrode according to the method of (2) above, the p-type semiconductor layer raises the potential of the electron transit layer immediately below the gate electrode to deplete the electrons in the 2DEG layer, The 2DEG layer disappears and normally-off characteristics are obtained. However, the method (2) has a problem that it is difficult to easily obtain a p-type semiconductor layer made of a p-type nitride semiconductor having a high hole concentration, and a p-type semiconductor layer having a high hole concentration is obtained. When this is not possible, it is required to make the electron supply layer thin or to reduce the Al ratio of the electron supply layer made of AlGaN or AlInGaN. As a result, the electron concentration of the 2DEG layer decreases, and the source electrode There is a problem that the on-resistance between the drain electrode and the drain electrode is increased.
上記(3)の方法に従ってゲート電極の下にリセスを形成し、ここに絶縁膜を配置すると、電子供給層(バリア層)のゲート電極の下の部分が薄いためにノーマリオフ特性が得られる。また、絶縁膜が設けられているので、電子供給層(バリア層)のゲート電極の下の部分が薄くなっているにも拘らず、リーク電流の増大を抑えること、及びHEMTのトランスコンダクタンスgmを高くすることができる。しかし、上記(3)の方法においても上記(1)の方法と同様にリセスを形成するので、上記(1)の方法と同様な問題点を有する。更に、上記(3)の方法において、HEMTのトランスコンダクタンスgmを高くするために、絶縁膜を比較的薄く形成すると、絶縁膜に欠陥が起きやすい。絶縁膜に欠陥があると、リーク電流の増加、耐圧低下、素子破壊、及び電流コラプスの増加が起き易くなる。勿論、これらの問題は、絶縁膜を厚く形成すれば、解決する。しかし、絶縁膜を厚く形成すると、トランスコンダクタンスgmが低くなる。 When a recess is formed under the gate electrode in accordance with the method (3) and an insulating film is disposed here, a normally-off characteristic is obtained because the portion of the electron supply layer (barrier layer) under the gate electrode is thin. In addition, since an insulating film is provided, an increase in leakage current is suppressed even though the portion under the gate electrode of the electron supply layer (barrier layer) is thin, and the transconductance g m of the HEMT is reduced. Can be high. However, the method (3) also has the same problem as the method (1) because the recess is formed in the same manner as the method (1). Further, in the method (3), in order to increase the transconductance g m of the HEMT, when a relatively thin insulating film, defects are likely to occur in the insulating film. If there is a defect in the insulating film, an increase in leakage current, a decrease in breakdown voltage, element breakdown, and an increase in current collapse are likely to occur. Of course, these problems can be solved by forming a thick insulating film. However, when the insulating film is formed thick, the transconductance g m is lowered.
上記(4)の方法に従って、電子走行層の上に直接に絶縁膜を配置し、この絶縁膜の上にゲート電極を設けると、電子走行層のゲート電極の直下にノーマリ状態で2DGE層が形成されないので、ノーマリオフ特性が得られる。しかし、ゲート電極にオン状態にするための電圧が印加された時に、電子走行層のゲート電極の直下にヘテロ接合に基づく2DGE層が形成されないので、従来のノーマリオン特性を有するHEMTに比べてオン抵抗が高いという問題点を有する。 In accordance with the method (4) above, when an insulating film is arranged directly on the electron transit layer and a gate electrode is provided on this insulating film, a 2DGE layer is formed in a normally state directly under the gate electrode of the electron transit layer. As a result, normally-off characteristics are obtained. However, since a 2DGE layer based on a heterojunction is not formed immediately below the gate electrode of the electron transit layer when a voltage for turning on the gate electrode is applied, it is turned on compared to a conventional HEMT having normally-on characteristics. There is a problem that the resistance is high.
上述のHEMTと同様な問題は、2DEG層を利用したダイオード、及びHEMT以外の電界効果半導体装置(例えばMESFET)等においてもある。
従って、本発明が解決しようとする課題は、オン抵抗及びゲートリーク電流の小さいノーマリオフ型の電界効果半導体装置が要求されていることであり、本発明の目的は上記要求に応えることができる電界効果半導体装置及びその製造方法を提供することである。 Therefore, the problem to be solved by the present invention is that a normally-off type field effect semiconductor device with small on-resistance and gate leakage current is required, and the object of the present invention is a field effect capable of meeting the above requirements. A semiconductor device and a manufacturing method thereof are provided.
上記課題を解決するための本発明は、
互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第1の半導体層と、前記第1の半導体層と前記一方の主面との間に配置され且つ前記第1の半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて前記第1の半導体層に電流通路として機能する2次元キャリアガス層を生じさせることができる材料で形成された第2の半導体層とを備えている主半導体領域と、
前記主半導体領域の前記一方の主面上に配置され且つ前記第1の半導体層の前記2次元キャリアガス層に電気的に結合された第1の主電極と、
前記主半導体領域の前記一方の主面上に前記第1の主電極から離間して配置され且つ前記第1の半導体層の前記2次元キャリアガス層に電気的に結合された第2の主電極と、
前記第1の主電極と前記第2の主電極との間の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第1の主電極と前記第2の主電極との間に配置されたゲート電極と、
前記主半導体領域と前記ゲート電極との間に配置され且つ前記2次元キャリアガス層のキャリアを低減させる導電型を有し且つ酸素を含む雰囲気中でスパッタリングによって形成され且つ前記第1の主電極及び前記第2の主電極から離れて配置されている金属酸化物半導体膜と
を備えていることを特徴とする電界効果半導体装置に係わるものである。
The present invention for solving the above problems is as follows.
One and the other main surfaces opposed to each other, a first semiconductor layer disposed between the one and the other main surfaces, and disposed between the first semiconductor layer and the one main surface; and A second semiconductor layer formed of a material heterojunctioned to the first semiconductor layer and capable of generating a two-dimensional carrier gas layer functioning as a current path in the first semiconductor layer based on the heterojunction; A main semiconductor region comprising:
A first main electrode disposed on the one main surface of the main semiconductor region and electrically coupled to the two-dimensional carrier gas layer of the first semiconductor layer;
A second main electrode disposed on the one main surface of the main semiconductor region and spaced apart from the first main electrode and electrically coupled to the two-dimensional carrier gas layer of the first semiconductor layer When,
The first main electrode and the second main electrode on the one main surface of the main semiconductor region to control a current path between the first main electrode and the second main electrode; A gate electrode disposed between,
The first main electrode formed between the main semiconductor region and the gate electrode by sputtering in an atmosphere containing oxygen and having a conductivity type for reducing carriers in the two-dimensional carrier gas layer; And a metal oxide semiconductor film disposed apart from the second main electrode. The present invention relates to a field effect semiconductor device.
なお、請求項2に示すように、前記主半導体領域は、この一方の主面から前記第1の半導体層に到達しない深さの凹部を有し、前記ゲート電極は前記凹部の上に前記金属酸化物半導体膜を介して配置されていることが望ましい。
また、請求項3に示すように、前記凹部と前記第1の半導体層との間に配置された前記第2の半導体層の残存部の厚みは、前記金属酸化物半導体膜を設ける前において、前記第1の半導体層における前記凹部に対向する部分に前記2次元キャリアガス層を生じさせることができ、且つ前記金属酸化物半導体膜を設けた後において、前記第1の半導体層における前記凹部に対向する部分に前記2次元キャリアガス層を生じさせることができないように設定されていることが望ましい。
また、請求項4に示すように、前記2次元キャリアガス層は2次元電子ガス層であり、前記金属酸化物半導体膜はp型金属酸化物半導体膜であることが望ましい。
また、請求項5に示すように、前記p型金属酸化物半導体膜は、酸化ニッケル、酸化鉄,酸化コバルト、酸化マンガン,及び酸化銅から選択された少なくとも1つから成ることが望ましい。
また、請求項6に示すように、前記p型金属酸化物半導体膜は酸化ニッケルから成り、前記ゲート電極は前記p型金属酸化物半導体膜の上に形成されたニッケル層と該ニッケル層の上に形成された金層とから成ることが望ましい。
また、請求項7に示すように、前記p型金属酸化物半導体膜を、互いに異なる材料の複数のp型金属酸化物半導体膜の積層体とすることができる。
また、請求項8に示すように、前記p型金属酸化物半導体膜を、その厚み方向において徐々に又は段階的に異なる正孔濃度を有するように形成することができる。
また、請求項9に示すように、前記主半導体領域は、更に、前記第2の半導体層の上に配置され且つ前記第2の半導体層よりも高いキャリア濃度を有している第3の半導体層を有し、前記凹部は、少なくとも前記第3の半導体層の一部を削除するように形成されていることが望ましい。
また、請求項10に示すように、前記第1の半導体層は窒化物半導体からなり、前記第2の半導体層はAlを含む窒化物半導体から成り、前記第3の半導体層は前記第2の半導体層よりも大きい割合でAlを含む窒化物半導体から成ることが望ましい。
また、請求項11に示すように、前記主半導体領域は、更に、前記第3の半導体層の上に配置され且つ前記第3の半導体層よりも低い割合(零を含む)でAlを含む窒化物半導体で形成されている第4の半導体層を有し、前記凹部は、少なくとも前記第4の半導体層と前記第3の半導体層の一部を除去するように形成されていることが望ましい。
また、請求項12に示すように、前記主半導体領域は、更に、前記第3の半導体層の上に配置され且つ前記第3の半導体層よりも低い割合でAlを含む窒化物半導体で形成されている第4の半導体層と、前記第4の半導体層の上に配置され且つ前記第4の半導体層よりも低い割合(零を含む)でAlを含む窒化物半導体で形成され且つ前記金属酸化物半導体膜と反対の導電型を決定する不純物を含んでいる第5の半導体層とを有し、前記凹部は、少なくとも前記第5の半導体層と前記第4の半導体層と前記第3の半導体層の一部を除去するように形成されていることが望ましい。
また、請求項13に示すように、前記主半導体領域は、更に、前記第1の半導体層と前記第2の半導体層との間に配置され且つ前記第2の半導体層よりも薄く形成され且つ前記第2の半導体層よりも高い割合でAlを含む窒化物半導体から成るスペーサー層を有していることが望ましい。
また、請求項14に示すように、更に、前記主半導体領域の一方の主面における前記ゲート電極と前記第1の主電極との間の少なくとも一部及び前記ゲート電極と前記第2の主電極との間の少なくとも一部上に配置された絶縁膜を有していることが望ましい。
また、請求項15に示すように、更に、前記主半導体領域の一方の主面における前記ゲート電極と前記第1の主電極との間の少なくとも一部及び前記ゲート電極と前記第2の主電極との間の少なくとも一部上に配置された絶縁膜、及び前記絶縁膜の上に配置されたゲートフィールドプレートを有し、該ゲートフィールドプレートは少なくとも前記絶縁膜を介して前記主半導体領域の一方の主面に対向配置され且つ前記ゲート電極に接続されていることが望ましい。
また、請求項16に示すように、前記絶縁膜の前記ゲート電極側の端は傾斜側面であり、前記ゲートフィールドプレートは少なくとも前記絶縁膜の前記傾斜側面を覆っていることが望ましい。
また、請求項17に示すように、ダイオード動作させるために前記ゲート電極を前記第1の主電極に電気的に接続する導体を設けることができる。
また、請求項18に示すように、互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第1の半導体層と、電流通路を形成するために前記第1の半導体層と前記一方の主面との間に配置され且つ第1の導電型を有している第2の半導体層とを備えた主半導体領域と、前記主半導体領域の前記一方の主面上に配置され且つ前記第2の半導体層に電気的に結合された第1の主電極と、前記主半導体領域の前記一方の主面上に前記第1の主電極から離間して配置され且つ前記第2の半導体層に電気的に結合された第2の主電極と、前記第2の半導体層の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第1の主電極と前記第2の主電極との間に配置されたゲート電極と、前記ゲート電極と前記主半導体領域との間に配置され且つ前記第1の導電型と反対の第2の導電型を有し且つ酸素を含む雰囲気中でスパッタリングによって形成され且つ前記第1の主電極及び前記第2の主電極から離れて配置されている金属酸化物半導体膜とを備えている電界効果半導体装置を構成することもできる。
また、請求項19に示すように、請求項18記載の電界効果半導体装置において、更に、前記第2の半導体層に凹部を設け、前記ゲート電極を前記凹部の上に前記金属酸化物半導体膜を介して配置することが望ましい。
また、請求項20に示すように、請求項17記載の電界効果半導体装置において、更に、前記ゲート電極を前記第1の主電極に電気的に接続する導体を設けることができる。
また、請求項21に示すように、電流通路を形成するための少なくとも1つの半導体層とを有している主半導体領域と、前記主半導体領域の一方の主面上に配置され且つ前記電流通路を形成するための前記半導体層に電気的に結合された第1の主電極と、前記主半導体領域の一方の主面上に前記第1の主電極から離間して配置され且つ前記電流通路を形成するための前記半導体層に電気的に結合された第2の主電極と、前記半導体層の前記電流通路を制御するために前記主半導体領域の一方の主面上における前記第1の主電極と前記第2の主電極との間に配置されたゲート電極と、前記主半導体領域と前記ゲート電極との間に配置され且つ前記電流通路を形成するための前記半導体層のキャリアを低減する機能を有し且つ前記ゲート電極の形成工程よりも前に形成され且つ前記第1の主電極及び前記第2の主電極から離れて配置されている金属酸化物半導体膜とを備えている電界効果半導体装置を製造する時に、前記金属酸化物半導体膜を、酸素を含む雰囲気中でのスパッタリングによって形成することが望ましい。
According to another aspect of the present invention, the main semiconductor region has a recess having a depth that does not reach the first semiconductor layer from the one main surface, and the gate electrode is formed on the metal on the recess. It is desirable that the oxide semiconductor film be disposed through the oxide semiconductor film.
In addition, as shown in
According to a fourth aspect of the present invention, the two-dimensional carrier gas layer is preferably a two-dimensional electron gas layer, and the metal oxide semiconductor film is preferably a p-type metal oxide semiconductor film.
The p-type metal oxide semiconductor film is preferably made of at least one selected from nickel oxide, iron oxide, cobalt oxide, manganese oxide, and copper oxide.
According to a sixth aspect of the present invention, the p-type metal oxide semiconductor film is made of nickel oxide, and the gate electrode is formed on the nickel layer formed on the p-type metal oxide semiconductor film and on the nickel layer. And a gold layer formed on the substrate.
According to a seventh aspect of the present invention, the p-type metal oxide semiconductor film can be a stacked body of a plurality of p-type metal oxide semiconductor films made of different materials.
Moreover, as shown in
In addition, according to a ninth aspect of the present invention, the main semiconductor region is further disposed on the second semiconductor layer and has a higher carrier concentration than the second semiconductor layer. It is preferable that the concave portion is formed so as to delete at least a part of the third semiconductor layer.
The first semiconductor layer is made of a nitride semiconductor, the second semiconductor layer is made of a nitride semiconductor containing Al, and the third semiconductor layer is made of the second semiconductor layer. It is desirable to be made of a nitride semiconductor containing Al at a larger ratio than the semiconductor layer.
The main semiconductor region may be further arranged on the third semiconductor layer and nitrided containing Al at a lower rate (including zero) than the third semiconductor layer. Preferably, the semiconductor device has a fourth semiconductor layer formed of a physical semiconductor, and the recess is formed so as to remove at least a part of the fourth semiconductor layer and the third semiconductor layer.
In addition, according to a twelfth aspect of the present invention, the main semiconductor region is further formed of a nitride semiconductor that is disposed on the third semiconductor layer and contains Al at a lower rate than the third semiconductor layer. A fourth semiconductor layer formed on the fourth semiconductor layer and a nitride semiconductor containing Al at a lower rate (including zero) than the fourth semiconductor layer and the metal oxide layer. A fifth semiconductor layer containing an impurity that determines a conductivity type opposite to the physical semiconductor film, and the recess includes at least the fifth semiconductor layer, the fourth semiconductor layer, and the third semiconductor. It is desirable to be formed so as to remove a part of the layer.
The main semiconductor region may be further disposed between the first semiconductor layer and the second semiconductor layer and formed thinner than the second semiconductor layer. It is desirable to have a spacer layer made of a nitride semiconductor containing Al at a higher rate than the second semiconductor layer.
Moreover, as shown in
Moreover, as shown in
According to a sixteenth aspect of the present invention, it is preferable that an end of the insulating film on the gate electrode side is an inclined side surface, and the gate field plate covers at least the inclined side surface of the insulating film.
According to a seventeenth aspect of the present invention, a conductor that electrically connects the gate electrode to the first main electrode can be provided for diode operation.
According to another aspect of the present invention, the first and second main surfaces facing each other, the first semiconductor layer disposed between the one and the other main surfaces, and the first semiconductor layer to form a current path. A main semiconductor region comprising a second semiconductor layer disposed between the semiconductor layer and the one main surface and having the first conductivity type, and the one main surface of the main semiconductor region A first main electrode disposed on and electrically coupled to the second semiconductor layer, disposed on the one main surface of the main semiconductor region and spaced apart from the first main electrode; A second main electrode electrically coupled to the second semiconductor layer; and the first main surface on the one main surface of the main semiconductor region to control a current path of the second semiconductor layer. A gate electrode disposed between the main electrode and the second main electrode; the gate electrode; It is disposed between the semiconductor region and the first conductivity type and having a second conductivity type opposite formed by sputtering in an atmosphere containing oxygen and the first main electrode and the second main A field effect semiconductor device including a metal oxide semiconductor film disposed away from an electrode can also be configured.
Moreover, as shown in
According to a twentieth aspect, in the field effect semiconductor device according to the seventeenth aspect, a conductor that electrically connects the gate electrode to the first main electrode can be further provided.
A main semiconductor region having at least one semiconductor layer for forming a current path and a current path disposed on one main surface of the main semiconductor region as defined in claim 21 A first main electrode electrically coupled to the semiconductor layer for forming the semiconductor layer, a first main electrode on one main surface of the main semiconductor region, the first main electrode being spaced apart from the first main electrode, and the current path A second main electrode electrically coupled to the semiconductor layer for forming, and the first main electrode on one main surface of the main semiconductor region to control the current path of the semiconductor layer And a gate electrode disposed between the second main electrode and a function of reducing carriers in the semiconductor layer disposed between the main semiconductor region and the gate electrode and forming the current path And the shape of the gate electrode When manufacturing a field effect semiconductor device comprising a metal oxide semiconductor film formed prior to a process and disposed away from the first main electrode and the second main electrode, the metal oxide The physical semiconductor film is preferably formed by sputtering in an atmosphere containing oxygen.
本願各請求項の発明は次の効果を有する。
(1)金属酸化物半導体膜は比較的容易に形成でき且つ化学的に安定している。従って、所定導電型(例えばp型)の金属酸化物半導体膜は、電界効果半導体装置のノーマリ時において、主半導体領域の電流通路のキャリアを安定的に低減させる。
(2)金属酸化物半導体膜のキャリア(例えば正孔)濃度を比較的容易に高めることができる。金属酸化物半導体膜のキャリア(例えば正孔)濃度が高いと、電界効果半導体装置のノーマリ時において、主半導体領域の電流通路のキャリアを低減させる効果(空乏層を形成する作用)が大きくなる。また、金属酸化物半導体膜が、酸素を含む雰囲気中でのスパッタリングによって形成されているので、金属酸化物半導体膜のキャリア濃度(密度)が高い。
請求項2及び19の発明は、上記(1)(2)の効果の他に次の効果も有する。
(3)電界効果半導体装置のノーマリ時において、第1の半導体層のゲート電極に対向する部分に2次元キャリアガス層(例えば2DEG層)が形成されることを金属酸化物半導体膜によって良好に抑制でき、良好なノーマリオフ特性が得られる。
請求項6の発明によれば、酸化ニッケルからp型金属酸化物半導体膜と、ニッケル層と金層とから成るゲート電極との組合せによって、ゲートリーク電流を大幅に低減できる。
請求項9の発明は、上記(1)(2)(3)の効果の他に次の効果も有する
(4)2次元電子ガス層(例えば2DEG層)が形成される第1の半導体層の上に、第2の半導体層(例えば第1の電子供給層)を介して第2の半導体層よりも高いキャリア濃度(例えば電子濃度)を有している第3の半導体層(例えば第2の電子供給層)を設けたので、凹部と第1の半導体層(例えば電子走行層)との間に電子濃度が相対的に低い第2の半導体層(例えば第1の電子供給層)が介在する。従って、凹部の深さのバラツキによる閾値電圧のバラツキが小さくなる。もし、凹部と第1の半導体層(例えば電子走行層)との間の全部に電子濃度が相対的に高い半導体層(例えば電子供給層)が介在していると、凹部の深さのバラツキによる閾値電圧のバラツキが大きくなる。
(5)電子濃度が相対的に高い第3の半導体層(例えば第2の電子供給層)が設けられているので、電子濃度が相対的に低い第2の半導体層(例えば第1の電子供給層)が設けられているにも拘らず、主半導体領域の凹部以外の部分における2次元キャリアガス層(例えば2DEG層)のキャリア濃度(例えば電子濃度)を高めることができ、ヘテロ接合型電界効果半導体装置のオン抵抗を低減させることができる。
請求項10の発明は、上記(1)〜(5)の効果の他に次の効果も有する。
(6)第1の半導体層(例えば電子走行層)に隣接している第2の半導体層(例えば第1の電子供給層)はAlの割合が低いので、プラスの閾値電圧を確実に得ることができる。
(7)第1の半導体層(例えば電子走行層)に隣接している第2の半導体層(例えば第1の電子供給層)はAlの割合が低いので、凹部の深さのバラツキによる閾値電圧のバラツキが小さくなる。もし、凹部と第1の半導体層(例えば電子走行層)との間の全部にAlの割合が相対的に高い半導体層(例えば電子供給層)が介在していると、凹部の深さのバラツキによる閾値電圧のバラツキが大きくなる。
請求項11の発明は、上記(1)〜(7)の効果の他に次の効果も有する。
(8)第3の半導体層(例えば第2の電子供給層)に隣接する第4の半導体層(例えば第3の電子供給層)は、第3の半導体層(例えば第2の電子供給層)よりもAlの割合が低いので、主半導体領域の一方の主面を安定化することができ、リーク電流の低減及び電流コラプスの抑制が可能になる。
請求項12の発明は、上記(1)〜(8)の効果の他に次の効果も有する。
(9)金属酸化物半導体膜と反対の導電型(例えばn型)を決定する不純物を含んでいる第5の半導体層が設けられているので、第1及び第2の主電極のオーミックコンタクト性を良くすることができる。
請求項13の発明は、上記(1)〜(3)の効果の他に次の効果も有する。
(10)スペーサー層は、第2の半導体層側から第1の半導体層側に不純物又は元素が拡散することを抑制する。これにより、第1の半導体層における2次元キャリアガス層におけるのキャリア移動度の低下を抑制する。
請求項14の発明は、上記(1)〜(3)の効果の他に次の効果も有する。
(11)電界効果半導体装置は、主半導体領域の一方の主面に絶縁膜を有しているので、主半導体領域の表面安定化が達成される。なお、絶縁膜をシリコン酸化物で形成することが望ましい。シリコン酸化物から成る絶縁膜は、圧縮応力(例えば4.00×109dyn/cm2)を生じる。シリコン酸化物から成る絶縁膜の圧縮応力が主半導体領域の一方の主面即ち第2の半導体層の主面に作用すると、第2の半導体層のピエゾ分極に基づく2次元キャリアガス層(例えば2DEG層)におけるキャリア(例えば電子)が多くなる。これにより、ヘテロ接合型電界効果半導体装置のオン抵抗が、主半導体領域の一方の主面にシリコン窒化膜を形成した場合に比較して低くなる。
請求項15の発明は、上記(1)〜(3)の効果の他に次の効果も有する。
(12)ゲートフィールドプレートによって電界集中を良好に緩和することができる。また、ヘテロ接合型電界効果半導体装置に高い電圧が印加された時に主半導体領域の表面準位にトラップされたキャリアを、ゲートフィールドプレートを介して効果的に引き抜くことができる。この結果、周知の電流コラプスを抑制し、ヘテロ接合型電界効果半導体装置のオン抵抗の上昇を抑えることができる。
請求項16の発明は、上記(1)〜(3)(12)の効果の他に次の効果も有する。
(13)ゲートフィールドプレート11が絶縁膜の傾斜側面の上に設けられているので、ゲート電極の端部における電界集中を良好に緩和することができ、高耐圧化を図ることができる。
請求項17の発明によれば、2次元キャリアガス層(例えば2DEG層)を使用した動作速度の速いダイオードを容易に得ることができる。
請求項18〜20の発明によれば、ノーマリオフ特性を有するMESFET又はこれに類似の電界効果半導体装置を、p型金属酸化物半導体膜の助けを借りて確実に得ることができる。
請求項21の発明によれば、金属酸化物半導体膜を、酸素を含む雰囲気中でのスパッタリングによって形成するので、キャリア濃度(密度)の高い金属酸化物半導体膜を容易に得ることができる。
The invention of each claim of the present application has the following effects.
(1) The metal oxide semiconductor film can be formed relatively easily and is chemically stable. Therefore, the metal oxide semiconductor film of a predetermined conductivity type (for example, p-type) stably reduces the carriers in the current path of the main semiconductor region when the field effect semiconductor device is normal.
(2) The carrier (for example, hole) concentration of the metal oxide semiconductor film can be increased relatively easily. When the carrier (for example, hole) concentration of the metal oxide semiconductor film is high, the effect of reducing the carriers in the current path of the main semiconductor region (the function of forming a depletion layer) becomes large when the field effect semiconductor device is normal. In addition, since the metal oxide semiconductor film is formed by sputtering in an atmosphere containing oxygen, the carrier concentration (density) of the metal oxide semiconductor film is high .
The inventions of
(3) When the field effect semiconductor device is normal, the formation of a two-dimensional carrier gas layer (for example, a 2DEG layer) on the portion of the first semiconductor layer facing the gate electrode is well suppressed by the metal oxide semiconductor film. And good normally-off characteristics can be obtained.
According to the sixth aspect of the present invention, the gate leakage current can be greatly reduced by the combination of the nickel oxide to the p-type metal oxide semiconductor film and the gate electrode made of the nickel layer and the gold layer.
The invention of
(5) Since the third semiconductor layer (for example, the second electron supply layer) having a relatively high electron concentration is provided, the second semiconductor layer (for example, the first electron supply) having a relatively low electron concentration is provided. Although the layer) is provided, the carrier concentration (for example, electron concentration) of the two-dimensional carrier gas layer (for example, 2DEG layer) in the portion other than the concave portion of the main semiconductor region can be increased, and the heterojunction field effect The on-resistance of the semiconductor device can be reduced.
The invention of
(6) The second semiconductor layer (for example, the first electron supply layer) adjacent to the first semiconductor layer (for example, the electron transit layer) has a low Al ratio, so that a positive threshold voltage can be reliably obtained. Can do.
(7) Since the second semiconductor layer (for example, the first electron supply layer) adjacent to the first semiconductor layer (for example, the electron transit layer) has a low Al ratio, the threshold voltage due to the variation in the depth of the recesses The variation of the is reduced. If a semiconductor layer (for example, an electron supply layer) having a relatively high proportion of Al is interposed between the recess and the first semiconductor layer (for example, an electron transit layer), the depth of the recess varies. The variation in threshold voltage due to increases.
The invention of
(8) The fourth semiconductor layer (for example, the third electron supply layer) adjacent to the third semiconductor layer (for example, the second electron supply layer) is the third semiconductor layer (for example, the second electron supply layer). Since the ratio of Al is lower than that, one main surface of the main semiconductor region can be stabilized, and a leakage current can be reduced and current collapse can be suppressed.
The invention of
(9) Since the fifth semiconductor layer containing an impurity that determines the conductivity type (for example, n-type) opposite to the metal oxide semiconductor film is provided, the ohmic contact property of the first and second main electrodes Can be improved.
The invention of
(10) The spacer layer suppresses diffusion of impurities or elements from the second semiconductor layer side to the first semiconductor layer side. This suppresses a decrease in carrier mobility in the two-dimensional carrier gas layer in the first semiconductor layer.
The invention of
(11) Since the field effect semiconductor device has an insulating film on one main surface of the main semiconductor region, surface stabilization of the main semiconductor region is achieved. Note that the insulating film is preferably formed using silicon oxide. The insulating film made of silicon oxide generates compressive stress (for example, 4.00 × 10 9 dyn / cm 2 ). When the compressive stress of the insulating film made of silicon oxide acts on one main surface of the main semiconductor region, that is, the main surface of the second semiconductor layer, a two-dimensional carrier gas layer (for example, 2DEG based on the piezoelectric polarization of the second semiconductor layer). The number of carriers (for example, electrons) in the layer increases. As a result, the on-resistance of the heterojunction field effect semiconductor device is lowered as compared with the case where a silicon nitride film is formed on one main surface of the main semiconductor region.
The invention of
(12) Electric field concentration can be relaxed satisfactorily by the gate field plate. Also, carriers trapped at the surface level of the main semiconductor region when a high voltage is applied to the heterojunction field effect semiconductor device can be effectively extracted through the gate field plate. As a result, a known current collapse can be suppressed, and an increase in on-resistance of the heterojunction field effect semiconductor device can be suppressed.
The invention of
(13) Since the
According to the invention of
According to the invention of
According to the invention of
次に、図面を参照して本発明の実施形態に係わるヘテロ接合型電界効果半導体装置を説明する。 Next, a heterojunction field effect semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
図1(A)に示す本発明の実施例1に従うヘテロ接合型電界効果半導体装置は、単結晶シリコン半導体から成る基板1と、この基板1の一方の主面1aの上にバッファ層2を介して順次に配置された第1の半導体層としての電子走行層4と第2の半導体層としての電子供給層5とから成る主半導体領域3と、主半導体領域3の上に配置された第1の主電極としてのソース電極6、第2の主電極としてのドレイン電極7及びゲート電極8と、主半導体領域3の上に配置されたシリコン酸化物から成る絶縁膜9と、本発明に従うp型金属酸化物半導体膜10と、ゲートフィールドプレート11とを備えている。このヘテロ接合型電界効果半導体装置は典型的なHEMTと異なる絶縁ゲート構造を有するが、典型的なHEMTと同様な原理で動作するので、HEMT又はHEMT型半導体装置と呼ぶこともできる。以下、図1の各部を詳しく説明する。
A heterojunction field effect semiconductor device according to
基板1は、一方の主面1aとこれに対向する他方の主面1bとを有し、且つバッファ層2及び主半導体領域3のための半導体材料をエピタキシャル成長させるための成長基板として機能し、且つこれ等を機械的に支持するための支持基板として機能する。本実施例では、コストの低減を図るために基板1がシリコンで形成されている。しかし、基板1をシリコン以外のシリコンカーバイト(SiC)等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。
The
基板1の一方の主面1a上のバッファ層2は、周知のMOCVD法等のエピタキシャル成長法で形成されている。図1では、図示を簡略化するためにバッファ層2が1つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層2は、AlN(窒化アルミニウム)から成る第1のサブレイヤ−(第1の副層)とGaN(窒化ガリウム)から成る第2のサブレイヤー(第2の副層)とが交互に積層された多層構造バッファである。なお、このバッファ層2はHEMTの動作に直接に関係していないので、これを省くこともできる。また、バッファ層2の半導体材料をAlN、GaN以外の窒化物半導体又は3−5族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
The
主半導体領域3は互いに対向する一方の主面13と他方の主面14とを有し、第1の半導体層としての電子走行層4は他方の主面14側に配置され、第2の半導体層としての電子供給層5は電子走行層4と一方の主面13との間に配置されている。電子走行層4は、第1の窒化物半導体から成り、0.3〜10μmの厚さに形成されている。この電子走行層4は、この上の電子供給層5とのヘテロ接合面の近傍に電流通路(チャネル)として機能する2次元キャリアガス層としての2次元電子ガス層(2DEG層)12(点線で示す)を得るためのものであって、周知のMOCVD法でエピタキシャル成長されたアンドープGaN(窒化ガリウム)から成る。なお、電子供給層5は、GaN以外の例えば
AlaInbGa1-a-bN,
ここで、aは0≦a<1、bは0≦b<1を満足する数値、
等の窒化物半導体、又は別の化合物半導体で形成することもできる。
The
Here, a is a numerical value satisfying 0 ≦ a <1, b is 0 ≦ b <1,
It can also be formed of a nitride semiconductor such as, or another compound semiconductor.
電子走行層4の上に形成された電子供給層5は、電子走行層4よりも大きいバンドギャップを有し且つ電子走行層4よりも小さい格子定数を有する第2の窒化物半導体によって好ましくは10〜50nm(例えば25nm)の厚みに形成されている。この実施例の電子供給層5は、周知のMOCVD法でエピタキシャル成長されたアンドープAl0.3Ga0.7Nから成る。なお、電子供給層5を、Al0.3Ga0.7N以外の例えば次式で示す窒化物半導体で形成することもできる。
AlxInyGa1-x-yN,
ここで、xは0<x<1、yは0≦y<1を満足する数値であり、xの好ましい値は0.1〜0.4であり、より好ましい値は0.3である。
この電子供給層5を、アンドープのAlxInyGa1-x-yNで形成する代りに、n型(第1導電型)の不純物を添加したAlxInyGa1-x-yNから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
The
Al x In y Ga 1-xy N,
Here, x is a numerical value satisfying 0 <x <1, y is 0 ≦ y <1, a preferable value of x is 0.1 to 0.4, and a more preferable value is 0.3.
Instead of forming the
主半導体領域3の一方の主面13にソース電極6及びドレイン電極7が配置され且つ凹部(リセス)15が設けられている。凹部15は、主半導体領域3の一方の主面13のソース電極6及びドレイン電極7との間にドライエッチングで形成され、且つ底面16と対の側面17とを有し、且つ電子供給層5の厚みよりも浅く形成されている。従って、凹部15の底面16と電子走行層4との間に電子供給層5の薄い残存部18がある。この電子供給層5の残存部18の厚みは0〜20nm、より好ましくは2〜15nm、最も好ましくは3〜8nmであり、図1では5nmである。
なお、凹部15を設けなくともノーマリオフ特性が得られる場合には、凹部15を省き、電子供給層5の平坦な主面上にp型金属酸化物半導体膜10を配置することもできる。また、凹部15の側面17を傾斜面とすることもできる。
A
If normally-off characteristics can be obtained without providing the
シリコン酸化物から成る絶縁膜9は、主半導体領域3の一方の主面13即ち電子供給層5の一方の主面のソース電極6、ドレイン電極7及び凹部15が形成されている部分以外に配置されている。更に詳細には、シリコン酸化物から成る絶縁膜9は、SiOX(ここで、xは1〜2の数値を示し、好ましくは2である。)から成り、好ましくはプラズマCVD(化学気相成長法)によって、好ましくは300〜700nm(例えば500nm)の厚みに形成され、圧縮応力即ち圧縮性歪み(例えば4.00×109dyn/cm2)を発生する性質を有し、2次元キャリアガス層12のキャリア濃度を高めるために寄与する。即ち、シリコン酸化物から成る絶縁膜9の下にはAlGaNから成る電子供給層5が配置されているので、シリコン酸化物から成る絶縁膜9の圧縮応力が電子供給層5に作用すると、この反作用で電子供給層5に伸張性歪み即ち引張り応力が生じ、電子供給層5のピエゾ分極が強められ、2次元電子ガス層(2DEG層)12における電子濃度が増大する。この電子濃度の増大はヘテロ接合型電界効果半導体装置のオン時におけるソース電極6とドレイン電極7との間の抵抗の低減に寄与する。シリコン酸化物から成る絶縁膜9は凹部15の中には配置されず、凹部15に対応した開口を有する。シリコン酸化物から成る絶縁膜9の開口の壁面即ち凹部15の入口に隣接している側面19は5〜60度の傾斜を有している。
なお、シリコン酸化物から成る絶縁膜9を、スパッタリング等の別の方法で形成することもできる。しかし、主半導体領域3の一方の主面13の結晶ダメージを少なくし、表面準位(トラップ)を少なくし、電流コラプスを抑制するために、プラズマCVDが最も優れている。また、絶縁膜9をシリコン酸化物以外の別な絶縁材料(例えばシリコン窒化物)等で形成することもできる。
The insulating
The insulating
本発明に従うp型金属酸化物半導体膜10は、凹部15の底面16、側面17及びシリコン酸化物から成る絶縁膜9の一部を覆うように配置され、電子供給層5よりも大きい抵抗率を有する金属酸化物半導体材料で形成され、好ましくは3〜1000nm、より好ましくは10〜500nmの厚みを有する。p型金属酸化物半導体膜10が3nmよりも薄くなると、ノーマリオフ特性が良好に得られなくなり、1000nmよりも厚くなると、ゲート電極8の制御によるターンオン特性が悪くなる。
なお、p型金属酸化物半導体膜10を絶縁膜9の上に延在させないように凹部15に限定して形成することもできる。
この実施例のp型金属酸化物半導体膜10はマグネトロンスパッタリングで形成された厚み200nmの酸化ニッケル(NiOx、ここでxは任意の数値であり、例えば1である。)から成る。このp型金属酸化物半導体膜10を形成する時には、基板1の一方の主面1aの上にバッファ層2を介して主半導体領域3を設け、更にシリコン酸化物から成る絶縁膜9を設けたものをマグネトロンスパッタリング装置内に配置し、マグネトロンスパッタリング装置内を、酸素を含む雰囲気(好ましくはアルゴンと酸素の混合ガス)とし、ニッケル酸化物(NiO)をスパッタリングすることによってp型金属酸化物半導体膜10を得る。酸素を含む雰囲気でニッケル酸化物をスパッタリングすると、正孔濃度の高いp型金属酸化物半導体膜10を容易に得ることができる。
この実施例では、p型金属酸化物半導体膜10のパターニングがゲートフィールドプレート11及びゲート電極8のパターニングと同時に行われているが、p型金属酸化物半導体膜10を独立の工程でパターニングすることもできる。
酸素を含む雰囲気でニッケル酸化物をスパッタリングすることによって形成されたp型金属酸化物半導体膜10は、従来のp型不純物が添加されたGaNよりも高い正孔濃度を有し、且つ比較的大きい抵抗率を有する。従って、p型金属酸化物半導体膜10は、ゲート電極8の下のポテンシャルを比較的高く引き上げて電子走行層4のゲート電極8の下の部分に2次元電子ガス層が形成されることを阻止する。これにより、良好なノーマリオフ特性を有するヘテロ接合型電界効果半導体装置が得られる。また、p型金属酸化物半導体膜10はHEMTの動作時にゲートリーク電流(漏れ電流)の低減に寄与する。
The p-type metal
Note that the p-type metal
The p-type metal
In this embodiment, the p-type metal
A p-type metal
p型金属酸化物半導体膜10を上記酸化ニッケルで形成する代わりに、酸化鉄(FeOx、ここでxは任意の数値であり、例えば2である。),酸化コバルト(CoOx、ここでxは任意の数値であり、例えば2である。)、酸化マンガン(MnOx、ここでxは任意の数値であり、例えば1である。),及び酸化銅(CuOx、ここでxは任意の数値であり、例えば1である。)から選択された少なくとも1つで形成することもできる。酸化ニッケル以外の金属酸化物から成るp型金属酸化物半導体膜も、酸素を含む雰囲気で金属材料をスパッタリングすることによって形成することが望ましい。
なお、p型金属酸化物半導体膜10を、酸素を含む雰囲気での金属材料のスパッタリングによって形成する代わりに、スパッタリング等で金属膜を形成し、しかる後金属膜を酸化することで形成することもできる。
また、p型金属酸化物半導体膜10のp型特性を強めるために、p型金属酸化物半導体膜10に熱処理を施すこと、又はオゾンアッシング(ozone ashing)処理を施すこと、又はO2(酸素)アッシング処理を施すことができる。
Instead of forming the p-type metal
The p-type metal
Further, in order to enhance the p-type characteristics of the p-type metal
ソース電極6及びドレイン電極7は、主半導体領域3の一方の主面13即ち電子供給層5の一方の主面に例えばチタン(Ti)を所望の厚み(例えば25nm)に蒸着し、続いてアルミニウム(Al)を所望の厚み(例えば300nm)に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。この実施例のソース電極6及びドレイン電極7は、チタン(Ti)とアルミニウム(Al)との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触(オーミック接触)可能な金属で形成することもできる。なお、主半導体領域3の電子供給層5は極めて薄いので、この厚み方向の抵抗は無視できるほど小さい。従って、ソース電極6及びドレイン電極7は、電流通路としての2DEG層12に電気的に結合されている。
For the
ゲート電極8はp型金属酸化物半導体膜10の上に被着された金属層から成り、凹部15の底面16に対してp型金属酸化物半導体膜10を介して対向している。この実施例のゲート電極8は、図1(B)に示すように酸化ニッケル(NiOx)から成るp型金属酸化物半導体膜10の上に蒸着で形成され厚み30nmのニッケル(Ni)層81とこのニッケル層81の上に蒸着で形成された厚み300nmの金(Au)層82とか成る。酸化ニッケル(NiOx)から成るp型金属酸化物半導体膜10とニッケル(Ni)層81と金(Au)層82との組み合せによってはゲートリーク電流を良好に低減することができる。しかし、ゲート電極8を、ニッケル(Ni)層と金(Au)層とチタン層との多層膜、又はアルミニウム層、又導電性を有するポリシリコン層等で形成することもできる。
ゲートフィールドプレート11はゲート電極8に電気的に接続され且つゲート電極8と連続的に形成され、電子供給層5の表面にシリコン酸化物から成る絶縁膜9及びp型金属酸化物半導体膜10を介して対向している。シリコン酸化物から成る絶縁膜9は5〜60度の傾斜側面19を有するので、ゲートフィールドプレート11と電子供給層5との間隔は凹部15の底面16上のゲート電極8から離れるに従って徐々に増大している。これにより、ゲート電極8の端における電界集中の緩和を良好に達成できる。
The
The
図1のヘテロ接合型電界効果半導体装置において、ゲート電極8にゲート制御電圧が印加されていないノーマリ時(ゲート電圧がゼロの時)には、たとえドレイン電極7の電位がソース電極6の電位よりも高くても、ゲート電極8に対応して凹部15が設けられ、電子供給層5がゲート電極8の下で薄くなり、且つp型金属酸化物半導体膜10がゲート電極8と電子供給層5との間に配置されているので、ゲート電極8の下の電子走行層4に2DEG層が形成されず、2DEG層12が分断され、ソース電極6とドレイン電極7との間はオフ状態になる。
In the heterojunction field effect semiconductor device of FIG. 1, when the gate control voltage is not applied to the gate electrode 8 (when the gate voltage is zero), even if the potential of the
図2(A)は図1のヘテロ接合型電界効果半導体装置の凹部のエネルギー準位図、図2(B)は従来のショットキーゲート構造のHEMT(以下比較例1と言う。)のエネルギー準位図、図2(C)はゲート電極直下の電子供給層を薄く加工した従来のショットキーゲート構造のHEMTつまり図1からp型金属酸化物半導体膜10を除去した構造のHEMT(以下比較例2と言う。)のエネルギー準位図を示す。これ等の図でEFはフェルミ準位を示し、ECは伝導帯と禁止帯との境界レベルを示す。また、Niはゲート電極8、NiOはp型金属酸化物半導体膜10、AlGaNは電子供給層5、GaNは電子走行層4を示す。
図1のヘテロ接合型電界効果半導体装置においては、ゲート電極8の下の電子供給層5は5nm以下と薄いので、図2(C)と同様にゲート電極8の下の電子供給層5に格子緩和が生じ、ピエゾ分極に起因する電荷が低減すると共にバルクの特性が薄れて自発分極に起因する電荷も低減する。電子供給層5におけるこれ等の電荷の低減はフェルミレベルの低下をもたらし、ゲート電極8の下のポテンシャルが相対的に上昇する。更に、p型金属酸化物半導体膜10が設けられているので、ゲート電極8の下のポテンシャルが図2(A)に示すように引き上げられる。この結果、電子走行層4のゲート電極8に対向する部分に2次元キャリアガス層が形成されず、ノーマリオフ特性を有するヘテロ接合型電界効果半導体装置が得られる。換言すれば、ノーマリ時において、電子供給層5の凹部(リセス)15の下の残存部18の分極が、p型金属酸化物半導体膜10によって打ち消され、電子走行層4のゲート電極8に対向する部分に2次元キャリアガス層が形成されない。
2A is an energy level diagram of a recess of the heterojunction field-effect semiconductor device of FIG. 1, and FIG. 2B is an energy level of a conventional Schottky gate structure HEMT (hereinafter referred to as Comparative Example 1). FIG. 2C is a HEMT having a conventional Schottky gate structure in which an electron supply layer immediately below the gate electrode is thinly processed, that is, a HEMT having a structure in which the p-type metal
In the heterojunction field effect semiconductor device of FIG. 1, since the
ドレイン電極7の電位がソース電極6の電位よりも高い状態で、ゲート電極8とソース電極6との間に所定の閾値電圧よりも高い正のゲート制御電圧を印加すると、周知のMOSゲート構造におけるチャネル(電流通路)の形成と同様な原理で、電子走行層4のゲート電極8に対向する部分にチャネル(電流通路)が形成される。即ち、ゲート電極8に正のゲート制御電圧が印加されると、p型金属酸化物半導体膜10に分極が生じ、p型金属酸化物半導体膜10の電子供給層5側に正孔が集まり、電子走行層4の電子供給層5に接する側に電子が誘起され、チャネルが形成される。これにより、ソース電極6とドレイン電極7との間がオン状態になり、電子がソース電極6、電子供給層5、2DEG層12、チャネル、2DEG層12、電子供給層5、及びドレイン電極7の経路で流れる。周知のように電子供給層5は極く薄いので、この厚み方向には電子がトンネル効果で通過する。
When a positive gate control voltage higher than a predetermined threshold voltage is applied between the
図3の特性線Aは、図1の実施例1のヘテロ接合型電界効果半導体装置のドレイン・ソース間電圧Vdsとゲートリーク電流(漏れ電流)Igとの関係を示し、特性線Bは比較例1のドレイン・ソース間電圧Vdsとゲートリーク電流Igとの関係を示し、特性線Cは比較例2のドレイン・ソース間電圧Vdsとゲートリーク電流Igとの関係を示す。なお、特性線A、B,Cにおけるゲートリーク電流Igは、ゲート・ソース間電圧Vgsをゼロに保つた時におけるゲート・ドレイン間電流を示す。
この図3の特性線A、B,Cの比較から明らかなように実施例1のヘテロ接合型電界効果半導体装置のゲートリーク電流Igは比較例1及び2のゲートリーク電流Igよりも大幅に小さい。
The characteristic line A in FIG. 3 shows the relationship between the drain-source voltage Vds and the gate leakage current (leakage current) Ig of the heterojunction field effect semiconductor device of Example 1 in FIG. 1, and the characteristic line B is a comparative example. 1 shows the relationship between the drain-source voltage Vds and the gate leakage current Ig, and the characteristic line C shows the relationship between the drain-source voltage Vds and the gate leakage current Ig of Comparative Example 2. The gate leakage current Ig on the characteristic lines A, B, and C indicates the gate-drain current when the gate-source voltage Vgs is kept at zero.
As is clear from the comparison of the characteristic lines A, B, and C in FIG. 3, the gate leakage current Ig of the heterojunction field effect semiconductor device of Example 1 is significantly smaller than the gate leakage current Ig of Comparative Examples 1 and 2. .
図1の実施例1のヘテロ接合型電界効果半導体装置は次の効果を有する。
(1)酸素を含む雰囲気でスパッタリング(マグネトロンスパッタリング)によって形成されたp型金属酸化物半導体膜10は、従来のp型不純物が添加されたGaNよりも高い正孔濃度を有する。この高い正孔濃度を有するp型金属酸化物半導体膜10は、ゲート電極8の下のポテンシャルを良好に引き上げ、ノーマリ時にゲート電極8の下の電子走行層4に2次元電子ガス層が形成されることを良好に抑制する。これにより、良好なノーマリオフ特性を有するヘテロ接合型電界効果半導体装置が得られる。
(2)p型金属酸化物半導体膜10は比較的高い抵抗率(絶縁性)を有し、且つ比較的厚く(例えば10〜500nm)形成されている。このため、ヘテロ接合型電界効果半導体装置の動作時におけるゲートリーク電流が低減し、ヘテロ接合型電界効果半導体装置の耐圧が向上し、信頼性が向上する。なお、p型金属酸化物半導体膜10を比較的厚く形成しても閾値電圧が負側にシフトすることはない。特に、p型金属酸化物半導体膜10が酸化ニッケル(NiOx)から成り、ゲート電極8が図1(B)に示すようにニッケル(Ni)層81と金(Au)層82とか成る場合に、ゲートリーク電流の低減効果が良好に得られる。
(3)p型金属酸化物半導体膜10は化学的に安定した物質からなり、且つ酸素を含む雰囲気で形成できるので、製造が容易である。
(4)ノーマリオフ特性を電子供給層5の凹部(リセス)15の下の残存部18の厚みを薄くするのみで得るのではなく、凹部(リセス)15とp型金属酸化物半導体膜10との組合せで得る。従って、電子供給層5の凹部(リセス)15の下の残存部18の厚みを3〜8nmのように比較的厚くすることができる。この結果、ゲート電極8にヘテロ接合型電界効果半導体装置をオン状態にする制御電圧が印加された時に、電子走行層4のゲート電極8に対向する部分の電子濃度を比較的高くすることができ、オン抵抗を比較的低くすることができ、ヘテロ接合型電界効果半導体装置の最大許容電流Imaxを増大させることができる。
(5)電子供給層5のソース電極6とゲート電極8との間及びドレイン電極7とゲート電極8との間の部分が10nm以上のように比較的厚く形成され、且つ電子供給層5におけるAl(アルミニウム)の割合が例えば0.1以上のように比較的大きい。このため、ヘテロ接合型電界効果半導体装置がノーマリオフ特性を有しているにも拘わらず、2DEG層12の電子濃度が比較的大きく、オン抵抗が比較的低い。これにより、ヘテロ接合型電界効果半導体装置の最大許容電流Imaxを増大させることができる。
(6)主半導体領域3の一方の主面13に形成されたシリコン酸化物から成る絶縁膜9は、圧縮応力(例えば4.00×109dyn/cm2)を生じる性質を有する。このシリコン酸化物から成る絶縁膜9の圧縮応力が主半導体領域3の一方の主面13即ち電子供給層5の主面に作用すると、電子供給層5のピエゾ分極に基づく2DEG層12における電子が多くなる。これにより、ヘテロ接合型電界効果半導体装置のオン抵抗が、主半導体領域3の一方の主面13にシリコン窒化膜を形成した従来のヘテロ接合型電界効果半導体装置に比較して低くなる。また、シリコン酸化物から成る絶縁膜9によってゲートリーク電流が低減する。
(7)ゲートフィールドプレート11が設けられ、且つシリコン酸化物から成る絶縁膜9に5〜60度の傾斜側面19が設けられているので、ゲート電極8の端部における電界集中を良好に緩和することができ、高耐圧化を図ることができる。
(8)ゲートフィールドプレート11が設けられているので、ドレイン・ソース間に逆方向電圧が印加された時に主半導体領域3の表面準位にトラップされた電子をゲートフィールドプレート11を介してゲート電極8に引き抜くことができ、電流コラプスの低減を図ることができる。
(9)p型金属酸化物半導体膜10を、酸素を含む雰囲気でのマグネトロンスパッタリングで形成することにより、比較的厚く且つ正孔濃度が比較的高いp型金属酸化物半導体膜10を容易に得ることができる。
(10)p型金属酸化物半導体膜10に熱処理を施すこと、又はオゾンアッシング(ozone ashing)処理を施すこと、又はO2(酸素)アッシング処理を施すことによって、p型金属酸化物半導体膜10のp型特性(正孔濃度)を容易に強めることができる。
The heterojunction field effect semiconductor device of Example 1 of FIG. 1 has the following effects.
(1) The p-type metal
(2) The p-type metal
(3) Since the p-type metal
(4) The normally-off characteristic is not only obtained by reducing the thickness of the remaining
(5) The portions of the
(6) The insulating
(7) Since the
(8) Since the
(9) By forming the p-type metal
(10) The p-type metal
次に、図4に示す実施例2に従うヘテロ接合型電界効果半導体装置を説明する。但し、図4において図1と実質的に同一の部分には同一の参照符号を付してその説明を省略する。 Next, a heterojunction field effect semiconductor device according to the second embodiment shown in FIG. 4 will be described. 4 that are substantially the same as those in FIG. 1 are given the same reference numerals, and descriptions thereof are omitted.
図4の実施例2のヘテロ接合型電界効果半導体装置は、変形された主半導体領域3aを有する他は図1と実質的に同一に形成されている。変形された主半導体領域3aは、図1と同一に形成された第1の半導体層としての電子走行層4と、第2、第3及び第4の半導体層としての第1、第2及び第3の電子供給層21,22,23とから成る。即ち、図4の主半導体領域3aは図1の1つの電子供給層5の代わりに順次に積層された第1、第2及び第3の電子供給層21,22,23を有する。また、図4の主半導体領域3aは、図1の凹部(リセス)15に対応した凹部(リセス)15aを有する。図4の凹部(リセス)15aは傾斜側壁17aを有する他は、図1の凹部(リセス)15と同様に形成されている。
The heterojunction field effect semiconductor device of Example 2 of FIG. 4 is formed substantially the same as FIG. 1 except that it has a modified
電子走行層4にヘテロ接合している第1の電子供給層21は、電子走行層4よりも大きいバンドギャップを有し且つ電子走行層4よりも小さい格子定数を有し且つAl(アルミニウム)を好ましいくは0.1〜0.3の割合で含む窒化物半導体から成り、好ましいくは5nm〜10nmの厚みを有する。この実施例2の第1の電子供給層21は、周知のMOCVD法でエピタキシャル成長されたアンドープAl0.26Ga0.74Nから成り、7nmの厚みを有する。従って、第1の電子供給層21のAlの割合は図1の電子供給層5におけるAlの割合よりも小さく、且つこの厚みは図1の電子供給層5よりも薄い。図1の電子供給層5に比べてAlの割合が小さい第1の電子供給層21は、ヘテロ接合型電界効果半導体装置の閾値電圧をよりプラス側にする働き、及び凹部(リセス)15aの深さのバラツキに起因する閾値電圧のバラツキを低減する働きを有する。
なお、第1の電子供給層21を、Al0.26Ga0.74N以外の例えば次式で示す窒化物半導体で形成することもできる。
AlxInyGa1-x-yN,
ここで、xは0.1<x<0.3、yは0≦y<1を満足する数値である。
The first
Note that the first
Al x In y Ga 1-xy N,
Here, x is a numerical value satisfying 0.1 <x <0.3 and y is 0 ≦ y <1.
第1の電子供給層21の上に配置された第2の電子供給層22は、電子走行層4よりも大きいバンドギャップを有し且つ電子走行層4よりも小さい格子定数を有し且つ第1の電子供給層21よりも大きい割合でAl(アルミニウム)を含むn型窒化物半導体から成り、5nmの厚みを有する。この第2の電子供給層22の厚みは、3nm〜25nmの範囲であることが望ましい。この実施例の第2の電子供給層22は、周知のMOCVD法でエピタキシャル成長されたAl0.34Ga0.66Nから成り且つn型不純物としてのSiを含んでいる。従って、第2の電子供給層22のAlの割合は第1の電子供給層21のAlの割合よりも大きく且つ第2の電子供給層22の電子濃度は第1の電子供給層21の電子濃度よりも高い。第2の電子供給層22は電子走行層4の2DEG層12における電子濃度を増大させることに寄与する。しかし、ゲート電極8の下の凹部(リセス)15は第2の電子供給層22を貫通するように形成されているので、第2の電子供給層22はノーマリオフ特性を悪化させない。
なお、第2の電子供給層22を、Al0.34Ga0.66N以外の例えば次式で示す窒化物半導体で形成することもできる。
AlxInyGa1-x-yN,
ここで、xは0.2<x<0.5、yは0≦y<1を満足する数値である。
The second
Note that the second
Al x In y Ga 1-xy N,
Here, x is a numerical value satisfying 0.2 <x <0.5, and y is 0 ≦ y <1.
第2の電子供給層22の上に配置された第3の電子供給層23は、電子走行層4よりも大きいバンドギャップを有し且つ電子走行層4よりも小さい格子定数を有し且つ第2の電子供給層22よりも小さい割合でAl(アルミニウム)を含むアンドープ窒化物半導体から成り、13nmの厚みを有する。この第3の電子供給層23の厚みは、10nm〜150nmの範囲であることが望ましい。この実施例の第3の電子供給層23は、周知のMOCVD法でエピタキシャル成長されたアンドープAl0.30Ga0.70Nから成る。従って、第3の電子供給層23のAlの割合は第2の電子供給層22のAlの割合よりも小さい。アンドープであり且つAlの割合が第2の電子供給層22のよりも小さい窒化物半導体から成る第3の電子供給層23は、主半導体領域3aの表面電荷のコントロールに寄与する。
なお、第3の電子供給層23を、Al0.30Ga0.70N以外の例えば次式で示す窒化物半導体で形成することもできる。
AlxInyGa1-x-yN,
ここで、xは0≦x<0.4、yは0≦y<1を満足する数値である。
The third
Note that the third
Al x In y Ga 1-xy N,
Here, x is a numerical value satisfying 0 ≦ x <0.4, and y is 0 ≦ y <1.
凹部(リセス)15aは、主半導体領域3aの一方の主面1aから第3の電子供給層23と第2の電子供給層22とを貫通して第1の電子供給層21に至り更に第1の電子供給層21の中に食い込むように形成されている。従って、凹部(リセス)15aと電子走行層4との間に、第1の電子供給層21の残存部18のみが配置されている。図4の実施例では、凹部15aが第1の電子供給層21の中に食い込んでいるが、第1の電子供給層21の中に食い込まないように凹部15aを変形することができる。いずれの場合においても、もし、p型金属酸化物半導体膜10を設けない場合には、ノーマリ状態で電子走行層4のゲート電極8に対向する部分に2DEG層が生じ、p型金属酸化物半導体膜10を設けた場合には、ノーマリ状態で電子走行層4のゲート電極8に対向する部分に2DEG層が生じないように凹部15aの深さが設定される。
The
凹部(リセス)15aの側面17aは、凹部(リセス)15aが先細になるように15〜80度の傾斜を有する。この凹部(リセス)15aの側面17aの傾斜角度は、絶縁膜9の開口の側面19の傾斜角度(5〜60度)よりも少し大きい。勿論、図4においても凹部(リセス)15aの側面17aを図1の凹部15の側面17と同様にほぼ垂直に形成することもできる。p型金属酸化物半導体膜10は比較的高い抵抗を有しているので、フィールドプレート11がp型金属酸化物半導体膜10を介して主半導体領域3aに対向することにより、フィールドプレート11が絶縁膜9を介して主半導体領域3aに対向することによって得られる電界集中の緩和効果と同様な効果を得ることができる。また、凹部(リセス)15aの側面17aに電子濃度が比較的高い第2の電子供給層22が露出しているので、フィールドプレート11による電界集中の緩和効果が良好に得られる。
The
図5は、図4の実施例2のヘテロ接合型電界効果半導体装置、及び第1、第2及び第3の比較例のヘテロ接合型電界効果半導体装置のゲート・ソース間電圧Vgsとドレイン・ソース間電流Idsとの関係を示す。
即ち、特性線A1は、図4から凹部(リセス)15a及びp型金属酸化物半導体膜10を省き、主半導体領域3aの一方の主面13にNi/Au積層体から成るゲート電極を設けた構造の第1の比較例のヘテロ接合型電界効果半導体装置のVgs―Ids特性を示す。
特性線A2は、図4からp型金属酸化物半導体膜10省き、凹部(リセス)15a及びフィールドプレート11は設け、凹部(リセス)15aの上にNi/Au積層体から成るゲート電極を設けた構造の第2の比較例のヘテロ接合型電界効果半導体装置のVgs―Ids特性を示す。
特性線B1は、図4から凹部(リセス)15aを省き、酸化ニッケル(NiOx)から成る200nm厚さのp型金属酸化物半導体膜10を設け、p型金属酸化物半導体膜10の上にNi/Au積層体から成るゲート電極を設けた構造の第3の比較例のヘテロ接合型電界効果半導体装置のVgs―Ids特性を示す。
特性線B2は、図4に示す構造、即ち第3の比較例に凹部(リセス)15a及びフィールドプレート11を追加した構造、即ち実施例2に従う構造のテロ接合型電界効果半導体装置のVgs―Ids特性を示す。
5 shows the gate-source voltage Vgs and drain-source of the heterojunction field effect semiconductor device of Example 2 of FIG. 4 and the heterojunction field effect semiconductor devices of the first, second and third comparative examples. The relationship with the inter-current Ids is shown.
That is, in the characteristic line A1, the recess (recess) 15a and the p-type metal
The characteristic line A2 is the p-type metal
The characteristic line B1 is obtained by omitting the recess (recess) 15a from FIG. 4 and providing a p-type metal
The characteristic line B2 indicates the structure shown in FIG. 4, that is, the structure obtained by adding the
図5の第1、第2及び第3の比較例の特性線A1,A2、B1の閾値電圧はいずれもマイナスである。これに対し、実施例2の特性線B2の閾値電圧はプラスである。従って、実施例2によってプラスの閾値電圧を有するノーマリオフ型ヘテロ接合型電界効果半導体装置、即ち、HEMT又はHEMT類似構造の電界効果半導体装置を得ることができる。 The threshold voltages of the characteristic lines A1, A2, and B1 of the first, second, and third comparative examples in FIG. 5 are all negative. On the other hand, the threshold voltage of the characteristic line B2 of Example 2 is positive. Accordingly, a normally-off type heterojunction field effect semiconductor device having a positive threshold voltage, that is, a field effect semiconductor device having a HEMT or a HEMT-like structure can be obtained according to the second embodiment.
図6は図4の実施例2のヘテロ接合型電界効果半導体装置、及び前述の第1、第2及び第3の比較例のヘテロ接合型電界効果半導体装置のドレイン・ソース間電圧Vdsとゲートリーク電流Igとの関係を示す。
即ち、特性線C1は第1の比較例のVds―Ig特性を示す。
特性線C2は第2の比較例のVds―Ig特性を示す。
特性線D1は第3の比較例からフィールドプレート11を省いた構造のヘテロ接合型電界効果半導体装置のVds―Ig特性を示す。
特性線D2は実施例2のVds―Ig特性を示す。
なお、図6の各特性におけるゲートリーク電流Igは、ゲート・ソース間電圧Vgsをゼロに保つた時におけるゲート・ドレイン間電流を示す。
FIG. 6 shows the drain-source voltage Vds and gate leakage of the heterojunction field effect semiconductor device of Example 2 of FIG. 4 and the heterojunction field effect semiconductor devices of the first, second and third comparative examples. The relationship with the current Ig is shown.
That is, the characteristic line C1 shows the Vds-Ig characteristic of the first comparative example.
A characteristic line C2 shows the Vds-Ig characteristic of the second comparative example.
A characteristic line D1 indicates the Vds-Ig characteristic of the heterojunction field effect semiconductor device having a structure in which the
A characteristic line D2 shows the Vds-Ig characteristic of Example 2.
Note that the gate leakage current Ig in each characteristic of FIG. 6 indicates the gate-drain current when the gate-source voltage Vgs is kept at zero.
特性線D2に示す実施例2のゲートリーク電流Igは、特性線C1,C2,D1の第1、第2及び第3の比較例のゲートリーク電流Igよりも小さい。即ち、フィールドプレート11設け且つ抵抗率が高いp型金属酸化物半導体膜10を設けると、ゲートリーク電流が抑制され且つ耐圧が向上する。既に説明したように、
The gate leakage current Ig of Example 2 indicated by the characteristic line D2 is smaller than the gate leakage currents Ig of the first, second, and third comparative examples of the characteristic lines C1, C2, and D1. That is, when the
図4の実施例2は図1の実施例1と同様な効果を有する他に、次の効果も有する。
(1)電子走行層4に隣接してAlの割合の低い第1の電子供給層21が配置しているため、プラスの閾値電圧を確実に得ることができる。
(2)第1の電子供給層21に隣接配置された第2の電子供給層22は、第1の電子供給層21よりも高いAlの割合を有し且つ第1の電子供給層21よりも高い電子濃度を有するので、主半導体領域3aの凹部15a以外の部分における2DEG層12の電子濃度を高めることができ、ヘテロ接合型電界効果半導体装置のオン抵抗を低減させることができる。即ち、もし、図4において第2及び第3の電子供給層22,23を省き、Alの割合が図1の電子供給層5よりも低い第1の電子供給層21のみで電子供給層を構成すれば、2DEG層12の電子濃度が図1の2DEG層12の電子濃度よりも低くなる。しかし、図4に示すように第1の電子供給層21の上に、第1の電子供給層21よりも高いAlの割合を有し且つ第1の電子供給層21よりも高い電子濃度を有する第2の電子供給層22を配置すると、第1の電子供給層21を設けたことによる2DEG層12の電子濃度の低下を、第2の電子供給層22によって補償することができる。これにより、図4のヘテロ接合型電界効果半導体装置のオン抵抗は、図1のヘテロ接合型電界効果半導体装置のオン抵抗と同一又はこれよりも低くなる。なお、凹部15aは第2の電子供給層22を貫通しているので、第2の電子供給層22はノーマリオフ特性を妨害しない。
(3)Alの割合が低い第1の電子供給層21に至るように凹部15aが設けられているので、凹部15aの深さのバラツキに起因する閾値電圧のバラツキが小さくなる。即ち、もし、凹部15aの下の第1の電子供給層21の残存部18のAlの割合及び電子濃度が大きいと、残存部18の厚みのバラツキに起因する閾値電圧のバラツキが大きくなるが、図4では残存部18のAlの割合が図1の残存部18のAlの割合に比べて小さいので、残存部18の厚みのバラツキに起因する閾値電圧のバラツキも小さくなる。
(4)凹部15aは傾斜した側面17aを有し、この傾斜した側面17aに電子濃度の高い第2の電子供給層22が露出する構造であるので、ゲート電極8の近傍における電界集中を緩和することができる。凹部15aの傾斜した側面17a上に絶縁体と見なすこともできるほど抵抗率が大きいp型金属酸化物半導体膜10を介してフィールドプレート11が設けられているので、凹部15aの傾斜した側面17a近傍においてもフィールドプレート効果が得られる。これによりゲート電極8の近傍における電界集中が更に緩和され、高耐化が達成される。
(5)第2の電子供給層22よりもAlの割合が低い第3の電子供給層23が設けられ、この表面が主半導体領域3aの一方の主面になっているので、主半導体領域3aの一方の主面を安定化することができ、リーク電流の低減及び電流コラプスの抑制が可能になる。
In addition to the same effects as the first embodiment of FIG. 1, the second embodiment of FIG. 4 has the following effects.
(1) Since the first
(2) The second
(3) Since the
(4) Since the
(5) Since the third
次に、図7に示す実施例3に従うヘテロ接合型電界効果半導体装置を説明する。但し、図7において図1及び図4と実質的に同一の部分には同一の参照符号を付してその説明を省略する。 Next, a heterojunction field effect semiconductor device according to Example 3 shown in FIG. 7 will be described. 7 that are substantially the same as those in FIGS. 1 and 4 are given the same reference numerals, and descriptions thereof are omitted.
図7の実施例3のヘテロ接合型電界効果半導体装置は、変形された主半導体領域3bを有する他は図4と実質的に同一に形成されている。図7の主半導体領域3bは、図4の主半導体領域3aから第3の電子供給層23を省き、第1及び第2の電子供給層21,22´のみで構成されている。図7の第1の電子供給層21は図4と同一に構成され、第2の電子供給層22´は図4の第2の電子供給層22よりも厚く形成されていることを除いて図4と同一に構成されている。図7の第2の電子供給層22´の厚みは、好ましい範囲10〜150nmから選択された18nmである。
The heterojunction field effect semiconductor device of Example 3 of FIG. 7 is formed substantially the same as FIG. 4 except that it has a modified
図7の実施例3の主半導体領域3bにおける第1及び第2の電子供給層21,22´の組成は、図4の実施例2の主半導体領域3aにおける第1及び第2の電子供給層21,22の組成と同一であるので、図7の実施例3は、図4の実施例2の第3の電子供給層23の効果を除いて図4の実施例2と同一の効果を有する。
なお、図7の実施例3の主半導体領域3bにおける第2の電子供給層22´をn型不純物(例えばSi)をドープしない窒化物半導体層に変形することができる。このアンドープ窒化物半導体層は周知の表面電荷のコントロールを主目的としたキャップ層と同様な機能を有する。
The composition of the first and second electron supply layers 21 and 22 'in the
Note that the second
次に、図8に示す実施例4に従うヘテロ接合型電界効果半導体装置を説明する。但し、図8において図1及び図4と実質的に同一の部分には同一の参照符号を付してその説明を省略する。 Next, a heterojunction field effect semiconductor device according to the fourth embodiment shown in FIG. 8 will be described. 8 that are substantially the same as those in FIGS. 1 and 4 are given the same reference numerals, and descriptions thereof are omitted.
図8の実施例4のヘテロ接合型電界効果半導体装置は、変形された主半導体領域3cを有する他は図4と実質的に同一に形成されている。図8の主半導体領域3cは図4の主半導体領域3aにオーミックコンタクト層と呼ぶこともできる第4の電子供給層24を付加し、且つ図4の第3の電子供給層23よりも薄い第3の電子供給層23´を設けた他は図4の主半導体領域3aと同一に構成したものである。図8の第3の電子供給層23´は好ましい範囲5〜140nmから選択された13nmの厚みを有し、第4の電子供給層24はAlの割合が第3の電子供給層23´よりも低い又は零であるn型窒化物半導体であることが望ましく、この実施例ではn型不純物としてSiがドープされたGaNから成り、好ましい範囲3〜100nmから選択された13nmの厚みを有する。
なお、第4の電子供給層24を、n型不純物を無視してGaN以外の例えば次式で示す窒化物半導体で形成することもできる。
AlxInyGa1-x-yN,
ここで、xは0≦x<0.4、yは0≦y<1を満足する数値である。
The heterojunction field effect semiconductor device of Example 4 of FIG. 8 is formed substantially the same as FIG. 4 except that it has a modified main semiconductor region 3c. The main semiconductor region 3c in FIG. 8 has a fourth
Note that the fourth
Al x In y Ga 1-xy N,
Here, x is a numerical value satisfying 0 ≦ x <0.4, and y is 0 ≦ y <1.
図8に示す実施例4に従うヘテロ接合型電界効果半導体装置は、図4の実施例2と同一な効果を有する他に、第4の電子供給層24が、SiドープのGaNから成るので、ソース電極6及びドレイン電極7の主半導体領域3cに対するオーミックコンタクトが良好になるという効果を有する。なお、図8において凹部15aが第4の電子供給層24を貫通しているので、第4の電子供給層24はノーマリオフ特性に影響しない。
The heterojunction field effect semiconductor device according to the fourth embodiment shown in FIG. 8 has the same effect as that of the second embodiment of FIG. 4, and the fourth
次に、図9に示す実施例5に従うヘテロ接合型電界効果半導体装置を説明する。但し、図9において図1及び図4と実質的に同一の部分には同一の参照符号を付してその説明を省略する。 Next, a heterojunction field effect semiconductor device according to the fifth embodiment shown in FIG. 9 will be described. 9 that are substantially the same as those in FIGS. 1 and 4 are given the same reference numerals, and descriptions thereof are omitted.
図9の実施例5のヘテロ接合型電界効果半導体装置は、図4の実施例2に従うヘテロ接合型電界効果半導体装置に第2の絶縁膜30を付加し、この他は図4と実質的に同一に形成したものである。第2の絶縁膜30は、金属酸化物又はシリコン酸化物等から成り、p型金属酸化物半導体膜10とゲート電極8及びフィールドプレート11との間に配置され、ゲートリーク電流の低減に寄与する。この第2の絶縁膜30の厚みはゲート電極8に基づく電界効果作用が電子走行層4に及ぶことができるように決定されている。図9の実施例5のヘテロ接合型電界効果半導体装置は、第2の絶縁膜30を除いて図4の実施例2と同様に構成されているので、図4の実施例2と同様な効果も有する。
なお、図9の第2の絶縁膜30と同様なものを図1、図7、図8のヘテロ接合型電界効果半導体装置に付加することもできる。
The heterojunction field effect semiconductor device according to the fifth embodiment shown in FIG. 9 has a second insulating
Note that a material similar to the second insulating
次に、図10に示す実施例6に従うヘテロ接合型電界効果半導体装置を説明する。但し、図10において図1及び図4と実質的に同一の部分には同一の参照符号を付してその説明を省略する。 Next, a heterojunction field effect semiconductor device according to Example 6 shown in FIG. 10 will be described. 10 that are substantially the same as those in FIGS. 1 and 4 are given the same reference numerals, and descriptions thereof are omitted.
図10の実施例6のヘテロ接合型電界効果半導体装置は、変形された主半導体領域3d、ソース電極6a、ドレイン電極7aを有する他は図4と実質的に同一に形成されている。図10の主半導体領域3dは図4の主半導体領域3aに周知のスペーサー層31を付加し、ソース電極用凹部(リセス)32及びドレイン電極用凹部(リセス)33を設けた他は図4の主半導体領域3aと同一に構成したものである。スペーサー層31は、第1の電子供給層21よりも薄い厚みを有して電子走行層4と第1の電子供給層21との間に配置されており、第1〜第3の電子供給層21,22,23の不純物又は元素が電子走行層4に拡散することを防ぎ、2DEG層12における電子の移動度の低下を抑制する。なお、スペーサー層31と第1の電子供給層21とを合わせて本発明の第2の半導体層と呼ぶこともできる。ソース電極用凹部(リセス)32及びドレイン電極用凹部(リセス)33は、ゲート電極8の下の凹部(リセス)15aと同様に第3及び第2の電子供給層23,22を貫通して第1の電子供給層21に至るように主半導体領域3dの一方の主面13に形成されている。ソース電極6a及びドレイン電極7aは、ソース電極用凹部(リセス)32及びドレイン電極用凹部(リセス)33の中にそれぞれ配置され、2DEG層12に電気的に結合されている。従って、ソース電極6a及びドレイン電極7aと電子走行層4の2DEG層12との間の電気的抵抗は図4の構造における同様な部分の電気的抵抗よりも小さい。
図10の実施例6のヘテロ接合型電界効果半導体装置は、変形された点を除いて図4と同一に構成されているので、図4の実施例2と同一な効果も有する。
The heterojunction field effect semiconductor device of Example 6 in FIG. 10 is formed substantially the same as FIG. 4 except that it has a modified
Since the heterojunction field effect semiconductor device of Example 6 in FIG. 10 is configured in the same way as in FIG. 4 except for the modified points, it also has the same effect as in Example 2 of FIG.
なお、ソース電極用凹部(リセス)32及びドレイン電極用凹部(リセス)33を電子走行層4に至る深さに形成することもできる。
また、図10において鎖線で示すように、ソース電極6a及びドレイン電極7aの下にn型不純物注入領域から成るソースコンタクト領域41及びドレインコンタクト領域42を設け、ソース電極6a及びドレイン電極7aをここにオーミックコンタクトさせることができる。
また、図10のスペーサー層31、ソース電極用凹部(リセス)32、ドレイン電極用凹部(リセス)33、ソース電極6a、ドレイン電極7a、ソースコンタクト領域41及びドレインコンタクト領域42から選択された1つ又は複数又は全部を図1、図4、図7、図8及び図9に示すヘテロ接合型電界効果半導体装置に設けることもできる。
The source electrode recess (recess) 32 and the drain electrode recess (recess) 33 may be formed to a depth reaching the
Further, as indicated by chain lines in FIG. 10, a
Further, one selected from the spacer layer 31, the source electrode recess (recess) 32, the drain electrode recess (recess) 33, the source electrode 6a, the drain electrode 7a, the
次に、図11に示す実施例7に従うヘテロ接合型電界効果半導体装置を説明する。但し、図11において図1及び図4と実質的に同一の部分には同一の参照符号を付してその説明を省略する。 Next, a heterojunction field effect semiconductor device according to Example 7 shown in FIG. 11 will be described. However, in FIG. 11, the same reference numerals are given to substantially the same parts as those in FIGS. 1 and 4, and the description thereof is omitted.
図11の実施例7のヘテロ接合型電界効果半導体装置は、変形されたp型金属酸化物半導体膜10´を有する他は図4と実質的に同一に形成されている。図11の変形されたp型金属酸化物半導体膜10´は絶縁膜9の上に延在しないように形成されている。従って、フィールドプレート11は絶縁膜9に直接接触している。これによりフィールドプレート11の効果が向上する。図11の実施例7のヘテロ接合型電界効果半導体装置は、変形された点を除いて図4と同一に構成されているので、図4の実施例2と同一な効果も有する。
なお、図11のp型金属酸化物半導体膜10´に相当するものを、図1、図7、図8、図9及び図10に示すヘテロ接合型電界効果半導体装置に設けることもできる。
The heterojunction field effect semiconductor device of Example 7 of FIG. 11 is formed substantially the same as FIG. 4 except that it has a modified p-type metal
Note that a layer corresponding to the p-type metal
次に、図12に示す実施例8に従うヘテロ接合型電界効果半導体装置を説明する。但し、図12において図1及び図4と実質的に同一の部分には同一の参照符号を付してその説明を省略する。 Next, a heterojunction field effect semiconductor device according to Example 8 shown in FIG. 12 will be described. However, in FIG. 12, the same reference numerals are assigned to substantially the same parts as those in FIGS. 1 and 4, and the description thereof is omitted.
図12の実施例8のヘテロ接合型電界効果半導体装置は、ダイオード機能を得るための導体50を有する他は図4と実質的に同一に形成されている。導体50はゲート電極8と第1の電極としてのソース電極6とを電気的に接続するものであって、絶縁膜9の上に配置され、ソース電極6に接続された一端とフィールドプレート11を介してゲート電極8に接続された他端とを有し、ゲート電極8及びフィールドプレート11と同一の金属で形成されている。勿論、導体50をゲート電極8及びフィールドプレート11と異なる金属で形成することもできる。
The heterojunction field effect semiconductor device of Example 8 of FIG. 12 is formed substantially the same as FIG. 4 except that it has a
ゲート電極8とソース電極6との間が導体50で短絡された図12のヘテロ接合型電界効果半導体装置は、動作速度の速いダイオードとして動作する。即ち、もし、図12において導体50によってゲート電極8とソース電極6との間が短絡されていなければ、図4の場合と同様にノーマリオフ構造のヘテロ接合型電界効果半導体装置として動作する。図12に示すように導体50によってゲート電極8とソース電極6との間を短絡した状態で、第2の電極としてのドレイン電極7の電位が第1の電極としてのソース電極6の電位よりも高い時には、ゲート電極8の電位がソース電極6の電位と同一になり、電子走行層4の電位よりも低くなる。これにより、電子走行層4のゲート電極8に対向する部分から電子を排出する作用が生じ、ソース電極6とドレイン電極7との間がオフ状態に保たれる。これとは逆に、第1の電極としてのソース電極6の電位が第2の電極としてのドレイン電極7の電位がよりも高い時には、ゲート電極8の電位がソース電極6の電位と同一であるために、ゲート電極8の電位はドレイン電極7の電位及び電子走行層4の電位よりも高くなり、ゲート電極8と電子走行層4との間の電圧が閾値電圧以上になると、電子走行層4のゲート電極8に対向する部分にチャネルが形成され、ソース電極6とドレイン電極7との間がオン状態になる。図12のヘテロ接合型電界効果半導体装置の上記動作はダイオード動作である。
The heterojunction field effect semiconductor device of FIG. 12 in which the
図12では絶縁膜9上の導体50でソース電極6とゲート電極8とを短絡したが、この代わりに、外部導体又は外部のスイッチ回路でソース電極6とゲート電極8とを短絡することもできる。
図12のヘテロ接合型電界効果半導体装置は導体50を除いて図4と同一に構成されているので、図4の実施例2と同様な効果も有する。
なお、図12の導体50に相当するものを図1、図7、図8、図9、図10及び図11に示すヘテロ接合型電界効果半導体装置に設けることもできる。
In FIG. 12, the
Since the heterojunction field effect semiconductor device of FIG. 12 is configured in the same way as in FIG. 4 except for the
12 may be provided in the heterojunction field effect semiconductor device shown in FIGS. 1, 7, 8, 9, 10, and 11. FIG.
次に、図13に示す実施例9に従うMESFETに類似の電界効果半導体装置を説明する。但し、図13いて図1及び図4と実質的に同一の部分には同一の参照符号を付してその説明を省略する。 Next, a field effect semiconductor device similar to the MESFET according to the ninth embodiment shown in FIG. 13 will be described. However, in FIG. 13, substantially the same parts as those in FIGS. 1 and 4 are denoted by the same reference numerals, and the description thereof is omitted.
図13の実施例9の電界効果半導体装置は、変形された主半導体領域3eを除いて図4と同一に構成されている。図13の主半導体領域3eは図4の電子走行層4と同一な材料で形成された第1の半導体層4´とn型不純物(例えばSi)がドープされた第2の半導体層5´とから成る。第2の半導体層5´は例えば図4の第2の電子供給層22と同一の材料で形成され、ソース電極6とドレイン電極7との間の電流通路として利用される。ノーマリオフ特性を得るために図4と同様に主半導体領域3eに凹部15aが設けられている。即ち、凹部15aは第2の半導体層5´の一部を除去することによって形成され、凹部15aと第1の半導体層4´との間に第2の半導体層5´の残存部18´が生じている。凹部15aの深さ及び残存部18´の厚みはp型金属酸化物半導体膜10の助けを借りて残存部18´から電子が排出され、残存部18´が空乏層で埋まるように決定されている。
The field effect semiconductor device of Example 9 in FIG. 13 has the same configuration as that in FIG. 4 except for the deformed
図13の実施例9の電界効果半導体装置は、接合型電界効果トランジスタ(FET)と同様に動作し、ドレイン電極7の電位がソース電極6の電位よりも高い状態でソース電極6とゲート電極8との間に閾値電圧以上の電圧を印加すると、ドレイン電極7と第2の半導体層5´とソース電極6との経路にドレイン電流が流れる。
The field effect semiconductor device of Example 9 of FIG. 13 operates in the same manner as a junction field effect transistor (FET), and the
図13の実施例9は次の効果を有する。
(1)p型金属酸化物半導体膜10の助けを借りてノーマリオフ特性が確実に得られる。
(2)第2の半導体層5´のゲート電極8の下の残存部18´は比較的厚いので、ここでの電力損失が少ない。
(3)フィールドプレート11による効果を図1及び図4の実施例1,2と同様に得ることができる。
Example 9 of FIG. 13 has the following effects.
(1) With the help of the p-type metal
(2) Since the remaining portion 18 'under the
(3) The effect of the
図13の実施例9の電界効果半導体装置に、図9の絶縁膜30に相当するもの、又は図10の凹部32,33に相当するもの、又は図11の変形されたp型金属酸化物半導体膜10´に相当するもの、又は図13で示すようにゲート電極8とソース電極6とを接続するダイオード形成用導体50´を設けることもできる。
The field effect semiconductor device of Example 9 in FIG. 13 corresponds to the insulating
図14は実施例10に従うヘテロ接合型電界効果半導体装置の変形されたp型金属酸化物半導体膜10aの一部を示す。図14のp型金属酸化物半導体膜10aは図1の実施例1のp型金属酸化物半導体膜10を変形したものであり、酸化ニッケルから成る第1の層51と酸化鉄から成る第2の層52と酸化コバルトから成る第3の層53との積層体から成る。図14のp型金属酸化物半導体膜10aの一方の主面(下面)54は電子供給層5に接する面であり、他方の主面(上面)55はゲート電極8に接する面である。なお、第1の層51の正孔濃度を最も高くし、第3の層53の正孔濃度を最も低くすることが望ましい。
このように互いに異なる複数のp型金属酸化物半導体材料の積層体で構成されたp型金属酸化物半導体膜10aは、図1の実施例1のp型金属酸化物半導体膜10と同様な効果を有する。
なお、p型金属酸化物半導体膜10aを実施例1以外の実施例2〜9のp型金属酸化物半導体膜10又は10´の代りに使用することができる。
また、p型金属酸化物半導体膜10aの第1〜第3の層51〜53の材料を例えば酸化ニッケル、酸化鉄,酸化コバルト、酸化マンガン,及び酸化銅から選択された別な材料に変えることができる。また、p型金属酸化物半導体膜10aの第1〜第3の層51〜53から例えば第3の層53を省くこと、又は更に別な層を追加することができる。
FIG. 14 shows a part of a modified p-type metal oxide semiconductor film 10a of the heterojunction field effect semiconductor device according to the tenth embodiment. A p-type metal oxide semiconductor film 10a in FIG. 14 is a modification of the p-type metal
Thus, the p-type metal oxide semiconductor film 10a composed of a stack of a plurality of different p-type metal oxide semiconductor materials has the same effect as the p-type metal
Note that the p-type metal oxide semiconductor film 10a can be used in place of the p-type metal
Further, the material of the first to
図15は実施例11に従うヘテロ接合型電界効果半導体装置の変形されたp型金属酸化物半導体膜10bの一部を示す。図15のp型金属酸化物半導体膜10bは図1の実施例1のp型金属酸化物半導体膜10を変形したものであり、正孔濃度が一方の主面54から他方の主面55に向って順次に低くなっている第1、第2及び第3の層51a,52a,53aの積層体から成る。図15のp型金属酸化物半導体膜10bの一方の主面(下面)54は電子供給層5に接する面であり、他方の主面(上面)55はゲート電極8に接する面である。従って、正孔濃度の最も高い第1の層51aが電子供給層5に接する。
正孔濃度の異なる第1、第2及び第3の層51a,52a,53aは、例えばマグネトロンスパッタリング装置でニッケル酸化物(NiO)をスパッタリングする時に酸素の添加量を段階的に減らすことによって形成される。
このように正孔濃度の異なる第1、第2及び第3の層51a,52a,53aの積層体で構成されたp型金属酸化物半導体膜10bは、図1の実施例1のp型金属酸化物半導体膜10と同様な効果を有する。また、正孔濃度の最も高い第1の層51aが電子供給層5に接しているので、ノーマリオフ特性を良好に得ることができる。
なお、p型金属酸化物半導体膜10bを実施例1のみでなく、これ以外の実施例2〜9のp型金属酸化物半導体膜10又は10´の代りにも使用することができる。
また、p型金属酸化物半導体膜10bの第1〜第3の層51a〜53aから例えば第3の層53aを省くこと、又は更に別な層を追加することができる。
また、p型金属酸化物半導体膜10bの正孔濃度を段階的に変える代りに、正孔濃度を一方の主面(下面)54から他方の主面(上面)55に向って徐々に減少即ち傾斜を有して減少させることができる。このようにp型金属酸化物半導体膜10bの正孔濃度を徐々に減少させるために、例えばニッケル酸化物(NiO)をマグネトロンスパッタリングによる成膜の進行と共に酸素の添加量を徐々に減少させる。
また、p型金属酸化物半導体膜の厚み方向の正孔濃度を変えるために、成膜の進行と共にp型金属酸化物半導体膜の熱処理の条件、又はオゾンアッシング処理条件、又はO2(酸素)アッシング処理条件を変えることができる。
また、p型金属酸化物半導体膜の厚み方向の正孔濃度を変えるために、リチウム(Li)のドープ量を成膜の進行と共に変えることができる。
FIG. 15 shows a part of a modified p-type metal
The first, second, and third layers 51a, 52a, and 53a having different hole concentrations are formed, for example, by gradually reducing the amount of oxygen added when sputtering nickel oxide (NiO) with a magnetron sputtering apparatus. The
As described above, the p-type metal
Note that the p-type metal
Further, for example, the third layer 53a can be omitted from the first to third layers 51a to 53a of the p-type metal
Further, instead of stepwise changing the hole concentration of the p-type metal
In addition, in order to change the hole concentration in the thickness direction of the p-type metal oxide semiconductor film, conditions for heat treatment of the p-type metal oxide semiconductor film, ozone ashing conditions, or O 2 (oxygen) as the film formation proceeds The ashing process conditions can be changed.
Further, in order to change the hole concentration in the thickness direction of the p-type metal oxide semiconductor film, the doping amount of lithium (Li) can be changed with the progress of film formation.
本発明は、上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
(1)主半導体領域3〜3eを、GaN、AlGaN以外のInGaN、AllnGaN、AlN、InAlN、AlP、GaP、AllnP、GalnP、AlGaP、AlGaAs、GaAs、AlAs、InAs、InP,InN、GaAsP等の別の3−5族化合物半導体、又はZnO等の2−6族化合物半導体、又は更に別の化合物半導体で形成することができる。
(2)周知のソースフィールドプレート、及びドレインフィールドプレートを設けることができる。
(3)各実施例を示す図面に、1つのソース電極6、1つのドレイン電極7及び1つのゲート電極8が示されているが、それぞれを複数個設けることができる。即ち、1チップに微小FET(単位FET)を複数個設け、これらを並列に接続することができる。
(4)実施例1〜8、12の電子供給層を正孔供給層に置き換え、2DEG層12に対応する領域に2次元キャリアガス層として2次元正孔ガス層が生じるヘテロ接合型電界効果半導体装置を構成することができる。この場合には、p型金属酸化物半導体膜10、10´,10a,10b、10cの代わりにn型金属酸化物半導体膜を設ける。また、図13においてn型の第2の半導体層5´の代わりにp型の第2の半導体層を設け、この上にn型金属酸化物半導体膜を設けることができる。
(5)p型金属酸化物半導体膜10、10´、10a,10b、10cを得る時に酸素を添加する代わりにリチウム(Li)を添加することができる。
The present invention is not limited to the above-described embodiments, and for example, the following modifications are possible.
(1) The
(2) A well-known source field plate and drain field plate can be provided.
(3) Although one
(4) Heterojunction field effect semiconductor in which the electron supply layers of Examples 1 to 8 and 12 are replaced with hole supply layers and a two-dimensional hole gas layer is formed as a two-dimensional carrier gas layer in a region corresponding to the 2DEG layer 12 A device can be configured. In this case, an n-type metal oxide semiconductor film is provided instead of the p-type metal
(5) Lithium (Li) can be added instead of adding oxygen when obtaining the p-type metal
1 基板
2 バッファ層
3 主半導体領域
4 電子走行層(第1の半導体層)
5 電子供給層(第2の半導体層)
6 ソース電極
7 ドレイン電極
8 ゲート電極
9 シリコン酸化物から成る絶縁膜
10 p型金属酸化物半導体膜
1
5 Electron supply layer (second semiconductor layer)
6
Claims (21)
前記主半導体領域の前記一方の主面上に配置され且つ前記第1の半導体層の前記2次元キャリアガス層に電気的に結合された第1の主電極と、
前記主半導体領域の前記一方の主面上に前記第1の主電極から離間して配置され且つ前記第1の半導体層の前記2次元キャリアガス層に電気的に結合された第2の主電極と、
前記第1の主電極と前記第2の主電極との間の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第1の主電極と前記第2の主電極との間に配置されたゲート電極と、
前記主半導体領域と前記ゲート電極との間に配置され且つ前記2次元キャリアガス層のキャリアを低減させる導電型を有し且つ酸素を含む雰囲気中でスパッタリングによって形成され且つ前記第1の主電極及び前記第2の主電極から離れて配置されている金属酸化物半導体膜と
を備えていることを特徴とする電界効果半導体装置。 One and the other main surfaces opposed to each other, a first semiconductor layer disposed between the one and the other main surfaces, and disposed between the first semiconductor layer and the one main surface; and A second semiconductor layer formed of a material heterojunctioned to the first semiconductor layer and capable of generating a two-dimensional carrier gas layer functioning as a current path in the first semiconductor layer based on the heterojunction; A main semiconductor region comprising:
A first main electrode disposed on the one main surface of the main semiconductor region and electrically coupled to the two-dimensional carrier gas layer of the first semiconductor layer;
A second main electrode disposed on the one main surface of the main semiconductor region and spaced apart from the first main electrode and electrically coupled to the two-dimensional carrier gas layer of the first semiconductor layer When,
The first main electrode and the second main electrode on the one main surface of the main semiconductor region to control a current path between the first main electrode and the second main electrode; A gate electrode disposed between,
The first main electrode formed between the main semiconductor region and the gate electrode by sputtering in an atmosphere containing oxygen and having a conductivity type for reducing carriers in the two-dimensional carrier gas layer; A field effect semiconductor device comprising: a metal oxide semiconductor film disposed apart from the second main electrode.
前記ゲート電極は前記凹部の上に前記金属酸化物半導体膜を介して配置されていることを特徴とする請求項1記載の電界効果半導体装置。 The main semiconductor region has a recess having a depth that does not reach the first semiconductor layer from the one main surface;
The field effect semiconductor device according to claim 1, wherein the gate electrode is disposed on the concave portion via the metal oxide semiconductor film.
前記凹部は、少なくとも前記第3の半導体層の一部を削除するように形成されていることを特徴とする請求項2記載の電界効果半導体装置。 The main semiconductor region further includes a third semiconductor layer disposed on the second semiconductor layer and having a higher carrier concentration than the second semiconductor layer,
3. The field effect semiconductor device according to claim 2, wherein the recess is formed so as to delete at least a part of the third semiconductor layer.
前記凹部は、少なくとも前記第4の半導体層と前記第3の半導体層の一部を除去するように形成されていることを特徴とする請求項10記載の電界効果半導体装置。 The main semiconductor region is further formed of a nitride semiconductor that is disposed on the third semiconductor layer and that includes Al at a lower rate (including zero) than the third semiconductor layer. Having a semiconductor layer,
11. The field effect semiconductor device according to claim 10, wherein the concave portion is formed so as to remove at least a part of the fourth semiconductor layer and the third semiconductor layer.
前記凹部は、少なくとも前記第5の半導体層と前記第4の半導体層と前記第3の半導体層の一部を除去するように形成されていることを特徴とする請求項9記載の電界効果半導体装置。 The main semiconductor region is further disposed on the third semiconductor layer, and a fourth semiconductor layer formed of a nitride semiconductor containing Al at a lower rate than the third semiconductor layer; A conductivity type opposite to that of the metal oxide semiconductor film formed on the fourth semiconductor layer and formed of a nitride semiconductor containing Al at a lower rate (including zero) than the fourth semiconductor layer is determined. A fifth semiconductor layer containing impurities
10. The field effect semiconductor according to claim 9, wherein the recess is formed so as to remove at least a part of the fifth semiconductor layer, the fourth semiconductor layer, and the third semiconductor layer. apparatus.
前記主半導体領域の前記一方の主面上に配置され且つ前記第2の半導体層に電気的に結合された第1の主電極と、
前記主半導体領域の前記一方の主面上に前記第1の主電極から離間して配置され且つ前記第2の半導体層に電気的に結合された第2の主電極と、
前記第2の半導体層の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第1の主電極と前記第2の主電極との間に配置されたゲート電極と、
前記ゲート電極と前記主半導体領域との間に配置され且つ前記第1の導電型と反対の第2の導電型を有し且つ酸素を含む雰囲気中でスパッタリングによって形成され且つ前記第1の主電極及び前記第2の主電極から離れて配置されている金属酸化物半導体膜と
を備えていることを特徴とする電界効果半導体装置。 One and the other main surfaces facing each other, a first semiconductor layer disposed between the one and the other main surfaces, and the first semiconductor layer and the one main surface to form a current path A main semiconductor region comprising a second semiconductor layer disposed between and having a first conductivity type;
A first main electrode disposed on the one main surface of the main semiconductor region and electrically coupled to the second semiconductor layer;
A second main electrode disposed on the one main surface of the main semiconductor region and spaced apart from the first main electrode and electrically coupled to the second semiconductor layer;
A gate electrode disposed between the first main electrode and the second main electrode on the one main surface of the main semiconductor region to control a current path of the second semiconductor layer;
The first main electrode is disposed between the gate electrode and the main semiconductor region, has a second conductivity type opposite to the first conductivity type, and is formed by sputtering in an atmosphere containing oxygen. And a metal oxide semiconductor film disposed away from the second main electrode.
前記金属酸化物半導体膜を、酸素を含む雰囲気中でのスパッタリングによって形成することを特徴とする電界効果半導体装置の製造方法。 A main semiconductor region having at least one semiconductor layer for forming a current path, and an electric current connected to the semiconductor layer disposed on one main surface of the main semiconductor region and forming the current path Electrically coupled to the first main electrode and the semiconductor layer disposed on one main surface of the main semiconductor region spaced apart from the first main electrode and forming the current path Between the first main electrode and the second main electrode on one main surface of the main semiconductor region to control the current path of the semiconductor layer And a step of forming the gate electrode having a function of reducing carriers in the semiconductor layer, which is disposed between the main semiconductor region and the gate electrode, and which forms the current path. Formed before and before First a main electrode and the second method of fabricating a field effect semiconductor device and a metal oxide semiconductor film that is located away from the main electrode,
A method of manufacturing a field effect semiconductor device, wherein the metal oxide semiconductor film is formed by sputtering in an atmosphere containing oxygen.
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