JP5348364B2 - Heterojunction field effect semiconductor device - Google Patents
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Abstract
Description
本発明は、ノーマリオフ型のHEMT( High Electron Mobility Transistor)又はこれに類似のヘテロ接合型電界効果半導体装置に関する。 The present invention relates to a normally-off type HEMT (High Electron Mobility Transistor) or a similar heterojunction field effect semiconductor device.
典型的な従来のHEMTは、シリコン、サファイア等の基板の上にバッファ層を介して形成されたアンドープGaN等の窒化物半導体から成る電子走行層と、n型不純物がドープされた又はアンドープのAlGaN等の窒化物半導体から成る電子供給層又はバリア層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極(ショットキー電極)とを有している。AlGaN等から成る電子供給層のバンドギャップはGaN等から成る電子走行層のバンドギャップよりも大きく、AlGaN等から成る電子供給層の格子定数はGaN等から成る電子走行層の格子定数よりも小さい。電子走行層の上にこれよりも格子定数が小さい電子供給層を配置すると、電子供給層に伸張性歪み即ち引っ張り応力が生じ、ピエゾ分極する。電子供給層は自発分極もするので、ピエゾ分極と自発分極とに基づく電界の作用で電子走行層と電子供給層とのヘテロ接合面の近傍に周知の2次元電子ガス層即ち2DEG層が生じる。2DEG層は周知のようにドレイン電極とソース電極との間の電流通路(チャネル)として利用され、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。
A typical conventional HEMT includes an electron transit layer made of a nitride semiconductor such as undoped GaN formed on a substrate such as silicon or sapphire via a buffer layer, and an nGaN impurity doped or undoped AlGaN. An electron supply layer or barrier layer made of a nitride semiconductor such as a source electrode, a drain electrode, and a gate electrode (Schottky electrode) formed on the electron supply layer. Bandogya-up of the electron supply layer made of AlGaN or the like is larger Bandogya Tsu Puyori the electron transit layer made of GaN or the like, the lattice constant of the electron supply layer made of AlGaN or the like than the lattice constant of the electron transit layer made of GaN or the like small. When an electron supply layer having a smaller lattice constant than this is disposed on the electron transit layer, an extensible strain, that is, a tensile stress, is generated in the electron supply layer, resulting in piezoelectric polarization. Since the electron supply layer also spontaneously polarizes, a well-known two-dimensional electron gas layer, that is, a 2DEG layer is formed in the vicinity of the heterojunction surface between the electron transit layer and the electron supply layer by the action of an electric field based on piezo polarization and spontaneous polarization. As is well known, the 2DEG layer is used as a current path (channel) between the drain electrode and the source electrode, and the current flowing through the current path is controlled by a bias voltage applied to the gate electrode.
ところで、一般的な構成のHEMTは、ゲート電極にゲート制御電圧を印加しない状態(ノーマリ状態)でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン特性を有する。ノーマリオン特性のHEMTをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、従来のノーマリオン特性のHEMTの使い勝手は良くない。 By the way, a HEMT having a general configuration has a characteristic that a current flows between a source electrode and a drain electrode in a state where a gate control voltage is not applied to the gate electrode (normal state), that is, a normally-on characteristic. In order to keep the normally-on HEMT in an off state, a negative power source for setting the gate electrode to a negative potential is required, and the electric circuit is necessarily expensive. Therefore, the ease of use of a conventional normally-on HEMT is not good.
そこで、ノーマリオフ特性を有するヘテロ接合型電界効果半導体装置の開発が進められている。ノーマリオフ特性を得るための代表的の方法として、
(1) 電子供給層を薄く形成する方法、
(2) 例えば特開2004−273486号公報(特許文献1)に開示されているように、ゲート電極の下にp型半導体層を配置する方法、
(3)例えばWO2003/071607公開公報(特許文献2)に開示されているように、電子供給層の一部を除去し、ここに絶縁ゲート(MISゲートを設ける方法
が知られている。
Therefore, development of a heterojunction field effect semiconductor device having normally-off characteristics has been underway. As a typical method for obtaining normally-off characteristics,
(1) A method of forming an electron supply layer thinly,
(2) A method of disposing a p-type semiconductor layer under a gate electrode, as disclosed in, for example, Japanese Patent Application Laid-Open No. 2004-273486 (Patent Document 1),
(3) As disclosed in, for example, WO2003 / 071607 (Patent Document 2), a method of removing a part of an electron supply layer and providing an insulating gate (MIS gate) is known.
上記(1)の方法に従って電子供給層を薄く形成すると、電子供給層のピエゾ分極及び自発分極による電界が弱くなり、2DEG層の電子濃度が減少する。ところで、ゲート電極の電子供給層に対するショットキー接触に基づいてゲート電極と電子供給層との間にビルトインポテンシャル(built−in potential)即ちバイアス電圧が無い状態での電位差が生じている。このビルトインポテンシャルに基づく電界がヘテロ接合に対して作用すると、ゲート電極の直下の2DEG層が消失する。このため、ゲート電極にゲート制御電圧を加えない状態においてドレイン・ソース間がオフ状態になる。しかし、上記(1)の方法に従うHEMTのしきい値は例えば+1V以下のように比較的小さく、ノイズによって誤動作し易いという問題点、及びショットキー電極から成るゲート電極にプラスのゲート制御電圧が印加されると、比較的大きいリーク電流が流れるという問題点を有する。 When the electron supply layer is formed thin according to the method (1), the electric field due to piezo polarization and spontaneous polarization of the electron supply layer is weakened, and the electron concentration of the 2DEG layer is reduced. By the way, based on the Schottky contact of the gate electrode with the electron supply layer, a potential difference in a state where there is no built-in potential, ie, a bias voltage, is generated between the gate electrode and the electron supply layer. When the electric field based on this built-in potential acts on the heterojunction, the 2DEG layer immediately below the gate electrode disappears. For this reason, between the drain and the source is turned off in a state where no gate control voltage is applied to the gate electrode. However, the threshold value of the HEMT according to the method (1) is relatively small, for example, +1 V or less, and it is easy to malfunction due to noise, and a positive gate control voltage is applied to the gate electrode composed of a Schottky electrode. If so, there is a problem that a relatively large leakage current flows.
上記(2)の方法に従ってゲート電極の下にp型半導体層を配置すると、p型半導体層がゲート電極の直下の電子走行層の電位を持ち上げて2DEG層の電子を枯渇させ、ゲート電極の下の2DEG層が消失し、ノーマリオフ特性が得られる。しかし、上記(2)の方法は、高い正孔濃度を有するp型半導体層を得ることが難しいという問題点、高い正孔濃度を有するp型半導体層を得ることができない時には、電子供給層を薄く形成するか、又はAlGaN又はAlInGaN等から成る電子供給層のAlの割合を低くすることが要求され、この結果として2DEG層の電子濃度が低下し、オン抵抗が高くなるという問題点、及びp型半導体層をゲート電極の下にのみ形成するためにドライエッチングを行うと、半導体結晶がダメージを受け且つ製造工程が複雑になるという問題点を有する。 When the p-type semiconductor layer is disposed under the gate electrode according to the method of (2) above, the p-type semiconductor layer raises the potential of the electron transit layer immediately below the gate electrode to deplete the electrons in the 2DEG layer, The 2DEG layer disappears and normally-off characteristics are obtained. However, the method (2) has a problem that it is difficult to obtain a p-type semiconductor layer having a high hole concentration, and when a p-type semiconductor layer having a high hole concentration cannot be obtained, It is required to form a thin film or to reduce the Al ratio of the electron supply layer made of AlGaN or AlInGaN. As a result, the electron concentration of the 2DEG layer is lowered, and the on-resistance is increased. When dry etching is performed in order to form the type semiconductor layer only under the gate electrode, there is a problem that the semiconductor crystal is damaged and the manufacturing process becomes complicated.
上記(3)の方法に従って電子供給層にリセスを形成し、ここに絶縁ゲートを設けると、電子走行層のゲート電極の直下にノーマリ状態で2DGE層が形成されないので、ノーマリオフ特性が得られる。しかし、ノーマリオフ特性の有無に関係なくヘテロ接合型電界効果半導体装置は比較的オン抵抗が高いという問題点、及び電流コラプスの問題を有する。電流コラプスは、例えば特開2004−200248号公報(特許文献3)等で知られているように、ソース電極とドレイン電極との間に高い電圧を印加した時に、電子供給層おける表面準位(トラップ)に負電荷(電子)が捕獲され、この負電荷に起因して2DEG層の電子濃度が減少し、その後にHEMTをオン状態にした時に最大ドレイン電流が低減する現象である。
従って、本発明が解決しようとする課題は、ノーマリオフ特性を有し且つ小さいオン抵抗を有するヘテロ接合型電界効果半導体装置が要求されていることであり、本発明の目的は上記要求に応えることができるヘテロ接合型電界効果半導体装置を提供することである。 Therefore, a problem to be solved by the present invention is that a heterojunction field effect semiconductor device having normally-off characteristics and a small on-resistance is required, and the object of the present invention is to meet the above-mentioned demand. A heterojunction field effect semiconductor device is provided.
上記課題を解決するための本発明は、
第1の窒化物半導体層と、前記第1の窒化物半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて2次元キャリアガス層を形成することができる材料から成る第2の窒化物半導体層とを備えている主半導体領域と、
前記主半導体領域の一方の主面上に配置されたソース電極と、
前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と
を備えているヘテロ接合型電界効果半導体装置であって、
前記主半導体領域の一方の主面の前記ゲート電極に対向する部分に凹部が形成され、
前記凹部の深さは、前記第2の窒化物半導体層の厚みに等しい値、又は前記第2の窒化物半導体層の厚みに前記第1の窒化物半導体層の厚みよりも小さい値を加算した値に設定され、
シリコン酸化物から成り且つ圧縮応力を発生する性質を有し且つ300nm〜700nmの厚みを有している第1の絶縁膜が前記主半導体領域の一方の主面における前記凹部を除く前記ソース電極と前記ドレイン電極との間の少なくとも一部上に配置され、
シリコン窒化物から成り且つ引っ張り応力を発生する性質を有し且つ前記第1の絶縁膜よりも薄い1nm〜200nmの厚みを有している第2の絶縁膜が前記凹部の底面及び側面に配置され、
前記ゲート電極は前記第2の絶縁膜を介して前記凹部の上に配置されていることを特徴とするヘテロ接合型電界効果半導体装置に係わるものである。
The present invention for solving the above problems is as follows.
A first nitride semiconductor layer, said first nitride semiconductor layer at the heterojunction is and the second nitride semiconductor layer made of a material capable of forming a two-dimensional carrier gas layer based on said heterojunction A main semiconductor region comprising:
A source electrode disposed on one main surface of the main semiconductor region;
A drain electrode disposed apart from the source electrode on one main surface of the main semiconductor region;
A gate electrode disposed between the source electrode and the drain electrode on one main surface of the main semiconductor region to control a current path between the source electrode and the drain electrode; A heterojunction field effect semiconductor device comprising:
A recess is formed in a portion of the one main surface of the main semiconductor region facing the gate electrode,
The depth of the recess is equal to the thickness of the second nitride semiconductor layer, or a value smaller than the thickness of the first nitride semiconductor layer is added to the thickness of the second nitride semiconductor layer. Set to the value
The source electrode first insulating film of silicon oxide has a and 300nm~700nm thickness has a property of generating a formation Ri and compressive stress, except for the recess in the one main surface of the main semiconductor region And at least a portion between the drain electrode and
Placement second insulating film having a thin 1nm~200nm thickness than and the first insulating film has a property of generating a formation Ri and tensile stress from the silicon nitride on the bottom and side surfaces of the recess And
The gate electrode is related to a heterojunction field effect semiconductor device, wherein the gate electrode is disposed on the recess through the second insulating film.
なお、請求項2に示すように、前記凹部の深さを、前記凹部に隣接して前記第2の半導体層の残存部が生じるように前記第2の半導体層の厚みよりも浅く設定することができる。この場合には、前記第2の半導体層の残存部及び前記第2の絶縁膜の厚みを、電流通路として機能する2次元キャリアガス層が前記第1の半導体層に生じないように決定する。
また、請求項3に示すように、前記第2の半導体層に凹部(リセス)を設けない構成にすることもできる。この場合には、前記第2の半導体層及び前記第2の絶縁膜の厚みを、電流通路として機能する2次元キャリアガス層が前記第1の半導体層に生じないように決定する。
また、請求項4に示すように、前記第2の絶縁膜は、更に、前記ゲート電極の下から前記第1の絶縁膜の上に延在している部分を有していることが望ましい。
また、請求項5に示すように、更に、ゲートフィールドプレートを有し、該ゲートフィールドプレートは前記第2の絶縁膜の上に配置され且つ前記ゲート電極に接続されていることが望ましい。
また、請求項6に示すように、前記第1の絶縁膜は前記ゲート電極側に傾斜側面を有し、前記第2の絶縁膜は前記第1の絶縁膜の前記傾斜側面を覆っており、前記ゲートフィールドプレートは前記第2の絶縁膜を介して前記第1の絶縁膜の前記傾斜側面を覆っていることが望ましい。
なお、本願において、前記第1の半導体層及び前記第2の半導体層のそれぞれは単一層のみでなく、複数の層の積層体をも意味している。例えば前記第2の半導体層は電子供給層のみでも良いし、スペーサ層と電子供給層との積層体、又はスペーサ層と電子供給層とキャップ層との積層体でも良い。
According to a second aspect of the present invention, the depth of the recess is set shallower than the thickness of the second semiconductor layer so that a remaining portion of the second semiconductor layer is formed adjacent to the recess. Can do. In this case, the thickness of the remaining portion of the second semiconductor layer and the thickness of the second insulating film are determined so that a two-dimensional carrier gas layer functioning as a current path does not occur in the first semiconductor layer.
Moreover, as shown in Claim 3, it can also be set as the structure which does not provide a recessed part (recess) in the said 2nd semiconductor layer. In this case, the thickness of the second semiconductor layer and the second insulating film is determined so that a two-dimensional carrier gas layer functioning as a current path does not occur in the first semiconductor layer.
According to a fourth aspect of the present invention, it is preferable that the second insulating film further has a portion extending from below the gate electrode onto the first insulating film.
According to a fifth aspect of the present invention, there is further provided a gate field plate, and the gate field plate is preferably disposed on the second insulating film and connected to the gate electrode.
The first insulating film has an inclined side surface on the gate electrode side, and the second insulating film covers the inclined side surface of the first insulating film. Preferably, the gate field plate covers the inclined side surface of the first insulating film via the second insulating film.
In the present application, each of the first semiconductor layer and the second semiconductor layer means not only a single layer but also a stacked body of a plurality of layers. For example, the second semiconductor layer may be an electron supply layer alone, or a laminate of a spacer layer and an electron supply layer, or a laminate of a spacer layer, an electron supply layer, and a cap layer.
本願各請求項の発明に従うヘテロ接合型電界効果半導体装置においては、主半導体領域の一方の主面上が1種類の絶縁膜で覆われずに、シリコン酸化物から成る第1の絶縁膜とシリコン窒化物から成る第2の絶縁膜とで覆われている。シリコン酸化物から成る第1の絶縁膜はゲート電極の下を除く主半導体領域の一方の主面上に配置され、シリコン窒化物から成る第2の絶縁膜はゲート電極の下に配置されている。シリコン窒化物から成る第2の絶縁膜は引っ張り応力即ち伸張性歪みを発生する。この第2の絶縁膜の引っ張り応力は2次元キャリアガス層の発生を抑制する方向即ちキャリア濃度を低減する方向の応力であり、ノーマリオフ特性を得るために寄与するが、オン抵抗の低減には寄与しない。もし、シリコン窒化物から成る第2の絶縁膜をゲート電極の下を除く主半導体領域の一方の主面上にも配置すると、2次元キャリアガス層のキャリア濃度が低減する。そこで、本発明では、ゲート電極の下に限定的にシリコン窒化物から成る第2の絶縁膜が配置され、ゲート電極の下を除く主半導体領域の一方の主面上にはシリコン酸化物から成る第1の絶縁膜が配置されている。シリコン酸化物から成る第1の絶縁膜は、圧縮応力を生じる性質を有する。このシリコン酸化物から成る第1の絶縁膜の圧縮応力が主半導体領域の一方の主面即ち第2の半導体層の主面に作用すると、第2の半導体層のピエゾ分極に基づく2次元キャリアガス層(例えば2DEG層)におけるキャリア(例えば電子)が多くなる。これにより、ヘテロ接合型電界効果半導体装置のオン抵抗が、主半導体領域の一方の主面にシリコン窒化膜を形成した場合に比較して低くなる。
本願の請求項4の発明によれば、シリコン窒化物から成る第2の絶縁膜がゲート電極の下のみでなく、シリコン酸化物から成る第1の絶縁膜の上にも配置され、シリコン酸化物から成る第1の絶縁膜を保護している。即ち、シリコン窒化物から成る第2の絶縁膜は、ゲート絶縁膜として機能すると共に、シリコン酸化物から成る第1の絶縁膜の保護膜として機能する。従って、一つの工程でゲート絶縁膜と保護膜とを得ることができ、ヘテロ接合型電界効果半導体装置のコストの低減を図ることができる。
請求項5及び6の発明によれば、ゲートフィールドプレートによって電界集中を良好に緩和することができる。
In the heterojunction field effect semiconductor device according to the invention of each claim of the present application, the first insulating film made of silicon oxide and silicon are not covered with one type of insulating film on one main surface of the main semiconductor region. It is covered with a second insulating film made of nitride. The first insulating film made of silicon oxide is arranged on one main surface of the main semiconductor region except under the gate electrode, and the second insulating film made of silicon nitride is arranged under the gate electrode. . The second insulating film made of silicon nitride generates a tensile stress, that is, a tensile strain. The tensile stress of the second insulating film is a stress in the direction of suppressing the generation of the two-dimensional carrier gas layer, that is, in the direction of reducing the carrier concentration, and contributes to obtaining normally-off characteristics, but contributes to reduction of on-resistance. do not do. If the second insulating film made of silicon nitride is also disposed on one main surface of the main semiconductor region except under the gate electrode, the carrier concentration of the two-dimensional carrier gas layer is reduced. Therefore, in the present invention, the second insulating film made of silicon nitride is disposed under the gate electrode in a limited manner, and made of silicon oxide on one main surface of the main semiconductor region except under the gate electrode. A first insulating film is disposed. The first insulating film made of silicon oxide has a property of generating compressive stress. When the compressive stress of the first insulating film made of silicon oxide acts on one main surface of the main semiconductor region, that is, the main surface of the second semiconductor layer, a two-dimensional carrier gas based on piezoelectric polarization of the second semiconductor layer. The number of carriers (for example, electrons) in the layer (for example, 2DEG layer) increases. As a result, the on-resistance of the heterojunction field effect semiconductor device is lowered as compared with the case where a silicon nitride film is formed on one main surface of the main semiconductor region.
According to the invention of
According to the fifth and sixth aspects of the present invention, it is possible to satisfactorily relax the electric field concentration by the gate field plate.
次に、図面を参照して本発明の実施形態に係わるヘテロ接合型電界効果半導体装置を説明する。 Next, a heterojunction field effect semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
図1に示す本発明の実施例1に従うヘテロ接合型電界効果半導体装置は、単結晶シリコン半導体から成る基板1と、この基板1の一方の主面1aの上にバッファ層2を介して順次に配置された電子走行層(第1の半導体層)4と電子供給層(第2の半導体層)5とから成る主半導体領域3と、主半導体領域3の上に配置されたソース電極6、ドレイン電極7及びゲート電極8と、第1及び第2の絶縁膜9,10と、ゲートフィールドプレート11とを備えている。この電界効果半導体装置は典型的なHEMTと異なる絶縁ゲート構造を有するが、典型的なHEMTと同様な原理で動作するので、HEMT又はHEMT型半導体装置と呼ぶこともできる。以下、図1の各部を詳しく説明する。
基板1は、一方の主面1aとこれに対向する他方の主面1bとを有し、且つバッファ層2及び主半導体領域3のための半導体材料をエピタキシャル成長させるための成長基板として機能し、且つこれ等を機械的に支持するための支持基板として機能する。本実施例では、コストの低減を図るために基板1がシリコンで形成されている。しかし、基板1をシリコン以外のシリコンカーバイト(SiC)等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。
A heterojunction field effect semiconductor device according to a first embodiment of the present invention shown in FIG. 1 includes a
The
基板1の一方の主面1a上のバッファ層2は、周知のMOCVD法等のエピタキシャル成長法で形成されている。図1では、図示を簡略化するためにバッファ層2が1つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層2は、AlN(窒化アルミニウム)から成る第1のサブレイヤ−(第1の副層)とGaN(窒化ガリウム)から成る第2のサブレイヤー(第2の副層)とが交互に積層された多層構造バッファである。なお、このバッファ層2はHEMTの動作に直接に関係していないので、これを省くこともできる。また、バッファ層2の半導体材料をAlN、GaN以外の窒化物半導体又は3−5族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
The
主半導体領域3における第1の半導体層としての電子走行層4は、第1の窒化物半導体から成り、0.3〜10μmの厚さに形成されている。この電子走行層4は、この上の電子供給層5とのヘテロ接合面の近傍に電流通路(チャネル)としての2DEG層12(点線で示す)を得るためのものであって、周知のMOCVD法でエピタキシャル成長されたアンドープGaN(窒化ガリウム)から成る。なお、電子供給層5は、GaN以外の例えば
AlaInbGa1-a-bN,
ここで、aは0≦a<1、bは0≦b<1を満足する数値、
等の窒化物半導体、又は別の化合物半導体で形成することもできる。
The
Here, a is a numerical value satisfying 0 ≦ a <1, b is 0 ≦ b <1,
It can also be formed of a nitride semiconductor such as, or another compound semiconductor.
電子走行層4の上に形成された電子供給層5は、電子走行層4よりも大きいバンドギャップを有し且つ電子走行層4よりも小さい格子定数を有する第2の窒化物半導体によって好ましくは10〜50nm(例えば25nm)の厚みに形成されている。この電子供給層5は、周知のMOCVD法でエピタキシャル成長されたアンドープAl0.3Ga0.7Nから成る。なお、電子供給層5は、Al0.3Ga0.7N以外の例えば次式で示す窒化物半導体で形成することもできる。
AlxInyGa1-x-yN,
ここで、xは0<x<1、yは0≦y<1を満足する数値であり、xの好ましい値は0.1〜0.4であり、より好ましい値は0.3である。
この電子供給層5を、アンドープのAlxInyGa1-x-yNで形成する代りに、n型(第1導電型)の不純物を添加したAlxInyGa1-x-yNから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
Al x In y Ga 1-xy N,
Here, x is a numerical value satisfying 0 <x <1, y is 0 ≦ y <1, a preferable value of x is 0.1 to 0.4, and a more preferable value is 0.3.
Instead of forming the
主半導体領域3はソース電極6及びドレイン電極7が配置され且つ凹部15を含んでいる一方の主面13とバッファ層2に接触している他方の主面14とを有する。凹部15は、エッチング(例えばドライエッチング)によって主半導体領域3の一方の主面13のソース電極6及びドレイン電極7との間において電子供給層5を貫通するように除去し更に電子走行層4の一部を除去することによって形成されている。従って、凹部15の深さは、電子供給層(第2の半導体層)5の厚みに電子走行層(第1の半導体層)4の厚みよりも小さい値を加算した値を有する。しかし、電子走行層(第1の半導体層)4を除去しないで、凹部15の深さを電子供給層(第2の半導体層)5の厚みと同一にすることもできる。なお、電子走行層4の除去の好ましい深さは0〜30nm(例えば25nm)である。電子走行層4の一部も除去するように凹部15を形成すると、凹部15の深さにバラツキがあっても、電子供給層5を確実に除去でき、ノーマリオフ特性が良好に得られる。電子供給層5はゲート電極8の下の凹部15によってソース電極6側部分とドレイン電極7側部分とに分割されている。このため、ノーマリ状態において、凹部15の下の電子走行層4に2DEG層が生じない。
The main semiconductor region 3 has one
ソース電極6及びドレイン電極7は、主半導体領域3の一方の主面13即ち電子供給層5の一方の主面に例えばチタン(Ti)を所望の厚み(例えば25nm)に蒸着し、続いてアルミニウム(Al)を所望の厚み(例えば500nm)に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。この実施例のソース電極6及びドレイン電極7は、チタン(Ti)とアルミニウム(Al)との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触(オーミック接触)可能な金属で形成することもできる。なお、主半導体領域3の電子供給層5は極めて薄いので、この厚み方向の抵抗は無視できるほど小さい。従って、ソース電極6及びドレイン電極7は、2DEG層12に電気的に結合されている。
For the
第1の絶縁膜9は、主半導体領域3の一方の主面13即ち電子供給層5の一方の主面のソース電極6、ドレイン電極7及び凹部15が形成されている部分以外に配置され、シリコン酸化物、即ちSiOX(ここで、xは1〜2の数値を示し、好ましくは2である。)で形成さている。更に詳細には、シリコン酸化物から成る第1の絶縁膜9は好ましくはプラズマCVD(化学気相成長法)で、好ましくは300〜700nm(例えば500nm)の厚みに形成され、圧縮応力即ち圧縮性歪み(例えば4.00×109dyn/cm2)を発生する性質を有し、2次元キャリアガス層12のキャリア濃度を高めるために寄与する。即ち、シリコン酸化物から成る第1の絶縁膜9の下にはAlGaNから成る電子供給層5が配置されているので、第1の絶縁膜9の圧縮応力が電子供給層5に作用すると、この反作用で電子供給層5に伸張性歪み即ち引張り応力が生じ、電子供給層5のピエゾ分極が強められ、2次元電子ガス層即ち2DEG層12における電子濃度が増大する。この電子濃度の増大はヘテロ接合型電界効果半導体装置のオン時におけるソース電極6とドレイン電極7との間の抵抗の低減に寄与する。シリコン酸化物から成る第1の絶縁膜9は凹部15の中には配置されず、凹部15に対応した開口を有する。第1の絶縁膜9の開口の壁面即ち凹部15の入口に隣接している側面18は5〜60度の傾斜を有している。
なお、シリコン酸化物から成る第1の絶縁膜9を、スパッタリング等の別の方法で形成することもできる。しかし、主半導体領域3の一方の主面13の結晶ダメージを少なくし、表面準位(トラップ)を少なくし、電流コラプスを抑制するために、プラズマCVDが最も優れている。
The first
The first
第2の絶縁膜10は、ゲート絶縁膜及び保護膜としての機能を有し、凹部15の底面16、側面17及び第1の絶縁膜9の上に配置され、シリコン窒化物(例えばSiN又はSi3N4又はSiNx、xは任意の数値)で形成されている。シリコン窒化物から成る第2の絶縁膜10は例えばマグネトロンスパッタで、好ましくは1〜200nm(例えば30nm)に形成され、主半導体領域3の一方の主面13が延びる方向(面方向)において引っ張り応力即ち伸張性歪み(例えば−6.14×109dyn/cm2)を発生する。この第2の絶縁膜10の応力は2次元キャリアガス層の発生を抑制する方向即ちキャリア濃度を低減する方向の応力である。しかし、凹部15を除く電子供給層5上の殆どにおいてシリコン酸化物から成る第1の絶縁膜9が第2の絶縁膜10よりも厚く形成されているので、第2の絶縁膜10の応力は電子供給層5に殆ど作用しない。
なお、シリコン窒化物から成る第2の絶縁膜10を、プラズマCVD(化学気相成長法)等の別の方法で形成することもできる。しかし、絶縁破壊耐量を上げるために、マグネトロンスパッタが最も優れている。
The second insulating
Note that the second insulating
ゲート電極8は第2の絶縁膜10の上に被着された金属層から成り、凹部15の底面16に第2の絶縁膜10を介して対向している。なお、ゲート電極8を金属層で形成する代りに、導電性を有するポリシリコン等で形成することもできる。
ゲートフィールドプレート11はゲート電極8に電気的に接続され且つゲート電極8と連続的に形成され、電子供給層5の表面に第1及び第2の絶縁膜9、10を介して対向している。第1の絶縁膜9は傾斜側面18を有するので、ゲートフィールドプレート11と電子供給層5との間隔は、凹部15上のゲート電極8から離れるに従って徐々に増大し、その後一定になっている。これにより、ゲート電極8の端における電界集中の緩和を良好に達成できる。
The
The
図1のヘテロ接合型電界効果半導体装置において、ゲート電極8にゲート制御電圧が印加されていない時(ノーマリ時)には、たとえドレイン電極7の電位がソース電極6の電位よりも高くても、ゲート電極8の下に電子供給層5が存在せず、且つゲート電極8と電子走行層4との間に第2の絶縁膜10が配置されているので、ゲート電極8の下の電子走行層4に2DEG層が形成されず、2DEG層12が分断され、ソース電極6とドレイン電極7との間はオフ状態になる。
In the heterojunction field effect semiconductor device of FIG. 1, when the gate control voltage is not applied to the gate electrode 8 (normally), even if the potential of the
ドレイン電極7の電位がソース電極6の電位よりも高い状態で、ゲート電極8とソース電極6との間に所定の閾値よりも高い正のゲート制御電圧を印加すると、絶縁ゲート構造(MOSゲート構造)のように電子走行層4のゲート電極8に対向する第2の絶縁膜10と電子走行層4との界面近傍の部分にチャネルが形成され、これが電流通路として機能する。これにより、ソース電極6とドレイン電極7との間がオン状態になり、電子がソース電極6、電子供給層5、2DEG層12及びチャネル、電子供給層5、及びドレイン電極7の経路で流れる。周知のように電子供給層5は極く薄いので、この厚み方向には電子がトンネル効果で通過する。
When a positive gate control voltage higher than a predetermined threshold is applied between the
図2の特性線Aは、図1の実施例1のヘテロ接合型電界効果半導体装置のゲート・ソース間電圧Vgsとドレイン・ソース間電流Idsとの関係が示し、特性線Bは従来の典型的なHEMT(以下比較例1と言う。)のゲート・ソース間電圧Vgsとドレイン・ソース間電流Idsとの関係が示し、特性線Cは電子供給層に凹部を形成し、ここにショットキーゲート電極を形成した従来のHEMT(以下比較例2と言う。)のゲート・ソース間電圧Vgsとドレイン・ソース間電流Idsの関係を示す。この図2の特性線A、B,Cの比較から明らかなように実施例1のヘテロ接合型電界効果半導体装置のしきい値は約5Vであり、比較例1及び2よりも大幅に高い。 The characteristic line A in FIG. 2 shows the relationship between the gate-source voltage Vgs and the drain-source current Ids of the heterojunction field effect semiconductor device of Example 1 in FIG. The relationship between the gate-source voltage Vgs and the drain-source current Ids of the HEMT (hereinafter referred to as Comparative Example 1) is shown, and the characteristic line C forms a recess in the electron supply layer, where the Schottky gate electrode The relationship between the gate-source voltage Vgs and the drain-source current Ids of a conventional HEMT (hereinafter referred to as Comparative Example 2) in which is formed is shown. As is clear from the comparison of the characteristic lines A, B, and C in FIG.
図3の特性線Dは、図1の実施例1のヘテロ接合型電界効果半導体装置のドレイン・ソース間電圧Vdsとゲート電流(ゲート漏れ電流)Igとの関係を示し、特性線Eは比較例1のHEMTのドレイン・ソース間電圧Vdsとゲート電流Igとの関係を示し、特性線Fは比較例2のHEMTのドレイン・ソース間電圧Vdsとゲート電流Igとの関係を示す。なお、図3の縦軸は対数目盛りで示されている。この図3の特性線D、E、Fの比較から明らかなように実施例1のヘテロ接合型電界効果半導体装置のゲート電流(ゲート漏れ電流)Igは比較例1及び2よりも大幅に小さい。
The characteristic line D in FIG. 3 shows the relationship between the drain-source voltage Vds and the gate current (gate leakage current) Ig of the heterojunction field effect semiconductor device of Example 1 in FIG. 1, and the characteristic line E is a comparative example. 1 shows the relationship between the drain-source voltage Vds of the
図1の実施例1のヘテロ接合型電界効果半導体装置は次の効果を有する。
(1)凹部15の底面16を覆うシリコン窒化物から成る第2の絶縁膜10がシリコン酸化物から成る第1の絶縁膜9の上にも配置され、シリコン酸化物から成る第1の絶縁膜9を保護している。即ち、シリコン窒化物から成る第2の絶縁膜10は、ゲート絶縁膜として機能すると共に、シリコン酸化物から成る第1の絶縁膜9の保護膜として機能する。従って、一つの工程でゲート絶縁膜と保護膜とを得ることができ、ヘテロ接合型電界効果半導体装置のコストの低減を図ることができる。
(2)主半導体領域3の一方の主面に形成されているシリコン酸化物から成る第1の絶縁膜9は、圧縮応力(例えば4.00×109dyn/cm2)を生じる性質を有する。このシリコン酸化物から成る第1の絶縁膜9の圧縮応力が主半導体領域3の一方の主面13即ち電子供給層5の主面に作用すると、電子供給層5のピエゾ分極に基づく2DEG層12におけるキャリア(電子)が多くなる。これにより、ヘテロ接合型電界効果半導体装置のオン抵抗が、主半導体領域3の一方の主面13にシリコン窒化膜を形成したHEMTに比較して低くなる。
(3)ノーマリオフ型であるにも拘らず電子供給層5の厚みを厚くすること、及びアルミニウムの割合を大きくすることができ、2DEG層12におけるキャリア(電子)濃度を高めるこおとができ、オン抵抗の小さいヘテロ接合型電界効果半導体装置を提供できる。
(4)ゲート電極8と主半導体領域3との間にシリコン窒化物から成る第2の絶縁膜10が配置されているので、電流コラプスを低減できる。また、ドレイン・ソース間に逆方向電圧が印加された時に表面準位にトラップされた電子をゲート電極8によって引き抜くことができ、電流コラプスを低減できる。また、ゲートフィールドプレート11が設けられているので、主半導体領域3の一方の主面の表面準位にトラップされた電子を、ゲートフィールドプレート11を介して効果的に引き抜くことができ、電流コラプスを低減できる。
(5)ゲートフィールドプレート11が設けられ、且つシリコン酸化物から成る第1の絶縁膜9に傾斜側面18が設けられているので、ゲート電極8の端部における電界集中を良好に緩和することができ、高耐圧化を図ることができる。
(6)絶縁ゲート構造を有するので、しきい値の大きいヘテロ接合型電界効果半導体装置を提供できる。
(7)絶縁ゲート構造を有するので、ゲート漏れ電流の小さいヘテロ接合型電界効果半導体装置を提供できる。
(8)シリコン酸化物から成る第1の絶縁膜9はシリコン窒化物から成る第2の絶縁膜10よりも厚く形成されているので、シリコン窒化物から成る第2の絶縁膜10の応力の電子供給層5に対する影響を除去又は軽減する。
The heterojunction field effect semiconductor device of Example 1 of FIG. 1 has the following effects.
(1) The second insulating
(2) The first
(3) Despite being a normally-off type, the thickness of the
(4) Since the second insulating
(5) Since the
(6) Since it has an insulated gate structure, a heterojunction field effect semiconductor device having a large threshold can be provided.
(7) Since it has an insulated gate structure, a heterojunction field effect semiconductor device with a small gate leakage current can be provided.
(8) Since the first insulating
次に、図4に示す実施例2に従うヘテロ接合型電界効果半導体装置を説明する。但し、図4及び後述する図5において図1と実質的に同一の部分には同一の参照符号を付してその説明を省略する。 Next, a heterojunction field effect semiconductor device according to the second embodiment shown in FIG. 4 will be described. However, in FIG. 4 and FIG. 5 described later, substantially the same parts as those in FIG.
図4に示すヘテロ接合型電界効果半導体装置の主半導体領域3aは変形された凹部(リセス)15aを有する電子供給層5aを備えている他は、図1の主半導体領域3と同一に形成されている。図4の凹部(リセス)15aは電子走行層4に到達しないように形成されている。従って、図4の電子供給層5aの凹部15aが設けられている部分の厚みは電子供給層5aの凹部(リセス)15aが設けられていない部分の厚みよりも小さく、凹部(リセス)15aの底面16と電子走行層4との間に電子供給層5aの薄い残存部19が存在している。この電子供給層5aの残存部19の厚みは0nmよりも大きく、且つ20nmよりも小さいことが望ましい。電子供給層5aの薄い残存部19の上にシリコン窒化物から成る第2の絶縁膜10が配置されているので、シリコン窒化物から成る第2の絶縁膜10の引っ張り応力が電子供給層5aの薄い残存部19に作用し、電子供給層5aの薄い残存部19におけるピエゾ分極に起因する電荷が消失する。また、電子供給層5aの残存部19は薄いので、この残存部19の自発分極に起因する電荷は少ない。このため、凹部(リセス)15aの下に2DEG層が形成されず、ノーマリオフ特性が得られる。
The
図4に示す実施例2のヘテロ接合型電界効果半導体装置は、凹部(リセス)15aの下に電子供給層5aの薄い部分が残存している点を除いて、図1に示す実施例1のヘテロ接合型電界効果半導体装置と同一に構成されているので、実施例1と同様な効果を有する。
The heterojunction field effect semiconductor device of Example 2 shown in FIG. 4 is the same as that of Example 1 shown in FIG. 1 except that a thin portion of the electron supply layer 5a remains under the
図5の実施例3のヘテロ接合型電界効果半導体装置は、変形された主半導体領域3bを有する他は、図1と実質的に同一に形成されている。図5の主半導体領域3bは電子供給層5と電子走行層4との間にアンドープAlNから成る周知のスペーサー層20を配置し、主半導体領域3bのソース電極6及びドレイン電極7との下に斜線を付けて示すn型不純物注入領域から成るコンタクト層21,22を設け、この他は図1に示されている実施例1の主半導体領域3と実質的に同一に形成したものである。スペーサー層20は、電子供給層5よりも薄い厚みを有して電子走行層3と電子供給層5との間に配置されており、電子供給層5の不純物又は元素が電子走行層4に拡散することを防ぎ、2DEG層12における電子の移動度の低下を抑制する。このスペーサー層20と電子供給層5とを合わせて本発明の第2の半導体層と呼ぶこともできる。コンタクト層21,22は、ソース電極6及びドレイン電極7の接触抵抗の低減に寄与する。図5のヘテロ接合型電界効果半導体装置は図1と同様な基本構成を有するので、図1の実施例と同様な効果を有する。
The heterojunction field effect semiconductor device of Example 3 of FIG. 5 is formed substantially the same as FIG. 1 except that it has a modified
なお、スペーサー層20をAlN以外の例えば、アンドープの
AlxInyGa1-x-yN,
ここで、xは0<x<1、yは0≦y<1を満足する数値、から成る窒化物半導体等で形成することもできる。
また、図5では凹部(リセス)15がスペーサー層20を貫通するように形成されているが、この代りに図5の凹部(リセス)15の下にスペーサー層20が残存するように凹部(リセス)15の深さを決定することができる。また、図5においても図1と同様に電子走行層4の一部を除去するように凹部(リセス)15を形成することができる。また、図5のスペーサー層20と同様なものを図4の電界効果半導体装置に設けることもできる。
また、図5のn型不純物注入領域から成るコンタクト層21,22を図1及び図4の電界効果半導体装置に設けることもできる。
Note that the
Here, x may be formed of a nitride semiconductor or the like having a numerical value satisfying 0 <x <1 and y satisfying 0 ≦ y <1.
In FIG. 5, the
Further, the contact layers 21 and 22 formed of the n-type impurity implantation region of FIG. 5 can be provided in the field effect semiconductor device of FIGS.
図6の実施例4のヘテロ接合型電界効果半導体装置は、変形された主半導体領域3cを有する他は、図1と実質的に同一に形成されている。図6の主半導体領域3cの電子供給層5bは図1の凹部(リセス)15に相当するものを有さず、平坦な表面を有する。ゲート電極8は電子供給層5bの平坦な表面上にシリコン窒化物から成る第2の絶縁膜10を介して配置されている。電子供給層5bのAlの割合及び厚み、並びにシリコン窒化物から成る第2の絶縁膜10の厚みは、電子走行層4のゲート電極8に対向する部分に2DEG層12が形成されないように決定されている。図6の主半導体領域3cの一方の主面13のソース電極6、ドレイン電極7及びゲート電極8が対向していない部分にシリコン酸化物から成る第1の絶縁膜9が形成されている。従って、図6の実施例4においても、シリコン酸化物から成る第1の絶縁膜9及びシリコン窒化物から成る第2の絶縁膜10に基づく効果を図1の実施例1と同様に得ることができる。
The heterojunction field effect semiconductor device of Example 4 of FIG. 6 is formed substantially the same as FIG. 1 except that it has a modified
本発明は、上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
(1)主半導体領域3,3a、3bを、GaN、AlGaN以外のInGaN、AllnGaN、AlN、InAlN、AlP、GaP、AllnP、GalnP、AlGaP、AlGaAs、GaAs、AlAs、InAs、InP,InN、GaAsP等の別の3−5族化合物半導体、又はZnO等の2−6族化合物半導体、又は更に別の化合物半導体で形成することができる。
(2)周知のソースフィールドプレート、及びドレインフィールドプレートを設けることができる。
(3)主半導体領域3〜3bの最も上に、表面電荷のコントロールのため等の目的で例えばアンドープAlGaNから成るキャップ層を設けることができる。
(4)図1、図4、図5にそれぞれ1つのソース電極6、ドレイン電極7及びのゲート電極8が示されているが、それぞれを複数個設けることができる。即ち、1チップに微小FET(単位FET)を複数個設け、これらを並列に接続することができる。
(5)主半導体領域3の主面13に、2DEG層12を露出させるか又は電子供給層5の厚みを極めて薄くする掘り込みを形成し、この掘り込みにソース電極6及びドレイン電極7を形成し、ソース電極6及びドレイン電極7と2DEG層12との間の接続抵抗の低減を図ることができる。これにより電子供給層5のAlの組成にあまり影響されないでコンタクト抵抗を低減することができる。
(6)シリコン酸化物から成る第1の絶縁膜9と主半導体領域3の一方の主面13即ち電子供給層5の一方の主面との間に、極めて薄い絶縁膜、例えばシリコン窒化物から成る第2の絶縁膜10又はこれに近いものを介在させることができる。この介在させる絶縁膜の厚みは、シリコン酸化物から成る第1の絶縁膜9の効果を得ることができる範囲に設定される。
The present invention is not limited to the above-described embodiments, and for example, the following modifications are possible.
(1) The
(2) A well-known source field plate and drain field plate can be provided.
(3) A cap layer made of, for example, undoped AlGaN can be provided on the top of the main semiconductor regions 3 to 3b for the purpose of controlling the surface charge.
(4) Although one
(5) A digging that exposes the
(6) An extremely thin insulating film such as silicon nitride is formed between the first insulating
1 基板
2 バッファ層
3 主半導体領域
4 電子走行層(第1の半導体層)
5 電子供給層(第2の半導体層)
6 ソース電極
7 ドレイン電極
8 ゲート電極
9 第1の絶縁膜
10 第2の絶縁膜
1
5 Electron supply layer (second semiconductor layer)
6
Claims (6)
前記主半導体領域の一方の主面上に配置されたソース電極と、
前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と
を備えているヘテロ接合型電界効果半導体装置であって、
前記主半導体領域の一方の主面の前記ゲート電極に対向する部分に凹部が形成され、
前記凹部の深さは、前記第2の窒化物半導体層の厚みに等しい値、又は前記第2の窒化物半導体層の厚みに前記第1の窒化物半導体層の厚みよりも小さい値を加算した値に設定され、
シリコン酸化物から成り且つ圧縮応力を発生する性質を有し且つ300nm〜700nmの厚みを有している第1の絶縁膜が前記主半導体領域の一方の主面における前記凹部を除く前記ソース電極と前記ドレイン電極との間の少なくとも一部上に配置され、
シリコン窒化物から成り且つ引っ張り応力を発生する性質を有し且つ前記第1の絶縁膜よりも薄い1nm〜200nmの厚みを有している第2の絶縁膜が前記凹部の底面及び側面に配置され、
前記ゲート電極は前記第2の絶縁膜を介して前記凹部の上に配置されていることを特徴とするヘテロ接合型電界効果半導体装置。 A first nitride semiconductor layer, said first nitride semiconductor layer at the heterojunction is and the second nitride semiconductor layer made of a material capable of forming a two-dimensional carrier gas layer based on said heterojunction A main semiconductor region comprising:
A source electrode disposed on one main surface of the main semiconductor region;
A drain electrode disposed apart from the source electrode on one main surface of the main semiconductor region;
A gate electrode disposed between the source electrode and the drain electrode on one main surface of the main semiconductor region to control a current path between the source electrode and the drain electrode; A heterojunction field effect semiconductor device comprising:
A recess is formed in a portion of the one main surface of the main semiconductor region facing the gate electrode,
The depth of the recess is equal to the thickness of the second nitride semiconductor layer, or a value smaller than the thickness of the first nitride semiconductor layer is added to the thickness of the second nitride semiconductor layer. Set to the value
The source electrode first insulating film of silicon oxide has a and 300nm~700nm thickness has a property of generating a formation Ri and compressive stress, except for the recess in the one main surface of the main semiconductor region And at least a portion between the drain electrode and
Placement second insulating film having a thin 1nm~200nm thickness than and the first insulating film has a property of generating a formation Ri and tensile stress from the silicon nitride on the bottom and side surfaces of the recess And
The heterojunction field effect semiconductor device, wherein the gate electrode is disposed on the concave portion via the second insulating film.
前記主半導体領域の一方の主面上に配置されたソース電極と、
前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と
を備えているヘテロ接合型電界効果半導体装置であって、
前記主半導体領域の一方の主面の前記ゲート電極に対向する部分に凹部が形成され、
前記凹部の深さは前記凹部に隣接して前記第2の窒化物半導体層の残存部が生じるように前記第2の窒化物半導体層の厚みよりも浅く設定され、
シリコン酸化物から成り且つ圧縮応力を発生する性質を有し且つ300nm〜700nmの厚みを有している第1の絶縁膜が前記主半導体領域の一方の主面における前記凹部を除く前記ソース電極と前記ドレイン電極との間の少なくとも一部上に配置され、
シリコン窒化物から成り且つ引っ張り応力を発生する性質を有し且つ前記第1の絶縁膜よりも薄い1nm〜200nmの厚みを有している第2の絶縁膜が前記凹部の底面及び側面に配置され、
前記第2の窒化物半導体層の残存部及び前記第2の絶縁膜の厚みは電流通路として機能する2次元キャリアガス層を前記第1の窒化物半導体層の前記凹部に対向する部分に生じさせることができない厚みに決定され、
前記ゲート電極は前記第2の絶縁膜を介して前記凹部の上に配置されていることを特徴とするヘテロ接合型電界効果半導体装置。 A first nitride semiconductor layer, said first nitride semiconductor layer at the heterojunction is and the second nitride semiconductor layer made of a material capable of forming a two-dimensional carrier gas layer based on said heterojunction A main semiconductor region comprising:
A source electrode disposed on one main surface of the main semiconductor region;
A drain electrode disposed apart from the source electrode on one main surface of the main semiconductor region;
A gate electrode disposed between the source electrode and the drain electrode on one main surface of the main semiconductor region to control a current path between the source electrode and the drain electrode; A heterojunction field effect semiconductor device comprising:
A recess is formed in a portion of the one main surface of the main semiconductor region facing the gate electrode,
The depth of the recess is set to be shallower than the thickness of the second nitride semiconductor layer so that a remaining portion of the second nitride semiconductor layer is formed adjacent to the recess.
The source electrode first insulating film of silicon oxide has a and 300nm~700nm thickness has a property of generating a formation Ri and compressive stress, except for the recess in the one main surface of the main semiconductor region And at least a portion between the drain electrode and
Placement second insulating film having a thin 1nm~200nm thickness than and the first insulating film has a property of generating a formation Ri and tensile stress from the silicon nitride on the bottom and side surfaces of the recess And
The thickness of the remaining portion of the second nitride semiconductor layer and the thickness of the second insulating film causes a two-dimensional carrier gas layer functioning as a current path to be formed in a portion of the first nitride semiconductor layer facing the recess. Is determined by the thickness that cannot be
The heterojunction field effect semiconductor device, wherein the gate electrode is disposed on the concave portion via the second insulating film.
前記主半導体領域の一方の主面上に配置されたソース電極と、
前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と
を備えているヘテロ接合型電界効果半導体装置であって、
シリコン酸化物から成り且つ圧縮応力を発生する性質を有し且つ300nm〜700nmの厚みを有している第1の絶縁膜が前記主半導体領域の一方の主面の前記ゲート電極が対向する部分を除く前記ソース電極と前記ドレイン電極との間の少なくとも一部上に配置され、
シリコン窒化物から成り且つ引っ張り応力を発生する性質を有し且つ前記第1の絶縁膜よりも薄い1nm〜200nmの厚みを有している第2の絶縁膜が前記ゲート電極と前記主半導体領域の一方の主面との間に配置され、
前記第2の窒化物半導体層及び前記第2の絶縁膜の厚みは、電流通路として機能する2次元キャリアガス層を前記第1の窒化物半導体層の前記ゲート電極に対向する部分に生じさせることができない厚みに決定されていることを特徴とするヘテロ接合型電界効果半導体装置。 A first nitride semiconductor layer, said first nitride semiconductor layer at the heterojunction is and the second nitride semiconductor layer made of a material capable of forming a two-dimensional carrier gas layer based on said heterojunction A main semiconductor region comprising:
A source electrode disposed on one main surface of the main semiconductor region;
A drain electrode disposed apart from the source electrode on one main surface of the main semiconductor region;
A gate electrode disposed between the source electrode and the drain electrode on one main surface of the main semiconductor region to control a current path between the source electrode and the drain electrode; A heterojunction field effect semiconductor device comprising:
Portion where the first insulating film of silicon oxide has a and 300nm~700nm thickness has a property of generating a formation Ri and compressive stress is the gate electrode of one main surface of the main semiconductor region faces Disposed on at least a portion between the source electrode and the drain electrode except
And wherein the first second insulating film having a thin 1nm~200nm thickness than the insulating film and said gate electrode the main semiconductor region has a property of generating a formation Ri and tensile stress from the silicon nitride Between one main surface of the
The thickness of the second nitride semiconductor layer and the second insulating film is such that a two-dimensional carrier gas layer functioning as a current path is generated in a portion of the first nitride semiconductor layer facing the gate electrode. A heterojunction field effect semiconductor device characterized in that the thickness is determined to be incapable of being formed.
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