JP5483638B2 - 遊技機 - Google Patents

Description

本発明は、遊技機に関する。

弾球遊技機（パチンコ）や回胴式遊技機（スロットマシン）をはじめとする遊技機は、当選役の抽選処理等の遊技の実行処理を管理するメイン制御基板と、遊技者に対して提供する演出を実行するように制御するサブ制御基板とを有している。

例えば回胴式遊技機の場合、メイン制御基板には、スタートレバーやストップボタン、リールユニットが接続される。メイン制御基板は、スタートレバーからの開始操作入力を受け付ける際に、内部抽選処理を実行し、各リールの回転・停止制御処理等を実行するように制御する。また、サブ制御基板には表示器やスピーカ等の出力手段が接続されて、メイン制御基板からのコマンドに応じて、演出を出力するものとなっている。

さらにサブ制御基板では、いわゆるＡＴ（アシストタイム）機能のように、出玉率に関係する機能を実装している場合もある。ＡＴ遊技が実行されている状態では、表示器等により、遊技者にとって有利となる操作態様が報知されて、獲得される遊技媒体の期待値が向上することとなる。

ここで、メイン制御基板とサブ制御基板における信号の送受信は、内部抽選処理等の遊技の主要な実行処理を管理するメイン制御基板への不正防止の観点から、サブ制御基板からメイン制御基板への信号の送信は行われず、メイン制御基板からサブ制御基板への一方向で信号が送信されるようになっている。

なお、特許文献１（特開２００７−２９１１０号公報）には、不正基板の動作を困難にして、その使用を抑制することのできる遊技機等が開示されている。

特開２００７−２９１１０号公報

不正に出玉を獲得する方法の１つとしては、例えば、メイン制御基板からサブ制御基板への信号が出力される配線を断線し、不正基板等により信号を生成して、サブ制御基板に入力するような行為が想定される。

ここで、特許文献１に記載されている回路では、メイン制御基板とサブ制御基板間で生じた断線の検知が可能ではあるものの、サブ制御基板側での検知となるものと考えられる。

このような不具合がサブ制御基板側で検知された場合には、表示器等においてその旨の表示を行うこと等は可能であるものの、メイン制御基板が管理する遊技の実行処理を停止することは困難である。

また、個々の遊技機とホールコンピュータとの接続は、メイン制御基板が担っており、サブ制御基板からメイン制御基板への情報の送信が行われない以上、不具合の存在をホールコンピュータに直接的に伝達できないこととなる。

本発明は、上記のような課題に鑑みて、メイン制御基板とサブ制御基板間で接続される配線における不具合を、サブ制御基板よりも上流となるメイン制御基板において検出することができる遊技機を提供することを目的とする。

以下、本発明について説明する。なお、発明の理解を容易にするため添付図面の参照符号等を括弧書きにて付記するが、それにより本発明が表示の形態に限定されるものではない。

本発明にかかる遊技機は、上記課題に鑑みて、遊技の実行処理を管理するメイン制御基板（１００Ａ）と、前記メイン制御基板からの信号を受信して、遊技者に対して出力する演出の制御を実行するサブ制御基板（１００Ｂ）と、前記メイン制御基板から前記サブ制御基板へ信号を送信するための配線を備える遊技機において、前記メイン制御基板は、前記配線において生じた断線の検知をする断線検知回路（ＤＣ）を備える、ことを特徴とする。

また、本発明に係る遊技機の一態様では、前記配線（ＤＡＴＡ，ＳＧＮＤ）は、前記メイン制御基板から前記サブ制御基板に向けて電流信号を出力するとともに、前記電流信号によって生成されるループ電流を前記メイン制御基板へと伝達するループ回路を構成し、前記メイン制御基板から前記サブ制御基板に向けて出力される前記電流信号は、前記ループ電流を参照して生成される、ことを特徴としてもよい。

また、本発明に係る遊技機の一態様では、前記配線には、抵抗（Ｒ１）が接続され、前記断線検知回路（ＤＣ）は、前記抵抗（Ｒ１）による電圧の降下の有無を検知することにより、前記配線における断線を検知する、ことを特徴としてもよい。

また、本発明に係る遊技機の一態様では、前記断線検知回路は、前記配線から分岐して接続される整流素子（Ｄ２）と、前記整流素子を介して前記配線に接続される容量素子（Ｃ１）と、前記容量素子によって維持される電位を検知することにより、前記配線における断線の有無を検知する電位検知手段（ＶＤ）と、を有する、ことを特徴としてもよい。

また、本発明に係る遊技機の一態様では、前記配線には、前記電流信号を前記サブ制御基板に伝達するための信号伝達素子（ＰＣ）が接続され、前記信号伝達素子では、前記メイン制御基板の回路と前記サブ制御基板の回路とが絶縁される、ことを特徴としてもよい。

また、本発明に係る遊技機の一態様では、前記信号伝達素子は、フォトカプラー、パルストランス、または、メカリレーのいずれかによって構成される、ことを特徴としてもよい。

また、本発明に係る遊技機の一態様では、前記断線検知回路は、前記容量素子において維持される電位をリセットするリセット手段（ＲＳ）を有する、ことを特徴としてもよい。

また、本発明に係る遊技機の一態様では、前記断線検知回路は、前記配線において断線が生じた場合に、前記容量素子によって維持される電位が、前記配線において断線が生じる前とは異なる電位に維持されることにより異常を検知する、ことを特徴としてもよい。

また、本発明に係る遊技機の一態様では、前記メイン制御基板は、前記断線検知回路において異常が検知された場合には、前記断線検知回路において検知された異常に関する情報を、外部端子（外部端子板ＯＢ）を介してホールコンピュータへと伝達する、ことを特徴としてもよい。

本明細書で用いる用語は、それぞれ次の意味を表す。

「遊技媒体」とは、遊技メダル又は遊技球をいう。

「入賞ライン」とは、表示列の図柄が組合せとして判定される表示位置の組をいう。「有効ライン」とは、ベット処理や自動ベット処理等により有効化された入賞ラインのことをいう。

「一遊技（１ゲーム）」とは、ベット処理を開始したときから次のベット処理が可能になるまでの一連の処理をいう。

「遊技価値」とは、入賞によって付与する特典であり、例えば、他の種類のゲームを開始する条件や配当を付与するものがある。

「役」とは、図柄の組合せのうち遊技価値の付与に必要な図柄の組合せ（図柄の並び）をいう。例えば、赤７役、７−７−７役などのようにいう。

「賞」とは、有効ライン上に役が表示されたことを契機として付与される特典のことをいい、他の種類のゲームを開始する条件を付与する開始賞と、配当を付与する小役賞、遊技媒体又はクレジットの投入なしに、次ゲームを開始する条件を付与する再遊技賞がある。また、開始賞にはＢＢ賞、ＭＢ賞、ＳＢ賞、ＲＢ賞、ＣＢ賞などがある。なお、一つの賞には複数の役が対応してもよい。

「役抽選テーブル」とは、複数の抽選対象のそれぞれに数値範囲が関連づけられた情報であり、各抽選対象の当選確率が定められたものを言う。各抽選対象は、１又は複数の役を含んで構成されるが、「ハズレ」に相当する抽選対象が存在していてもよい。また「役抽選テーブル」のことを「内部抽選テーブル」ということもある。

「内部抽選」とは、ハードウェア又はソフトウェアで構成した数列発生装置から発生する複数の数値の中から１つの数値を取得（乱数抽出）し、さらに役抽選テーブルを参照して、取得した乱数値が属することとなる抽選対象を導出することで実行する抽選処理のことをいう。ひとつの抽選対象に複数の賞が対応付けられている場合に、取得した乱数値が当該抽選対象の数値範囲に属する場合には、当該複数の賞のそれぞれに当選したことになる。

「内部当選」とは、内部抽選において取得された乱数値が、役抽選テーブルにおけるいずれかの抽選対象に該当する数値範囲に属したことをいう。また、本明細書では、単に「当選」ということもある。

「図柄」とは、文字、図形、記号、色彩若しくはこれらの結合であって、表示列上に表示されるもの、又は役の構成要素の単位をいう。

「入賞」とは、ベット操作で有効とされた入賞ライン上に表示された図柄の組合せが、あらかじめ定められた役であると判定されたことをいう。

本発明によれば、メイン制御基板とサブ制御基板間で接続される配線における不具合を、サブ制御基板よりも上流となるメイン制御基板において検出することができる遊技機が提供される。

本発明の第１の実施形態にかかる遊技機１の概観を示す斜視図である。 遊技機１の電気的構成を示すブロック図である。 遊技機１におけるメイン制御基板とサブ制御基板の配線構成を概略図である。 遊技機１におけるメイン制御基板とサブ制御基板間の回路構成を説明するための図である。 図４で示される回路構成にて入出力される各信号の一例を示すタイミングチャートである。 遊技機１におけるメイン制御基板とサブ制御基板間の回路構成を説明するための図である。

［第１の実施形態］
以下においては、本発明の第１の実施形態にかかる遊技機１についての説明をする。

［１−１．遊技機の外観構成］
図１は、本発明の第１の実施形態にかかる遊技機１（スロットマシン）の概観を示す斜視図である。遊技機１は、前面が開口した箱状の本体２と本体２の前面に配置した前面扉３から構成されている。本体２と前面扉３とは片側で蝶番により固定され開閉できるようになっている。前面扉３は、遊技者が遊技を行うためのボタン類が配置された操作部ＯＰ、リール可変表示装置ＲＬの図柄を視認させるためのリール窓２０や遊技を進行するための情報が表示される表示器類が配置されたパネル表示部ＤＰ、遊技を進行するための情報が表示される表示器類や電飾装置が配置された演出表示部ＴＰ及び受皿部ＢＰから構成されている。

操作部ＯＰには、メダル投入口１０、ベットボタン１１、スタートレバー１２、左ストップボタン１３ａ、中ストップボタン１３ｂ、右ストップボタン１３ｃ、精算ボタン１４、が設けられている。操作部ＯＰの上面右側にメダル投入口１０が配置され、上面左側にベットボタン１１が配置されている。遊技機１の遊技は、メダル投入操作又はベットボタン操作、再遊技賞の入賞に伴う自動ベット処理により開始できる。

パネル表示部ＤＰには、リール窓２０が設けられている。リール窓２０は、１つのリールにつき、３個の連続した図柄をのぞむ透明アクリル板からなり、遊技者は３つのリールで９個分の図柄を、リール窓２０を通して目視することができる。

［２．遊技機の電気的構成］
図２は、遊技機１の電気的構成を示すブロック図である。遊技機１は、遊技の主たる制御を行うメイン制御基板１００Ａ、表示器３０に対して表示制御を行い画像表示するサブ制御基板１００Ｂを備えている。メイン制御基板１００Ａは、遊技者によるスタートレバー１２の入力操作により、内部抽選処理等を実行して遊技の実行処理を管理するものとなっている。一方、サブ制御基板１００Ｂは、メイン制御基板１００Ａからの指示を受けて、例えば、内部抽選処理に対応した演出を実行するものとなっている。

メイン制御基板１００Ａは、具体的には、ＣＰＵ（centralprocessingunit）１０１、クロック発生回路ａ１０２、クロック発生回路ｂ１０３、ＲＯＭ（read-onlymemory）１０４、ＲＡＭ（random-accessmemory）１０５、データ送出回路１０６とを含んで構成されている。なお、ＣＰＵ１０１としてＲＯＭやＲＡＭを内蔵しているものを採用することができる。その場合には、外付けのＲＯＭ１０４、ＲＡＭ１０５は不要となる。

ＣＰＵ１０１は、ＲＯＭ１０４に格納されたプログラムを、クロック発生回路ａ１０２で発生したＣＬＫ信号のタイミングに基づいて読み出し、プログラムを逐次実行する。ＣＰＵ１０１は、電源が投入されるとあらかじめ定められたアドレスからメインプログラムを実行し、クロック発生回路ａ１０２の周期とは異なるクロック発生回路ｂ１０３で発生したＩＮＴＲ信号のタイミングで、あらかじめ定められたアドレスから始まる割込みプログラムを実行する。ここで、ＩＮＴＲ信号の間隔は、例えば、２ミリ秒である。ＣＰＵ１０１はプログラムの実行に応じて、各種フラグや各種カウンタ又は各種の情報をＲＡＭ１０５に保存する。外部から供給される電源が遮断した場合でも、ＲＡＭ１０５は電池により記憶情報が保持されており、その後電源が復帰した場合には、電源断発生の直前の状態から再開する。ＣＰＵ１０１は、入出力ポートを介して、各種ボタンやリール可変表示装置ＲＬ等の状態を読み取って各種モータ等を駆動する。

ベット操作指示信号１１１ａ〜１１１ｃ、開始操作指示信号１１２、停止操作指示信号１１３ａ〜１１３ｃ及び精算操作指示信号１１４は、それぞれ操作部ＯＰに設けられたベットボタン１１、スタートレバー１２、ストップボタン１３ａ〜１３ｃ、精算ボタン１４が遊技者に操作されたことに応じて検知される信号であり、入出力ポートを介してＣＰＵ１０１に送られる。また、リール駆動信号１５４は、リール可変表示装置ＲＬの各リールを駆動するステッピングモータ駆動信号となっており、ＣＰＵ１０１によってリール可変表示装置ＲＬが駆動される。さらに、リール位置検出信号１５５は、リール可変表示装置ＲＬにおける各リールが１回転するたびに１回検出する信号であり、リール可変表示装置ＲＬからＣＰＵ１０１に送られる。

またＣＰＵ１０１は、データ送出回路１０６を介してサブ制御基板１００Ｂへ各種コマンドを出力する。特に本実施形態におけるデータ送出回路１０６は、メイン制御基板１００Ａおよびサブ制御基板１００Ｂ間の配線において生じた断線の検知をする断線検知回路ＤＣを有しており、断線が生じた場合には、断線検知回路ＤＣからの出力信号によってＣＰＵ１０１に異常が検知されるようになっている。

また、遊技機１のメイン制御基板１００Ａは、外部端子板ＯＢを介してホールコンピュータに接続され、これにより遊技場におけるネットワークを構成するようになっている。外部端子板ＯＢからは、メダル投入信号や払出し信号だけでなく、特別役物が作動中となった旨を示す信号や、前面扉３の開放時や設定変更中であることを示すセキュリティ信号が送信される。また、本実施形態では、断線検知回路ＤＣによって異常が検知された場合においてもセキュリティ信号が出力されるようになっており、これによってホールの管理者は、不正基板の接続等が生じた可能性を迅速に把握することができる。

サブ制御基板１００Ｂは、ＣＰＵ（centralprocessingunit）１９１、クロック発生回路ｃ１９２、クロック発生回路ｄ１９３、ＲＯＭ（read-onlymemory）１９４、ＲＡＭ（random-accessmemory）１９５、データ入力回路１９６及びグラフィックＬＳＩとその周辺回路からなる表示回路１９７を備えている。このＣＰＵ１９１は、ＲＯＭ１９４に格納されたプログラムを、クロック発生回路ｃ１９２で発生したＣＬＫ信号のタイミングに基づいて読み出し、プログラムを逐次実行する。ＣＰＵ１９１は、電源が投入されるとあらかじめ定められたアドレスからメインプログラムを実行し、クロック発生回路ｃ１９２の周期とは異なるクロック発生回路ｄ１９３で発生したＩＮＴＲ１信号のタイミングで、あらかじめ定められたアドレスから始まる割込みプログラムを実行する。ここで、ＩＮＴＲ１信号の間隔は、例えば、２ミリ秒とする。ＣＰＵ１９１は、プログラムの実行に応じて、各種フラグや各種カウンタ又は各種遊技情報をＲＡＭ１９５に保存する。また、メイン制御基板１００Ａのデータ送出回路１０６からのデータ送出タイミングに同期して送出されるストローブ信号に基づいてＩＮＴＲ２信号を発生させ、このＩＮＴＲ２信号のタイミングで、あらかじめ定められたアドレスから始まる割込みプログラムを実行する。

サブ制御基板１００Ｂは、メイン制御基板１００Ａより各種コマンドを受信して、遊技に伴う演出画像を表示器３０に表示させる指示を表示回路１９７に出力する。また、サブ制御基板１００Ｂは、電飾ＬＥＤ３１による電飾装置の点灯制御や、リール可変表示装置ＲＬに設けられたバックライト装置５３ａ〜５３ｃの点灯制御、及びＢＧＭなどのサウンドをスピーカ３２から出力する音制御を行う。

［３．メイン制御基板１００Ａとサブ制御基板１００Ｂ間の配線構成］
次に、図３は、メイン制御基板１００Ａとサブ制御基板１００Ｂ間が通信ケーブルよって接続される様子を示す図である。

図３で示されるように、メイン制御基板１００Ａが送信する各種コマンド（送信信号）は、送信部ＴＲ１を経て、さらに、２つのコネクタＣＮ１,ＣＮ２において接続される通信ケーブルを介してサブ制御基板１００Ｂに送信される。また送信部ＴＲ１は断線検知回路ＤＣに接続され、これにより、通信ケーブルの断線やコネクタ抜けが遊技機１の稼働中に生じた場合には異常が検出されるようになっている。

また、図３で示されるように、本実施形態における通信ケーブルの接続では、ＤＡＴＡラインとＳＧＮＤラインの２つの配線によってメイン制御基板１００Ａとサブ制御基板１００Ｂの間でループ回路が構成されるようになっている。ループ回路は、ＤＡＴＡラインと、後述の信号伝達素子と、ＳＧＮＤラインによって構成され、ＤＡＴＡラインに出力された電流信号は、信号伝達素子とＳＧＮＤラインを経て再びメイン制御基板１００Ａに伝達されるようになっている。ＳＧＮＤラインによって断線検知回路ＤＣや送信部ＴＲ１の各素子（後述の容量素子Ｃ１、スイッチング素子Ｍ１、比較器Ｕ１、バッファアンプＵ２等）に基準電位が供給され、送信部ＴＲ１や断線検知回路ＤＣのノイズに対する耐性が向上することとなる。

以下においては、図４を用いてメイン制御基板１００Ａおよびサブ制御基板１００Ｂ間の回路構成について具体的に説明をする。同図で示された鎖線枠の回路部分は、それぞれ送信部ＴＲ１と、断線検知回路ＤＣと、電位検知部ＶＤ、リセット部ＲＳ、受信部ＴＲ２に対応している。なお、図４においては、コネクタＣＮ１,ＣＮ２の表示は省略しているが、メイン−サブ間の断線の有無（コネクタ抜け）が、スイッチＳＷのオン／オフの状態に対応するようになっている。

まず、メイン−サブ間で断線がない場合（スイッチＳＷがオンとなる場合）には、メイン制御基板１００Ａの送信出力は、抵抗Ｒ１を通じてＤＡＴＡラインを経由し、サブ制御基板１００Ｂの受信部ＴＲ２に設置されたフォトカブラＰＣに伝達される。フォトカプラーＰＣは、発光部と受光部を含んで構成される回路分離型の信号伝達素子となっている。すなわち、メイン−サブ間は、信号伝達素子によって絶縁されるものとなっており、メイン制御基板１００Ａからの送信出力は、光信号に変換されてサブ制御基板１００Ｂに受信される。また、抵抗Ｒ１は、フォトカプラーＰＣ等の信号伝達素子に大きな電流が供給されるのを防ぐためにＤＡＴＡラインに接続されるものとなっている。

本実施形態の断線検知回路ＤＣは、メイン−サブ間で断線がない場合には、ＣＰＵ１０１に対して一定の検出信号を出力し、メイン−サブ間で断線が生じた場合には、前記一定の検出信号とは異なる検出信号を出力して、ＣＰＵ１０１に異常があった旨を伝達する。また、図４で示されるように、断線検知回路ＤＣは、整流素子Ｄ２と、容量素子Ｃ１と、電位検知部ＶＤと、リセット部ＲＳとを含んで構成されており、整流素子Ｄ２は、ＤＡＴＡラインからＣＨＫラインへと電流を流すように接続される。また、容量素子Ｃ１は、整流素子Ｄ２と電位検知部ＶＤを接続するＣＨＫラインと、ＳＧＮＤラインの間に接続されて、電位検知部ＶＤの入力電位（ＣＨＫラインの電位）を維持するように機能する。

断線検知回路ＤＣは、具体的には、抵抗Ｒ１の下流側となるＤＡＴＡラインに接続されて、抵抗Ｒ１における電圧降下の有無を検知して断線を検知する回路となっている。ＤＡＴＡライン（もしくはＳＧＮＤライン）で断線がない場合には、電位検知部ＶＤの入力電位が、整流素子Ｄ２および容量素子Ｃ１によってＬレベルの電位（第１の電位）に維持されるようになっている。一方、ＤＡＴＡラインで断線が生じた場合には、抵抗Ｒ１での電圧降下が殆どなくなってしまい、電位検知部ＶＤの入力電位が、整流素子Ｄ２および容量素子Ｃ１によって、Ｈレベルの電位（第２の電位）に維持されることになる。

電位検知部ＶＤは、第１の電位と第２の電位の間となる電位を参照電位としており、参照電位を基準として電位検知部ＶＤの入力電位を比較することで、検出信号を出力する。

また、リセット部ＲＳは、ＤＡＴＡラインに断線が生じた後、第２の電位に維持された電位検知部ＶＤの入力端の電位を参照電位よりも低くするように、容量素子Ｃ１に蓄積された電荷を解放する機能を有している。本実施形態におけるリセット部ＲＳは、図４で示されるようにスイッチング素子Ｍ１を含んで構成され、検出クリア信号がＣＰＵ１０１から出力されることで容量素子Ｃ１と電位検知部ＶＤの間がＳＧＮＤラインに接続されて電荷が開放される。なお、容量素子Ｃ１の電荷の解放後、ＤＡＴＡラインの断線等が解消している場合には、電位検知部ＶＤからは再び断線がない旨を示す検出信号（後述の図５（ｅ）におけるＨレベルの信号）が出力され、ＤＡＴＡラインの断線等が依然として存在する場合には、電位検知部ＶＤから断線がある旨を示す検出信号（図５（ｅ）におけるＬレベルの信号）が出力される。

なお、このリセット部ＲＳに供給される検出クリア信号としては、ＣＰＵ１０１が一定間隔で出力をしても良いし、遊技機１の電源を投入した際の初期化処理や、設定変更の処理、ＲＡＭクリア等のリセット処理にともなって出力するようにしても良い。

図５は、図４で示される回路構成にて入出力される信号の一例を示すタイミングチャートであり、０．６ｍsecの時点で、ＤＡＴＡラインにて断線が発生した場合における各信号の挙動を示すものとなっている。

まず、図５（ａ）は、ＣＰＵ１０１から送信部ＴＲ１に出力される信号の出力電圧であるＶ（送信信号）を示しており、図５（ｂ）は、バッファアンプＵ２の出力電圧Ｖ（ＯＵＴ）を示している。Ｖ（ＯＵＴ）は、バッファアンプＵ２によってＶ（送信信号）が反転されたものとなっている。また、Ｖ（ＤＡＴＡ）は、ＤＡＴＡラインにおける出力電圧を示しており抵抗Ｒ１の下流端の電位を示している。Ｖ（ＤＡＴＡ）は、０．６msec以降の断線発生後は、ＤＡＴＡラインに流れる電流が減少して抵抗Ｒ１による電圧降下が殆どなくなるため、Ｖ（ＯＵＴ）と殆ど共通するタイミングチャートとなる。

次に、図５（ｄ）は、電位検知部ＶＤに対する入力電圧Ｖ（ＣＨＫ）を示しており、図５（ｅ）は、電位検知部ＶＤからの出力電圧Ｖ（検出信号）を示している。

図５（ｄ）で見られるように、断線の発生前では、Ｖ（送信信号）のＨレベル・Ｌレベルに関わらず、Ｖ（ＣＨＫ）の電位が一定水準よりも低くなるように維持される。一方、断線の発生後は、抵抗Ｒ１による電圧降下がほとんどなくなることで、Ｖ（ＤＡＴＡ）の電位がＨレベルとなったときに整流素子Ｄ１を介して容量素子Ｃ１に電荷が蓄積され、Ｖ（ＣＨＫ）がＨレベルに遷移することとなる。そして、断線の発生後にＶ（ＤＡＴＡ）がＨレベルからＬレベルに変化した場合であっても、整流素子Ｄ１によって容量素子Ｃ１の電荷の開放が整流素子Ｄ１によって遮られ、Ｖ（ＣＨＫ）はＨレベルの状態を継続することとなる。したがって、短期間の間にコネクタＣＮ１等が外されるようなケースであっても、断線検知回路ＤＣによる断線の検知が可能となる。

また、図５（ｅ）は、電位検知部ＶＤにおける比較器Ｕ１からの出力電圧となるＶ（検出信号）を示しており、比較器Ｕ１は、別途入力される参照電圧を基準としてＶ（ＣＨＫ）を比較し、その結果を検出信号として出力する。本実施形態では、図５（ｄ）及び図５（ｅ）で示されるように、Ｖ（検出信号）のＨレベルとＬレベルは、Ｖ（ＣＨＫ）のＨレベルとＬレベルに対して反転して出力される仕様となっている。

なお、図５（ｆ）および図５（ｇ）は、それぞれ、フォトカプラーＰＣの受光部の出力電圧Ｖ（ＲＣＶ）と、サブ制御基板１００ＢのＣＰＵ１９１に受信される受信信号の電圧Ｖ（受信信号）を示すものとなっている。本実施形態においては、ロジック回路Ｕ３は、フォトカプラーＰＣからの出力信号Ｖ（ＲＣＶ）を反転しつつ整形し、Ｖ（受信信号）を出力するものとなっている。

図５（ｆ）および図５（ｇ）で示されるように、断線の発生後は、メイン制御基板１００Ａからの送信信号がサブ制御基板１００Ｂに受信されないこととなり、Ｖ（受信信号）の出力がLレベルに維持されることとなる。

サブ制御基板１００Ｂでは、例えば、メイン制御基板１００Ａから定期的にサブ制御基板１００Ｂに信号を送信し、当該信号が一定期間受信されないこと等によって、メイン−サブ間の断線を検知することはできることとなる。しかしながら、サブ制御基板１００Ｂ側のみにおいて断線の検知をした場合には、ホールコンピュータに断線の情報を送信できずホール側の迅速な対処に支障があり、不正が生じた遊技機１での遊技をそのまま継続されてしまうおそれもある。本実施形態のように、メイン制御基板１００Ａにて断線検知回路ＤＣを備えることで、断線が生じた場合に遊技の実行処理を一時的に停止することも可能となり、さらに、ホールコンピュータにセキュリティに異常があった旨の信号を送信することも可能となる。

なお、本実施形態においては、メイン−サブ間の信号伝達素子としてフォトカプラーＰＣを用いているが、パルストランスやメカリレーといった素子を用いても良いし他の素子を用いてもよい。本実施形態のように、フォトカプラーＰＣをはじめとする回路分離型の信号伝達素子を用いることで、ＳＧＮＤラインにおけるループ電流を参照しつつメイン制御基板１００Ａからサブ制御基板１００Ｂに送信される信号を生成できるため、コストを抑えつつ簡易な構成で、メイン制御基板１００Ａからの電流信号にノイズ対策を施すことができる。

なお、断線検知回路ＤＣとしては、例えば、抵抗Ｒ１の下流側端子の電位を直接比較器Ｕ１に入力するようにしても断線の検知は可能であるが、本実施形態のように、整流素子Ｄ２や容量素子Ｃ１を、ＤＡＴＡラインと比較器Ｕ１の間に介在させる構成とするのが望ましい。このようにすることで、瞬間的なノイズによる異常が検知されづらくなり、安定的な断線の検知が可能となる。

なお、断線検知回路ＤＣや送信部ＴＲ１等としては、上記のような回路構成以外の構成が採用されてもよいし、例えば、ソフトウェア上の処理により一部の機能を実現するようにしてもよい。

［第２の実施形態］
次に、本発明に係る第２の実施形態の遊技機１について説明をする。図６は、第２の実施形態におけるメイン−サブ間の回路構成を示す図である。図６で示されるように、第２の実施形態の遊技機１では、送信部ＴＲ１の構成と、フォトカプラーＰＣの入力部の構成とで相違があるものの、これら以外については同様の構成となっている。

第２の実施形態では、まずフォトカプラーＰＣの入力部に、さらに整流素子Ｄ１が配置されている。この整流素子Ｄ１は、比較的大きな外来ノイズからフォトカプラーＰＣを保護するために配置される。また、送信部ＴＲ１では、バッファアンプＵ２の下流側に複数の抵抗Ｒ１〜Ｒ４が分散されて配置されており、断線検知回路ＤＣが、抵抗Ｒ１と抵抗Ｒ２の間に接続されている。

第２の実施形態のように、抵抗を複数に分散して配置することは、通信ケーブルとしてツイストペアケーブルを使う場合には好適となる。ツイストペアケーブルを使う場合には、抵抗を複数に分散することで、出力側と入力側を疑似的に平衡にして外来ノイズに対する耐性を向上することができる。

本発明は、上述した各実施形態に限定されるものではなく種々の変形が可能であることは言うまでもない。

１ 遊技機、１２ スタートレバー、１３ａ〜１３ｃ ストップボタン、３０ 表示部、１００Ａ メイン制御基板、１００Ｂ サブ制御基板、１０１，１９１ ＣＰＵ、ＤＣ 断線検知回路、ＶＤ 電位検知部、ＲＳ リセット部、ＰＣ フォトカプラー、ＴＲ１ 送信部、ＴＲ２ 受信部。

Claims (9)

1. 遊技の実行処理を管理するメイン制御基板と、
   前記メイン制御基板からの信号を受信して、遊技者に対して出力する演出の制御を実行するサブ制御基板と、
   前記メイン制御基板から前記サブ制御基板へコマンド信号を送信するためのコマンド信号出力配線を備える遊技機において、
   前記メイン制御基板は、前記コマンド信号出力配線において生じた断線の検知をする断線検知回路を備え、
   前記コマンド信号出力配線は、前記メイン制御基板から前記サブ制御基板に向けて前記コマンド信号を出力するとともに、前記コマンド信号によって生成されるループ電流を前記メイン制御基板へと伝達するループ回路を構成し、
   前記メイン制御基板から前記サブ制御基板に向けて出力される前記コマンド信号は、前記ループ電流を参照して生成される、
   ことを特徴とする遊技機。
2. 遊技の実行処理を管理するメイン制御基板と、
   前記メイン制御基板からの信号を受信して、遊技者に対して出力する演出の制御を実行するサブ制御基板と、
   前記メイン制御基板から前記サブ制御基板へコマンド信号を送信するためのコマンド信号出力配線を備える遊技機において、
   前記メイン制御基板は、前記コマンド信号出力配線において生じた断線の検知をする断線検知回路を備え、
   前記断線検知回路は、
   前記コマンド信号出力配線から分岐して接続される整流素子と、
   前記整流素子を介して前記コマンド信号出力配線に接続される容量素子と、
   前記容量素子によって維持される電位を検知することにより、前記コマンド信号出力配線における断線の有無を検知する電位検知手段と、を有する、
   ことを特徴とする遊技機。
3. 遊技の実行処理を管理するメイン制御基板と、
   前記メイン制御基板からの信号を受信して、遊技者に対して出力する演出の制御を実行するサブ制御基板と、
   前記メイン制御基板における送信端子に接続されて、当該送信端子を介して前記サブ制御基板へコマンド信号を送信するためのコマンド信号出力配線を備える遊技機において、
   前記メイン制御基板は、前記コマンド信号出力配線において生じた断線の検知をする断線検知回路を備え、
   前記コマンド信号出力配線は、前記メイン制御基板における前記送信端子に接続される前に抵抗に接続されて、前記抵抗と前記送信端子の間で前記断線検知回路に接続される、
   ことを特徴とする遊技機。
4. 請求項１又は２に記載された遊技機であって、
   前記コマンド信号出力配線には、抵抗が接続され、
   前記断線検知回路は、前記抵抗による電圧の降下の有無を検知することにより、前記コマンド信号出力配線における断線を検知する、
   ことを特徴とする遊技機。
5. 請求項１乃至３のいずれかに記載された遊技機であって、
   前記コマンド信号出力配線には、前記コマンド信号を前記サブ制御基板に伝達するための信号伝達素子が接続され、
   前記信号伝達素子では、前記メイン制御基板の回路と前記サブ制御基板の回路とが絶縁される、
   ことを特徴とする遊技機。
6. 請求項５に記載された遊技機であって、
   前記信号伝達素子は、フォトカプラー、パルストランス、または、メカリレーのいずれかによって構成される、
   ことを特徴とする遊技機。
7. 請求項２に記載された遊技機であって、
   前記断線検知回路は、
   前記容量素子において維持される電位をリセットするリセット手段を有する、
   ことを特徴とする遊技機。
8. 請求項２に記載された遊技機であって、
   前記断線検知回路は、
   前記コマンド信号出力配線において断線が生じた場合に、前記容量素子によって維持される電位が、前記コマンド信号出力配線において断線が生じる前とは異なる電位に維持されることにより異常を検知する、
   ことを特徴とする遊技機。
9. 請求項１乃至３のいずれかに記載された遊技機であって、
   前記メイン制御基板は、
   前記断線検知回路において異常が検知された場合には、前記断線検知回路において検知された異常に関する情報を、外部端子を介してホールコンピュータへと伝達する、
   ことを特徴とする遊技機。

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