JP5476891B2 - 超音波フリップチップ実装方法および超音波実装装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 156
- 239000000758 substrate Substances 0.000 claims description 119
- 229910001020 Au alloy Inorganic materials 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 4
- 238000013459 approach Methods 0.000 claims 2
- 238000002604 ultrasonography Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 23
- 239000010949 copper Substances 0.000 description 11
- 239000011347 resin Substances 0.000 description 10
- 229920005989 resin Polymers 0.000 description 10
- 239000010931 gold Substances 0.000 description 9
- 238000005304 joining Methods 0.000 description 9
- 229910000679 solder Inorganic materials 0.000 description 7
- 239000011805 ball Substances 0.000 description 6
- 238000003466 welding Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000011806 microball Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000003353 gold alloy Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003014 reinforcing effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000001802 infusion Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000009864 tensile test Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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Description
本発明は、超音波フリップチップ実装方法および超音波実装装置に関する。
携帯電話、携帯型コンピュータ、その他の小型電子機器の高機能化に伴い、電子機器に搭載される半導体チップの高集積化、狭ピッチ化が進んでいる。高集積化、狭ピッチ化された半導体チップを実装する技術の一つに、ベアチップを基板に接続するフリップチップ実装がある。フリップチップ実装では、半導体チップの集積回路面である主面に形成されたバンプ電極を、基板上に形成された導電性材料からなる電極パターンに対向させて直接接続させている。このようなフリップチップ実装は、半導体チップの電極をボンディングワイヤで基板に接続する方法に置き換わるものである。
フリップチップ実装において、半導体チップのバンプ電極を基板上の電極パターンに接合する方法として、超音波振動を利用した圧着または熱圧着がある。典型的な超音波振動による接合方法は、半導体チップのバンプ電極を基板上の電極パターンに対向させ、一定荷重が加わるようにバンプ電極を電極パターンに押圧し、その状態から半導体チップに超音波振動を印加するステップを含んでいる。このような超音波フリップチップ接合は、低温度での直接接合が可能でありかつ短時間で多数のバンプ電極を接合することができるという利点を有する。
特許文献１は、接合条件としての押圧力と超音波振動状態の時間的変化を表示可能な超音波フリップチップ実装装置を開示している。図１は、特許文献１などに開示される典型的な超音波フリップチップ実装装置の構成を示す斜視図である。超音波フリップチップ実装装置１０は、基板１２を支持するステージ１４、接合ツール１８の吸着面に通じるエア流路１６が形成された超音波ホーン２０、超音波ホーン２０に超音波振動を与える超音波振動子２２、荷重センサ２４を含み接合ツール１８をＺ方向に移動させる押圧部２６を含んで構成される。半導体チップＳは、その一面が接合ツール１８の吸着面によって吸着され、ステージ１４上の基板１２に対し位置決めされる。押圧部２６によって接合ツール１８がＺ方向に下降され、半導体チップＳのバンプ電極が基板１２上に形成された電極パターン１２Ａ、１２Ｂに一定荷重で押圧される。この押圧と同時またはそれから一定時間後に、超音波振動子２２により超音波ホーン２０を介して半導体チップＳに超音波振動（矢印Ｖの振動）が印加され、半導体チップＳのバンプ電極が基板１２上の電極パターン１２Ａ、１２Ｂに金属間結合される。超音波振動子２２は、電気エネルギーを機械エネルギーに変換するエネルギー変換器であり、例えば圧電素子などによって構成される。
従来の超音波フリップチップ実装方法には、次のような課題がある。図２Ａに示すように、接合ツール４０によって保持された半導体チップ５０がステージ上の基板６０の電極パターンに対し位置決めされ、次いで、図２Ｂに示すように、半導体チップ５０が基板６０の電極パターンに押圧され、半導体チップ５０に荷重がかかった状態で接合ツール４０を介して超音波振動が印加される。これにより、半導体チップ５０のバンプ電極５２が基板６０の電極パターン（図示を省略）に接合される。
基板６０は、典型的に多層配線基板であることが多く、基板表面には、Ｃｕ等の導体パターンが形成され、導体パターン上にＡｕ等のバンプ状の電極パターンが形成される。このような基板において、回路の集積度が高い領域あるいは導体パターンの配線密度が高い領域は、そうでない領域と比較して段差を形成し易い。この段差は、回路形成や導体パターン形成時に塗布されるレジストの膜厚の平坦度に起因して発生される。また、基板６０の表面に形成される電極パターンそれ自身も全体的に数ミクロン程度の平坦度の誤差を含み得る。従って、基板６０の全体の表面の平坦度は、数十ミクロン程度の誤差ｈを含み得る。また、基板６０の反りによっても段差が発生し得る。
半導体チップ５０を基板６０に超音波接合するに際し、半導体チップ５０の一面のバンプ電極５２は、一定の荷重を受けて変形する。このバンプ電極５２の変形は、基板６０の平坦度の誤差ｈをある程度吸収することができる。しかし、半導体チップ５０と基板６０との間には、接合強度を補強するためのアンダーフィル用樹脂が充填されるため、半導体チップ５０と基板６０との間には一定の間隙が必要であり、このため、バンプ電極５２の変形は限られる。もし、基板６０の平坦度の誤差ｈが一定値を超えると、バンプ電極５２は、それを吸収することができず、接合不良が生じ得る。
つまり、基板６０の平坦度の誤差ｈが大きくなると、バンプ電極５２が基板上の電極パターンと接触するタイミングが異なり、あるバンプ電極５２は、電極パターンに十分に押圧された状態にあり、超音波振動によって比較的早く接合が完了するが、電極パターンに十分に押圧されていないバンプ電極５２は、より長い時間の超音波振動の印加が必要となる。その結果、先に接合が終了したバンプ電極５２に継続的に不要な超音波振動が印加されると、その接合が破壊されてしまう。他方、超音波振動の印加時間を短くすると、押圧が十分でないバンプ電極について良好な接合を得ることができない。
本発明は、このような従来の課題を解決し、半導体チップの突起状の電極に均一に超音波エネルギーを与えることができる超音波実装方法および超音波実装装置を提供することを目的とする。
さらに本発明は、半導体チップと基板間の電極の接合状態にバラツキの少ない超音波実装方法および超音波実装装置を提供することを目的とする。
さらに本発明は、半導体チップと基板間の電極の接合状態にバラツキの少ない超音波実装方法および超音波実装装置を提供することを目的とする。
本発明に係る半導体チップを基板に超音波実装する方法は、一方の主面に複数の突起状の電極が形成された半導体チップ、および一方の主面に複数の電極領域が形成された基板を用意し、半導体チップの複数の突起状の電極を基板上の対応する電極領域に接触させる第１のステップと、半導体チップの複数の突起状の電極を基板上の対応する電極領域から離間させる第２のステップと、半導体チップの複数の突起状の電極を基板上の対応する電極領域に接触させかつ超音波振動を与えて複数の突起状の電極を対応する電極領域に接合する第３のステップとを含む。
好ましくは第１のステップは、複数の突起状の電極を対応する電極領域に第1の圧力で接触させる。このましくは前記複数の突起状の電極は、ＡｕまたはＡｕ合金を含むバンプ電極から構成され、当該バンプ電極は、第１の圧力によって変形される。好ましくは電極領域は、前記バンプ電極よりも硬度が高い導体パターンを含む。好ましくは前記電極領域は、ＡｕまたはＡｕ合金を含むバンプ電極を含み、当該バンプ電極は、第１の圧力によって変形される。好ましくは第３のステップは、複数の突起状の電極を対応する電極領域に第２の圧力で接触させ、第２の圧力に到達したときに超音波振動が印加され、第２の圧力は第１の圧力よりも小さい。好ましくは第３のステップは、複数の突起状の電極と電極領域間の圧力が第３の圧力に到達したとき、超音波振動を停止させ、第３の圧力は、第１の圧力よりも大きい。
本発明に係る半導体パッケージを基板に超音波実装する方法は、一方の主面に複数の突起状の電極が形成された半導体パッケージ、および一方の主面に複数の電極領域が形成された基板を用意し、半導体パッケージの複数の突起状の電極を基板上の対応する電極領域に接触させる第１のステップと、半導体パッケージの複数の突起状の電極を基板上の対応する電極領域から離間させる第２のステップと、半導体パッケージの複数の突起状の電極を基板上の対応する電極領域に接触させかつ超音波振動を与えて複数の突起状の電極を対応する電極領域に接合する第３のステップとを含む。
さらに本発明に係る第１の半導体パッケージを第２の半導体パッケージに超音波実装する方法は、一方の主面に複数の突起状の電極が形成された第１の半導体パッケージ、および一方の主面に複数の電極領域が形成された第２の半導体パッケージを用意し、第１の半導体パッケージの複数の突起状の電極を第２の半導体パッケージ上の対応する電極領域に接触させる第１のステップと、第１の半導体パッケージの複数の突起状の電極を第２の半導体パッケージ上の対応する電極領域から離間させる第２のステップと、第１の半導体パッケージの複数の突起状の電極を第２の半導体パッケージ上の対応する電極領域に接触させかつ超音波振動を与えて複数の突起状の電極を対応する電極領域に接合する第３のステップとを含む。
本発明に係る半導体チップを基板に超音波実装するための超音波実装装置は、基板を保持するステージと、半導体チップを保持する保持手段と、半導体チップが基板に向けて接近または離間するように前記保持手段を駆動する駆動手段と、前記保持手段に保持された半導体チップに超音波振動を印加可能な超音波印加手段と、前記駆動手段および前記超音波手段を制御する制御手段とを含み、前記制御手段は、半導体チップの一面に形成された複数の突起状の電極を前記基板上の対応する電極領域に接触させ、次いで、半導体チップを前記基板から離間させ、次いで、半導体チップの複数の突起状の電極を前記基板上の対応する電極領域に接触させかつ複数の突起状の電極と電極領域間に超音波振動が印加されるように、前記駆動手段および前記超音波手段を制御する。
好ましくは超音波実装装置はさらに、前記保持手段に保持された半導体チップへの圧力を検出する検出手段を含み、前記制御手段は、検出された圧力が第１の圧力値に到達するまで前記駆動手段を介して半導体チップを基板に接近させ、さらに検出された圧力が第２の圧力値に到達したとき前記超音波印加手段による超音波印加を開始させる。好ましくは前記制御手段は、前記駆動手段および前記超音波印加手段を制御するためのプログラムを格納したメモリと、当該プログラムを実行するための処理装置とを含む。
さらに本発明に係る、第１の基体に形成された複数の電極と、第２の基体に形成された複数の突起状電極とを超音波信号により接合する超音波接合方法は、上記複数の電極と上記複数の突起状電極とを接触させ、上記第１の基体と上記第２の基体との間に第１の圧力を印加する工程と、上記第１の基体と上記第２の基体との間に印加される圧力を、上記第１の圧力よりも低い第２の圧力から上記第１の圧力よりも高い第３の圧力に変化させる間に、上記第１の基体に超音波を印加する工程とを含む。好ましくは、上記複数の電極と上記複数の突起状電極とが接触する際に、上記複数の突起状電極が変形する。
本発明によれば、超音波振動を印加する前に、突起状の電極と電極領域を接触させるようにしたので、超音波振動を印加するときに、突起状の電極と電極領域との接触するタイミングがほぼ均一となり、突起状の電極と電極領域間にバラツキの少ない良好な接合を得ることができる。
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、図面に記載された形状およびスケールは、発明の理解を容易にするために強調されており、必ずしも実際の製品と一致しないことに留意すべきである。
図３は、本発明の実施例に係る超音波フリップチップの実装工程を示すフローチャートである。先ず、回路素子が形成されたシリコン基板から矩形状の半導体チップを切断し、切断された半導体チップを超音波振動を利用してフリップチップ接合する（ステップＳ１０１）。フリップチップ接合は、好ましくは半導体チップと基板とを室温より高い一定の温度に保持した状態で行われる。
次に、基板と半導体チップの間にアンダーフィル用樹脂が供給される（ステップＳ１０２）。アンダーフィル用樹脂は、液状化された状態で、例えば半導体チップの外周に沿って供給される。供給されたアンダーフィル用樹脂は、毛細管現象等により半導体チップの奥部にまで進行し、その後、硬化することで、半導体チップと基板間の接合を補強する。
次に、基板の裏面、すなわち半導体チップが接合された面と反対側の面にマイクロボール等の外部端子が接続され（ステップＳ１０３）、最後に、半導体チップ毎に基板を切断して個々の半導体装置を得る（ステップＳ１０４）。
次に、本実施例の超音波フリップチップ接合の詳細について説明する。超音波フリップチップ実装装置は、例えば図１に示すような構成を有する。図４は、超音波フリップチップ実装装置の電気的な構成を示すブロック図である。圧力検出部１１０は、接合ツールに実装された半導体チップが基板に接触したときの半導体チップに加えられる圧力または荷重を検出する。超音波印加部１２０は、超音波振動子による超音波振動を接合ツールを介して半導体チップに与える。駆動部１３０は、ステージに対する接合ツールの位置を制御し、好ましくは接合ツールを三次元方向（Ｘ、Ｙ、Ｚ方向）に移動させる。制御部１４０は、これらの各部を制御するものであり、好ましくは、各部の動作を制御するためのソフトウエハ／プログラムを格納するメモリと当該プログラムを実行するための処理装置とを含む。
次に、超音波フリップチップ接合の動作を図５のフローおよび図６のタイミングチャートを参照して説明する。先ず、バンプ電極が形成された矩形状の半導体チップと、電極パターンが形成された基板を用意する（ステップＳ２０１）。図７Ａは、半導体チップの概略断面図、図７Ｂは、１つの半導体チップの実装領域に対応する基板の概略断面図である。図７Ａに示すように、半導体チップＳは、一方の主面１５０とそれに対向する他方の主面１５２を有し、一方の主面１５０には、回路素子に電気的に接続された複数の電極パッド１５４が２次元的に形成される。電極パッド１５４は、例えば、アルミニウム等から構成される。電極パッド１５４上には、突起状のバンプ電極１５６が形成される。バンプ電極１５６は、例えば、金、金合金、アルミニウムまたはアルミニウム合金などの金属から構成され、その突起の形状について特に制限はない。好ましくは、バンプ電極１５６は、ボンディングツールを用いて形成されたＡｕスタッドバンプであり、その直径は約３５μｍである。バンプ電極１５６は、上記の方法以外にも、メッキ等のプロセスを用いて形成することができる。バンプ電極１５６は、例えば、図８の平面図に示すように、５０μｍのピッチで４４０個配列される（図中の丸がバンプ電極である）。
基板Ｂは、一方の主面１７０とそれに対向する他方の主面１７２を有し、一方の主面１７０上には、Ｃｕ等の導体パターン１７４が形成されている。導体パターン１７４上にはさらに、バンプ電極１５６と対応する位置に電極パターン１７６が形成される。電極パターン１７６は、例えば、金、金合金、アルミニウム、アルミニウム合金、はんだ等の金属から構成される。電極パターン１７６は、超音波接合を容易にするために、好ましくは突起状（バンプ状）に形成され、その表面は、平坦または滑らかな曲面であり、バンプ電極１５６を接合するのに十分な大きさの表面積を有している。電極パターン１７６は、内部配線１７８を介して他方の主面１７２に形成された外部電極１８０に接続される。外部電極１８０には、例えば、ＢＧＡまたはＣＳＰのためのはんだボール等の外部端子が接続され得る。基板Ｂは、例えば、２層もしくはそれ以上の層を積層した多層配線基板を用いて構成することができる。
半導体チップＳの他方の主面１５２は、接合ツールの吸着面によって吸着され、基板Ｂは、ステージ上に固定される。制御部１４０は、駆動部１３０を介して接合ツールを移動し、半導体チップＳを基板Ｂに対して位置決めする（ステップＳ２０２）。このとき、接合ツールのＺ方向の高さは、図６に示すように待機位置にある。また、半導体チップＳおよび基板Ｂは、室温よりも高い温度Ｔ１に保持される。
基板Ｂに対する半導体チップＳの位置決めが完了すると、制御部１４０は、半導体チップＳを基板Ｂに最初に接触（タッチダウン）させるため、接合ツールを下降させる（ステップＳ２０３）。半導体チップＳのバンプ電極１５６は、時刻ｔ１の直前で電極パターン１７６に接触する。接触したときの圧力は、圧力検出部１１０によって検出され、検出結果は制御部１４０へ供給される。制御部１４０は、半導体チップＳへの圧力を監視し、時刻ｔ１において圧力Ｐ１に到達したとき、接合ツールのＺ方向の降下を停止させる。このとき、接合ツールは、タッチダウン（ＴＤ）位置にある。この最初の接触により、基板Ｂの電極パターン１７６が平坦度の誤差に応じて変形される。ここでは、電極パターン１７６の硬度（例えば、ビッカース硬度）がバンプ電極１５６に対して十分に大きく、主として電極パターン１７６が変形するものとする。
次に、制御部１４０は、接合ツールをＺ方向に上昇させ（ステップＳ２０５）、時刻ｔ２に示すように、接合ツールを引上位置に停止させる。このとき、半導体チップＳへの圧力は、ゼロまたはサーチ圧力である。
図９Ａは、最初の接触（タッチダウン）が行われる前の状態を示し、図９Ｂは、最初の接触が終了した状態を示している。図９Ａに示すように、バンプ電極１５６と電極パターン１７６が接触する前の状態で、バンプ電極１５６Ａと電極パターン１７６Ａの対向する距離Ｄ１が相対的に大きいと、図９Ｂに示すように、電極パターン１７６Ａには、バンプ電極１５６Ａによって比較的浅い窪みＱ１が形成される。他方、バンプ電極１５６Ｂと電極パターン１７６Ｂの対向する距離Ｄ２（Ｄ２＜Ｄ１）が相対的に小さいと、図９Ｂに示すように、電極パターン１７６Ｂには、バンプ電極１５６Ｂによって比較的深い窪みＱ２（Ｑ２＞Ｑ１）が形成される。最初の接触の後に、半導体チップＳを基板Ｂから離間させると、図１０Ａに示すように、電極パターン１７６には、平坦度の誤差に応じた窪みが形成され、この窪みは、後に実施される超音波接合を行う際のバンプ電極１５６Ａと電極パターン１７６間の平坦度を保証する。
次に、制御部１４０は、接合ツールを再び降下させ（ステップＳ２０６）、時刻ｔ３に示すように、バンプ電極１５６が電極パターン１７６に圧力Ｐ２で接触したとき（ステップＳ２０７）、超音波振動の印加を開始する（ステップＳ２０８）。圧力Ｐ２は圧力Ｐ１よりも小さく設定される。これは、最初の接触により電極パターン１７６が適度に変形をしているためである。制御部１４０はさらに、接合ツールをＺ方向に徐々に下降させ、時刻ｔ４に示すように、圧力Ｐ３（Ｐ３＞Ｐ１）に到達したとき（ステップＳ２０９）、超音波振動の印加を停止させる（ステップＳ２１０）。時刻ｔ３から時刻ｔ４までの間、言い換えれば、圧力Ｐ２から圧力Ｐ３の間、超音波振動が印加されるが、好ましくは、圧力の増加に比例して超音波振幅が大きくされる。超音波振動の印加が停止されたとき、接合ツールは、タッチダウン（ＴＤ）位置よりも幾分だけＺ方向に低い位置にある。
半導体チップＳへの超音波振動の印加が終了すると、時刻ｔ５に示すように、制御部１４０は、接合ツールを待機位置に上昇させ（ステップＳ２１１）、次の半導体チップについて同様の超音波フリップチップ接合が繰返される。なお、基板Ｂの温度は、すべての半導体チップの超音波接合が終了するまで、室温よりも高い一定の温度Ｔ１に保持されることが望ましく、この温度Ｔ１は、次工程のアンダーフィル用樹脂の注入まで継続される。
図１０Ｂは、バンプ電極１５６が電極パターン１７６に押圧された状態で超音波振動が印加された状態を示している。それぞれの電極パターン１７６には、平坦度の誤差に応じた窪みが形成されているため、各バンプ電極１５６は、対応する電極パターン１７６にほぼ均一なタイミングで接触しかつバンプ電極１５６と電極パターン間にはほぼ均一な圧力が与えられている。この状態で超音波振動を与えることで、バンプ電極１５６と電極パターン１７６の各々には、ほぼ均一な超音波エネルギーが与えられ、均一な接合が生成され得る。
図１１は、基板Ｂ上に複数の半導体チップＳが超音波フリップチップ接合され、それらが配列された様子を示している。ここでは１つの基板Ｂ上に多数の半導体チップＳを超音波フリップチップ接合したが、１つの基板Ｂ上に１つの半導体チップＳをフリップチップ接合するものであってもよい。
図１２は、図１１に示す基板から個々の半導体チップを切断したときの半導体装置の断面を示している。超音波フリップチップ接合を補強するために、基板Ｂと半導体チップＳとの間にはアンダーフィル用樹脂１９０が充填されている。基板Ｂの外部電極１８０は、そのまま外部端子として用いることができるが、外部電極１８０に導電性のマイクロボール１８２を接続しても良い。
上記実施例では、基板Ｂの平坦度の誤差を是正するため、半導体チップＳと基板Ｂとの間の最初の接触を行うとき、基板Ｂに形成された電極パターン１７６を変形させるようにしたが、これに限らず、半導体チップＳのバンプ電極１５６を平坦度の誤差に合わせて変形させるようにしてもよい。この場合、バンプ電極１５６の硬度は、電極パターン１７６の硬度よりも小さくなるように材料や形状が適宜選択され得る。さらに、半導体チップＳのバンプ電極１５６と基板Ｂの電極パターン１７６の双方をそれぞれ変形させて平坦度の誤差を吸収させるようにしてもよい。この場合にも、バンプ電極１５６と電極パターン１７６の硬度が適切となるように、それらの材料および形状が適宜選択され得る。
さらに上記実施例では、基板Ｂの導体パターン上に電極パターン１７６を形成する例を示したが、バンプ電極１５６を導体パターン１７４に超音波接合し、最初の接触によって導体パターン１７４を平坦度の誤差に応じて変形させてもよい。この場合、導体パターン１７４との超音波接合が容易になるように、導体パターン１７４を突起状または凸形状にするようにしてもいよい。
さらに上記実施例では、最初の接触を行うときの圧力Ｐ１よりも超音波振動の印加を開始するときの圧力Ｐ２を小さい例を示したが、これ以外にも、Ｐ１＝Ｐ２、Ｐ１≦Ｐ２の関係にあってもよい。
図１３は、本実施例によるバンプ電極と導体パターンの超音波接合を行う例を示している。図１３Ａに示すように、基板Ｂ上にＣｕ等の導体パターン１７４が形成され、半導体チップＳには、金のスタッドバンプからなるバンプ電極１５６が形成されている。導体パターン１７４は、ほぼ平坦な上面を有しており、バンプ電極１５６を接合するのに十分な大きさの表面積を有し、必ずしも突起状であることを要しない。バンプ電極１５６Ａと導体パターン１７４Ａとの間隔はＤ１であり、バンプ電極１５６Ｂと導体パターン１７４Ｂどの間隔はＤ２（Ｄ２＜Ｄ１）である。
図１３Ｂに示すように、バンプ電極１５６と導体パターン１７４との間の最初の接触が行われる。ここで、導体パターン１７４の硬度は、バンプ電極１５６の硬度よりも高く、最初の接触のときに主としてバンプ電極１５６が変形されるものとする。この接触により、バンプ電極１５６は、それ自身の平坦度の誤差を含む基板Ｂの平坦度の誤差（Ｄ１とＤ２の差）に応じて変形される。そして、図１３Ｃに示すように、半導体チップＳが基板Ｂから一旦離間され、次いで、図１３Ｄに示すように、バンプ電極１５６が導体パターン１７４にほぼ等しいタイミングで接触し、そこで超音波エネルギーが印加され、両者の接合が行われる。
図１４は、Ａｕスタッドバンプ１５６とＣｕリード１７４とを接合したときの故障モードを説明する図である。同図に示すように、基板Ｂに超音波接合された半導体チップＳについて、半導体チップＳが基板Ｂから離れる方向に荷重Ｍを与える引張試験を行い、半導体チップＳと基板Ｂ間に故障を引き起こす。モードＡは、半導体チップＳとスタッドバンプ１５６間に破断が生じた故障、モードＢは、スタッドバンプ１５６自身に破断が生じた故障、モードＣは、スタッドバンプ１５６とＣｕリード１７４間に破断が生じた故障、モードＤは、Ｃｕリード１７４と基板Ｂ間に破断が生じた故障である。
図１５は、本実施例による最初の接触を含む超音波接合を行ったときの故障モードの発生割合と、最初の接触を行わない超音波接合を行ったときの従来の故障モードの発生割合を示すグラフである。本実施例では、故障モードＡや故障モードＤが減少し、大部分が故障モードＢであることがわかる。つまり、故障モードＢは、スタッドバンプそのものの破断であり、超音波接合による故障がほとんど発生していないことがわかる。
次に、超音波フリップチップ接合の他の例について説明する。上記した例は、ベアチップである半導体チップＳを基板Ｂに超音波フリップチップ接合したが、半導体チップの代わりに半導体パッケージを接合してもよい。図１６は、ＢＧＡまたはＣＳＰなどの表面実装用の半導体パッケージ２００を基板２１０に超音波フリップチップ接合するときの断面構造を示している。
半導体パッケージ２００は、パッケージの裏面２０２に２次元的に配列される複数の外部端子２０４を備えている。外部端子２０４は、例えば、はんだボールである。基板２１０の上面には、外部端子２０４に対応して複数の導電性ランドパターン２１２が形成され、導電性ランドパターン２１２は、内部配線２１４を介して基板裏面の外部電極２１６に接続される。導電性ランドパターン２１２上には、外部端子２０４に対応する位置に突起状の電極パターン２１８が形成される。超音波接合を行う際に、図６に示したように、外部端子２０４を電極パターン２１８に最初の接触をさせ、次いで、外部端子２０４を電極パターン２１８に２度目の接触をさせ、超音波振動を与える。これにより、外部端子２０４および電極パターン２１８の少なくとも一方が平坦度に応じて変形され、半導体パッケージ２００と基板２１０に含まれる平坦度の誤差を吸収してから外部端子２０４と電極パターン２１８間の均一な接合を得ることができる。
さらに、超音波フリップチップ接合は、半導体パッケージ間の接合に適用されるものであってもよい。すなわち、半導体パッケージ上に半導体パッケージを搭載する、パッケージ・オン・パッケージ（ＰＯＰ）に適用することができる。
図１７に示すように、下部の半導体パッケージ３００は、多層配線基板３０２と、多層配線基板３０２の裏面に形成された複数のはんだボール３０４と、多層配線基板３０２の上面に形成されたモールド樹脂３０６とを備えている。半導体チップ３１０は、基板３０２上にダイアタッチ３０８を介して取り付けられ、半導体チップ３１０の電極は、ボンディングワイヤ３１２により基板上の銅パターン３１４に接続される。モールド樹脂３０６は、半導体チップ３１０およびボンディングワイヤ３１２を含む領域を封止している。銅パターン３１４は、多層配線基板３０２の内部配線を介してはんだボール３０４に接続される。また、銅パターン３１４は、超音波の振動方向Ｖに対して配向角が４５度で配向されている。
下部の半導体パッケージ３００上に、上部の半導体パッケージ４００が搭載される。上部の半導体パッケージ４００は、例えば基板４０２の上面に半導体チップ４０４、４０６を積層し、これらの半導体チップ４０４、４０６がモールド樹脂４０８によって封止されている。基板４０２の裏面には、その４方向に２列のはんだボール４１０が形成されている。これらのはんだボール４１０が、基板３０２の上面に形成された銅パターン３１４上の突起状電極パターン３１６に超音波接合される。
以上のように、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明に係る超音波フリップチップ実装方法は、小型化、高密度化、狭ピッチ化された半導体チップや半導体装置の表面実装に利用することができる。
Ｓ：基板
Ｂ：基板
１４：ステージ
１８：接合ツール
２０：超音波ホーン
２２：超音波振動子
１５０：一方の主面（回路形成面）
１５２：他方の主面
１５４：電極パッド
１５６、１５６Ａ、１５６Ｂ：バンプ電極（Ａｕスタッドバンプ）
１７０：一方の主面
１７２：他方の主面
１７４：導体パターン（Ｃｕリード）
１７６、１７６Ａ、１７６Ｂ、２１８、３１６：電極パターン
１７８：内部配線
１８０：外部電極
１８２：マイクロボール
Ｂ：基板
１４：ステージ
１８：接合ツール
２０：超音波ホーン
２２：超音波振動子
１５０：一方の主面（回路形成面）
１５２：他方の主面
１５４：電極パッド
１５６、１５６Ａ、１５６Ｂ：バンプ電極（Ａｕスタッドバンプ）
１７０：一方の主面
１７２：他方の主面
１７４：導体パターン（Ｃｕリード）
１７６、１７６Ａ、１７６Ｂ、２１８、３１６：電極パターン
１７８：内部配線
１８０：外部電極
１８２：マイクロボール
Claims (12)
- 半導体チップを基板に超音波実装する方法であって、
一方の主面に複数の突起状の電極が形成された半導体チップ、および一方の主面に複数の電極領域が形成された基板を用意し、
半導体チップの複数の突起状の電極を基板上の対応する電極領域に接触させる第１のステップと、
半導体チップの複数の突起状の電極を基板上の対応する電極領域から離間させる第２のステップと、
半導体チップの複数の突起状の電極を基板上の対応する電極領域に接触させかつ超音波振動を与えて複数の突起状の電極を対応する電極領域に接合する第３のステップと、
を含み、
第１のステップにおいて突起状の電極と電極領域の何れか一方又は双方が変形される、方法。 - 請求項１に記載の超音波実装方法であって、
第１のステップは、複数の突起状の電極を対応する電極領域に第１の圧力で接触させる、方法。 - 請求項２に記載の超音波実装方法であって、
前記複数の突起状の電極がＡｕまたはＡｕ合金を含むバンプ電極から構成され、当該バンプ電極が第１の圧力によって変形される、方法。 - 請求項３に記載の超音波実装方法であって、
前記電極領域が前記バンプ電極よりも硬度が高い導体パターンを含む、方法。 - 請求項２に記載の超音波実装方法であって、
前記電極領域がＡｕまたはＡｕ合金を含むバンプ電極を含み、当該バンプ電極が第１の圧力によって変形される、方法。 - 請求項１に記載の超音波実装方法であって、
第３のステップは、複数の突起状の電極を対応する電極領域に第２の圧力で接触させ、第２の圧力に到達したときに超音波振動が印加され、第２の圧力が第１の圧力よりも小さい、方法。 - 請求項１に記載の超音波実装方法であって、
第３のステップは、複数の突起状の電極と電極領域間の圧力が第３の圧力に到達したとき、超音波振動を停止させ、第３の圧力が第１の圧力よりも大きい、方法。 - 半導体パッケージを基板に超音波実装する方法であって、
一方の主面に複数の突起状の電極が形成された半導体パッケージ、および一方の主面に複数の電極領域が形成された基板を用意し、
半導体パッケージの複数の突起状の電極を基板上の対応する電極領域に接触させる第１のステップと、
半導体パッケージの複数の突起状の電極を基板上の対応する電極領域から離間させる第２のステップと、
半導体パッケージの複数の突起状の電極を基板上の対応する電極領域に接触させかつ超音波振動を与えて複数の突起状の電極を対応する電極領域に接合する第３のステップと、
を含み、
第１のステップにおいて突起状の電極と電極領域の何れか一方又は双方が変形される、方法。 - 第１の半導体パッケージを第２の半導体パッケージに超音波実装する方法であって、
一方の主面に複数の突起状の電極が形成された第１の半導体パッケージ、および一方の主面に複数の電極領域が形成された第２の半導体パッケージを用意し、
第１の半導体パッケージの複数の突起状の電極を第２の半導体パッケージ上の対応する電極領域に接触させる第１のステップと、
第１の半導体パッケージの複数の突起状の電極を第２の半導体パッケージ上の対応する電極領域から離間させる第２のステップと、
第１の半導体パッケージの複数の突起状の電極を第２の半導体パッケージ上の対応する電極領域に接触させかつ超音波振動を与えて複数の突起状の電極を対応する電極領域に接合する第３のステップと、
を含み、
第１のステップにおいて突起状の電極と電極領域の何れか一方又は双方が変形される、方法。 - 半導体チップを基板に超音波実装するための超音波実装装置であって、
基板を保持するステージと、
半導体チップを保持する保持手段と、
半導体チップが基板に向けて接近または離間するように前記保持手段を駆動する駆動手段と、
前記保持手段に保持された半導体チップに超音波振動を印加可能な超音波印加手段と、
前記駆動手段および前記超音波手段を制御する制御手段と、
を含み、
前記制御手段が、半導体チップの一面に形成された複数の突起状の電極を前記基板上の対応する電極領域に接触させて突起状の電極と電極領域の何れか一方又は双方を変形させ、次いで、半導体チップを前記基板から離間させ、次いで、半導体チップの複数の突起状の電極を前記基板上の対応する電極領域に接触させかつ複数の突起状の電極と電極領域間に超音波振動が印加されるように、前記駆動手段および前記超音波手段を制御する、
超音波実装装置。 - 請求項１０に記載の超音波実装装置であって、
前記保持手段に保持された半導体チップへの圧力を検出する検出手段を更に含み、
前記制御手段が、検出された圧力が第１の圧力値に到達するまで前記駆動手段を介して半導体チップを基板に接近させ、さらに検出された圧力が第２の圧力値に到達したとき前記超音波印加手段による超音波印加を開始させる、装置。 - 請求項１１に記載の超音波実装装置であって、
前記制御手段が、前記駆動手段および前記超音波印加手段を制御するためのプログラムを格納したメモリと、当該プログラムを実行するための処理装置とを含む、装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009224057A JP5476891B2 (ja) | 2009-09-29 | 2009-09-29 | 超音波フリップチップ実装方法および超音波実装装置 |
Applications Claiming Priority (1)
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Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013090987A Division JP5637249B2 (ja) | 2013-04-24 | 2013-04-24 | 超音波接合方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011077093A JP2011077093A (ja) | 2011-04-14 |
| JP5476891B2 true JP5476891B2 (ja) | 2014-04-23 |
Family
ID=44020813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009224057A Active JP5476891B2 (ja) | 2009-09-29 | 2009-09-29 | 超音波フリップチップ実装方法および超音波実装装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5476891B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101847162B1 (ko) * | 2011-09-27 | 2018-05-29 | 삼성전기주식회사 | 반도체 패키지 및 그 제조방법 |
| US9685478B2 (en) | 2012-11-16 | 2017-06-20 | Sharp Kabushiki Kaisha | Flip-chip bonding method and solid-state image pickup device manufacturing method characterized in including flip-chip bonding method |
| JP6413929B2 (ja) * | 2015-05-27 | 2018-10-31 | 三菱電機株式会社 | 半導体装置の製造方法 |
| EP3654368A4 (en) * | 2018-09-20 | 2021-03-17 | Toshiba Mitsubishi-Electric Industrial Systems Corporation | ULTRASONIC VIBRATION WELDING DEVICE |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117103A (ja) * | 1997-06-20 | 1999-01-22 | Tokai Rika Co Ltd | バンプを備える基材同士の接合方法 |
| JPH11284005A (ja) * | 1998-01-30 | 1999-10-15 | Toshiba Corp | バンプアレイの形成方法および接続方法 |
| JP3833812B2 (ja) * | 1998-03-17 | 2006-10-18 | 松下電器産業株式会社 | バンプ付電子部品のボンディング方法 |
| JP3565019B2 (ja) * | 1998-06-03 | 2004-09-15 | 松下電器産業株式会社 | バンプ付き電子部品のボンディング方法 |
| JP4041045B2 (ja) * | 2003-09-24 | 2008-01-30 | シャープ株式会社 | 超音波フリップチップ接合方法 |
| JP4636850B2 (ja) * | 2004-10-29 | 2011-02-23 | 富士通株式会社 | 電子部品の実装方法 |
| JP2006135207A (ja) * | 2004-11-09 | 2006-05-25 | Fujitsu Ltd | フリップチップ接合方法 |
| JP2007201307A (ja) * | 2006-01-30 | 2007-08-09 | Seiko Epson Corp | ボンディング装置および半導体装置の製造方法 |
-
2009
- 2009-09-29 JP JP2009224057A patent/JP5476891B2/ja active Active
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| Publication number | Publication date |
|---|---|
| JP2011077093A (ja) | 2011-04-14 |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
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