JP5467134B1 - Flash memory device and method of operating memory device - Google Patents
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Abstract
【課題】 遅延を回避することのできるフラッシュメモリ装置およびメモリ装置の操作方法を提供する。
【解決手段】 フラッシュメモリ装置におけるロジック読み込み操作のタイミングは、パッドシリアル出力回路によって改善することができ、パッドシリアル出力回路は、最後のコマンドクロックの前にプリデコードされたコマンド信号およびプリフェッチされたロジックデータを受信して、コマンド入力配列の最後のクロックにおいて、パッドシリアル出力回路のコマンドに対して高速解析を行う。別の実施形態において、第1コマンド・プリデコードおよびデータ・プリフェッチは、コマンド入力の4番目のクロックで行われ、第2コマンド・プリデコードは、コマンド入力の7番目のクロックで行われる。
【選択図】 図13PROBLEM TO BE SOLVED: To provide a flash memory device and a memory device operating method capable of avoiding a delay.
The timing of a logic read operation in a flash memory device can be improved by a pad serial output circuit that pre-decodes command signals and pre-fetched logic before the last command clock. Data is received and high speed analysis is performed on the command of the pad serial output circuit at the last clock of the command input array. In another embodiment, the first command predecode and data prefetch are performed on the fourth clock of the command input, and the second command predecode is performed on the seventh clock of the command input.
[Selection] FIG.
Description
本発明は、フラッシュメモリ(flash memory)に関するものであり、特に、フラッシュメモリのロジックデータ(logic data)読み込みに関するものである。 The present invention relates to a flash memory, and more particularly, to reading logic data of a flash memory.
LPC(low pin count)および簡単なインターフェースにより、シングルビットシリアル(single bit serial)および多ビットシリアル(multiple bit serial)のフラッシュメモリが普及した。最も簡単なインターフェースは、1ビット(one-bit)のシリアル・ペリフェラル・インタフェース(Serial Peripheral Interface, SPI)である。1ビットのSPIプロトコルは、ユーザーがSPIフラッシュメモリ装置に8ビットのコマンド、アドレスバイト、および選択的なダミーバイト(dummy bytes)を送信し、それに応答してSPIフラッシュメモリ装置がユーザーにデータを返信する。単一の8ビット・コマンドは、読み込み、削除/プログラム、またはその他の適切な操作を識別することができる。高速読み込み性能を要求する高性能システムアプリケーションに対し、例えば、SPI−デュアル(SPI-Dual)、SPI−クワッド(SPI-Quad)、クワッド・ペリフェラル・インターフェース(Quad Peripheral Interface, QPI)等の多ビットシリアル・インターフェースが発展した。SPI−クワッドでは、1回につき1ビットの方法で8ビット・コマンドを直列に提供するが、全ての後続のフィールド(例えば、アドレス、選択的なダミーバイト、およびデータ)は、4ビット(クワッド)シリアルベースで完了することによって、読み込み量が改善される。QPIでは、全てのフィールド(例えば、8ビット・コマンド、アドレス、選択的なダミーバイト、およびデータ)は、いずれも4ビットシリアルで完了する。このようにして、QPIは、2つのクロック周期で8ビット・コマンドを提供するため、SPI−クワッドは、8つのクロック周期が必要である。例えば、Jigour等により2009年7月7日に発行された米国特許第7,558,900号等において、様々な多ビットシリアル・フラッシュ・インターフェース・プロトコルが開示されている。 Single bit serial and multiple bit serial flash memories have become popular due to LPC (low pin count) and a simple interface. The simplest interface is a one-bit Serial Peripheral Interface (SPI). The 1-bit SPI protocol allows the user to send 8-bit commands, address bytes, and optional dummy bytes to the SPI flash memory device, and in response, the SPI flash memory device returns data to the user. To do. A single 8-bit command can identify a read, delete / program, or other suitable operation. For high-performance system applications that require high-speed reading performance, for example, SPI-Dual, SPI-Quad, Quad Peripheral Interface (QPI), etc. -The interface has evolved. SPI-quad provides 8-bit commands serially, one bit at a time, but all subsequent fields (eg, address, optional dummy byte, and data) are 4 bits (quad) Completing on a serial basis improves read volume. In QPI, all fields (eg, 8-bit command, address, optional dummy byte, and data) are all completed in 4-bit serial. Thus, since QPI provides 8-bit commands in two clock periods, the SPI-quad requires eight clock periods. For example, various multi-bit serial flash interface protocols are disclosed in US Pat. No. 7,558,900 issued July 7, 2009 by Jigour et al.
フラッシュメモリが行う読み込み操作の種類は、一般的に、メモリアレイ読み込みと、ロジック読み込みが含まれる。図1は、典型的なフラッシュメモリにおいて、ロジック読み込みを行う回路のブロック概略図を示したものである。ロジック12は、様々なレジスタ(例えば、図2のレジスタ4)から、ステータスデータ、JEDEC(Joint Electron Device Engineering Council)製造商、および部分認証データ等のロジックデータを受信する。ロジック12は、複数のコマンドおよび様々な入力データを含むシリアル入力SIも受信する。ロジック12は、8番目のクロックの各コマンドを完全にデコード(decode)して、コマンドが信号JEDEC、RDSR1またはRDSR2であった時に、それぞれデータJEDECID、SR1またはSR2を選択し、選択したコマンドをロジックデータLOGICDATAとしてデータレジスタ14に提供する。コマンドがメモリ読み込みコマンドの時、データレジスタ14は、メモリセルアレイからアレイデータARRAYDATAも受信する。ロジック12の入力信号、例えば、信号JEDEC、RDSR1およびRDSR2に基づいて、データレジスタ14は、ロジックデータLOGICDATAまたはアレイデータARRAYDATAを選択し、選択したデータをシリアルデータ出力信号SDOUT/として出力する。パッドシリアル出力回路16は、出力ドライバを含み、シリアルデータ出力信号SDOUT/がロジックデータの時にパッドシリアル出力回路16が信号RDLDによってイネーブルにされた場合、あるいは、シリアルデータ出力信号SDOUT/がメモリアレイデータの時にパッドシリアル出力回路16が信号OEINによってイネーブルにされた場合に、上述した出力ドライバは、実装されたフラッシュメモリ装置の鉛、パッド、ピン等の接触面に、シリアルデータ出力信号SDOUT/を出力する。パッドシリアル出力回路16は、システムクロックSCKにより制御されるが、ロジック12およびデータレジスタ14は、クロック信号CLK、つまり、入力パッド回路10によりバッファリングされたシステムクロックSCKにより制御される。
The types of read operations performed by the flash memory generally include memory array read and logic read. FIG. 1 is a schematic block diagram of a circuit for reading logic in a typical flash memory. The
図2は、ロジック12をさらに詳細に示したものである。ロジック12は、シリアル入力SIのコマンドをデコードし、ロジック読み込みコマンド、データJEDECIDを読み込むための説明性信号JEDEC、第1ステータスレジスタを読み込むための信号RDSR1、および第2ステータスレジスタを読み込むための信号RDSR2を唯一識別することのできる信号を提供する。これらの信号は、組合せロジック24内で組合せられ、ロジックデータ読み込みコマンドを示す信号RDLDを獲得する。信号RDLDは、マルチプレクサ26の選択入力に印加され、信号RDLDが起動した時に、マルチプレクサ26が複数のデータ入力の1つからロジックデータLOGICDATAを選択し、そうでない時には、レジスタ25からのデータを選択する。レジスタ25は、メインアレイセンスアンプ2から受信したメモリアレイデータを保存する。
FIG. 2 shows the
図3は、パッドシリアル出力回路16をさらに詳細に示したものである。出力ドライバ34は、クロック信号CLKおよびD型フリップフロップ32からの出力イネーブル信号OEにより制御される。D型フリップフロップ32は、入力端子SETに印加された信号RDLDおよび入力端子Dに印加された信号OEINに基づいて、出力イネーブル信号OEを生成する。入力信号OEINは、アレイ読み込みに使用される。D型フリップフロップ32および出力ドライバ34は、いずれもクロック信号CLKによって制御される。
FIG. 3 shows the pad
フラッシュメモリは、デジタル電子デバイスおよびシステムに広く適用することができる。しかしながら、高性能なデバイスおよびシステムは、通常、フラッシュメモリを高頻度で操作する必要がある。例を挙げて説明すると、メモリ読み込みの操作では、コマンド後にダミークロック(dummy clock)を使用することにより、より高頻度な操作が可能になるが、ロジック読み込み操作の速度には依然としてボトルネックが生じる可能性がある。この問題は、コマンド・デコードおよびロジック回路、データレジスタ回路、相互接続内部信号線における遅延が多すぎることにより発生する。 Flash memory can be widely applied to digital electronic devices and systems. However, high performance devices and systems typically require frequent operation of flash memory. For example, in the memory read operation, using a dummy clock after the command allows more frequent operations, but the speed of the logic read operation still causes a bottleneck. there is a possibility. This problem is caused by too much delay in command decode and logic circuits, data register circuits, and interconnect internal signal lines.
本発明の1つの実施形態中、1組のロジック読み込みコマンドに応答してロジックデータを出力することができ、外部信号入力端子と、アドレス可能なフラッシュメモリセルアレイと、データレジスタと、複数のレジスタと、コマンドおよび制御ロジック回路とを含むフラッシュメモリ装置を提供する。データレジスタは、アドレス可能なフラッシュメモリセルアレイに接続され、前記アドレス可能なフラッシュメモリセルアレイからのアレイデータを受信および保存するために使用される。複数のレジスタは、ロジックデータを保存するために使用される。コマンドおよび制御ロジック回路は、プリフェッチロジック(pre-fetch logic)と、出力制御ロジックとを含む。プリフェッチロジックは、外部信号入力端子に接続され、外部信号入力端子が受信したコマンドの最上位ビットの第1部分配列が、予測した特定のロジックデータ読み込みコマンドであった場合に、前記複数のロジック読み込みコマンドのうちの特定の1つに基づいて、前記複数のロジックデータレジスタの1つからロジックデータをプリフェッチするために使用される。出力制御ロジックは、前記外部信号入力端子に接続され、前記外部信号入力端子が受信したコマンドの最上位ビットの第2部分配列が、予測した前記複数のロジックデータ読み込みコマンドのうちの任意の1つであった場合に、予測したロジック読み込みコマンド信号を生成するために使用される。前記フラッシュメモリ装置は、さらに、データレジスタ、プリフェッチロジック、出力制御ロジック、および外部信号入力端子に接続され、予測したロジック読み込みコマンド信号および第1部分配列と第2部分配列以外の部分のコマンドが、受信した複数のロジックデータ読み込みコマンドのうちの任意の1つを解析した時に、プリフェッチロジックからのロジックデータを選択および出力するために使用されるパッド出力回路を含む。 In one embodiment of the present invention, logic data can be output in response to a set of logic read commands, an external signal input terminal, an addressable flash memory cell array, a data register, a plurality of registers, And a flash memory device including a command and control logic circuit. The data register is connected to the addressable flash memory cell array and is used to receive and store array data from the addressable flash memory cell array. Multiple registers are used to store logic data. The command and control logic circuit includes pre-fetch logic and output control logic. The prefetch logic is connected to the external signal input terminal, and when the first partial array of the most significant bits of the command received by the external signal input terminal is the predicted specific logic data read command, the plurality of logic read Used to prefetch logic data from one of the plurality of logic data registers based on a particular one of the commands. The output control logic is connected to the external signal input terminal, and the second partial array of the most significant bits of the command received by the external signal input terminal is one of the predicted logic data read commands. Is used to generate a predicted logic read command signal. The flash memory device is further connected to a data register, a prefetch logic, an output control logic, and an external signal input terminal, and a predicted logic read command signal and a command of a portion other than the first partial array and the second partial array are It includes a pad output circuit used to select and output logic data from the prefetch logic when analyzing any one of the received plurality of logic data read commands.
本発明の別の実施形態中、フラッシュメモリセルアレイを有し、予め定められたコマンドビット数を有するロジック読み込みコマンドに応答して、ロジックデータをアプリケーションプログラムに提供するためのメモリ装置の操作方法を提供する。この方法は、予め定められたコマンドビット数よりも少ないビット数のコマンドのビット配列を受信し、前記受信した複数のビット配列が、前記コマンドの複数の最上位ビットであることと、前記メモリ装置のロジック回路において前記受信したビット配列をプリデコード(pre-decode)して、前記受信したビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、前記パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記プリデコードステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、前記ロジック読み込みコマンドに基づいて、ロジックデータを出力することとを含む。 In another embodiment of the present invention, there is provided a method of operating a memory device having a flash memory cell array and providing logic data to an application program in response to a logic read command having a predetermined number of command bits. To do. The method receives a bit arrangement of a command having a number of bits smaller than a predetermined number of command bits, the plurality of received bit arrangements being a plurality of most significant bits of the command, and the memory device Pre-decode the received bit arrangement in the logic circuit of the first and second to determine whether the received bit arrangement matches the bit arrangement of the corresponding logic read command; and in the pad output circuit Complete decoding of the remaining bits of the command to determine whether conformance of the predecode step correctly predicted the logic read command and output logic data based on the logic read command Including.
本発明の別の実施形態中、フラッシュメモリセルアレイを有し、予め定められたコマンドビット数を有するロジック読み込みコマンドに応答して、ロジックデータをアプリケーションプログラムに提供するためのメモリ装置の操作方法を提供する。この方法は、予め定められたコマンドビット数よりも少ないビット数のコマンドの第1ビット配列を受信し、前記受信した複数の第1ビット配列が、前記コマンドの複数の最上位ビットであることと、前記メモリ装置のロジック回路において前記受信した第1ビット配列をプリデコードして、前記受信した第1ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、前記プリデコードステップにおいて適合した前記ロジック読み込みコマンドに基づいて、ロジックデータをプリフェッチすることと、予め定められたコマンドビット数よりも少ないが、前記第1ビット配列よりも多いビット数のコマンドの第2ビット配列を受信し、前記受信した複数の第2ビット配列が、前記コマンドの複数の最上位ビットであることと、前記メモリ装置のロジック回路において前記受信した第2ビット配列をプリデコードして、前記受信した第2ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、前記パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記第2ビット配列のプリデコードステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、前記プリフェッチステップにおいてプリフェッチしたロジックデータを出力することとを含む。1つの変形例において、最上位ビットの前記第2ビット配列は、7ビットである。別の変形例において、最上位ビットの前記第1部分配列は、4ビットであり、最上位ビットの前記第2部分配列は、7ビットである。 In another embodiment of the present invention, there is provided a method of operating a memory device having a flash memory cell array and providing logic data to an application program in response to a logic read command having a predetermined number of command bits. To do. The method receives a first bit arrangement of a command having a bit number smaller than a predetermined number of command bits, and the plurality of received first bit arrangements are a plurality of most significant bits of the command. Predecoding the received first bit array in the logic circuit of the memory device to determine whether the received first bit array matches a bit array of a corresponding logic read command; Prefetching logic data based on the logic read command adapted in the decoding step; and a second bit array of commands having a number of bits less than a predetermined number of command bits but greater than the first bit array And the received plurality of second bit arrangements are a plurality of final commands of the command. And the pre-decoding of the received second bit array in the logic circuit of the memory device to determine whether the received second bit array matches the bit array of the corresponding logic read command. And completing the decoding of the remaining bits of the command in the pad output circuit to determine whether the adaptation of the pre-decoding step of the second bit array correctly predicted the logic read command; And outputting the logic data prefetched in the prefetching step. In one variation, before the most significant bit Symbol second bit sequence is 7 bits. In another variation, the first partial array of most significant bits is 4 bits and the second partial array of most significant bits is 7 bits.
ロジック読み込み操作のタイミングは、パッドシリアル出力回路によって改善することができ、最後のコマンドクロックの前にプリデコードされたコマンド信号およびプリフェッチされたロジックデータを受信して、パッドシリアル出力回路のコマンド入力配列の最後のクロックのコマンドに対して高速解析(fast resolution)を行うことにより、シリアルロジック回路の遅延、データレジスタの遅延および内部信号線の遅延を回避することができる。 The timing of the logic read operation can be improved by the pad serial output circuit, receiving the predecoded command signal and prefetched logic data before the last command clock, and the command input array of the pad serial output circuit By performing a fast resolution on the last clock command, serial logic circuit delay, data register delay, and internal signal line delay can be avoided.
フラッシュメモリは、デジタル電子デバイスおよびシステムに広く適用することができる。しかしながら、高性能なデバイスおよびシステムは、通常、フラッシュメモリを高頻度で操作する必要がある。例を挙げて説明すると、メモリ読み込みの操作では、コマンド後にダミークロックを使用することにより、より高頻度な操作が可能になるが、ロジック読み込み操作の速度には、依然としてボトルネックが生じる可能性がある。この問題は、コマンド・デコードおよびロジック回路、データレジスタ回路、相互接続内部信号線における遅延が多すぎることにより発生する。 Flash memory can be widely applied to digital electronic devices and systems. However, high performance devices and systems typically require frequent operation of flash memory. As an example, memory read operations can be performed more frequently by using a dummy clock after the command, but the speed of logic read operations may still be a bottleneck. is there. This problem is caused by too much delay in command decode and logic circuits, data register circuits, and interconnect internal signal lines.
例えば、信号JEDEC読み込みコマンド(9Fh)、第1ステータスレジスタ読み込みコマンド(信号RDSR1 05h)、および第2ステータスレジスタ読み込みコマンド(信号RDSR2 35h)は、いずれもロジック読み込みコマンドの例である。信号JEDEC読み込みコマンドは、デバイスから製造商およびデバイスIDバイトを出力して、デバイスのIDを判断する。信号RDSR1およびRDSR2読み込みコマンドは、それぞれ第1ステータスレジスタおよび第2ステータスレジスタの内容を出力する。
For example, the signal JEDEC read command (9Fh), the first status register read command (signal
図4は、信号JEDEC、RDSR1およびRDSR2を極めて高頻度で操作した時の操作状況を示したものであり、フラッシュメモリ装置には、その他のボトルネックがないものと仮定する。シリアル入力SIは、8つのクロックを含み、上昇エッジ(rising edges)で8つのコマンドビットを制御し、その後、下降エッジ(falling edges)でデータを制御するための複数の別のクロックを接続する。このフラッシュメモリは、8番目のクロックがコマンドの上昇エッジにおいて最下位ビット(Least Significant Bit,LSB)を制御できるだけでなく、一番左側の下向きの矢印で示したように、下降エッジにおいて1番目のデータビットを制御できるように設計される。したがって、コマンド・デコードおよびフェッチ(fetch)、および出力データを完了させるためのタイミングマージン(timing margin)は、かなり短い半周期である。 FIG. 4 shows an operation situation when the signals JEDEC, RDSR1 and RDSR2 are operated with extremely high frequency, and it is assumed that the flash memory device has no other bottleneck. The serial input SI includes 8 clocks and controls 8 command bits at the rising edges, and then connects multiple other clocks to control the data at the falling edges. In this flash memory, not only the eighth clock can control the least significant bit (LSB) at the rising edge of the command, but also the first at the falling edge, as indicated by the leftmost down arrow. Designed to control data bits. Thus, the command decode and fetch, and the timing margin for completing the output data is a fairly short half-cycle.
残念ながら、フラッシュメモリにおいて、その他のボトルネックがない場合、図5に示すように、操作の頻度が一定ポイントまで上昇すると、半周期のタイミングマージンが不十分になる。多くの遅延が生じた時、その中で比較的顕著な遅延を矢印A1、B1、C1、D1およびE1で示す。矢印A1は、システムクロックSCKのバッファリングによる遅延を示し、内部クロック信号CLKを提供することができる。矢印B1は、8番目のビットが到達した後に、コマンドをデコードすることによって信号JEDEC、RDSR1またはRDSR2が生成されるまでの遅延を示す。矢印C1は、ロジック12において、信号JEDEC、RDSR1またはRDSR2が生成された後に、適切なロジックデータを選択した時の遅延を示す。矢印D1は、アレイデータARRAYDATAとロジックデータLOGICDATAの間で選択を行ってシリアルデータ出力信号SDOUT/を出力した時に、データレジスタ14における組合せロジック24およびマルチプレクサ26(図2に示す)のクロック信号CLKの上昇エッジと関連する遅延を示す。矢印E1は、RDLR信号経路に延在し、且つD型フリップフロップ32のクロック信号CLKの上昇エッジにおける出力イネーブル信号OEを生成するための遅延を示す。この出力イネーブル信号OEは、出力ドライバ34をイネーブルにする。矢印F1は、全体の遅延を示し、この例では、ほぼ全周期であり、且つ半周期のタイミングマージンを大幅に超過する。
Unfortunately, if there is no other bottleneck in the flash memory, as shown in FIG. 5, if the frequency of operation increases to a certain point, the half-cycle timing margin becomes insufficient. When many delays occur, relatively significant delays are indicated by arrows A1, B1, C1, D1 and E1. Arrow A1 indicates a delay due to buffering of the system clock SCK and can provide the internal clock signal CLK. Arrow B1 indicates the delay until the signal JEDEC, RDSR1 or RDSR2 is generated by decoding the command after the eighth bit has arrived. An arrow C1 indicates a delay when appropriate logic data is selected after the signal JEDEC, RDSR1, or RDSR2 is generated in the
フラッシュメモリの操作頻度は、一般的に、より高いのが理想である。フラッシュメモリアレイ読み込み操作において、タイミングを改善してボトルネックがなくなった時、ロジック読み込み操作中のタイミングの遅延は、半周期のタイミングマージンを超過し、さらに高頻度の操作において次のボトルネックとなる可能性がある。有利なこととして、ここで説明した複数の実施形態は、様々な方法を用いてロジック読み込み操作のタイミングを改善することができる。 In general, the operation frequency of the flash memory is ideally higher. In a flash memory array read operation, when the timing is improved and the bottleneck disappears, the timing delay during the logic read operation exceeds the half-cycle timing margin and becomes the next bottleneck in more frequent operations there is a possibility. Advantageously, the embodiments described herein can improve the timing of logic read operations using various methods.
ロジック読み込み操作のタイミングは、パッドシリアル出力回路によって改善することができ、最後のコマンドクロックの前にプリデコードされたコマンド信号およびプリフェッチされたロジックデータを受信して、パッドシリアル出力回路のコマンド入力配列の最後のクロックのコマンドに対して高速解析(fast resolution)を行うことにより、シリアルロジック回路の遅延、データレジスタの遅延および内部信号線の遅延を回避することができる。SPIの実施形態において、コマンド・プリデコードは、コマンド入力の7番目のクロックで完了し、且つ予めパッドシリアル出力回路に提供されるプリコマンド(pre-command)信号を生成するために用いられるとともに、プリデコードされたコマンドは、予めパッドシリアル出力回路に提供されるロジックデータをプリフェッチするためにも用いられる。別のSPIの実施形態において、コマンド・プリデコードは、コマンド入力の4番目のクロックで完了し、予めパッドシリアル出力回路に提供されるプリコマンド信号を生成するために用いられる。別のコマンド・プリデコードは、コマンド入力の7番目のクロックで完了し、予めパッドシリアル出力回路に提供されるロジックデータをプリフェッチするために用いられる。QPIの実施形態において、コマンド・プリデコードは、4ビットコマンド入力の1番目のクロックで完了し、予め4つのパッドシリアル出力回路の各回路に提供されるプリコマンド信号を生成するために用いられ、このプリコマンド信号は、予め4つのパッドシリアル出力回路の各回路に提供されるロジックデータをプリフェッチすることもできる。高速コマンド解析は、4つのパッドシリアル出力回路の各回路のコマンド入力配列の2番目のクロックで完了し、4つのパッドシリアル出力回路は、それぞれコマンドの4つのLSBを受信する。コマンド・プリデコード、ロジックデータ・プリフェッチ、およびパッドシリアル出力回路における高速コマンド解析の技術は、ロジック読み込みのタイミングを改善するために、単独で使用しても、あるいは任意に組み合わせて使用してもよい。 The timing of the logic read operation can be improved by the pad serial output circuit, receiving the predecoded command signal and prefetched logic data before the last command clock, and the command input array of the pad serial output circuit By performing a fast resolution on the last clock command, serial logic circuit delay, data register delay, and internal signal line delay can be avoided. In the SPI embodiment, command predecode is used to generate a pre-command signal that is completed in the seventh clock of the command input and provided to the pad serial output circuit in advance. The predecoded command is also used to prefetch logic data provided to the pad serial output circuit in advance. In another SPI embodiment, command predecode is completed in the fourth clock of the command input and is used to generate a precommand signal that is previously provided to the pad serial output circuit. Another command predecode is completed in the seventh clock of the command input, and is used to prefetch logic data provided in advance to the pad serial output circuit. In the QPI embodiment, the command predecode is completed in the first clock of the 4-bit command input, and is used to generate a precommand signal that is provided in advance to each of the four pad serial output circuits. The pre-command signal can prefetch logic data provided to each of the four pad serial output circuits in advance. The high-speed command analysis is completed at the second clock of the command input array of each circuit of the four pad serial output circuits, and each of the four pad serial output circuits receives four LSBs of commands. Command predecode, logic data prefetch, and high-speed command analysis techniques in the pad serial output circuit can be used alone or in any combination to improve logic read timing. .
図6は、ロジック読み込みコマンド・プリデコードと、ロジックデータ・プリフェッチと、パッドシリアル出力回路における高速コマンド解析とを含むフラッシュメモリ装置構造のブロック概略図である。異なるアドレス、読み込みおよび書き込み回路によって、フラッシュメモリセルアレイ66は、読み込みおよび書き込みのためのアドレスが可能であり、上述した回路は、行デコード回路64と、列デコード回路68とを含む。列デコード回路68は、フラッシュメモリセルアレイ66を読み込むための32個のセンスアンプブロック681と、フラッシュメモリセルアレイ66を書き込むための256バイトのページバッファ682とを含む。ライトプロテクトロジック641は、ステータスレジスタ42に応答して、特定の状況におけるフラッシュメモリセルアレイ66の書き込みを防止する。コマンドおよび制御ロジック50は、高圧生成器56およびページアドレスラッチおよびカウンタ58を制御し、高圧生成器56およびページアドレスラッチおよびカウンタ58は、行デコード回路64を順番に制御する。コマンドおよび制御ロジック50は、バイトアドレスラッチおよびカウンタ60も制御し、列デコード回路68を順番に制御する。コマンドおよび制御ロジック50は、4つの入力/出力信号線IO0〜IO3と、バッファリングされたクロック入力ピンCLK1と、チップセレクト入力ピンCSとを含む。標準SPIコマンド、デュアル(dual)SPIコマンド、クワッド(quad)SPIコマンドおよびQPIコマンドを含むSPIおよびQPIがサポートされる。「イネーブルQPI(38h)」コマンドを使用して、デバイスを標準/デュアル/クワッドSPIモードからQPIモードに切り替えた時、QPI操作がサポートされる。「ディセーブルQPI(FFh)」コマンドを使用して、デバイスを標準/デュアル/クワッドSPIモードに戻すことができる。
FIG. 6 is a block schematic diagram of a flash memory device structure including logic read command predecode, logic data prefetch, and high speed command analysis in a pad serial output circuit. The flash memory cell array 66 can be read and written by different address, read and write circuits, and the circuit described above includes a
コマンド・プリデコードの実施形態は、3つのコマンド、すなわち、信号RDSR1(05h)、RDSR2(35h)、およびJEDEC(9Fh)を用いて説明することができる。例えば、第3ステータスレジスタ等の別のロジックデータおよびロジック読み込みコマンドを追加してもよいが、ここで説明する原則が応用できるものとする。コマンドビットは、クロックの上昇エッジで検出されるため、どのコマンドも全て8番目のクロックの上昇エッジで明確に判断することができる。しかしながら、図7に示すように、信号JEDEC、RDSR1およびRDSR2コマンドのLSBは同じ、つまり、いずれも1である。したがって、これらのコマンドにおいて、7番目のクロックの上昇エッジで明確な判断を行うことができる。8つのコマンドビットがコマンドデコーダに対して依然として未知であっても、1つ早いクロック周期でコマンドビットを解析することによって、すなわち、7つのコマンドビットのみに基づいて、コマンドを得ることができる。また、図7に示すように、これらのコマンドは、4つの最上位ビット(Most Significant Bit,MSB)が異なる。そのため、これらのコマンドにおいて、4番目のクロックの上昇エッジでステータスレジスタ42からデータJEDEC、SR1およびSR2をプリフェッチするための明確な判断を行うことができる。4つのコマンドビットの後のデコード操作は、その他のコマンドのように明確ではないが、このような不明確性は、7つのビットのプリデコード、および/またはパッドシリアル出力回路46(図6に示す)で実行されたコマンド解析に基づいて、解決することができる。 The command predecode embodiment can be described using three commands: signals RDSR1 (05h), RDSR2 (35h), and JEDEC (9Fh). For example, another logic data such as a third status register and a logic read command may be added, but the principle described here can be applied. Since the command bit is detected at the rising edge of the clock, any command can be clearly determined at the rising edge of the eighth clock. However, as shown in FIG. 7, the LSBs of the signals JEDEC, RDSR1, and RDSR2 commands are the same, that is, all of them are 1. Therefore, in these commands, a clear determination can be made at the rising edge of the seventh clock. Even though the 8 command bits are still unknown to the command decoder, the command can be obtained by analyzing the command bits in one fast clock period, ie, based on only 7 command bits. Also, as shown in FIG. 7, these commands differ in the four most significant bits (Most Significant Bits, MSB). Therefore, in these commands, it is possible to make a clear determination for prefetching the data JEDEC, SR1, and SR2 from the status register 42 at the rising edge of the fourth clock. Although the decode operation after the four command bits is not as clear as the other commands, such ambiguities are due to the seven bit predecode and / or pad serial output circuit 46 (shown in FIG. 6). ) Can be solved based on the command analysis executed in step (1).
図8は、4ビットのコマンド・プリデコードとデータ・プリフェッチ、7ビットのコマンド・プリデコード、およびパッドシリアル出力回路のコマンド解析を有する信号JEDEC、RDSR1およびRDSR2コマンドのタイミング図である。図9は、図6のフラッシュメモリ回路において、上記の操作を実現するための詳細なブロック概略図である。図10において、ロジック54の詳細を示し、図11において、パッドシリアル出力回路46の詳細を示す。
FIG. 8 is a timing diagram of signals JEDEC, RDSR1 and RDSR2 commands with 4-bit command predecode and data prefetch, 7-bit command predecode, and pad serial output circuit command analysis. FIG. 9 is a detailed block schematic diagram for realizing the above operation in the flash memory circuit of FIG. 10 shows details of the
図9に示すように、システムクロックSCKは、パッドシリアル出力回路46に印加され、同時に、入力パッド回路48にも印加される。システムクロックSCKは、入力パッド回路48でバッファリングされ、クロック信号CLKとして供給される。クロック信号CLKは、ロジック54およびデータレジスタ52に印加され、データレジスタ52は、コマンドおよび制御ロジック50(図6に示す)に配置される。ロジック54は、ロジックデータ、例えば、信号JEDEC、およびステータスレジスタからのステータスデータSR1とSR2も受信する。ロジック54は、シリアル入力SIを別途受信する。
As shown in FIG. 9, the system clock SCK is applied to the pad
図10に示すように、ロジック54は、4ビットのプリデコーダ100を含み、シリアル入力SIの4つのMSBをデコードして、4つのMSBがそれぞれ信号RDSR1、RDSR2またはJEDECを示した時に、4ビットプリデコーダ100が信号PD4_RDSR1、PD4_RDSR2またはPD4_JEDECを起動する。信号PD4_RDSR1、PD4_RDSR2およびPD4_JEDECは、組合せロジック102に印加され、マルチプレクサ104を制御するための選択信号SELECT<1:0>を生成する。製造商と一部の標識信号JEDECID、およびステータスレジスタからのステータスデータSR1とSR2は、データ入力として識別されてマルチプレクサ104に印加され、これらの信号の選択は、選択信号SELECT<1:0>に基づいて行われるとともに、プリフェッチされたデータ信号のロジックデータLOGICDATAとして識別されてパッドシリアル出力回路46(図9に示す)に印加される。したがって、図8に示すように、時間A2の時に、ロジックデータLOGICDATAは、4番目のクロックの上昇エッジのすぐ後にパッドシリアル出力回路46に提供される。
As shown in FIG. 10, the
図10は、また、ロジック54が7ビットのプリデコーダ106を含み、シリアル入力SIの7つのMSBをデコードして、7つのMSBがそれぞれ信号RDSR1、RDSR2またはJEDECを示した時に、7ビットプリデコーダ106が信号PD7_RDSR1、PD7_RDSR2またはPD7_JEDECを起動することを図示している。信号PD7_RDSR1、PD7_RDSR2およびPD7_JEDECは、組合せロジック108に印加され、プリコマンド信号PRECMD<1:0>を生成する。プリコマンド信号PRECMD<1:0>は、時間B2(図8に示す)で、すなわち、バッファリングされたクロック信号CLKの7番目のクロックの上昇エッジで、パッドシリアル出力回路46に提供される。図8に示すように、プリコマンド信号PRECMD<1:0>の値は、図示した通り、0および1である。
FIG. 10 also includes a 7-bit predecoder when
図11に示すように、パッドシリアル出力回路46は、プリコマンド信号PRECMD<1:0>およびシリアル入力SIを受信して、最後のオプコード(opcode)周期で高速コマンド解析を実行するための組合せロジック110を含む。プリコマンド信号PRECMD<1:0>は、コマンドが予期した信号RDSR1、RDSR2、JEDEC、またはこれらのコマンド以外のコマンドであるかどうかを示す。組合せロジック110は、プリコマンド信号PRECMD<1:0>とコマンドのLSBを組み合わせて、コマンドが確実に信号RDSR1、RDSR2またはJEDECであるかどうかを解析するとともに、この結果をD型フリップフロップ112の入力端子Dに印加して、時間C2(図8に示す)で、すなわち、8番目のクロック信号CLKの後の上昇エッジで、出力を生成して入力端子SET1’に伝送する。そのため、コマンドが予期した信号RDSR1、RDSR2またはJEDECであり、且つコマンドのLSBが1(図7に示す)である時、信号SET1が起動する。そうでない場合、信号SET1は起動しない。
As shown in FIG. 11, the pad
パッドシリアル出力回路46は、また、出力端子Qで出力イネーブル信号OEを出力ドライバ118に提供する別のD型フリップフロップ114を含む。D型フリップフロップ114は、その入力端子Dで信号OEINを受信し、アレイ読み込みをイネーブルにする。D型フリップフロップ114は、また、入力端子SET1’およびSETを含み、それぞれ信号SET1およびRDLDを受信する。信号SET1およびRDLDがいずれも0の時、D型フリップフロップ114の状態および出力ドライバ118のイネーブル状況は、アレイ読み込みを行う信号OEINにより決定される。しかしながら、信号SET1が1の時、すなわち、ロジック読み込みの実行を確認した時、出力イネーブル信号OEは、時間D2(図8に示す)で、すなわち、8番目のコマンドクロックの下降エッジで生成される。このタイミングは、出力ドライバ118からのデータが8番目のコマンドのクロックの下降エッジで利用できることを確保し、フラッシュメモリ装置の適切な操作を予期することができる。
Pad
シリアルデータ出力信号SDOUT/およびロジックデータLOGICDATAは、マルチプレクサ116の入力端子に印加されるとともに、下記の方法のうちの1つで出力ドライバ118の入力端子に印加される。信号ARRAY_READは、フラッシュメモリセルアレイ66の読み込みと関連し、且つアレイ読み込みコマンドが解読されるまではいずれも起動しない。したがって、信号ARRAY_READが起動しないよう初期設定されている場合、マルチプレクサ116はロジックデータLOGICDATAを選択するよう初期設定される。
The serial data output signal SDOUT / and the logic data LOGICDATA are applied to the input terminal of the
これらのコマンドセットでは、コマンドの7つのMSBに基づいてコマンドの明確な判断を行うことができない。例えば、信号JEDEC(9Fhまたは10011111)は、7つのMSBに基づいて9Eh(10011110)と区別することができない。同様に、信号RDSR1(05hまたは00000101)も、7つのMSBに基づいて04h(00000100)と区別することができない。7つのMSBに基づいて明確な判断を行うことができない場合、起こりうる結果は2つある。 With these command sets, it is not possible to make a clear determination of a command based on the seven MSBs of the command. For example, the signal JEDEC (9Fh or 10011111) cannot be distinguished from 9Eh (10011110) based on 7 MSBs. Similarly, the signal RDSR1 (05h or 00000101) cannot be distinguished from 04h (00000100) based on the seven MSBs. If a clear decision cannot be made based on the seven MSBs, there are two possible outcomes.
1つ目の状況は、コマンド9Ehを例とする。現時点で9Ehは無効なコマンドであり、出力信号JEDECデータによりフラッシュメモリに影響を与えず、且つデバイスまたはシステムに見落とされる可能性があるため、無効な9Ehから信号JEDECを推測することは実務的に問題ではない。また、念入りに設計されたシステムまたはデバイスは、このような無効コマンドを発することはない。そのため、無効コマンドにより不明確性が生じた時、この問題を無視することができる。とはいっても、フラッシュメモリの制御システムについては、無効コマンドの誤解を回避し、有効なコマンドにできることが理想である。 The first situation is a command 9Eh as an example. It is practical to infer the signal JEDEC from the invalid 9Eh, since 9Eh is an invalid command at this time and does not affect the flash memory due to the output signal JEDEC data and may be overlooked by the device or system. is not a problem. Also, a carefully designed system or device will not issue such invalid commands. Therefore, this problem can be ignored when ambiguity arises due to invalid commands. However, for a flash memory control system, it is ideal to avoid misunderstanding of invalid commands and to make valid commands.
2つ目の状況は、コマンド04hを例とする。いくつかのフラッシュメモリにおいて、現時点で、04hは、ステータスレジスタのライトイネーブルラッチ(write enable latch,WEL)ビットを1から0にリセットするよう発せられるライトディセーブルコマンドである。そのため、コンピュータプログラムの観点からいうと、04hは、有効なコマンドである。しかしながら、このようなコマンドがフラッシュメモリ制御回路を信号RDSR1 05hとして誤って解釈すると、コンピュータプログラムに故障が生じる。このような7つのMSBに基づいて明確に判断できない有効コマンドを受信するフラッシュメモリについては、フラッシュメモリ制御システムが潜在する誤ったコマンドを検出し、そのデコードを適切に処理できることが理想である。
The second situation is a command 04h as an example. Currently, in some flash memories, 04h is a write disable command issued to reset the write enable latch (WEL) bit of the status register from 1 to 0. Therefore, from the viewpoint of the computer program, 04h is a valid command. However, if such a command misinterprets the flash memory control circuit as the
パッドシリアル出力回路46における組合せロジック110は、下記の方法のうちの7ビットのプリデコードに対して曖昧な解析(ambiguity resolution)を行う。無効コマンド9Ehおよびライトイネーブルラッチコマンド04hのLSBは、いずれも1つの0を含む。この状況では、組合せロジック110の出力端子がフリップフロップ112の入力端子Dに0を伝送するため、D型フリップフロップ112が0を保存して、出力端子Qが入力端子Dのロジック値を含まない0をD型フリップフロップ114の入力端子SET1’に伝送できるようになる。そのため、出力イネーブル信号OEのどの起動(assertion)も入力端子Dにより制御される。
The
ここで説明した技術は、SPIまたはQPIインターフェースに応用することができる。図6に示したメモリ装置構造は、図12のように変更して、QPIと同様に1ビットおよび多ビットSPIをサポートするために用いてもよい。 The techniques described here can be applied to SPI or QPI interfaces. The memory device structure shown in FIG. 6 may be modified as shown in FIG. 12 and used to support 1-bit and multi-bit SPI as well as QPI.
1ビットおよび多ビットSPIインターフェースにおいて、8ビットコマンドは、1ビットシリアルにより提供される。つまり、8つのクロックの各クロックにそれぞれ1つのビットが提供される。この入力は、シリアル入力SIにより提供される。多ビットSPIについては、図6に示したメモリ装置構造を変更して、1つの時間で制御される複数の出力ビットの数と等しい数の複数のパッドシリアル出力回路を含むようにしてもよく、且つ各パッドシリアル出力回路において高速コマンド解析を行ってもよい。プリコマンド信号PRECMD<1:0>は、各パッドシリアル出力回路をイネーブルにして出力できるよう、0、1の値を有することができる。 In 1-bit and multi-bit SPI interfaces, 8-bit commands are provided by 1-bit serial. That is, one bit is provided for each of the eight clocks. This input is provided by the serial input SI. For the multi-bit SPI, the memory device structure shown in FIG. 6 may be modified to include a plurality of pad serial output circuits equal in number to a plurality of output bits controlled in one time, and High speed command analysis may be performed in the pad serial output circuit. The pre-command signal PRECMD <1: 0> can have a value of 0 or 1 so that each pad serial output circuit can be enabled and output.
QPIインターフェースにおいて、8ビットのコマンドは4ビットシリアルで提供される。つまり、2つのクロックを使用してそれぞれ4つのビットを伝送する。QPIインターフェースについては、図6に示したメモリ構造を図12のように変更してもよい。コマンドおよび制御ロジック120は、データレジスタ122と、ロジック124とを含む。パッドシリアル出力回路130、131、132および133は、それぞれこれらに接続された入力/出力信号線IO0、IO1、IO2およびIO3と組み合わせて使用してもよい。また、ロジックデータLOGICDATAのビット<4,0>、<5,1>、<6,2>および<7,3>は、それぞれロジック124によってパッドシリアル出力回路130、131、132および133に伝送され、且つプリコマンド信号PRECMD<1:0>は、ロジック124によってパッドシリアル出力回路130、131、132および133に伝送される。シリアルデータ出力信号SDOUT/のビット<4,0>、<5,1>、<6,2>および<7,3>は、それぞれデータレジスタ122によってパッドシリアル出力回路130、131、132および133に伝送される。システムクロックSCKは、パッドシリアル出力回路130、131、132および133に伝送される。QPIに用いる高速コマンド解析は、下記の方法により行うことができる。すなわち、信号RDSR1、RDSR2およびJEDECのIO3〜IO0が、それぞれ0101、0101および1111(図7)である時、プリコマンド信号PRECMD<1:0>の0、1値は、パッドシリアル出力回路130、131、132および133の出力をイネーブルにするために使用することができる。
In the QPI interface, 8-bit commands are provided in 4-bit serial. That is, four bits are transmitted using two clocks. For the QPI interface, the memory structure shown in FIG. 6 may be changed as shown in FIG. Command and
図13は、4ビットおよび7ビットのコマンド・プリデコードを使用したロジックデータ読み込み操作を概略的に示したフローチャート140である。システムクロックSCKは、入力パッド回路48でバッファリングされ、バッファリングされたクロック信号CLKをロジック54およびデータレジスタ52に提供する(ステップ141)。4つのクロック信号CLKが着信コマンドの4つのMSBを制御し、且つこれら4つのMSBがロジック54にプリデコードされた(ステップ142)後、ロジック54のうち、これら4つのビットにおいてプリデコードされたロジック読み込みコマンド(例えば、信号JEDECまたはステータスレジスタにおけるステータスデータSR1またはSR2)に基づいて、ロジックデータをプリフェッチする(ステップ143)。プリフェッチされたロジックデータは、8番目のシステムクロックSCKの前にパッドシリアル出力回路46に提供される(ステップ144)。7つのクロック信号CLKが着信コマンド(incoming command)の7つのMSBを制御し、且つロジック54でプリデコードされてプリコマンド信号が生成された(ステップ145)後、プリコマンド信号をパッドシリアル出力回路46に提供する(ステップ146)。プリコマンド信号は、パッドシリアル出力回路46のうち高速コマンド解析に用いるLSB(8番目のシステムクロックSCKの上昇エッジ)と結合され、プリデコードコマンドの曖昧性を解決する(ステップ147)。コマンドがロジック読み込みコマンドでない場合(ステップ148でNoの場合)は、ロジックデータ読み込みを行わずに、メモリ操作を継続する(ステップ150)。コマンドがロジック読み込みコマンドである場合(ステップ148でYesの場合)は、プリフェッチされたロジックデータが8番目のシステムクロックSCKの下降エッジで選択され、且つシステムクロックSCKにより制御されたパッドシリアル出力回路46から出力される(ステップ149)。
FIG. 13 is a
有利なこととして、ロジックデータ、SR1データおよびSR2データのうちの1つは4番目のクロックでプリフェッチされるため、ロジック54で多重送信(multiplexing)が行われても、選択データは依然として十分な時間を有し、パッドシリアル出力回路46のマルチプレクサ116が使用可能になるよう処理される。有利なこととして、ロジックデータはパッドシリアル出力回路46のマルチプレクサ116で多重送信を行い、且つマルチプレクサ116は直接出力ドライバ118に提供されるため、信号線やその他の伝送およびゲートの遅延を回避することができる。有利なこととして、マルチプレクサ116および出力ドライバ118のパッドシリアル出力回路46は、システムクロックSCKにより制御されるため、クロックバッファの遅延を回避することができる。有利なこととして、デコードの曖昧性は、パッドシリアル出力回路46における組合せロジック110のシステムクロックSCKの上昇エッジにおいて解決されるため、コマンドがロジック読み込みコマンドとして解析されない限り、ロジック読み込みコマンドにおいてプリフェッチされたいかなるデータも、出力ドライバ118の入力として選択されることはない。
Advantageously, one of the logic data, SR1 data, and SR2 data is prefetched at the fourth clock, so that even if multiplexing is performed in
図14は、7ビットのコマンド・プリデコードを使用したロジックデータ読み込み操作を概略的に示したフローチャート160である。システムクロックSCKは、パッドシリアル出力回路46でバッファリングされ、バッファリングされたクロック信号CLKをロジック54およびデータレジスタ52に提供する(ステップ161)。7つのクロック信号CLKにおいて着信コマンドの7つのMSBを制御し、且つこれら7つのMSBがロジック54にプリデコードされてプリコマンド信号を生成した(ステップ162)後、プリコマンド信号をパッドシリアル出力回路46に提供する(ステップ163)。また、ロジックデータ(例えば、信号JEDECまたはステータスレジスタのステータスデータSR1またはSR2)は、7つのビットのうちどのロジック読み込みコマンドがプリデコードされたのかに基づいて、ロジック54においてプリフェッチされるとともに(ステップ164)、ロジックデータをパッドシリアル出力回路46に提供する(ステップ165)。プリコマンド信号は、パッドシリアル出力回路46において、高速コマンド解析に用いるLSB(8番目のシステムクロックSCKの上昇エッジ)と結合され、プリデコードコマンドの曖昧性を解決する(ステップ166)。コマンドがロジック読み込みコマンドでない場合(ステップ167でNoの場合)は、ロジックデータ読み込みを行わずに、メモリ操作を継続する(ステップ169)。コマンドがロジック読み込みコマンドである場合(ステップ167でYesの場合)は、プリフェッチされたロジックデータが8番目のシステムクロックSCKの下降エッジで選択され、且つシステムクロックSCKにより制御されたパッドシリアル出力回路46から出力される(ステップ168)。
FIG. 14 is a
本発明の説明に含まれる利点およびその応用は説明のために用いただけであって、本発明を限定するものではないため、本発明の保護範囲は特許請求の範囲の限定を基準とする。ここで開示した実施形態は変更および修正が可能であり、本発明が属する技術分野において通常の知識を有する者であれば、本明細書等を熟読した後、これらの実施形態の各構成要素の実際の置換や同等の効果を明瞭に理解することができる。特に限定していない限り、ここに示した特定の数値は説明のために用いただけであるため、必要に応じて変更可能である。本発明で提出した各時間は、特に明確な限定がない限り、いずれも正確な時間ではなく、回路配置、信号線インピーダンス、および本分野において周知のその他の実際の設計要因に応じて変更可能である。参照したある範囲の各数値は、その範囲内の全ての数値を含む。本発明を逸脱しない範囲において、ここで開示した実施形態は、これらの実施形態の各構成要素の置換および同等の効果を含むこれらおよびその他の変更および修正が可能である。 The advantages included in the description of the invention and its applications are for illustrative purposes only and do not limit the invention, so the protection scope of the invention is based on the limitations of the claims. The embodiments disclosed herein can be changed and modified. If the person has ordinary knowledge in the technical field to which the present invention belongs, after reading this specification and the like, each component of these embodiments will be described. The actual substitution and equivalent effects can be clearly understood. Unless specifically limited, the specific numerical values shown here are only used for explanation, and can be changed as necessary. Each time submitted in the present invention is not an exact time unless specifically stated otherwise, and may vary depending on circuit placement, signal line impedance, and other actual design factors known in the art. is there. Each numerical value in a range referred to includes all numerical values within that range. Within the scope of the present invention, the embodiments disclosed herein are capable of these and other changes and modifications, including the replacement of each component of these embodiments and equivalent effects.
2、109 メインアレイセンスアンプ
4、25、107 レジスタ
10、48、134 入力パッド回路
12、54、124 ロジック
14、52、122 データレジスタ
16、46、130、131、132、133 パッドシリアル出力回路
24、102、108、110 組合せロジック
26、104、116 マルチプレクサ
32、112、114 D型フリップフロップ
34、118 出力ドライバ
40 書き込み制御ロジック
42 ステータスレジスタ
50、120 コマンドおよび制御ロジック
56 高圧生成器
58 ページアドレスラッチおよびカウンタ
60 バイトアドレスラッチおよびカウンタ
62 安全レジスタ
64 行デコード回路
641 ライトプロテクトロジック
66 フラッシュメモリセルアレイ
68 列デコード回路
681 32個のセンスアンプブロック
682 256バイトのページバッファ
100 4ビットプリデコーダ
106 7ビットプリデコーダ
140、160 フローチャート
CLK クロック信号
CLK1、CLK’ バッファリングされたクロック入力ピン
CS チップセレクト入力ピン
D、SET、SET1’ 入力端子
IO0、IO1、IO2、IO3 入力/出力信号線
OE 出力イネーブル信号
PRECMD<1:0> プリコマンド信号
Q 出力端子
SI シリアル入力
SDOUT/ シリアルデータ出力信号
SCK システムクロック
SCK’ システムクロック入力ピン
SELECT<1:0> 選択信号
2, 109 Main
Claims (12)
外部信号入力端子と、
アドレス可能なフラッシュメモリセルアレイと、
前記アドレス可能なフラッシュメモリセルアレイに接続され、前記アドレス可能なフラッシュメモリセルアレイからのアレイデータを受信および保存するためのデータレジスタと、
ロジックデータを保存するための複数のレジスタと、
前記外部信号入力端子に接続され、前記外部信号入力端子が受信したコマンドの最上位ビットの第1部分配列が、予測した特定のロジックデータ読み込みコマンドであった場合に、前記複数のロジックデータ読み込みコマンドのうちの特定の1つに基づいて、前記複数のレジスタの1つからロジックデータをプリフェッチするためのプリフェッチロジック(pre-fetch logic)と、
前記外部信号入力端子に接続され、前記外部信号入力端子が受信したコマンドの最上位ビットの第2部分配列が、予測した前記複数のロジックデータ読み込みコマンドのうちの任意の1つであった場合に、予測したロジック読み込みコマンド信号を生成するための出力制御ロジックと
を含むコマンドおよび制御ロジック回路と、
前記データレジスタ、前記プリフェッチロジック、前記出力制御ロジック、および前記外部信号入力端子に接続され、前記予測したロジック読み込みコマンド信号および前記第1部分配列と前記第2部分配列以外の部分のコマンドが、受信した前記複数のロジックデータ読み込みコマンドのうちの任意の1つを解析した時に、前記プリフェッチロジックからのロジックデータを選択および出力するためのパッド出力回路と
を含むフラッシュメモリ装置。 A flash memory device capable of outputting logic data in response to a set of logic read commands,
An external signal input terminal,
An addressable flash memory cell array;
A data register connected to the addressable flash memory cell array for receiving and storing array data from the addressable flash memory cell array;
Multiple registers for storing logic data;
When the first partial arrangement of the most significant bits of the command connected to the external signal input terminal and received by the external signal input terminal is the predicted specific logic data read command, the plurality of logic data read commands Pre-fetch logic for prefetching logic data from one of the plurality of registers based on a particular one of the plurality of registers;
When the second partial arrangement of the most significant bits of the command connected to the external signal input terminal and received by the external signal input terminal is any one of the predicted logic data read commands Command and control logic circuitry, including output control logic to generate a predicted logic read command signal;
Connected to the data register, the prefetch logic, the output control logic, and the external signal input terminal, and receives the predicted logic read command signal and a command of a portion other than the first partial array and the second partial array And a pad output circuit for selecting and outputting logic data from the prefetch logic when an arbitrary one of the plurality of logic data read commands is analyzed.
前記パッド出力回路が、前記シリアル・ペリフェラル・インタフェース・プロトコルに配置されるとともに、シリアルデータ出力線を含む請求項1に記載のフラッシュメモリ装置。 The external signal input terminal is disposed in a serial peripheral interface (SPI) protocol and includes a serial input signal line,
The flash memory device according to claim 1, wherein the pad output circuit is disposed in the serial peripheral interface protocol and includes a serial data output line.
前記パッド出力回路が、前記クワッド・ペリフェラル・インターフェース・プロトコルに配置されるとともに、前記第1シリアル入力/出力信号線に接続された第1・1ビットパッド出力回路、前記第2シリアル入力/出力信号線に接続された第2・1ビットパッド出力回路、前記第3シリアル入力/出力信号線に接続された第3・1ビットパッド出力回路および前記第4シリアル入力/出力信号線に接続された第4・1ビットパッド出力回路を含む請求項1に記載のフラッシュメモリ装置。 The external signal input terminals are arranged in a Quad Peripheral Interface (QPI) protocol, and include a first serial input / output signal line, a second serial input / output signal line, and a third serial input / output. Including a signal line and a fourth serial input / output signal line;
The pad output circuit is disposed in the quad peripheral interface protocol, and the first and first bit pad output circuits connected to the first serial input / output signal line, the second serial input / output signal A second and 1-bit pad output circuit connected to the line, a third and 1-bit pad output circuit connected to the third serial input / output signal line, and a second connected to the fourth serial input / output signal line 2. The flash memory device according to claim 1, further comprising a 4.1 bit pad output circuit.
前記パッド出力回路が、前記シリアル・ペリフェラル・インタフェース・プロトコルに配置されるとともに、シリアルデータ出力線を含む請求項4に記載のフラッシュメモリ装置。 The external signal input terminal is disposed in a serial peripheral interface protocol and includes a serial input signal line,
5. The flash memory device according to claim 4, wherein the pad output circuit is disposed in the serial peripheral interface protocol and includes a serial data output line.
最上位ビットの前記第2部分配列が、7ビットである請求項1に記載のフラッシュメモリ装置。 The first partial array of most significant bits is 4 bits;
The flash memory device according to claim 1, wherein the second partial array of the most significant bits is 7 bits.
前記パッド出力回路が、前記クワッド・ペリフェラル・インターフェース・プロトコルに配置されるとともに、前記第1シリアル入力/出力信号線に接続された第1・1ビットパッド出力回路、前記第2シリアル入力/出力信号線に接続された第2・1ビットパッド出力回路、前記第3シリアル入力/出力信号線に接続された第3・1ビットパッド出力回路および前記第4シリアル入力/出力信号線に接続された第4・1ビットパッド出力回路を含む請求項6に記載のフラッシュメモリ装置。 The external signal input terminal is arranged in the quad peripheral interface protocol, and the first serial input / output signal line, the second serial input / output signal line, the third serial input / output signal line, and the fourth serial Including input / output signal lines,
The pad output circuit is disposed in the quad peripheral interface protocol, and the first and first bit pad output circuits connected to the first serial input / output signal line, the second serial input / output signal A second and 1-bit pad output circuit connected to the line, a third and 1-bit pad output circuit connected to the third serial input / output signal line, and a second connected to the fourth serial input / output signal line 7. The flash memory device according to claim 6, further comprising a 4.1 bit pad output circuit.
前記システムクロック入力信号線に接続され、バッファリングされたクロック信号を前記プリフェッチロジック、前記出力制御ロジックおよび前記データレジスタに提供するための入力パッド回路と
をさらに含む請求項1に記載のフラッシュメモリ装置。 A system clock input signal line connected to the pad output circuit;
The flash memory device of claim 1, further comprising: an input pad circuit connected to the system clock input signal line for providing a buffered clock signal to the prefetch logic, the output control logic, and the data register. .
予め定められたコマンドビット数よりも少ないビット数のコマンドのビット配列を受信し、前記受信した複数のビット配列が、前記コマンドの複数の最上位ビットであることと、
前記メモリ装置のロジック回路において前記受信したビット配列をプリデコード(pre-decode)して、前記受信したビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、
パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記プリデコードするステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、
前記ロジック読み込みコマンドに基づいてロジックデータを出力することと
を含むメモリ装置の操作方法。 A method of operating a memory device for providing logic data to an application program in response to a logic read command having a flash memory cell array and having a predetermined number of command bits,
Receiving a bit array of commands having a number of bits less than a predetermined number of command bits, wherein the received plurality of bit arrays are a plurality of most significant bits of the command;
Pre-decoding the received bit sequence in the logic circuit of the memory device to determine whether the received bit sequence matches the bit sequence of the corresponding logic read command;
Completing the decoding of the remaining bits of the command in a pad output circuit to determine if the adaptation of the predecoding step correctly predicted the logic read command;
Outputting logic data based on the logic read command. A method of operating a memory device.
予め定められたコマンドビット数よりも少ないビット数のコマンドの第1ビット配列を受信し、前記受信した複数の第1ビット配列が、前記コマンドの複数の最上位ビットであることと、
前記メモリ装置のロジック回路において前記受信した第1ビット配列をプリデコードして、前記受信した第1ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、
前記プリデコードするステップにおいて適合した前記ロジック読み込みコマンドに基づいて、ロジックデータをプリフェッチすることと、
予め定められたコマンドビット数よりも少ないが、前記第1ビット配列よりも多いビット数のコマンドの第2ビット配列を受信し、前記受信した複数の第2ビット配列が、前記コマンドの複数の最上位ビットであることと、
前記メモリ装置のロジック回路において前記受信した第2ビット配列をプリデコードして、前記受信した第2ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、
パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記第2配列のプリデコードするステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、
前記プリフェッチするステップにおいてプリフェッチしたロジックデータを出力することと
を含むメモリ装置の操作方法。 A method of operating a memory device for providing logic data to an application program in response to a logic read command having a flash memory cell array and having a predetermined number of command bits,
Receiving a first bit arrangement of a command having a number of bits less than a predetermined number of command bits, wherein the plurality of received first bit arrangements are a plurality of most significant bits of the command;
Predecoding the received first bit array in a logic circuit of the memory device to determine whether the received first bit array is compatible with a corresponding logic read command bit array;
Prefetching logic data based on the logic read command adapted in the predecoding step;
A second bit array of commands having a number of bits less than a predetermined number of command bits but greater than the first bit array is received, and the plurality of received second bit arrays includes a plurality of second bits of the command. The upper bit,
Predecoding the received second bit array in the logic circuit of the memory device to determine whether the received second bit array is compatible with a corresponding logic read command bit array;
Completing the decoding of the remaining bits of the command in a pad output circuit to determine whether the adaptation of the pre-decoding step of the second array correctly predicted the logic read command;
Outputting the prefetched logic data in the prefetching step.
前記第2ビット配列が、前記コマンドの7つの最上位ビットである請求項10に記載のメモリ装置の操作方法。 The first bit array is the four most significant bits of the command;
The method of claim 10, wherein the second bit array is the seven most significant bits of the command.
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