JP5455852B2 - Compound semiconductor light emitting device and method for manufacturing the same - Google Patents
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Description
本発明は、化合物系半導体発光素子に関し、特に、静電破壊対策を備えた構造の化合物系半導体発光素子に関する。 The present invention relates to a compound semiconductor light-emitting device, and more particularly to a compound semiconductor light-emitting device having a structure with countermeasures against electrostatic breakdown.
従来から、赤色発光ダイオード(LED:Light emitting diode)や緑色LEDは作製することができていたが、青色LEDの作製が困難であった。このため、発光ダイオードで赤・緑・青の光の3原色を実現することができていなかった。 Conventionally, red light emitting diodes (LEDs) and green LEDs have been manufactured, but it has been difficult to manufacture blue LEDs. For this reason, the three primary colors of red, green, and blue light cannot be realized with the light emitting diode.
ところが、1990年代に入り、窒化物系の青色LEDが発明されてから、LED照明の実用化が始まった。現在のところLED照明は、信号だけに留まらず、液晶モニターのバックライト等の多方面の用途で活躍し始めている。 However, since the introduction of the nitride-based blue LED in the 1990s, practical use of LED lighting has started. At present, LED lighting is starting to play an active role not only for signals but also for various applications such as backlights for liquid crystal monitors.
LED照明は、一般的に青色LEDチップと、YAG(イットリウム・アルミニウム・ガーネット)蛍光体とを組み合わせにより白色LEDを実現している。この白色LEDは、従来の照明よりも低消費電力・省スペース・水銀フリーのため環境に良いというメリットがあり、次世代の照明器具として期待が寄せられている。 LED illumination generally realizes a white LED by combining a blue LED chip and a YAG (yttrium, aluminum, garnet) phosphor. This white LED has a merit of being good for the environment because of lower power consumption, space saving, and mercury-free than conventional lighting, and is expected as a next-generation lighting fixture.
このような青色LEDは、従来のLEDよりも不均一に電界が印加されやすいことから、静電破壊(ESD:Electronic Static Discharge)に対する耐圧が十分ではないという問題がある。特に窒化物系の青色LEDは、逆方向のサージに対する耐圧に問題があると言われている。 Such a blue LED has a problem that its withstand voltage against electrostatic breakdown (ESD) is not sufficient because an electric field is more likely to be applied non-uniformly than a conventional LED. In particular, nitride-based blue LEDs are said to have a problem with withstand voltage against reverse surges.
逆方向のサージに対する耐圧を向上させるために、特許文献1では、図27に示される青色LEDの構造をとっている。図27は、特許文献1の窒化物半導体発光素子を示す模式的な断面図である。特許文献1の窒化物半導体発光素子は、図27に示されるように、基板102上に、AlNバッファ層10と、n型コンタクト層11と、iGaNからなる第1のnESD層12と、nGaNからなる第2のnESD層13と、n型超格子層14と、発光層15と、p型超格子層16と、p型GaN層17と、ITO(Indium Tin Oxide)からなる透明電極層18と、パッシベーション層19とをこの順に積層させて構成したものである。また、nコンタクト層11上には、V層20およびAl層21からなるn側電極22を形成する。特許文献1の青色LEDのように絶縁性の基板を用いる場合、基板102の表裏のうちの一方の面に、p側電極(図示せず)およびn側電極22を形成する。
In order to improve the withstand voltage against reverse surge, Patent Document 1 adopts a blue LED structure shown in FIG. FIG. 27 is a schematic cross-sectional view showing the nitride semiconductor light emitting device of Patent Document 1. As shown in FIG. As shown in FIG. 27, the nitride semiconductor light emitting device of Patent Document 1 includes an
基板102上に、MOVPE法によって半導体層を形成するときの成長温度として、AlNバッファ層10は、400℃の成長温度で形成し、n型コンタクト層11は、1080〜1140℃の成長温度で形成する。これに対し、第1のnESD層12、第2のnESD層13等のようなnESD層は、850℃で形成する。
As a growth temperature when forming a semiconductor layer on the
このように比較的低温で第1のnESD層12を形成することにより、第1のnESD層12の表面にピットが発生する。その上に第2のnESD層13を形成すると、第1のnESD層12の表面にあるピットの周囲にSiが集中し、この部分が過電流を逃がす経路となる。このように形成される経路によって、LED素子にサージが導入されても、耐圧に支障がなく、静電耐圧特性を向上させることができる。 Thus, by forming the first nESD layer 12 at a relatively low temperature, pits are generated on the surface of the first nESD layer 12. When the second nESD layer 13 is formed thereon, Si concentrates around the pits on the surface of the first nESD layer 12, and this part becomes a path for releasing overcurrent. Even if a surge is introduced into the LED element by the path formed in this way, the withstand voltage is not affected and the electrostatic withstand voltage characteristic can be improved.
しかしながら、発明者らの研究によると、特許文献1のLEDには、以下のような課題があることがわかった。 However, according to the research by the inventors, it has been found that the LED of Patent Document 1 has the following problems.
一般に、発光層を構成する井戸層を薄くすると、井戸層内のキャリア濃度が高くなって、オージェ再結合と呼ばれる非発光再結合が増え、発光効率が低下する傾向にある。逆に、井戸層を厚くするとキャリア濃度が低くなり、非発光再結合が減るため、発光効率が向上する傾向にある。 In general, when the well layer constituting the light emitting layer is thinned, the carrier concentration in the well layer increases, and non-radiative recombination called Auger recombination increases, and the light emission efficiency tends to decrease. On the contrary, when the well layer is thickened, the carrier concentration is lowered and non-radiative recombination is reduced, so that the light emission efficiency tends to be improved.
すなわち、発光素子に注入した電流を効率よく光に変換するためには、井戸層の厚みを、たとえば少なくとも3nm〜3.5nm程度以上に厚くすることが必要となる。ところが、特許文献1に示すようにnESD層を形成した状態で、井戸層を厚くすると、発光効率が向上するどころか、却って発光効率が低下することがわかってきた。発光効率の低下の原因は、サージが印加されたときの電流経路として、ESD層に意図的に形成された結晶中の欠陥に起因するものと考えられる。 That is, in order to efficiently convert the current injected into the light emitting element into light, it is necessary to increase the thickness of the well layer to at least about 3 nm to 3.5 nm, for example. However, as shown in Patent Document 1, it has been found that if the well layer is thickened with the nESD layer formed, the light emission efficiency is lowered rather than the light emission efficiency is improved. The cause of the decrease in luminous efficiency is considered to be due to defects in the crystal intentionally formed in the ESD layer as a current path when a surge is applied.
なぜなら、一般にInGaN層を形成する際、結晶欠陥近辺のIn組成が周囲よりも高くなることが知られており、InGaN井戸層中の転位近辺の高いIn組成のInGaNが、高いp層成長温度で分解することによって、非発光領域が形成されると考えられているからである。また、井戸層の膜厚を大きくすると、LEDの発光スペクトルの半値幅が増加し、Inの不均一性は助長される傾向にあることもわかっている。 This is because it is generally known that when an InGaN layer is formed, the In composition in the vicinity of crystal defects is higher than the surroundings, and InGaN with a high In composition near the dislocation in the InGaN well layer has a high p-layer growth temperature. This is because it is considered that a non-light emitting region is formed by decomposition. It has also been found that increasing the thickness of the well layer increases the half-value width of the emission spectrum of the LED, and tends to promote inhomogeneity of In.
すなわち、LEDの外部量子効率低下の原因となる非発光領域は、転位密度が低いほど形成されにくく、井戸層の膜厚が厚いLEDを形成するためには、発光層直下の結晶中の欠陥の少なさが極めて重要である。しかし、上述したように比較的低温で形成したiGaN層中には、表面にピットが存在するとともに、その周りに多くの結晶欠陥を有するため、従来のESD層は、井戸層の厚みが薄いLEDに採用することができない。 That is, the non-light-emitting region that causes a decrease in the external quantum efficiency of the LED is less likely to be formed as the dislocation density is lower, and in order to form an LED having a thick well layer, defects in the crystal immediately below the light-emitting layer are formed. Little is very important. However, in the iGaN layer formed at a relatively low temperature as described above, there are pits on the surface and many crystal defects around the pit. Therefore, the conventional ESD layer is an LED with a thin well layer. Can not be adopted.
本発明は、上記のような現状を鑑みてなされたものであり、その目的とするところは、化合物系半導体発光素子の発光効率を低下させることなく、静電破壊に対する耐圧を付与することである。 The present invention has been made in view of the current situation as described above, and an object of the present invention is to provide a withstand voltage against electrostatic breakdown without reducing the light emission efficiency of the compound semiconductor light emitting element. .
本発明の化合物系半導体発光素子は、基板と、該基板上に形成された半導体積層構造とを有する化合物系半導体発光素子であって、半導体積層構造は、基板側から順に、n型層、発光層、およびp型層を含むものであり、p型層に接するp側電極と、n型層に接するn側電極とを有し、n型層は、半導体積層構造を構成する他の層よりも表面粗さが粗いリークパス層を1層以上有し、該化合物系半導体発光素子の上面からの平面視において、リークパス層の面積は、半導体積層構造を構成する他の層の面積よりも小さいことを特徴とする。 The compound-based semiconductor light-emitting device of the present invention is a compound-based semiconductor light-emitting device having a substrate and a semiconductor stacked structure formed on the substrate, and the semiconductor stacked structure includes an n-type layer and a light-emitting layer in order from the substrate side. And includes a p-type layer, and has a p-side electrode in contact with the p-type layer and an n-side electrode in contact with the n-type layer, and the n-type layer is more than other layers constituting the semiconductor stacked structure. In addition, it has at least one leak path layer having a rough surface roughness, and the area of the leak path layer is smaller than the areas of other layers constituting the semiconductor multilayer structure in plan view from the top surface of the compound semiconductor light emitting device It is characterized by.
基板の表裏のうちのいずれか一方の面にn側電極とp側電極とが載置されており、化合物系半導体発光素子の上面からの平面視において、リークパス層が、n側電極とp側電極の間に位置することが好ましい。 An n-side electrode and a p-side electrode are placed on either one of the front and back surfaces of the substrate, and the leak path layer is formed in a plan view from the upper surface of the compound semiconductor light emitting element. It is preferably located between the electrodes.
化合物系半導体発光素子の上面からの平面視において、p側電極の配置される領域と、リークパス層の配置される領域とが重ならないようにリークパス層を配置することが好ましい。 It is preferable to arrange the leak path layer so that the region where the p-side electrode is arranged and the region where the leak path layer is arranged do not overlap in a plan view from the upper surface of the compound semiconductor light emitting device.
基板の表裏のうちのいずれか一方の面にn側電極とp側電極とが載置されており、化合物系半導体発光素子の上面からの平面視において、リークパス層が、p側電極の直下に位置することが好ましい。 An n-side electrode and a p-side electrode are placed on either one of the front and back surfaces of the substrate, and the leak path layer is directly below the p-side electrode in plan view from the top surface of the compound semiconductor light emitting device. Preferably it is located.
p側電極の直下の発光層のみに電流が注入されにくい構造を有することが好ましい。半導体積層構造のp側電極の直下の領域において、p側電極と、該p側電極の真下の半導体積層構造の表面との間に、電気導電性が低い電流狭窄層を有することが好ましい。 It is preferable to have a structure in which current is difficult to be injected only into the light emitting layer immediately below the p-side electrode. In a region immediately below the p-side electrode of the semiconductor multilayer structure, it is preferable to have a current confinement layer having low electrical conductivity between the p-side electrode and the surface of the semiconductor multilayer structure immediately below the p-side electrode.
p側電極と、該p側電極の直下に形成するp型層との界面において、p側電極の直下の接触抵抗が、p側電極の直下以外の部分の接触抵抗よりも高く、かつ、0.1Ωcm2以上であることが好ましい。 At the interface between the p-side electrode and the p-type layer formed immediately below the p-side electrode, the contact resistance immediately below the p-side electrode is higher than the contact resistance of the portion other than directly below the p-side electrode, and 0 It is preferably 1 Ωcm 2 or more.
本発明の化合物系半導体発光素子は、基板と、該基板上に形成された半導体積層構造とを有する化合物系半導体発光素子であって、半導体積層構造は、基板側から順に、p型層、発光層、およびn型層を含むものであり、該基板の表裏のうちの半導体積層構造が形成された側とは反対側の面に接するp側電極と、n型層に接するn側電極とを有し、n型層は、半導体積層構造を構成する他の層よりも表面粗さが粗いリークパス層を1層以上有し、化合物系半導体発光素子の上面からの平面視において、リークパス層の面積は、半導体積層構造を構成する他の層の面積よりも小さく、リークパス層が、n側電極の直下に形成されることを特徴とする。n側電極の直下の発光層のみに電流が注入されにくい構造を有することが好ましい。 The compound-based semiconductor light-emitting device of the present invention is a compound-based semiconductor light-emitting device having a substrate and a semiconductor stacked structure formed on the substrate, and the semiconductor stacked structure includes a p-type layer and a light-emitting layer in order from the substrate side. A p-side electrode in contact with the surface opposite to the side on which the semiconductor multilayer structure is formed, and an n-side electrode in contact with the n-type layer. And the n-type layer has at least one leak path layer having a surface roughness rougher than other layers constituting the semiconductor multilayer structure, and the area of the leak path layer in a plan view from the upper surface of the compound semiconductor light emitting device Is smaller than the area of the other layers constituting the semiconductor multilayer structure, and the leak path layer is formed immediately below the n-side electrode. It is preferable to have a structure in which current is difficult to be injected only into the light emitting layer directly under the n-side electrode.
半導体積層構造のn側電極の直下の領域において、n側電極と、該n側電極の真下の半導体積層構造の表面との間に、電気導電性が低い電流狭窄層を有することが好ましい。 In a region immediately below the n-side electrode of the semiconductor multilayer structure, it is preferable to have a current confinement layer having low electrical conductivity between the n-side electrode and the surface of the semiconductor multilayer structure directly below the n-side electrode.
本発明の化合物系半導体発光素子の製造方法は、基板上に、n型層とリークパス層とをこの順に結晶成長させるステップと、該リークパス層の一部を除去することによりn型層を露出させるステップと、リークパス層および露出したn型層上に、発光層およびp型層をこの順に形成するステップとをこの順に含むことを特徴とする。 In the method for manufacturing a compound semiconductor light emitting device of the present invention, an n-type layer and a leak path layer are grown on a substrate in this order, and the n-type layer is exposed by removing a part of the leak path layer. And a step of forming a light emitting layer and a p-type layer in this order on the leak path layer and the exposed n-type layer.
上記のn型層を露出させるステップは、リークパス層にフォトリソグラフィーを行なった後に、塩素系のガスを用いてリークパス層の一部をドライエッチングすることにより行なうことが好ましい。 The step of exposing the n-type layer is preferably performed by performing photolithography on the leak path layer and then dry etching a part of the leak path layer using a chlorine-based gas.
本発明の化合物系半導体発光素子の製造方法は、基板上に、n型層を結晶成長させるステップと、n型層上に誘電体膜を形成するステップと、該誘電体膜をパターニングすることにより、n型層の一部を露出させるステップと、誘電体膜および露出したn型層上にリークパス層を結晶成長させるステップと、誘電体膜および該誘電体膜上に形成されたリークパス層をエッチングで除去することにより、n型層を露出させるステップと、リークパス層および露出したn型層上に、発光層およびp型層をこの順に形成するステップとをこの順に含むことを特徴とする。 The method for producing a compound semiconductor light emitting device of the present invention includes a step of crystal growth of an n-type layer on a substrate, a step of forming a dielectric film on the n-type layer, and patterning the dielectric film. A step of exposing a part of the n-type layer, a step of crystal-growing a leak path layer on the dielectric film and the exposed n-type layer, and etching the dielectric film and the leak path layer formed on the dielectric film And removing the n-type layer by removing the n-type layer, and forming a light emitting layer and a p-type layer in this order on the leak path layer and the exposed n-type layer in this order.
本発明は、上記のような構成を有することにより、化合物系半導体発光素子の発光効率を低下させることなく、静電破壊に対する耐圧を付与することができるという優れた効果を示す。 The present invention exhibits an excellent effect that, by having the above-described configuration, a withstand voltage against electrostatic breakdown can be imparted without reducing the light emission efficiency of the compound semiconductor light emitting device.
以下、本発明の化合物系半導体発光素子およびその製造方法を図面を用いて説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものである。また、長さ、幅、厚さ、深さなどの寸法関係は図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表わすものではない。 Hereinafter, the compound semiconductor light emitting device of the present invention and the manufacturing method thereof will be described with reference to the drawings. In the drawings of the present invention, the same reference numerals represent the same or corresponding parts. In addition, dimensional relationships such as length, width, thickness, and depth are changed as appropriate for clarity and simplification of the drawings, and do not represent actual dimensional relationships.
<実施の形態1>
図1(a)は、本実施の形態の化合物系半導体発光素子の上面図であり、図1(b)は、図1(a)に示される化合物系半導体発光素子のIb−Ibの断面図である。
<Embodiment 1>
FIG. 1A is a top view of the compound semiconductor light emitting device of the present embodiment, and FIG. 1B is a cross-sectional view of Ib-Ib of the compound semiconductor light emitting device shown in FIG. It is.
本実施の形態の化合物系半導体発光素子は、図1(a)に示されるように、表面が凹凸形状の基板100の上に、半導体積層構造190を形成したものである。この半導体積層構造190は、バッファ層110、アンドープGaN層120、SiドープGaN層130、リークパス層210、n側超格子層140、発光層150、およびp型層160が順次積層されたものである。ここで、SiドープGaN層130およびn側超格子層140がn型層である。
As shown in FIG. 1A, the compound semiconductor light emitting device of the present embodiment is obtained by forming a semiconductor multilayer structure 190 on a
上記のリークパス層210は、SiドープGaN層130の一部を覆うように形成されている。そして、p型層160の表面には、透明電極層300およびp側パッド電極310が形成されている。以下においては、透明電極層300およびp側パッド電極310を総称して「p側電極390」と記することもある。
The
また、SiドープGaN層130、リークパス層210、n側超格子層140、発光層150、およびp型層160の側面の一部が除去されており、露出したSiドープGaN層130の表面には、n側パッド電極320が形成されている。
Further, part of the side surfaces of the Si-doped
本発明の化合物系半導体発光素子は、その上面からの平面視において、リークパス層210の面積が、半導体積層構造190を構成する他の層の面積よりも小さいことを特徴とする。このようにリークパス層210を形成することにより、化合物系半導体発光素子に逆方向のサージが印加されても、サージ電流がリークパス層を選択的に通過することになるため、静電破壊に対する耐圧にも優れる。
The compound-based semiconductor light-emitting device of the present invention is characterized in that the area of the
一方、リークパス層210の直上の発光層150の発光効率は低下することになるが、このようにリークパス層210の面積が小さいことにより、発光層150の直下にリークパス層210が形成されていない領域ができ、この領域では発光層の発光効率は低下しなくすることができる。このようにして本発明の化合物系半導体発光素子は、静電破壊に対する耐圧の性能を保持したまま、発光層の発光を最大限に享受できることを特徴とする。
On the other hand, the light emission efficiency of the
特に、図1(a)に示されるように、化合物系半導体発光素子の上面からの平面視において、リークパス層210が、n側電極とp側電極390の間に位置することが好ましい。これにより発光層の発光効率の低下をさらに抑制することができる。
In particular, as shown in FIG. 1A, the
また、図1(b)に示されるように、化合物系半導体発光素子の上面からの平面視において、p側電極390の配置される領域と、リークパス層210の配置される領域とが重ならないように配置されることが好ましい。このようにp側電極390およびリークパス層210を配置することにより、図1(b)に示される化合物系半導体発光素子に順方向に電流を流した場合、p型層160のシート抵抗が高いために、p型層160の水平方向(厚み方向に垂直な面方向)に電流が広がりにくいため、透明電極層300の直下の発光層150のみを発光させることができる。
Further, as shown in FIG. 1B, in a plan view from the upper surface of the compound semiconductor light emitting element, the region where the p-
上記のような構造をとることにより、リークパス層の上の相対的に発光効率の悪い発光層にキャリアが注入されにくくなるため、キャリアの無駄な消費を抑制することができ、もって発光効率を高めることができる。以下においては、化合物系半導体発光素子を構成する各部を説明する。 By adopting the structure as described above, it becomes difficult for carriers to be injected into the light emitting layer having a relatively low light emitting efficiency above the leak path layer, so that wasteful consumption of carriers can be suppressed, thereby increasing the light emitting efficiency. be able to. Below, each part which comprises a compound type semiconductor light-emitting device is demonstrated.
(基板)
本実施の形態において、基板100は、サファイア基板を用いることが好ましい。また、基板100は、その表面が平坦であってもよいし、凹凸が形成されていてもよい。発光素子の光取り出し効率を向上するという観点から、凹凸が形成されていることが好ましい。
(substrate)
In this embodiment mode, the
ここで、基板100の表面に形成される凹凸としては、たとえば図1(b)に示されるように、凸部の形状が円錐台であるか、頂部に平坦部を有しないドーム形状であることが好ましい。かかる円錐台の上底および底面は、たとえば底面の円の直径が0.2μm以上4μm以下であり、その上底の円の直径が1μm以下であることが好ましい。このような凸部は、0.3μm以上8μm以下のピッチで形成することが好ましい。
Here, as the unevenness formed on the surface of the
(半導体積層構造)
本発明において、半導体積層構造は、図1(b)に示される積層構造のみに限定されるものではなく、一般的な窒化ガリウム系半導体積層構造であって、かつリークパス層が半導体積層構造を構成する他の層の面積よりも面積が小さい限り、本発明の範囲を逸脱するものではない。以下においては、リークパス層およびそれを形成する位置を説明する。
(Semiconductor laminated structure)
In the present invention, the semiconductor multilayer structure is not limited to the multilayer structure shown in FIG. 1B, but is a general gallium nitride based semiconductor multilayer structure, and the leak path layer constitutes the semiconductor multilayer structure. As long as the area is smaller than the area of other layers, it does not depart from the scope of the present invention. In the following, the leak path layer and the position where it is formed will be described.
(リークパス層)
本発明において、リークパス層210は、化合物系半導体発光素子の外部からサージが印加されたときの電流経路としての役割をなすものである。このようなリークパス層210を設けることにより、静電耐圧特性を向上させることができる。
(Leakage path layer)
In the present invention, the
リークパス層210が上記の性能を発揮するためには、その表面にピットと呼ばれる微細な凸部が分布している必要がある。具体的には、リークパス層210の表面の二乗平均平方根(RMS:Root Mean Square)が2nm以上20nm以下でピットが分布していることが好ましい。かかるピットの周囲にドーピングしたSiが相対的に高い濃度で分布し、この部分が電流経路となって、静電耐圧特性を向上することができる。なお、本発明において、上記のRMSは、原子間力顕微鏡(AFM:Atomic Force Microscope)によって測定した値を採用するものとする。
In order for the
上記のようにリークパス層210にピットを形成するためには、リークパス層の形成温度を780℃以上900℃以下の低温で形成することが好ましい。このような低温で成長させることにより、島状の成長を促進することができるからである。ちなみに、SiドープGaN層130の表面のRMSは、1nm以下である。
In order to form pits in the
図1(b)においては、SiドープGaN層130の表面にリークパス層210を形成する場合を示しているが、必ずしもこの位置にリークパス層210を形成する場合のみに限定されるものではなく、発光層150よりも基板側に近い位置にリークパス層210が形成されていれば、その位置は特に限定されない。また、リークパス層210は、単層構造のみに限られるものではなく、2層以上を積層させた積層構造であってもよい。
FIG. 1B shows the case where the
また、リークパス層210は、必ずしもSiドープGaNのみで構成する必要はなく、たとえばノンドープGaN層とSiドープGaN層との2層構造としてもよい。このようなリークパス層210は、その厚みが0.015μm以上0.04μm以下であることが好ましい。
Further, the
(バッファ層)
本実施の形態において、バッファ層110は、半導体積層構造190のうちの基板100に接して形成されるものである。このような位置にバッファ層110を形成することにより、半導体積層構造190を構成する他の層の結晶状態を良好に保つことができる。
(Buffer layer)
In the present embodiment, the
(n型層)
本発明において、n型層は、たとえば2nm以上5nm以下の厚みのInxGa1-xN層(0.05≦X≦0.15)と、2nm以上5nm以下の厚みのSiドープGaN層とを交互に各10層ずつ積層して超格子構造としたものを用いることができる。
(N-type layer)
In the present invention, the n-type layer includes, for example, an In x Ga 1-x N layer (0.05 ≦ X ≦ 0.15) having a thickness of 2 nm to 5 nm, and a Si-doped GaN layer having a thickness of 2 nm to 5 nm. Alternatively, a superlattice structure in which 10 layers are alternately stacked can be used.
(発光層)
本発明において、発光層150は、たとえば2.5nmの厚みのアンドープIn0.25Ga0.75N層と、2.5nmの厚みのアンドープGaN層とを交互に各6層ずつ繰り返して積層構造としたものを用いることができる。
(Light emitting layer)
In the present invention, the
(p型層)
本発明において、p型層160は、Mgのドーピング濃度が5×1019/cm3程度のMgドープGaNからなることが好ましい。このようなp型層160は、1100℃程度の温度で形成されるものであり、たとえば80nm程度の厚みである。このようにしてp型層160を形成した後、室温まで冷却してから基板を取り出すことにより半導体積層構造が形成される。
(P-type layer)
In the present invention, the p-
(透明電極層)
本発明において、透明電極層300は、透明性を有し、かつ導電性を有する材料からなるものであればいかなるものをも用いることができる。透明電極層300に好適な材料としては、ITOを挙げることができる。また、透明電極層300の厚みは、従来公知の厚みとすることができる。
(Transparent electrode layer)
In the present invention, any material can be used for the
<実施の形態2>
図2は、本実施の形態の化合物系半導体発光素子の断面図である。本実施の形態の化合物系半導体発光素子は、図2に示されるように、p側パッド電極310の直下にリークパス層210を形成することが異なる他は、実施の形態1と同様のものである。このような位置にリークパス層210を設けることにより、p側パッド電極310の直下の発光層150のみに電流が注入されにくくすることができる。これにより光出力を低下させることなくESD対策を講じることができ、もってさらに発光効率を高めることができる。
<Embodiment 2>
FIG. 2 is a cross-sectional view of the compound semiconductor light emitting device of this embodiment. As shown in FIG. 2, the compound-based semiconductor light-emitting device of this embodiment is the same as that of Embodiment 1 except that a
なぜなら、リークパス層210を形成した直上の発光層150は、発光効率が低下するが、そもそもp側パッド電極310の直下の発光層150で生じた光は、p側パッド電極310に吸収されやすいため、素子外に光子を取り出しにくい。このようにもともと発光層の発光効率が相対的に低い位置に、リークパス層210を設けても、結果として発光効率の低下に寄与せず、むしろキャリアの無駄な消費を抑制することができるからである。
This is because although the
<実施の形態3>
図3は、本実施の形態の化合物系半導体発光素子の断面図である。本実施の形態の化合物系半導体発光素子は、図3に示されるように、p側パッド電極310の直下にあたる透明電極層300の位置に、電気導電性が低い電流狭窄層800を設けたことが異なる他は、実施の形態2と同様のものである。
<Embodiment 3>
FIG. 3 is a cross-sectional view of the compound semiconductor light emitting device of this embodiment. In the compound semiconductor light emitting device of the present embodiment, as shown in FIG. 3, the
このような位置に電流狭窄層800を設けることにより、電流狭窄層800の直下の発光層150には実質的に電流が流れにくくなる。このため、図2に示される構造に比して、相対的に発光効率の悪い発光層150でキャリアが無駄に消費されなくなるため、発光効率をさらに高めることができる。
By providing the
(電流狭窄層)
本実施の形態において、電流狭窄層800は、単層構造であってもよいし、2層以上を積層した多層構造であってもよい。また、電流狭窄層800を構成する材料は、p側パッド電極310の直下の発光効率が低い領域の発光層150にキャリアが注入されにくくする程度の絶縁性を示すものであればよく、たとえばSiO2、SiN、TiO2等を用いることができる。
(Current confinement layer)
In the present embodiment, the
電流狭窄層800の厚みに関しても、p側パッド電極310の直下の発光層150にキャリアが注入されにくくできるものであれば、いかなる厚みであってもよい。たとえば150μm程度の厚みとすることが好ましい。
The thickness of the
また、電流狭窄層800を形成する位置は、図3に示されるようなp型層160と透明電極層300との間のみに限られるものではなく、たとえば透明電極層300とp側パッド電極310との間に設けてもよいし、透明電極層300の内部に設けてもよい。
Further, the position where the
また、必ずしも電流狭窄層800を設けなくともよく、たとえばp側パッド電極310の直下にあたるp型層160の表面に対し、プラズマ処理等を行なうことにより、その部分を電気的に不活性にしてもよい。
In addition, the
上記のプラズマ処理は、次のようにして行なわれる。すなわち、p型層160を形成した後であって、かつ透明電極層300を形成する前に、p型層160の表面のうちのリークパス層210の直上以外の部分をフォトレジストで覆う。そして、平行平板型のRIE装置に入れて、Arガスを流しながらプラズマ放電を行なうことにより、p型層160の露出部分を高抵抗化する。プラズマ処理しなかった部分のp型層160と透明電極層300との接触抵抗は、0.02Ω・cm2であるのに対し、プラズマ処理された部分のp型層160と透明電極層300との接触抵抗は、0.1Ω・cm2以上となる。
The above plasma treatment is performed as follows. That is, after the p-
このように接触抵抗が異なることにより、電流狭窄層を設けなくても、接触抵抗の高い部分にキャリアは注入されず、相対的に発光効率の低いリークパス層210の直上の発光層には実質的に電流が注入されないようにすることができる。
Due to the difference in contact resistance, carriers are not injected into a portion with a high contact resistance even if a current confinement layer is not provided, and the light emitting layer directly above the
<実施の形態4>
実施の形態1〜3の化合物系半導体発光素子は、基板の表裏のうちの一方の面にp側電極およびn側電極を形成した構造のものであるが、実施の形態4の化合物系半導体発光素子は、基板の表裏のうちの一方の面にp側電極を形成し、他方の面にn側電極を形成したものである。このように化合物系半導体発光素子の上下にそれぞれn側電極およびp側電極を形成する場合であっても、本発明の効果を得ることができる。
<Embodiment 4>
The compound-based semiconductor light-emitting device of Embodiments 1 to 3 has a structure in which a p-side electrode and an n-side electrode are formed on one surface of the front and back surfaces of the substrate, but the compound-based semiconductor light-emitting device of Embodiment 4 In the element, a p-side electrode is formed on one surface of the front and back of the substrate, and an n-side electrode is formed on the other surface. Thus, even when the n-side electrode and the p-side electrode are formed above and below the compound-based semiconductor light-emitting element, the effects of the present invention can be obtained.
以下においては、図4を用いて本実施の形態の化合物系半導体発光素子を説明する。図4(a)は、本実施の形態の化合物系半導体発光素子の上面図であり、図4(b)は、図4(a)に示される化合物系半導体発光素子のIIb−IIb断面図である。 Hereinafter, the compound-based semiconductor light-emitting device of the present embodiment will be described with reference to FIG. 4A is a top view of the compound semiconductor light emitting device of the present embodiment, and FIG. 4B is a cross-sectional view of the compound semiconductor light emitting device shown in FIG. 4A taken along line IIb-IIb. is there.
本実施の形態の化合物系半導体発光素子は、図4(b)に示されるように、基板101と、該基板101上に形成された半導体積層構造191とを有する化合物系半導体発光素子であって、半導体積層構造191は、基板101側から順に、p型層161、発光層151、およびn型層141が積層されたものであり、該基板101の表裏のうちの半導体積層構造191が形成された側とは反対側の面に接するp側電極311と、n型層141に接するn側パッド電極321とを有し、該n型層141は、半導体積層構造191を構成する他の層よりも表面粗さが粗いリークパス層211を1層以上有し、化合物系半導体発光素子の上面からの平面視において、リークパス層211の面積は、半導体積層構造191を構成する他の層の面積よりも小さいことを特徴とする。すなわち、本実施の形態では、図4に示されるように、リークパス層211は、n型層141の全面を覆うのではなく、一部を覆うように形成される。
As shown in FIG. 4B, the compound-based semiconductor light-emitting device of the present embodiment is a compound-based semiconductor light-emitting device having a
ここで、基板101と半導体積層構造191との間には、共晶半田層501、拡散防止層421、誘電体膜401、およびp側コンタクト電極411がこの順に形成されている。また、n側パッド電極321とn型層141との間には、SiドープGaN層131が形成されている。
Here, a
本実施の形態の化合物系半導体発光素子は、実施の形態1のそれと同様に、リークパス層211の一部を除去する。このため、発光層151の直下にリークパス層211がない領域が存在することになり、実施の形態1の化合物系半導体発光素子と同様に、光出力が高く、かつ波長の半値幅も狭く、良好な発光特性を得ることができる。
In the compound semiconductor light emitting device of the present embodiment, a part of the
<実施の形態5>
図5は、本実施の形態の化合物系半導体発光素子の断面図である。本実施の形態の化合物系半導体発光素子は、図5に示されるように、n側パッド電極321の直下にリークパス層211を形成することが異なる他は、実施の形態4と同様のものである。このような位置にリークパス層211を配置することにより、光出力を低下させることなくESD対策を講じることができ、もって発光効率を高めることができる。
<Embodiment 5>
FIG. 5 is a cross-sectional view of the compound semiconductor light emitting device of this embodiment. The compound semiconductor light emitting device of this embodiment is the same as that of Embodiment 4 except that a
なぜなら、リークパス層211の直下の発光層151は、相対的に発光効率が低下するが、そもそもn側パッド電極321の直下の発光層151で生じた光は、n側パッド電極321に吸収されやすいため、素子外に光子を取り出しにくい。このようにもともと発光層151の発光効率が相対的に低い位置に、リークパス層211を設けても、結果として発光効率の低下に寄与せず、むしろキャリアの無駄な消費を抑制することができるからである。
This is because although the
<実施の形態6>
図6は、本実施の形態の化合物系半導体発光素子の模式的な断面図である。本実施の形態の化合物系半導体発光素子は、図6に示されるように、n側パッド電極321のSiドープGaN層131に接する位置に、電流狭窄層801を設けたことが異なる他は、実施の形態5と同様のものである。
<Embodiment 6>
FIG. 6 is a schematic cross-sectional view of the compound semiconductor light emitting device of this embodiment. As shown in FIG. 6, the compound-based semiconductor light-emitting device of the present embodiment is implemented except that a
このような位置に電流狭窄層801を設けることにより、電流狭窄層801の直下の発光層151には実質的に電流が流れなくなる。このため、図5に示される構造に比して、相対的に発光効率の悪い発光層151でキャリアが無駄に消費されなくなり、発光効率をさらに高めることができる。なお、電流狭窄層801は、実施の形態3で説明したものと同様のものを用いることができる。
By providing the
<実施の形態1の化合物系半導体発光素子の製造方法>
以下においては、図7〜図17を参照して、実施の形態1の化合物系半導体発光素子の製造方法を説明する。図7〜図17は、実施の形態1の化合物系半導体発光素子の製造方法の一工程を示す模式的な断面図である。図7〜図17に示される製造工程は、概ね素子1個分に相当する直径2インチの領域を抜き出して模式的に示しているが、実際は、図17に示される構造が連続的に形成されており、その隣接チップ間を切り離すことによって、図1に示される化合物系半導体発光素子を得ることになる。
<Method for Manufacturing Compound-Based Semiconductor Light-Emitting Element of Embodiment 1>
Below, with reference to FIGS. 7-17, the manufacturing method of the compound type semiconductor light-emitting device of Embodiment 1 is demonstrated. 7-17 is typical sectional drawing which shows 1 process of the manufacturing method of the compound type semiconductor light-emitting device of Embodiment 1. FIG. The manufacturing process shown in FIGS. 7 to 17 is schematically shown by extracting an area having a diameter of 2 inches corresponding to one element, but in actuality, the structure shown in FIG. 17 is continuously formed. By separating the adjacent chips, the compound semiconductor light emitting device shown in FIG. 1 is obtained.
図7は、基板上にフォトレジストマスクを形成した後の状態を示す模式的な断面図である。まず、図7に示されるように、基板100に対し、通常のフォトリソグラフィー法を用いることにより、フォトレジストマスク600を形成する。
FIG. 7 is a schematic cross-sectional view showing a state after a photoresist mask is formed on the substrate. First, as shown in FIG. 7, a
図8は、基板の表面に凹凸形状を形成した後の状態を示す模式的な断面図である。図7に示されるようにフォトレジストマスク600を形成した後に、基板100を誘導結合プラズマ方式のドライエッチング装置にセットする。そして、SiC4とArとの混合ガスによって、基板100をドライエッチングすることにより、基板100の表面に凹凸形状を形成する。そして、基板上のフォトレジストマスク600を除去することにより、図8に示される、凹凸が表面に形成された基板100を作製する。
FIG. 8 is a schematic cross-sectional view showing a state after the uneven shape is formed on the surface of the substrate. After the
(n型層とリークパス層とをこの順に結晶成長させるステップ)
図9は、基板上にバッファ層、n型層、リークパス全面層等を形成した後の状態を示す模式的な断面図である。図9に示される構造は、有機金属気相成長(MOVPE:Metal-Organic Vapor Phase Epitaxy)装置を用いて各層を結晶成長させることにより作製する。まず、図8に示される、凹凸形状を表面に有する基板をMOVPE装置に投入する。そして、基板を550℃に加熱した上で、10nm以上50nm以下の厚みのアンドープGaNからなるバッファ層110を形成する。
(Step of crystal growth of n-type layer and leak path layer in this order)
FIG. 9 is a schematic cross-sectional view showing a state after a buffer layer, an n-type layer, a leak path entire surface layer, and the like are formed on the substrate. The structure shown in FIG. 9 is produced by crystal growth of each layer using a metal-organic vapor phase epitaxy (MOVPE) apparatus. First, a substrate having a concavo-convex shape on the surface shown in FIG. 8 is put into a MOVPE apparatus. Then, after heating the substrate to 550 ° C., a
次に、基板100の温度を1100℃まで昇温し、2μmの厚みのアンドープGaN層120、1.5μmの厚みのSiドープGaN層130を形成する。なお、SiドープGaN層130におけるSiのドーピング濃度は、5×1018/cm3である。
Next, the temperature of the
そして、基板100の温度を下げて、780℃以上900℃以下に設定して、30nmの厚みのSiドープGaNからなるリークパス全面層210aを形成する。リークパス全面層210aにおけるSiのドーピング濃度は、5×1018/cm3である。このようにして、図9に示される構造を形成することができる。
Then, the temperature of the
(n型層を露出させるステップ)
図10は、リークパス全面層の一部をドライエッチングで除去した後の状態を示す模式的な断面図である。図9のようにリークパス全面層210aを形成した後に、通常のフォトリソグラフィー法と、ドライエッチング法とを組み合わせて、図10に示されるようにリークパス全面層210aの一部を除去する。ドライエッチング法としては、SiCl4ガスを用いた誘導結合プラズマ方式を用いることが好ましい。
(Step of exposing the n-type layer)
FIG. 10 is a schematic cross-sectional view showing a state after a part of the entire surface of the leak path is removed by dry etching. After forming the leak path entire surface layer 210a as shown in FIG. 9, a part of the leak path entire surface layer 210a is removed as shown in FIG. 10 by combining a normal photolithography method and a dry etching method. As the dry etching method, an inductively coupled plasma method using SiCl 4 gas is preferably used.
ここで、図10に示されるように、リークパス全面層210aの一部をドライエッチング法により除去するときに、SiドープGaN層130の一部も同時にエッチングされても化合物系半導体発光素子の特性上なんら問題ない。
Here, as shown in FIG. 10, when part of the leak path entire surface layer 210a is removed by the dry etching method, even if part of the Si-doped
なお、上記においては、リークパス全面層210aの一部を除去することにより、リークパス層210を形成する場合を説明したが、この場合、リークパス全面層210aの上面に凹凸が形成されていると、エッチングによりリークパス全面層210aを除去すべき部分の一部がSiドープGaN層130上に残留することもある。
In the above description, the case where the
図11は、リークパス全面層の一部がSiドープGaN層上に残るときの状態を示す模式的な断面図である。図11に示されるように、リークパス全面層210aの表面粗さがそのままSiドープGaN層130上に残ると、その上面に形成される半導体積層構造の結晶性が劣化する可能性がある。
FIG. 11 is a schematic cross-sectional view showing a state when a part of the entire surface of the leak path remains on the Si-doped GaN layer. As shown in FIG. 11, if the surface roughness of the leak path whole surface layer 210a remains on the Si-doped
このようなリークパス全面層の残留を抑制するためのリークパス層の形成方法として、以下の方法を用いてもよい。すなわち、まず、基板上にバッファ層110、アンドープGaN層120、およびSiドープGaN層130を形成する。その後、リークパス全面層を形成する前に、プラズマCVD装置を用いてSiO2からなる誘電体膜401を形成する。
The following method may be used as a method of forming a leak path layer for suppressing the remaining of the leak path entire surface layer. That is, first, the
そして、通常のフォトリソグラフィー手法とフッ化水素酸を用いたウェットエッチング方法とを用いて、図12に示されるように、リークパス層を形成する部分の誘電体膜401を除去する。図12は、誘電体膜の一部をウェットエッチングで除去した後の状態を示す模式的な断面図である。図12に示されるように、誘電体膜の一部を除去した後に、基板を再びMOVPE装置にセットする。
Then, using a normal photolithography method and a wet etching method using hydrofluoric acid, as shown in FIG. 12, the
図13は、誘電体膜上にリークパス全面層を形成した後の状態を示す模式的な断面図である。上記リークパス全面層を形成したときと同一の条件で、露出したSiドープGaN層130上に、30nmの厚みのSiドープGaNからなるリークパス層210を形成する。このとき、図13に示されるように、誘電体膜401上には、リークパス全面層に相当する組成の膜は形成されず、GaN微小結晶700が離散的に形成される。
FIG. 13 is a schematic cross-sectional view showing a state after the entire surface of the leak path is formed on the dielectric film. A
そして、MOVPE装置から基板100を取り出し、フッ化水素酸中で誘電体膜をGaN微小結晶700とともに除去することにより、所望の領域にリークパス層210を形成することができる。このようにリークパス層210を形成することにより、リークパス全面層の表面凹凸がSiドープGaN層130上に残ることなく、リークパス層210を形成することができる。
Then, by removing the
(発光層およびp型層を形成するステップ)
図14は、リークパス層上に半導体積層構造を形成した後の状態を示す模式的な断面図である。上記の方法によりリークパス層210を形成した後に、基板100をMOVPE装置にセットして、図14に示されるように、n側超格子層140、発光層150、p型層160をこの順に形成する。以下においては、n側超格子層140、発光層150、およびp型層160の成膜条件を述べる。
(Step of forming light emitting layer and p-type layer)
FIG. 14 is a schematic cross-sectional view showing a state after the semiconductor multilayer structure is formed on the leak path layer. After forming the
n側超格子層140は、基板100を815℃に加熱した上で、2.5nmの厚みのInxGa1-xN層(0.05≦x≦0.15)と、2.5nmの厚みのSiドープGaN層とを交互に各10層ずつを積層することにより形成する。
The n-
発光層150は、MOVPE装置内の温度を815℃に維持し、アンドープIn0.25Ga0.75N層と、アンドープGaN層とを交互に各6層ずつ積層することにより形成する。
The
p型層は、温度を1100℃まで上げて、Mgのドーピング濃度が5×1019/cm3のMgドープGaNを成長させることにより形成する。 The p-type layer is formed by raising the temperature to 1100 ° C. and growing Mg-doped GaN having a Mg doping concentration of 5 × 10 19 / cm 3 .
図15は、p型層上に透明電極層を形成した後の状態を示す模式的な断面図である。上記のようにp型層を形成した後に、室温まで冷却してから基板を取り出し、窒素ガス中で800℃、5分間の熱処理を行なう。 FIG. 15 is a schematic cross-sectional view showing a state after the transparent electrode layer is formed on the p-type layer. After the p-type layer is formed as described above, the substrate is taken out after cooling to room temperature, and heat treatment is performed in nitrogen gas at 800 ° C. for 5 minutes.
次いで、p型層160の表面に、スパッタ装置を用いて透明電極全面層を形成する。そして、通常のフォトリソグラフィー法およびウェットエッチング法を用いることにより、透明電極全面層を所望の形状にパターニングし、図15に示されるような透明電極層300を形成する。
Next, a transparent electrode entire surface layer is formed on the surface of the p-
図16は、半導体積層構造の一部を除去した後の状態を示す模式的な断面図である。次に、通常のフォトリソグラフィー法とSiCl4ガスを用いた誘導結合プラズマ方式のドライエッチング法とを組み合わせることにより、図16に示されるように、p型層160、発光層150、n側超格子層140、リークパス層210、SiドープGaN層130の一部を除去し、SiドープGaN層130の一部を露出させる。
FIG. 16 is a schematic cross-sectional view showing a state after removing a part of the semiconductor multilayer structure. Next, by combining a normal photolithography method and an inductively coupled plasma type dry etching method using SiCl 4 gas, as shown in FIG. 16, a p-
図17は、p側パッド電極およびn側パッド電極を形成した後の状態を示す模式的な断面図である。図17に示されるように、透明電極層300の表面にp側パッド電極310を形成し、SiドープGaN層130が露出した表面にn側パッド電極320を形成する。このp側パッド電極310およびn側パッド電極320は、通常のフォトリソグラフィ法と、電子ビーム蒸着法と、リフトオフ法とを組み合わせて形成する。このようにして形成された図17に示される積層体をチップ分割することにより、図1に示される実施の形態1の化合物系半導体発光素子を得る。
FIG. 17 is a schematic cross-sectional view showing a state after the p-side pad electrode and the n-side pad electrode are formed. As shown in FIG. 17, the p-
<実施の形態4の化合物系半導体発光素子の製造方法>
以下においては、図18〜図26を参照して、実施の形態4の化合物系半導体発光素子の製造方法を説明する。図18〜図26は、実施の形態4の化合物系半導体発光素子の製造方法の一工程を示す模式的な断面図である。
<Method for Manufacturing Compound Semiconductor Light-Emitting Device of Embodiment 4>
Below, with reference to FIGS. 18-26, the manufacturing method of the compound type semiconductor light-emitting device of Embodiment 4 is demonstrated. 18 to 26 are schematic cross-sectional views illustrating one process of the method for manufacturing the compound semiconductor light-emitting device of the fourth embodiment.
図18は、基板上に半導体積層構造を形成した後の状態を示す模式的な断面図である。実施の形態4の化合物系半導体発光素子の製造方法では、基板100の表面に凹凸を形成することなく、基板100上に半導体積層構造を形成する。まず、基板100をMOVPE装置に投入して、バッファ層110、アンドープGaN層120、SiドープGaN層131、リークパス全面層を形成する。その後、一旦、基板100をMOVPE装置から取り出して、リークパス全面層の一部を除去することにより、リークパス層211を形成する。
FIG. 18 is a schematic cross-sectional view showing a state after the semiconductor multilayer structure is formed on the substrate. In the manufacturing method of the compound semiconductor light emitting device of the fourth embodiment, a semiconductor multilayer structure is formed on the
次に、再び基板100をMOVPE装置に投入してn型層141、発光層151、およびp型層161をこの順に積層する。
Next, the
図19は、p型層上にp側コンタクト電極411を形成した後の状態を示す模式的な断面図である。上記でp型層161を形成した後に、MOVPE装置から基板100を取り出し、窒素ガス雰囲気において800℃で5分間の熱処理を行なう。さらに、p型層161の表面に電子ビーム蒸着装置を用いてAgからなる層を形成し、これを通常のフォトリソグラフィー法とウェットエッチング法を用いてパターニングすることにより、図19に示されるようなAgからなるp側コンタクト電極411を形成する。
FIG. 19 is a schematic cross-sectional view showing a state after the p-
図20は、p型層上に誘電体膜を形成した後の状態を示す模式的な断面図である。上記のようにp側コンタクト電極を形成した後に、図20に示されるように、通常のフォトリソグラフィー法と、電子ビーム蒸着法と、リフトオフ法とを組み合わせることにより、p型層161の表面に400nmの厚みの誘電体膜401を形成する。なお、誘電体膜401は、p側コンタクト電極411の端部を覆うように形成する。
FIG. 20 is a schematic cross-sectional view showing a state after a dielectric film is formed on the p-type layer. After the p-side contact electrode is formed as described above, as shown in FIG. 20, by combining a normal photolithography method, an electron beam evaporation method, and a lift-off method, 400 nm is formed on the surface of the p-
図21は、p側コンタクト電極および誘電体膜の上面に拡散防止層を形成した後の状態を示す模式的な断面図である。上記で形成したp側コンタクト電極411および誘電体膜401の上面に対し、スパッタ法によって、TiWからなる拡散防止層421を形成する(図21)。
FIG. 21 is a schematic cross-sectional view showing a state after the diffusion prevention layer is formed on the upper surfaces of the p-side contact electrode and the dielectric film. A
図22は、拡散防止層上に共晶半田層を有するSi基板を貼り合わせた後の状態を示す模式的な断面図である。上記で形成した基板とは別に、450μmの厚みのSi基板101の表面に、AuSnからなる共晶半田層501を蒸着で形成したものを準備し、これを図22に示されるように、拡散防止層421に接するように圧着する。
FIG. 22 is a schematic cross-sectional view showing a state after bonding a Si substrate having a eutectic solder layer on the diffusion preventing layer. Separately from the substrate formed above, an
ここで、共晶半田層501を構成する共晶接合金属としては、AuSnに限られるものではなく、たとえばAu、AuSi、AuGeからなる群より選択される1種以上の金属または該金属の合金を用いることができる。
Here, the eutectic bonding metal constituting the
図23は、基板を分離した後の状態を示す模式的な断面図である。なお、図23においては、分離した基板は図示しておらず、また、図22に対し、Si基板101が下側になるよう、上下を反転させている。上記のようにしてSi基板101を貼り合わせた後に基板100の裏面、すなわち基板100の表裏のうちの半導体積層構造を形成していない側からUVレーザを照射する。
FIG. 23 is a schematic cross-sectional view showing a state after the substrate is separated. In FIG. 23, the separated substrate is not shown, and is upside down with respect to FIG. 22 so that the
このUVレーザのエネルギーは基板100を実質的に透過して、バッファ層110から始まる半導体積層構造に吸収される。これにより基板100の近傍のバッファ層110に加工歪が印加される。基板100の全面をUVレーザでスキャンすると、この加工歪の作用により、図23に示されるように基板100が分離される。
The energy of the UV laser is substantially transmitted through the
図24は、バッファ層、アンドープGaN層、およびSiドープGaN層の一部を除去した後の状態を示す模式的な断面図である。次に、SiCl4ガスを用いた誘導結合プラズマ方式のドライエッチング手法を用いることにより、図24に示されるように、バッファ層110、アンドープGaN層120、およびSiドープGaN層130の一部を除去する。
FIG. 24 is a schematic cross-sectional view showing a state after removing a part of the buffer layer, the undoped GaN layer, and the Si-doped GaN layer. Next, by using an inductively coupled plasma dry etching method using SiCl 4 gas, as shown in FIG. 24, the
図25は、半導体積層構造の側面を除去した後の状態を示す模式的な断面図である。上記のドライエッチングに加えてさらに、通常のフォトリソグラフィー法とSiCl4ガスを用いた誘導結合プラズマ方式のドライエッチング手法とを組み合わせることにより、図25に示されるように、拡散防止層421の一部が露出するまでSiドープGaN層130、リークパス層211、n型層141、発光層151、p型層161の一部を除去する。
FIG. 25 is a schematic cross-sectional view showing a state after removing the side surface of the semiconductor multilayer structure. In addition to the dry etching described above, a part of the
図26は、SiドープGaN層130の表面にn側パッド電極を形成した後の状態を示す模式的な断面図である。次に、図26に示されるように、通常のフォトリソグラフィー法と、電子ビーム蒸着法と、リフトオフ法とを組み合わせることにより、図26に示されるように、SiドープGaN層130の表面にn側パッド電極321を形成する。このようにして形成された図17に示される積層体をチップ分割することにより、図4に示される実施の形態4の化合物系半導体発光素子を得る。
FIG. 26 is a schematic cross-sectional view showing a state after an n-side pad electrode is formed on the surface of the Si-doped
以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれらに限定されるものではない。 EXAMPLES Hereinafter, although an Example is given and this invention is demonstrated in detail, this invention is not limited to these.
(実施例1)
本実施例では、以下の各ステップによって図1に示される化合物系半導体発光素子を作製した。
Example 1
In this example, the compound semiconductor light emitting device shown in FIG. 1 was fabricated by the following steps.
まず、図7に示されるように、通常のフォトリソグラフィー法を用いて、サファイアからなる基板100上に、フォトレジストマスク600を形成した。その後、誘導結合プラズマ方式のドライエッチング装置を用いて、SiC4とArとの混合ガスによって、基板100の一部をエッチングした。このようにして基板100の表面に、2μmのピッチで凸部が円錐台の凹凸を形成した。かかる円錐台は、その下底の直径が0.5μmであり、上底の直径が0.2μmであった。
First, as shown in FIG. 7, a
そして、フォトレジストマスク600を除去することにより、図8に示すような基板100とした。
Then, the
次に、凹凸を形成した基板100を有機金属気相成長装置(以下において、「MOVPE装置」とも記す)に投入し、図9に示される半導体積層体構造を成長した。具体的には、まず、基板100を550℃に加熱した上で、アンドープGaNからなるバッファ層220を20nmの厚みで形成した。その後、1100℃まで温度を上げて、アンドープGaN層120を厚さ2μmで形成し、さらにSiのドーピング濃度が5×1018/cm3のSiドープGaN層130を厚さ1.5μmで形成した。
Next, the
しかる後に、MOVPE装置内の温度を815℃に下げて、Siのドーピング濃度が5×1018/cm3のSiドープGaNからなるリークパス層210を30nmの厚さで形成した。
Thereafter, the temperature in the MOVPE apparatus was lowered to 815 ° C., and a
ここで一旦、MOVPE装置から基板100を取り出し、リークパス層210の表面の粗さを測定した。その結果、リークパス層210の表面のRMSは、10nmでピットが分布していた。このピットの周囲には、ドーピングしたSiが相対的に高い濃度で分布しており、この部分が、素子にサージが導入されたときの過電流を逃がす経路となって、静電耐圧特性を向上させる。
Here, the
次に、通常のフォトリソグラフィー手法と、SiCl4ガスを用いた誘導結合プラズマ方式のドライエッチング手法とを組み合わせることにより、図10に示されるように、リークパス層210の一部を除去した。
Next, a part of the
そして、基板100を再びMOVPE装置に投入し、図14に示されるように、まず、基板100を815℃に加熱した上で、2.5nmの厚みのInxGa1-xN層(0.05≦x≦0.15)と、2.5nmの厚みのSiドープGaN層とを交互に各10層ずつを積層した超格子構造のn側超格子層140を形成した。
Then, the
次に、MOVPE装置内の温度を815℃に維持し、2.5nmの厚みのアンドープIn0.25Ga0.75N層と、2.5nmの厚みのアンドープGaN層とを交互に各6層ずつ積層した構造の発光層150を形成した。
Next, the temperature in the MOVPE apparatus is maintained at 815 ° C., and a structure in which an undoped In 0.25 Ga 0.75 N layer having a thickness of 2.5 nm and an undoped GaN layer having a thickness of 2.5 nm are alternately stacked in six layers each. The
しかる後に、温度を1100℃まで上げて、Mgのドーピング濃度が5×1019/cm3のMgドープGaN層160を80nmの厚みで形成した。その後、室温まで冷却してから基板を取り出し、窒素ガス中で800℃、5分間の熱処理を行なった。
Thereafter, the temperature was raised to 1100 ° C., and an Mg-doped
さらに、MgドープGaN層160の表面にスパッタ装置を用いてITOからなる透明電極層300を形成した。そして、通常のフォトリソグラフィー法とウェットエッチング法を用いてパターニングすることにより、図15に示されるように、基板100側からの平面視において、リークパス層210の領域に重ならないように透明電極層300を形成した。
Further, a
次に、通常のフォトリソグラフィー法とSiCl4ガスを用いた誘導結合プラズマ方式のドライエッチング手法とを組み合わせて行なうことにより、図16に示されるように、MgドープGaN層160、発光層150、n側超格子層140、リークパス層210、SiドープGaN層130の一部を除去し、SiドープGaN層130の一部を露出させた。
Next, by performing a combination of normal photolithography and inductively coupled plasma dry etching using SiCl 4 gas, as shown in FIG. 16, Mg doped
しかる後に、通常のフォトリソグラフィー法と、電子ビーム蒸着法と、リフトオフ法とを組み合わせて、透明電極層300の表面にp側パッド電極310を形成した。同様の方法を用いて、SiドープGaN層130の露出した表面にn側パッド電極320を形成した。このようにして図1に示される化合物系半導体発光素子を作製した。
Thereafter, the p-
(比較例1)
実施例1の化合物系半導体発光素子の製造方法に対し、リークパス層の一部を除去するステップを行なわなかったことが異なる他は、実施例1と同様の方法により、比較例1の化合物系半導体発光素子を作製した。
(Comparative Example 1)
The compound semiconductor of Comparative Example 1 is the same as that of Example 1 except that the step of removing a part of the leak path layer is not performed with respect to the method of manufacturing the compound semiconductor light emitting device of Example 1. A light emitting element was manufactured.
<特性評価>
実施例1および比較例1のそれぞれの化合物系半導体発光素子に対し、順方向に60mAの電流を流したところ、実施例1では、75mWの全放射束で発光したのに対し、比較例1では、58mWの全放射束で発光した。なお、全放射束は、TO−18ステムに搭載した素子を積分球により測定した値を採用した。また、実施例1および比較例1の化合物系半導体発光素子が発光する発光波長の半値幅を測定すると、実施例1が18nmであったのに対し、比較例1は23nmであった。
<Characteristic evaluation>
When a current of 60 mA was applied in the forward direction to each of the compound semiconductor light emitting devices of Example 1 and Comparative Example 1, the light emitted with a total radiant flux of 75 mW in Example 1, whereas in Comparative Example 1, , And emitted light with a total radiant flux of 58 mW. In addition, the value which measured the element mounted in TO-18 stem with the integrating sphere was employ | adopted for the total radiant flux. Moreover, when the half value width of the light emission wavelength which the compound-type semiconductor light-emitting device of Example 1 and Comparative Example 1 emits was measured, Example 1 was 18 nm, while Comparative Example 1 was 23 nm.
以上のような結果から、実施例1のように半導体積層構造の一部上に形成するリークパス層とする構造のほうが、比較例1のように半導体積層構造の全面を覆うリークパス層とする構造よりも、光出力が高く、波長の半値幅も狭い良好な発光特性が得られることがわかった。 From the results as described above, the structure of the leak path layer formed on a part of the semiconductor multilayer structure as in Example 1 is more than the structure of the leak path layer covering the entire surface of the semiconductor multilayer structure as in Comparative Example 1. However, it was found that good light emission characteristics with a high light output and a narrow half width of the wavelength can be obtained.
これは、リークパス層に所望のESD対策を発現させるために、815℃という比較的低温でリークパス層を形成していることに起因するものと考えられる。すなわち、低温でリークパス層を形成することによって結晶性が悪化するため、この上にn側超格子層140、および発光層150を形成すると、発光層150の発光効率および発光波長に面内ゆらぎが発生し、光出力、および光波長の半値幅が悪化したものと考えられる。
This is considered due to the fact that the leak path layer is formed at a relatively low temperature of 815 ° C. in order to develop a desired ESD countermeasure in the leak path layer. That is, since the crystallinity is deteriorated by forming the leak path layer at a low temperature, when the n-
これに対し、実施例1で作製した化合物系半導体発光素子は、リークパス層の一部が除去されており、その直上に形成された発光層の割合が多いため、発光層における発光効率の低下や面内ゆらぎの問題はほとんど生じない。 In contrast, the compound-based semiconductor light-emitting device manufactured in Example 1 has a portion of the leak path layer removed and a large proportion of the light-emitting layer formed immediately above the light-emitting layer. The problem of in-plane fluctuation hardly occurs.
また、実施例1および比較例1の双方の化合物系半導体発光素子の静電耐圧を測定したところ、人体モデルで1500Vのサージを受けても破壊しない素子の割合は、いずれも96%程度であった。このことから、化合物系半導体発光素子の上面からの平面視において、リークパス層の面積を、半導体積層構造を構成する他の層の面積よりも小さくしても、静電耐圧の特性は低下しないことが明らかである。 In addition, when the electrostatic withstand voltage of the compound semiconductor light emitting devices of both Example 1 and Comparative Example 1 was measured, the ratio of devices that did not break even when subjected to a 1500 V surge in the human body model was about 96%. It was. Therefore, even when the area of the leak path layer is made smaller than the area of the other layers constituting the semiconductor multilayer structure in a plan view from the upper surface of the compound semiconductor light emitting device, the electrostatic withstand voltage characteristics do not deteriorate. Is clear.
以上のように本発明の実施の形態および実施例について説明を行なったが、上述の各実施の形態および実施例の構成を適宜組み合わせることも当初から予定している。 Although the embodiments and examples of the present invention have been described as described above, it is also planned from the beginning to appropriately combine the configurations of the above-described embodiments and examples.
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be understood that the embodiments and examples disclosed herein are illustrative and non-restrictive in every respect. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
10 バッファ層、11 コンタクト層、12 第1のnESD層、13 第2のnESD層、14 n型超格子層、15 発光層、16 p型超格子層、17 p型GaN層、18 透明電極層、19 パッシベーション層、20 V層、21 Al層、22 n側電極、100,101,102 基板、110 バッファ層、120 アンドープGaN層、130,131 SiドープGaN層、140 n側超格子層、141 n型層、150,151 発光層、160,161 p型層、190,191 半導体積層構造、210a リークパス全面層、210,211 リークパス層、220 バッファ層、300 透明電極層、310 p側パッド電極、311 p側電極、320,321 n側パッド電極、401 誘電体膜、411 側コンタクト電極、421 拡散防止層、501 共晶半田層、600 フォトレジストマスク、700 微小結晶、800,801 電流狭窄層。
DESCRIPTION OF
Claims (13)
前記半導体積層構造は、前記基板側から順に、n型層、発光層、およびp型層を含むものであり、
前記p型層に接するp側電極と、
前記n型層に接するn側電極とを有し、
前記n型層は、前記半導体積層構造を構成する他の層よりも表面粗さが粗い、ピットを有するリークパス層を1層以上有し、
前記化合物系半導体発光素子の上面からの平面視において、前記リークパス層の面積は、前記半導体積層構造を構成する他の層の面積よりも小さい、化合物系半導体発光素子。 A compound-based semiconductor light-emitting device having a substrate and a semiconductor multilayer structure formed on the substrate,
The semiconductor stacked structure includes an n-type layer, a light emitting layer, and a p-type layer in order from the substrate side.
A p-side electrode in contact with the p-type layer;
An n-side electrode in contact with the n-type layer,
The n-type layer has one or more leak path layers having pits and a rougher surface than the other layers constituting the semiconductor multilayer structure,
The compound-based semiconductor light-emitting element, wherein the area of the leak path layer is smaller than the area of the other layers constituting the semiconductor multilayer structure in a plan view from the top surface of the compound-based semiconductor light-emitting element.
前記化合物系半導体発光素子の上面からの平面視において、前記リークパス層が、前記n側電極と前記p側電極の間に位置する、請求項1に記載の化合物系半導体発光素子。 The n-side electrode and the p-side electrode are placed on either one of the front and back surfaces of the substrate,
2. The compound semiconductor light-emitting element according to claim 1, wherein the leak path layer is located between the n-side electrode and the p-side electrode in a plan view from the top surface of the compound semiconductor light-emitting element.
前記化合物系半導体発光素子の上面からの平面視において、前記リークパス層が、前記p側電極の直下に位置する、請求項1に記載の化合物系半導体発光素子。 The n-side electrode and the p-side electrode are placed on either one of the front and back surfaces of the substrate,
2. The compound semiconductor light-emitting element according to claim 1, wherein the leak path layer is located immediately below the p-side electrode in a plan view from the upper surface of the compound semiconductor light-emitting element.
前記半導体積層構造は、前記基板側から順に、p型層、発光層、およびn型層を含むものであり、
前記基板の表裏のうちの半導体積層構造が形成された側とは反対側の面に接するp側電極と、
前記n型層に接するn側電極とを有し、
前記n型層は、前記半導体積層構造を構成する他の層よりも表面粗さが粗い、ピットを有するリークパス層を1層以上有し、
前記化合物系半導体発光素子の上面からの平面視において、前記リークパス層の面積は、前記半導体積層構造を構成する他の層の面積よりも小さく、前記リークパス層が、前記n側電極の直下に形成される、化合物系半導体発光素子。 A compound-based semiconductor light-emitting device having a substrate and a semiconductor multilayer structure formed on the substrate,
The semiconductor multilayer structure includes a p-type layer, a light emitting layer, and an n-type layer in order from the substrate side.
A p-side electrode in contact with a surface opposite to the side on which the semiconductor multilayer structure is formed on the front and back of the substrate;
An n-side electrode in contact with the n-type layer,
The n-type layer has one or more leak path layers having pits and a rougher surface than the other layers constituting the semiconductor multilayer structure,
In plan view from the top surface of the compound semiconductor light emitting device, the area of the leak path layer is smaller than the area of the other layers constituting the semiconductor multilayer structure, and the leak path layer is formed immediately below the n-side electrode. A compound semiconductor light emitting device.
前記リークパス層の一部を除去することにより前記n型層を露出させるステップと、
前記リークパス層および露出した前記n型層上に、発光層およびp型層をこの順に形成するステップとをこの順に含む、化合物系半導体発光素子の製造方法。 Growing an n-type layer and a leak path layer having pits in this order on the substrate;
Exposing the n-type layer by removing a portion of the leak path layer;
Forming a light-emitting layer and a p-type layer in this order on the leak path layer and the exposed n-type layer in this order.
前記n型層上に誘電体膜を形成するステップと、
前記誘電体膜をパターニングすることにより、前記n型層の一部を露出させるステップと、
前記誘電体膜および露出した前記n型層上に、ピットを有するリークパス層を結晶成長させるステップと、
前記誘電体膜および該誘電体膜上に形成された前記リークパス層をエッチングで除去することにより、前記n型層を露出させるステップと、
前記リークパス層および露出した前記n型層上に、発光層およびp型層をこの順に形成するステップとをこの順に含む、化合物系半導体発光素子の製造方法。 Crystal growing an n-type layer on the substrate;
Forming a dielectric film on the n-type layer;
Exposing a portion of the n-type layer by patterning the dielectric film;
Crystal growth of a leak path layer having pits on the dielectric film and the exposed n-type layer;
Exposing the n-type layer by removing the dielectric film and the leak path layer formed on the dielectric film by etching;
Forming a light-emitting layer and a p-type layer in this order on the leak path layer and the exposed n-type layer in this order.
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