JP5455852B2 - Compound-based semiconductor light-emitting device and manufacturing method thereof - Google Patents

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本発明は、化合物系半導体発光素子に関し、特に、静電破壊対策を備えた構造の化合物系半導体発光素子に関する。 The present invention relates to a compound based semiconductor light-emitting device, in particular, it relates to a compound based semiconductor light-emitting device having a structure with an electrostatic breakdown protection.

従来から、赤色発光ダイオード(LED:Light emitting diode)や緑色LEDは作製することができていたが、青色LEDの作製が困難であった。 Conventionally, the red light emitting diodes: While (LED Light Emitting Diode) or a green LED was able to produce, it is difficult to manufacture a blue LED. このため、発光ダイオードで赤・緑・青の光の3原色を実現することができていなかった。 For this reason, it was not able to achieve the three primary colors of light of red, green, and blue light-emitting diode.

ところが、1990年代に入り、窒化物系の青色LEDが発明されてから、LED照明の実用化が始まった。 However, in the 1990s, since the blue LED of the nitride-based inventions, practical use of LED lighting has started. 現在のところLED照明は、信号だけに留まらず、液晶モニターのバックライト等の多方面の用途で活躍し始めている。 Currently LED lighting signal only not only have begun to active in the various fields of the backlight of a liquid crystal monitor applications.

LED照明は、一般的に青色LEDチップと、YAG(イットリウム・アルミニウム・ガーネット)蛍光体とを組み合わせにより白色LEDを実現している。 LED lighting is realized a white LED generally a blue LED chip, a combination of a YAG (yttrium aluminum garnet) phosphor. この白色LEDは、従来の照明よりも低消費電力・省スペース・水銀フリーのため環境に良いというメリットがあり、次世代の照明器具として期待が寄せられている。 This white LED, has the advantage of good environment for low power consumption, space saving, mercury-free than traditional lighting, expectations are submitted as luminaires for the next generation.

このような青色LEDは、従来のLEDよりも不均一に電界が印加されやすいことから、静電破壊(ESD:Electronic Static Discharge)に対する耐圧が十分ではないという問題がある。 Such blue LED, since the uneven electric field than the conventional LED is easily applied, electrostatic breakdown: there is a problem that the withstand voltage is not sufficient for (ESD Electronic Static Discharge). 特に窒化物系の青色LEDは、逆方向のサージに対する耐圧に問題があると言われている。 Especially blue LED of the nitride is said that there is a problem in voltage resistance to the reverse surge.

逆方向のサージに対する耐圧を向上させるために、特許文献1では、図27に示される青色LEDの構造をとっている。 In order to improve the voltage resistance to reverse surge, Patent Document 1 takes the structure of a blue LED as shown in Figure 27. 図27は、特許文献1の窒化物半導体発光素子を示す模式的な断面図である。 Figure 27 is a schematic sectional view showing a nitride semiconductor light-emitting device of Patent Document 1. 特許文献1の窒化物半導体発光素子は、図27に示されるように、基板102上に、AlNバッファ層10と、n型コンタクト層11と、iGaNからなる第1のnESD層12と、nGaNからなる第2のnESD層13と、n型超格子層14と、発光層15と、p型超格子層16と、p型GaN層17と、ITO(Indium Tin Oxide)からなる透明電極層18と、パッシベーション層19とをこの順に積層させて構成したものである。 The nitride semiconductor light emitting device of Patent Document 1, as shown in Figure 27, on the substrate 102, an AlN buffer layer 10, an n-type contact layer 11, a first nESD layer 12 made of IgAN, from nGaN a second nESD layer 13 made, an n-type superlattice layer 14, a light-emitting layer 15, a p-type superlattice layer 16, a p-type GaN layer 17, an ITO (Indium Tin Oxide) transparent electrode layer 18 made of , in which a passivation layer 19 composed by laminating in this order. また、nコンタクト層11上には、V層20およびAl層21からなるn側電極22を形成する。 Further, on the n-contact layer 11, an n-side electrode 22 made of V layer 20 and Al layer 21. 特許文献1の青色LEDのように絶縁性の基板を用いる場合、基板102の表裏のうちの一方の面に、p側電極(図示せず)およびn側電極22を形成する。 When a substrate of insulating as the blue LED in Patent Document 1, on one surface of the front and back surfaces of the substrate 102, a p-side electrode (not shown) and the n-side electrode 22.

基板102上に、MOVPE法によって半導体層を形成するときの成長温度として、AlNバッファ層10は、400℃の成長温度で形成し、n型コンタクト層11は、1080〜1140℃の成長温度で形成する。 On the substrate 102, as the growth temperature for forming the semiconductor layer by the MOVPE method, AlN buffer layer 10 is formed at a growth temperature of 400 ° C., n-type contact layer 11 is formed at a growth temperature of 1080 to 1140 ° C. to. これに対し、第1のnESD層12、第2のnESD層13等のようなnESD層は、850℃で形成する。 In contrast, the first NESD layer 12, NESD layer such as the second NESD layer 13 is formed at 850 ° C..

このように比較的低温で第1のnESD層12を形成することにより、第1のnESD層12の表面にピットが発生する。 By thus forming the first nESD layer 12 at a relatively low temperature, pits are generated on the surface of the first nESD layer 12. その上に第2のnESD層13を形成すると、第1のnESD層12の表面にあるピットの周囲にSiが集中し、この部分が過電流を逃がす経路となる。 When forming the second nESD layer 13 thereon, Si is concentrated around the pits on the surface of the first nESD layer 12, a path in which this portion escape overcurrent. このように形成される経路によって、LED素子にサージが導入されても、耐圧に支障がなく、静電耐圧特性を向上させることができる。 The path thus formed, be introduced surge LED element, no trouble in breakdown voltage can be improved electrostatic breakdown voltage.

特開2007−180495号公報 JP 2007-180495 JP 特開2007−214548号公報 JP 2007-214548 JP

しかしながら、発明者らの研究によると、特許文献1のLEDには、以下のような課題があることがわかった。 However, according to the inventors' studies, the LED of the Patent Document 1, it was found that there are the following problems.

一般に、発光層を構成する井戸層を薄くすると、井戸層内のキャリア濃度が高くなって、オージェ再結合と呼ばれる非発光再結合が増え、発光効率が低下する傾向にある。 In general, when thinning the well layer constituting the light emitting layer, higher carrier concentration in the well layer, the non-radiative recombination increases called Auger recombination, luminous efficiency tends to decrease. 逆に、井戸層を厚くするとキャリア濃度が低くなり、非発光再結合が減るため、発光効率が向上する傾向にある。 Conversely, the carrier concentration is lowered when the thickness of the well layer, since the non-radiative recombination is decreased, there is a tendency that emission efficiency is improved.

すなわち、発光素子に注入した電流を効率よく光に変換するためには、井戸層の厚みを、たとえば少なくとも3nm〜3.5nm程度以上に厚くすることが必要となる。 That is, in order to convert the current injected to the light emitting element to the light efficiently, the thickness of the well layer, for example, it is necessary to thicker than at least 3nm~3.5nm about. ところが、特許文献1に示すようにnESD層を形成した状態で、井戸層を厚くすると、発光効率が向上するどころか、却って発光効率が低下することがわかってきた。 However, while forming the nESD layer as shown in Patent Document 1, when the thickness of the well layer, rather than the light emission efficiency is improved, rather the emission efficiency it has been found to decrease. 発光効率の低下の原因は、サージが印加されたときの電流経路として、ESD層に意図的に形成された結晶中の欠陥に起因するものと考えられる。 Causes decrease in luminous efficiency, as a current path when a surge is applied, is believed to be due to defects in intentionally formed crystals on ESD layer.

なぜなら、一般にInGaN層を形成する際、結晶欠陥近辺のIn組成が周囲よりも高くなることが知られており、InGaN井戸層中の転位近辺の高いIn組成のInGaNが、高いp層成長温度で分解することによって、非発光領域が形成されると考えられているからである。 This is because, generally when forming an InGaN layer, the In composition in the vicinity of the crystal defects are known to be higher than the surrounding, InGaN dislocations near the high In composition of the InGaN well layer is, at high p layer growth temperature by breaking, because it is believed the non-light-emitting region is formed. また、井戸層の膜厚を大きくすると、LEDの発光スペクトルの半値幅が増加し、Inの不均一性は助長される傾向にあることもわかっている。 Also, increasing the thickness of the well layer, the half-value width of the emission spectrum of the LED is increased, non-uniformity of In has also been found that they tend to be promoted.

すなわち、LEDの外部量子効率低下の原因となる非発光領域は、転位密度が低いほど形成されにくく、井戸層の膜厚が厚いLEDを形成するためには、発光層直下の結晶中の欠陥の少なさが極めて重要である。 That is, non-light-emitting region causing an external quantum efficiency reduction of the LED is difficult to form dislocation density as low, since the film thickness of the well layer to form a thick LED is immediately below the light emitting layer defects in the crystal lack is very important. しかし、上述したように比較的低温で形成したiGaN層中には、表面にピットが存在するとともに、その周りに多くの結晶欠陥を有するため、従来のESD層は、井戸層の厚みが薄いLEDに採用することができない。 However, the iGaN layer formed at a relatively low temperature as described above, the pits present on the surface, because it has a lot of crystal defects around it, the conventional ESD layer, the thickness of the well layer thin LED can not be adopted to.

本発明は、上記のような現状を鑑みてなされたものであり、その目的とするところは、化合物系半導体発光素子の発光効率を低下させることなく、静電破壊に対する耐圧を付与することである。 The present invention has been made in view of the current situation as described above, and an object without lowering the luminous efficiency of the compound-based semiconductor light-emitting device is to impart a pressure against electrostatic breakdown .

本発明の化合物系半導体発光素子は、基板と、該基板上に形成された半導体積層構造とを有する化合物系半導体発光素子であって、半導体積層構造は、基板側から順に、n型層、発光層、およびp型層を含むものであり、p型層に接するp側電極と、n型層に接するn側電極とを有し、n型層は、半導体積層構造を構成する他の層よりも表面粗さが粗いリークパス層を1層以上有し、該化合物系半導体発光素子の上面からの平面視において、リークパス層の面積は、半導体積層構造を構成する他の層の面積よりも小さいことを特徴とする。 Compound-based semiconductor light-emitting device of the present invention includes a substrate, a compound-based semiconductor light-emitting device having a semiconductor multilayer structure formed on the substrate, the semiconductor laminated structure includes, in order from the substrate side, n-type layer, the light emitting layer, and is intended to include a p-type layer includes a p-side electrode in contact with the p-type layer, and an n-side electrode in contact with the n-type layer, n-type layer, than the other layers constituting the semiconductor laminated structure also has a surface roughness rough leak paths layer one or more layers, it in plan view from the upper surface of the compound-based semiconductor light-emitting device, the area of ​​the leak path layer, smaller than the area of ​​the other layers constituting the semiconductor laminated structure the features.

基板の表裏のうちのいずれか一方の面にn側電極とp側電極とが載置されており、化合物系半導体発光素子の上面からの平面視において、リークパス層が、n側電極とp側電極の間に位置することが好ましい。 And the n-side electrode and the p-side electrode either on one side of the front and back surfaces of the substrate have been placed, in a plan view from the upper surface of the compound-based semiconductor light-emitting element, a leak path layer, an n-side electrode and the p-side it is preferably located between the electrodes.

化合物系半導体発光素子の上面からの平面視において、p側電極の配置される領域と、リークパス層の配置される領域とが重ならないようにリークパス層を配置することが好ましい。 In plan view from the upper surface of the compound-based semiconductor light-emitting element, a region arranged the p-side electrode, it is preferable to dispose the leak path layer so as not to overlap with each other and the region which is disposed in the leak path layer.

基板の表裏のうちのいずれか一方の面にn側電極とp側電極とが載置されており、化合物系半導体発光素子の上面からの平面視において、リークパス層が、p側電極の直下に位置することが好ましい。 And the n-side electrode and the p-side electrode either on one side of the front and back surfaces of the substrate have been placed, in a plan view from the upper surface of the compound-based semiconductor light-emitting element, a leak path layer, immediately below the p-side electrode it is preferably located.

p側電極の直下の発光層のみに電流が注入されにくい構造を有することが好ましい。 Preferably it has a hard structure current is injected only to the light-emitting layer immediately below the p-side electrode. 半導体積層構造のp側電極の直下の領域において、p側電極と、該p側電極の真下の半導体積層構造の表面との間に、電気導電性が低い電流狭窄層を有することが好ましい。 In the region immediately below the p-side electrode of the semiconductor multilayer structure, a p-side electrode, between the surface of the semiconductor multilayer structure beneath the said p-side electrode, it is preferable that electrically conductive has a low current confinement layer.

p側電極と、該p側電極の直下に形成するp型層との界面において、p側電極の直下の接触抵抗が、p側電極の直下以外の部分の接触抵抗よりも高く、かつ、0.1Ωcm 2以上であることが好ましい。 And the p-side electrode at the interface between the p-type layer formed immediately below the said p-side electrode, the contact resistance right underneath the p-side electrode is higher than the contact resistance of the portion other than immediately below the p-side electrode, and 0 is preferably .1Omucm 2 or more.

本発明の化合物系半導体発光素子は、基板と、該基板上に形成された半導体積層構造とを有する化合物系半導体発光素子であって、半導体積層構造は、基板側から順に、p型層、発光層、およびn型層を含むものであり、該基板の表裏のうちの半導体積層構造が形成された側とは反対側の面に接するp側電極と、n型層に接するn側電極とを有し、n型層は、半導体積層構造を構成する他の層よりも表面粗さが粗いリークパス層を1層以上有し、化合物系半導体発光素子の上面からの平面視において、リークパス層の面積は、半導体積層構造を構成する他の層の面積よりも小さく、リークパス層が、n側電極の直下に形成されることを特徴とする。 Compound-based semiconductor light-emitting device of the present invention includes a substrate, a compound-based semiconductor light-emitting device having a semiconductor multilayer structure formed on the substrate, the semiconductor laminated structure includes, in order from the substrate side, p-type layer, the light emitting layer, and it is intended to include an n-type layer, a p-side electrode in contact with the surface opposite to the side where the semiconductor multilayer structure is formed of the front and back of the substrate, and an n-side electrode in contact with the n-type layer a, n-type layer, the surface roughness than the other layers constituting the semiconductor laminated structure rough leak path layer having one or more layers, in a plan view from the upper surface of the compound-based semiconductor light-emitting device, the area of ​​the leak path layer is smaller than the area of ​​the other layers constituting the semiconductor laminated structure, a leak path layer, characterized in that it is formed directly under the n-side electrode. n側電極の直下の発光層のみに電流が注入されにくい構造を有することが好ましい。 It is preferred to have the n-side hard structure current is injected only to the light-emitting layer immediately below the electrode.

半導体積層構造のn側電極の直下の領域において、n側電極と、該n側電極の真下の半導体積層構造の表面との間に、電気導電性が低い電流狭窄層を有することが好ましい。 In the region directly under the n-side electrode of the semiconductor multilayer structure, and the n-side electrode, between the surface of the semiconductor multilayer structure beneath the said n-side electrode, it is preferable that electrically conductive has a low current confinement layer.

本発明の化合物系半導体発光素子の製造方法は、基板上に、n型層とリークパス層とをこの順に結晶成長させるステップと、該リークパス層の一部を除去することによりn型層を露出させるステップと、リークパス層および露出したn型層上に、発光層およびp型層をこの順に形成するステップとをこの順に含むことを特徴とする。 Process for the preparation of a compound based semiconductor light-emitting device of the present invention, on a substrate, a step of crystal growth of the n-type layer and the leakage path layer in this order, to expose the n-type layer by removing a portion of the leakage path layer a step, a leak path layer and the exposed n-type layer, characterized in that it comprises a light-emitting layer and a p-type layer and forming in this order in this order.

上記のn型層を露出させるステップは、リークパス層にフォトリソグラフィーを行なった後に、塩素系のガスを用いてリークパス層の一部をドライエッチングすることにより行なうことが好ましい。 Exposing the n-type layer of the above, after performing the photolithography leak path layer, it is preferably performed by dry etching a part of the leak path layer by using a chlorine-based gas.

本発明の化合物系半導体発光素子の製造方法は、基板上に、n型層を結晶成長させるステップと、n型層上に誘電体膜を形成するステップと、該誘電体膜をパターニングすることにより、n型層の一部を露出させるステップと、誘電体膜および露出したn型層上にリークパス層を結晶成長させるステップと、誘電体膜および該誘電体膜上に形成されたリークパス層をエッチングで除去することにより、n型層を露出させるステップと、リークパス層および露出したn型層上に、発光層およびp型層をこの順に形成するステップとをこの順に含むことを特徴とする。 The method of manufacturing a compound-based semiconductor light-emitting device of the present invention, on a substrate, a step of crystal growth of the n-type layer, forming a dielectric film on the n-type layer, by patterning the dielectric film a step of exposing a portion of the n-type layer, a step of crystal growth of the leak path layer to the dielectric film and the exposed n-type layer, a leak path layer which is formed on the dielectric film and the dielectric film on the etched in by removing the steps of exposing the n-type layer, the leak path layer and the exposed n-type layer, characterized in that it comprises the steps of forming a light-emitting layer and a p-type layer in this order in this order.

本発明は、上記のような構成を有することにより、化合物系半導体発光素子の発光効率を低下させることなく、静電破壊に対する耐圧を付与することができるという優れた効果を示す。 The present invention shows by having the configuration as described above, without lowering the luminous efficiency of the compound-based semiconductor light-emitting element, the excellent effect of being able to impart a pressure against electrostatic breakdown.

(a)は、実施の形態1の化合物系半導体発光素子の模式的な上面図であり、(b)は、(a)に示される化合物系半導体発光素子のIb−Ibの模式的な断面図である。 (A) is a schematic top view of a compound-based semiconductor light-emitting device of the first embodiment, (b) are schematic cross-sectional view of the Ib-Ib compounds based semiconductor light-emitting device shown in (a) it is. 実施の形態2の化合物系半導体発光素子の構造を示す模式的な断面図である。 It is a schematic cross-sectional view showing the structure of a compound based semiconductor light-emitting device of the second embodiment. 実施の形態3の化合物系半導体発光素子の構造を示す模式的な断面図である。 It is a schematic cross-sectional view showing the structure of a compound based semiconductor light-emitting device of the third embodiment. (a)は、実施の形態4の化合物系半導体発光素子の模式的な上面図であり、(b)は、(a)に示される化合物系半導体発光素子のIIb−IIbの模式的な断面図である。 (A) is a schematic top view of a compound-based semiconductor light-emitting device of the fourth embodiment, (b) are schematic cross-sectional view of IIb-IIb of compound-based semiconductor light emitting device shown in (a) it is. 実施の形態5の化合物系半導体発光素子の構造を示す模式的な断面図である。 It is a schematic cross-sectional view showing the structure of a compound-based semiconductor light-emitting device of the fifth embodiment. 実施の形態6の化合物系半導体発光素子の構造を示す模式的な断面図である。 It is a schematic cross-sectional view showing the structure of a compound based semiconductor light-emitting device of the sixth embodiment. 基板上にフォトレジストマスクを形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming a photoresist mask on the substrate. 基板の表面に凹凸形状を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming the uneven shape on the surface of the substrate. 基板上にバッファ層、リークパス全面層等を形成した後の状態を示す模式的な断面図である。 Buffer layer on a substrate, which is a schematic sectional view showing a state after forming a leakage path entire layer. リークパス全面層の一部をドライエッチングで除去した後の状態を示す模式的な断面図である。 A portion of the leakage path entire layer is a schematic sectional view showing a state after the removal by dry etching. リークパス全面層の一部がSiドープGaN層上に残るときの状態を示す模式的な断面図である。 Some of the leak path entire layer is a schematic sectional view showing a state in which remain in the Si-doped GaN layer. 誘電体膜の一部をウェットエッチングで除去した後の状態を示す模式的な断面図である。 A part of the dielectric film is a schematic sectional view showing a state after the removal by wet etching. 誘電体膜上にリークパス全面層を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming a leak path entire surface layer on the dielectric film. リークパス層上に半導体積層構造を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming a semiconductor laminated structure on a leak path layer. p型層上に透明電極層を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming a transparent electrode layer on the p-type layer. 半導体積層構造の側面を除去した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after removal of the side surface of the semiconductor multilayer structure. p側パッド電極およびn側パッド電極を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming the p-side pad electrode and the n-side pad electrode. 基板上に半導体積層構造を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming a semiconductor multilayer structure on a substrate. p型層上にp側コンタクト電極を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming the p-side contact electrode on the p-type layer. p型層上に誘電体膜を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming a dielectric film on the p-type layer. p側コンタクト電極および誘電体膜の上面に拡散防止層を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming the diffusion preventing layer on the upper surface of the p-side contact electrode and the dielectric film. 拡散防止層上に共晶半田層を有するSi基板を貼り合わせた後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after bonding a Si substrate having an eutectic solder layer on the diffusion preventing layer. 基板を分離した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after separation of the substrate. バッファ層、アンドープGaN層、およびSiドープGaN層の一部を除去した後の状態を示す模式的な断面図である。 Buffer layer is a schematic sectional view showing a state after the removal of the portion of the undoped GaN layer, and the Si-doped GaN layer. 半導体積層構造の側面を除去した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after removal of the side surface of the semiconductor multilayer structure. p側パッド電極およびn側パッド電極を形成した後の状態を示す模式的な断面図である。 It is a schematic sectional view showing a state after forming the p-side pad electrode and the n-side pad electrode. 特許文献1の窒化物半導体発光素子を示す模式的な断面図である。 It is a schematic sectional view showing a nitride semiconductor light-emitting device of Patent Document 1.

以下、本発明の化合物系半導体発光素子およびその製造方法を図面を用いて説明する。 It will be described below with reference to the compound-based semiconductor light-emitting element and drawings of manufacturing method of the present invention. なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものである。 In the drawings of the present invention, the same reference numerals are intended to represent the same or corresponding portions. また、長さ、幅、厚さ、深さなどの寸法関係は図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表わすものではない。 The length, width, thickness, dimensional relationships, such as the depth is changed as appropriate in order to clarify and simplify the figures, do not represent the actual dimensional relationship.

<実施の形態1> <Embodiment 1>
図1(a)は、本実施の形態の化合物系半導体発光素子の上面図であり、図1(b)は、図1(a)に示される化合物系半導体発光素子のIb−Ibの断面図である。 1 (a) is a top view of a compound-based semiconductor light-emitting element of this embodiment, and FIG. 1 (b) is a sectional view of the Ib-Ib compounds based semiconductor light emitting device shown in FIG. 1 (a) it is.

本実施の形態の化合物系半導体発光素子は、図1(a)に示されるように、表面が凹凸形状の基板100の上に、半導体積層構造190を形成したものである。 Compound-based semiconductor light-emitting element of this embodiment, as shown in FIG. 1 (a), on the surface of the substrate 100 of the uneven shape is obtained by forming a semiconductor multilayer structure 190. この半導体積層構造190は、バッファ層110、アンドープGaN層120、SiドープGaN層130、リークパス層210、n側超格子層140、発光層150、およびp型層160が順次積層されたものである。 The semiconductor layered structure 190 is to buffer layer 110, an undoped GaN layer 120, Si-doped GaN layer 130, a leak path layer 210, n-side superlattice layer 140, light emitting layer 150 and the p-type layer 160, are sequentially laminated . ここで、SiドープGaN層130およびn側超格子層140がn型層である。 Here, Si-doped GaN layer 130 and the n-side super lattice layer 140 is an n-type layer.

上記のリークパス層210は、SiドープGaN層130の一部を覆うように形成されている。 It said leakage path layer 210 is formed so as to cover a part of the Si-doped GaN layer 130. そして、p型層160の表面には、透明電極層300およびp側パッド電極310が形成されている。 On the surface of the p-type layer 160, the transparent electrode layer 300 and the p-side pad electrode 310 is formed. 以下においては、透明電極層300およびp側パッド電極310を総称して「p側電極390」と記することもある。 In the hereinafter collectively transparent electrode layer 300 and the p-side pad electrode 310 is also serial as "p-side electrode 390".

また、SiドープGaN層130、リークパス層210、n側超格子層140、発光層150、およびp型層160の側面の一部が除去されており、露出したSiドープGaN層130の表面には、n側パッド電極320が形成されている。 Further, Si-doped GaN layer 130, a leak path layer 210, n-side superlattice layer 140, light emitting layer 150, and are part of the side surface of the p-type layer 160 is removed, the exposed surface of the Si-doped GaN layer 130 , n-side pad electrode 320 is formed.

本発明の化合物系半導体発光素子は、その上面からの平面視において、リークパス層210の面積が、半導体積層構造190を構成する他の層の面積よりも小さいことを特徴とする。 Compound-based semiconductor light-emitting device of the present invention, in a plan view from the upper surface, the area of ​​the leak path layer 210, and is smaller than that of other layers constituting the semiconductor laminated structure 190. このようにリークパス層210を形成することにより、化合物系半導体発光素子に逆方向のサージが印加されても、サージ電流がリークパス層を選択的に通過することになるため、静電破壊に対する耐圧にも優れる。 By forming such a leak path layer 210, even if a surge in the reverse direction is applied to the compound-based semiconductor light-emitting device, since the surge current is selectively passed through the leak path layer, the withstand voltage against the electrostatic breakdown also excellent.

一方、リークパス層210の直上の発光層150の発光効率は低下することになるが、このようにリークパス層210の面積が小さいことにより、発光層150の直下にリークパス層210が形成されていない領域ができ、この領域では発光層の発光効率は低下しなくすることができる。 On the other hand, so that the luminous efficiency of the light-emitting layer 150 directly above the leak path layer 210 decreases, by this way the small area of ​​the leak path layer 210, not leak path layer 210 immediately below the light emitting layer 150 is formed regions it can be, in this region can be not lowered luminous efficiency of the light-emitting layer. このようにして本発明の化合物系半導体発光素子は、静電破壊に対する耐圧の性能を保持したまま、発光層の発光を最大限に享受できることを特徴とする。 The compound-based semiconductor light-emitting device of the way the present invention, while maintaining the withstand voltage performance of against electrostatic breakdown, characterized in that enjoy the most of light emission of the light-emitting layer.

特に、図1(a)に示されるように、化合物系半導体発光素子の上面からの平面視において、リークパス層210が、n側電極とp側電極390の間に位置することが好ましい。 In particular, as shown in FIG. 1 (a), in a plan view from the upper surface of the compound-based semiconductor light-emitting element, a leak path layer 210 is preferably positioned between the n-side electrode and the p-side electrode 390. これにより発光層の発光効率の低下をさらに抑制することができる。 Thus it is possible to further suppress a decrease in luminous efficiency of the light emitting layer.

また、図1(b)に示されるように、化合物系半導体発光素子の上面からの平面視において、p側電極390の配置される領域と、リークパス層210の配置される領域とが重ならないように配置されることが好ましい。 Further, as shown in FIG. 1 (b), in plan view from the upper surface of the compound-based semiconductor light-emitting device, so that a region disposed in the p-side electrode 390, and a region disposed in the leak path layer 210 does not overlap it is preferably disposed. このようにp側電極390およびリークパス層210を配置することにより、図1(b)に示される化合物系半導体発光素子に順方向に電流を流した場合、p型層160のシート抵抗が高いために、p型層160の水平方向(厚み方向に垂直な面方向)に電流が広がりにくいため、透明電極層300の直下の発光層150のみを発光させることができる。 By thus disposing the p-side electrode 390 and the leak path layer 210, when a current flows in the forward direction to the compound-based semiconductor light-emitting device shown in FIG. 1 (b), since the sheet resistance of the p-type layer 160 is high , since the current does not easily spread in the horizontal direction of the p-type layer 160 (a plane direction perpendicular to the thickness direction), it is possible to emit only the light-emitting layer 150 directly under the transparent electrode layer 300.

上記のような構造をとることにより、リークパス層の上の相対的に発光効率の悪い発光層にキャリアが注入されにくくなるため、キャリアの無駄な消費を抑制することができ、もって発光効率を高めることができる。 By taking the above structure, because the carrier is less likely to be injected into the inferior light emitting layer having a relatively luminous efficiency over the leak path layer, it is possible to suppress the wasteful consumption of the carrier, increasing the light emission efficiency have be able to. 以下においては、化合物系半導体発光素子を構成する各部を説明する。 In the following description the components constituting the compound-based semiconductor light-emitting device.

(基板) (substrate)
本実施の形態において、基板100は、サファイア基板を用いることが好ましい。 In this embodiment, the substrate 100, it is preferable to use a sapphire substrate. また、基板100は、その表面が平坦であってもよいし、凹凸が形成されていてもよい。 Further, the substrate 100, to the surface may be flat or may be irregularities are formed. 発光素子の光取り出し効率を向上するという観点から、凹凸が形成されていることが好ましい。 From the viewpoint of improving the light extraction efficiency of the light-emitting element, it is preferable that irregularities are formed.

ここで、基板100の表面に形成される凹凸としては、たとえば図1(b)に示されるように、凸部の形状が円錐台であるか、頂部に平坦部を有しないドーム形状であることが好ましい。 Here, it as the irregularities formed on the surface of the substrate 100, for example as shown in FIG. 1 (b), or the shape of the convex portion is frustoconical, a dome-shaped having no flat portion on top It is preferred. かかる円錐台の上底および底面は、たとえば底面の円の直径が0.2μm以上4μm以下であり、その上底の円の直径が1μm以下であることが好ましい。 The upper base and the bottom of such a truncated cone, for example, the diameter of the circle of the bottom surface is not less 0.2μm least 4μm or less and a diameter of a circle of its upper base is 1μm or less. このような凸部は、0.3μm以上8μm以下のピッチで形成することが好ましい。 Such protrusions are preferably formed at 8μm less pitch than 0.3 [mu] m.

(半導体積層構造) (Semiconductor laminated structure)
本発明において、半導体積層構造は、図1(b)に示される積層構造のみに限定されるものではなく、一般的な窒化ガリウム系半導体積層構造であって、かつリークパス層が半導体積層構造を構成する他の層の面積よりも面積が小さい限り、本発明の範囲を逸脱するものではない。 In the present invention, semiconductor multilayer structure is not limited to the lamination structure shown in FIG. 1 (b), a general GaN-based semiconductor stacked structure, and a leak path layer constituting the semiconductor laminated structure unless area than the other layers is small, it does not depart from the scope of the present invention. 以下においては、リークパス層およびそれを形成する位置を説明する。 In the following description the leak path layer and a position from which it is formed.

(リークパス層) (Leak path layer)
本発明において、リークパス層210は、化合物系半導体発光素子の外部からサージが印加されたときの電流経路としての役割をなすものである。 In the present invention, the leak path layer 210, in which form the role as a current path when a surge from the outside of the compound-based semiconductor light-emitting device is applied. このようなリークパス層210を設けることにより、静電耐圧特性を向上させることができる。 By providing such a leak path layer 210, it is possible to improve the electrostatic withstand voltage characteristics.

リークパス層210が上記の性能を発揮するためには、その表面にピットと呼ばれる微細な凸部が分布している必要がある。 Leak path layer 210 in order to exhibit the performance, it is necessary to minute projections called pits on the surface are distributed. 具体的には、リークパス層210の表面の二乗平均平方根(RMS:Root Mean Square)が2nm以上20nm以下でピットが分布していることが好ましい。 Specifically, the root mean square of the surface of the leak path layer 210 (RMS: Root Mean Square) it is preferred that the pits are distributed at 2nm or 20nm or less. かかるピットの周囲にドーピングしたSiが相対的に高い濃度で分布し、この部分が電流経路となって、静電耐圧特性を向上することができる。 Distributed in Si is relatively high concentration doped around such pits, this portion becomes a current path, it is possible to improve the electrostatic withstand voltage characteristics. なお、本発明において、上記のRMSは、原子間力顕微鏡(AFM:Atomic Force Microscope)によって測定した値を採用するものとする。 In the present invention, the above RMS, the atomic force microscope (AFM: Atomic Force Microscope) shall be adopted value measured by.

上記のようにリークパス層210にピットを形成するためには、リークパス層の形成温度を780℃以上900℃以下の低温で形成することが好ましい。 To form a pit leak path layer 210 as described above, it is preferable to form the forming temperature of the leakage path layer at a low temperature of 780 ° C. or higher 900 ° C. or less. このような低温で成長させることにより、島状の成長を促進することができるからである。 By growing at such a low temperature, because it is possible to promote the island growth. ちなみに、SiドープGaN層130の表面のRMSは、1nm以下である。 Incidentally, RMS of the surface of the Si-doped GaN layer 130 is 1nm or less.

図1(b)においては、SiドープGaN層130の表面にリークパス層210を形成する場合を示しているが、必ずしもこの位置にリークパス層210を形成する場合のみに限定されるものではなく、発光層150よりも基板側に近い位置にリークパス層210が形成されていれば、その位置は特に限定されない。 In FIG. 1 (b), shows a case of forming a leak path layer 210 on the surface of the Si-doped GaN layer 130 is not necessarily limited to the case of forming a leak path layer 210 in this position, the light emitting be formed is leak path layer 210 at a position closer to the substrate side than the layer 150, its position is not particularly limited. また、リークパス層210は、単層構造のみに限られるものではなく、2層以上を積層させた積層構造であってもよい。 Also, leak path layer 210 is not limited only to the single-layer structure or a multilayer structure obtained by laminating two or more layers.

また、リークパス層210は、必ずしもSiドープGaNのみで構成する必要はなく、たとえばノンドープGaN層とSiドープGaN層との2層構造としてもよい。 Also, leak path layer 210 need not necessarily be composed only of Si-doped GaN, for example, it may have a two-layer structure of a non-doped GaN layer and the Si-doped GaN layer. このようなリークパス層210は、その厚みが0.015μm以上0.04μm以下であることが好ましい。 Such a leak path layer 210 preferably have a thickness of less 0.04μm least 0.015 .mu.m.

(バッファ層) (Buffer layer)
本実施の形態において、バッファ層110は、半導体積層構造190のうちの基板100に接して形成されるものである。 In this embodiment, the buffer layer 110 is formed in contact with the substrate 100 of the semiconductor layered structure 190. このような位置にバッファ層110を形成することにより、半導体積層構造190を構成する他の層の結晶状態を良好に保つことができる。 By forming the buffer layer 110 in such a position, it is possible to maintain the crystalline state of the other layers constituting the semiconductor laminated structure 190 good.

(n型層) (N-type layer)
本発明において、n型層は、たとえば2nm以上5nm以下の厚みのIn x Ga 1-x N層(0.05≦X≦0.15)と、2nm以上5nm以下の厚みのSiドープGaN層とを交互に各10層ずつ積層して超格子構造としたものを用いることができる。 In the present invention, n-type layer, for example In x Ga 1-x N layer 5nm thickness of not less than 2nm and (0.05 ≦ X ≦ 0.15), and Si-doped GaN layer of a thickness of less than 5nm or more 2nm can be used with a superlattice structure are laminated by the 10 layers alternately.

(発光層) (Light-emitting layer)
本発明において、発光層150は、たとえば2.5nmの厚みのアンドープIn 0.25 Ga 0.75 N層と、2.5nmの厚みのアンドープGaN層とを交互に各6層ずつ繰り返して積層構造としたものを用いることができる。 In the present invention, the light-emitting layer 150, for example, 2.5nm and an undoped In 0.25 Ga 0.75 N layer having a thickness of, alternately undoped GaN layer of 2.5nm thickness what was repeated laminated structure by the six-layer it can be used.

(p型層) (P-type layer)
本発明において、p型層160は、Mgのドーピング濃度が5×10 19 /cm 3程度のMgドープGaNからなることが好ましい。 In the present invention, p-type layer 160 is preferably the doping concentration of Mg is composed of 5 × 10 19 / cm 3 order of Mg-doped GaN. このようなp型層160は、1100℃程度の温度で形成されるものであり、たとえば80nm程度の厚みである。 Such p-type layer 160 is intended to be formed at a temperature of about 1100 ° C., for example, a thickness of about 80 nm. このようにしてp型層160を形成した後、室温まで冷却してから基板を取り出すことにより半導体積層構造が形成される。 After forming the p-type layer 160 in this manner, the semiconductor multilayer structure is formed by removing the substrate was cooled to room temperature.

(透明電極層) (Transparent electrode layer)
本発明において、透明電極層300は、透明性を有し、かつ導電性を有する材料からなるものであればいかなるものをも用いることができる。 In the present invention, the transparent electrode layer 300 has a transparency, and as long as it is made of a material having conductivity may be used any ones. 透明電極層300に好適な材料としては、ITOを挙げることができる。 Suitable materials for the transparent electrode layer 300 can include ITO. また、透明電極層300の厚みは、従来公知の厚みとすることができる。 The thickness of the transparent electrode layer 300 may be a known thickness.

<実施の形態2> <Embodiment 2>
図2は、本実施の形態の化合物系半導体発光素子の断面図である。 Figure 2 is a cross-sectional view of the compound-based semiconductor light-emitting device of the embodiment. 本実施の形態の化合物系半導体発光素子は、図2に示されるように、p側パッド電極310の直下にリークパス層210を形成することが異なる他は、実施の形態1と同様のものである。 Compound-based semiconductor light-emitting element of this embodiment, as shown in FIG. 2, except that different to form a leak path layer 210 directly below the p-side pad electrode 310 is similar to the first embodiment . このような位置にリークパス層210を設けることにより、p側パッド電極310の直下の発光層150のみに電流が注入されにくくすることができる。 By providing a leak path layer 210 at such a position, it can be current only to the light-emitting layer 150 directly below the p-side pad electrode 310 is difficult to injection. これにより光出力を低下させることなくESD対策を講じることができ、もってさらに発光効率を高めることができる。 This makes it possible ESD measures without lowering the optical output can be increased further luminous efficiency have.

なぜなら、リークパス層210を形成した直上の発光層150は、発光効率が低下するが、そもそもp側パッド電極310の直下の発光層150で生じた光は、p側パッド電極310に吸収されやすいため、素子外に光子を取り出しにくい。 This is because, the light-emitting layer 150 directly above the formation of the leak path layer 210 is the luminous efficiency is lowered, the first place the light generated in the light-emitting layer 150 directly below the p-side pad electrode 310, and is easily absorbed into the p-side pad electrode 310 hardly removed photons outside elements. このようにもともと発光層の発光効率が相対的に低い位置に、リークパス層210を設けても、結果として発光効率の低下に寄与せず、むしろキャリアの無駄な消費を抑制することができるからである。 In this way originally luminous efficiency is relatively low position of the light-emitting layer, it is provided with a leak path layer 210, not contributing to the reduction in luminous efficiency as a result, because rather it is possible to suppress the wasteful consumption of the carrier is there.

<実施の形態3> <Embodiment 3>
図3は、本実施の形態の化合物系半導体発光素子の断面図である。 Figure 3 is a cross-sectional view of the compound-based semiconductor light-emitting device of the embodiment. 本実施の形態の化合物系半導体発光素子は、図3に示されるように、p側パッド電極310の直下にあたる透明電極層300の位置に、電気導電性が低い電流狭窄層800を設けたことが異なる他は、実施の形態2と同様のものである。 Compound-based semiconductor light-emitting element of this embodiment, as shown in FIG. 3, the position of the transparent electrode layer 300 corresponding to just below the p-side pad electrode 310, that electrically conductive is provided a low current confinement layer 800 different from is similar to the second embodiment.

このような位置に電流狭窄層800を設けることにより、電流狭窄層800の直下の発光層150には実質的に電流が流れにくくなる。 By providing the current confinement layer 800 at such a position, substantially current hardly flows in the light-emitting layer 150 directly below the current blocking layer 800. このため、図2に示される構造に比して、相対的に発光効率の悪い発光層150でキャリアが無駄に消費されなくなるため、発光効率をさらに高めることができる。 Therefore, as compared with the structure shown in FIG. 2, because the carrier at a relatively luminous inefficient light emitting layer 150 is no longer consumed wastefully, thereby further enhancing the luminous efficiency.

(電流狭窄層) (Current confinement layer)
本実施の形態において、電流狭窄層800は、単層構造であってもよいし、2層以上を積層した多層構造であってもよい。 In this embodiment, the current confinement layer 800 may be a single-layer structure or a multilayer structure in which two or more layers are stacked. また、電流狭窄層800を構成する材料は、p側パッド電極310の直下の発光効率が低い領域の発光層150にキャリアが注入されにくくする程度の絶縁性を示すものであればよく、たとえばSiO 2 、SiN、TiO 2等を用いることができる。 The material constituting the current blocking layer 800, as long as it indicates the degree of insulation of the carrier in the light emitting layer 150 of the light-emitting efficiency is low region directly under the p-side pad electrode 310 is difficult to implantation, for example SiO 2, SiN, can be used such as TiO 2.

電流狭窄層800の厚みに関しても、p側パッド電極310の直下の発光層150にキャリアが注入されにくくできるものであれば、いかなる厚みであってもよい。 Regard the thickness of the current constricting layer 800, as long as it can be a carrier in the light emitting layer 150 directly below the p-side pad electrode 310 is difficult to injection, it may be any thickness. たとえば150μm程度の厚みとすることが好ましい。 For example it is preferable that the thickness of about 150 [mu] m.

また、電流狭窄層800を形成する位置は、図3に示されるようなp型層160と透明電極層300との間のみに限られるものではなく、たとえば透明電極層300とp側パッド電極310との間に設けてもよいし、透明電極層300の内部に設けてもよい。 The position of forming the current constricting layer 800 is not limited only between the p-type layer 160 and the transparent electrode layer 300 as shown in FIG. 3, for example, a transparent electrode layer 300 and the p-side pad electrode 310 it may be provided between the, or may be provided within the transparent electrode layer 300.

また、必ずしも電流狭窄層800を設けなくともよく、たとえばp側パッド電極310の直下にあたるp型層160の表面に対し、プラズマ処理等を行なうことにより、その部分を電気的に不活性にしてもよい。 Also, may not necessarily provide a current confinement layer 800, for example, to the surface of the p-type layer 160 corresponding to just below the p-side pad electrode 310, by performing plasma treatment or the like, even if the electrically inactive that part good.

上記のプラズマ処理は、次のようにして行なわれる。 The above plasma treatment is performed as follows. すなわち、p型層160を形成した後であって、かつ透明電極層300を形成する前に、p型層160の表面のうちのリークパス層210の直上以外の部分をフォトレジストで覆う。 That is, even after the formation of the p-type layer 160 and before forming the transparent electrode layer 300 covers a portion other than immediately above the leak path layer 210 of the surface of the p-type layer 160 with photoresist. そして、平行平板型のRIE装置に入れて、Arガスを流しながらプラズマ放電を行なうことにより、p型層160の露出部分を高抵抗化する。 Then, put in a parallel plate type RIE apparatus, by performing the plasma discharge while passing Ar gas, a high resistance to the exposed portion of the p-type layer 160. プラズマ処理しなかった部分のp型層160と透明電極層300との接触抵抗は、0.02Ω・cm 2であるのに対し、プラズマ処理された部分のp型層160と透明電極層300との接触抵抗は、0.1Ω・cm 2以上となる。 Contact resistance between the p-type layer 160 and the transparent electrode layer 300 of the portion that did not plasma treatment, whereas a 0.02 ohm · cm 2, and p-type layer 160 of the plasma-treated portion and the transparent electrode layer 300 contact resistance becomes 0.1 [Omega · cm 2 or more.

このように接触抵抗が異なることにより、電流狭窄層を設けなくても、接触抵抗の高い部分にキャリアは注入されず、相対的に発光効率の低いリークパス層210の直上の発光層には実質的に電流が注入されないようにすることができる。 By thus contact resistance differs substantially in the light emitting layer directly above the current without providing a blocking layer, carriers are not injected into a high contact resistance portion, a relatively luminous efficiency low leak path layer 210 current can be prevented from being injected into.

<実施の形態4> <Embodiment 4>
実施の形態1〜3の化合物系半導体発光素子は、基板の表裏のうちの一方の面にp側電極およびn側電極を形成した構造のものであるが、実施の形態4の化合物系半導体発光素子は、基板の表裏のうちの一方の面にp側電極を形成し、他方の面にn側電極を形成したものである。 Compound-based semiconductor light-emitting device according to the first to the third embodiments is of the one surface to form a p-side electrode and the n-side electrode to the structure of the front and back surfaces of the substrate, compound-based semiconductor light-emitting of the fourth embodiment element, the p-side electrode formed on one surface of the front and back of the substrate is obtained by forming the n-side electrode on the other surface. このように化合物系半導体発光素子の上下にそれぞれn側電極およびp側電極を形成する場合であっても、本発明の効果を得ることができる。 Even in the case of forming such a compound type each n-side electrode and the p-side electrode and below the semiconductor light emitting element, it is possible to obtain the effect of the present invention.

以下においては、図4を用いて本実施の形態の化合物系半導体発光素子を説明する。 In the following, a compound-based semiconductor light-emitting device of the present embodiment will be described with reference to FIG. 図4(a)は、本実施の形態の化合物系半導体発光素子の上面図であり、図4(b)は、図4(a)に示される化合物系半導体発光素子のIIb−IIb断面図である。 4 (a) is a top view of a compound-based semiconductor light-emitting element of this embodiment, FIG. 4 (b), in IIb-IIb sectional view of the compound-based semiconductor light-emitting element shown in FIGS. 4 (a) is there.

本実施の形態の化合物系半導体発光素子は、図4(b)に示されるように、基板101と、該基板101上に形成された半導体積層構造191とを有する化合物系半導体発光素子であって、半導体積層構造191は、基板101側から順に、p型層161、発光層151、およびn型層141が積層されたものであり、該基板101の表裏のうちの半導体積層構造191が形成された側とは反対側の面に接するp側電極311と、n型層141に接するn側パッド電極321とを有し、該n型層141は、半導体積層構造191を構成する他の層よりも表面粗さが粗いリークパス層211を1層以上有し、化合物系半導体発光素子の上面からの平面視において、リークパス層211の面積は、半導体積層構造191を構成する他の層の面積よ Compound-based semiconductor light-emitting element of this embodiment, as shown in FIG. 4 (b), a substrate 101, a compound-based semiconductor light-emitting device having a semiconductor laminated structure 191 formed on the substrate 101 the semiconductor layered structure 191, in order from the substrate 101 side, p-type layer 161, which luminescent layer 151 and the n-type layer 141, are stacked, the semiconductor laminated structure 191 of the front and back surfaces of the substrate 101 is formed side and the p-side electrode 311 in contact with the surface opposite to, and a n-side pad electrode 321 in contact with the n-type layer 141, the n-type layer 141, from the other layers constituting the semiconductor laminated structure 191 has a rough leak path layer 211 is the surface roughness also at least one layer, in a plan view from the upper surface of the compound-based semiconductor light-emitting device, the area of ​​the leak path layer 211, the area of ​​the other layers constituting the semiconductor laminated structure 191 も小さいことを特徴とする。 Characterized in that is also small. すなわち、本実施の形態では、図4に示されるように、リークパス層211は、n型層141の全面を覆うのではなく、一部を覆うように形成される。 That is, in this embodiment, as shown in FIG. 4, a leak path layer 211 does not cover the entire surface of the n-type layer 141 is formed so as to cover a part.

ここで、基板101と半導体積層構造191との間には、共晶半田層501、拡散防止層421、誘電体膜401、およびp側コンタクト電極411がこの順に形成されている。 Here, between the substrate 101 and the semiconductor multilayer structure 191, the eutectic solder layer 501, the diffusion preventing layer 421, the dielectric film 401 and the p-side contact electrode 411, are formed in this order. また、n側パッド電極321とn型層141との間には、SiドープGaN層131が形成されている。 Between the n-side pad electrode 321 and the n-type layer 141, Si-doped GaN layer 131 is formed.

本実施の形態の化合物系半導体発光素子は、実施の形態1のそれと同様に、リークパス層211の一部を除去する。 Compound-based semiconductor light-emitting device of the present embodiment, similarly to that of Embodiment 1, to remove a part of the leak path layer 211. このため、発光層151の直下にリークパス層211がない領域が存在することになり、実施の形態1の化合物系半導体発光素子と同様に、光出力が高く、かつ波長の半値幅も狭く、良好な発光特性を得ることができる。 Therefore, it becomes a region no leak path layer 211 immediately below the light emitting layer 151 is present, as in the compound-based semiconductor light-emitting device of the first embodiment, the light output is high and also the half-width of wavelength narrow, good it can be obtained Do emission characteristics.

<実施の形態5> <Embodiment 5>
図5は、本実施の形態の化合物系半導体発光素子の断面図である。 Figure 5 is a cross-sectional view of the compound-based semiconductor light-emitting device of the embodiment. 本実施の形態の化合物系半導体発光素子は、図5に示されるように、n側パッド電極321の直下にリークパス層211を形成することが異なる他は、実施の形態4と同様のものである。 Compound-based semiconductor light-emitting element of this embodiment, as shown in FIG. 5, except that different to form a leak path layer 211 immediately below the n-side pad electrode 321 is the same as the fourth embodiment . このような位置にリークパス層211を配置することにより、光出力を低下させることなくESD対策を講じることができ、もって発光効率を高めることができる。 By placing the leak path layer 211 at such a position, it is possible ESD measures without reducing the light output, it is possible to increase the luminous efficiency have.

なぜなら、リークパス層211の直下の発光層151は、相対的に発光効率が低下するが、そもそもn側パッド電極321の直下の発光層151で生じた光は、n側パッド電極321に吸収されやすいため、素子外に光子を取り出しにくい。 This is because the light-emitting layer 151 directly below the leak path layer 211, the light is relatively luminous efficiency is reduced, which originally generated in the light-emitting layer 151 directly below the n-side pad electrode 321 is easily absorbed in the n-side pad electrode 321 Therefore, hardly removed photons outside elements. このようにもともと発光層151の発光効率が相対的に低い位置に、リークパス層211を設けても、結果として発光効率の低下に寄与せず、むしろキャリアの無駄な消費を抑制することができるからである。 In this way originally luminous efficiency is relatively low position of the light-emitting layer 151, be provided with a leak path layer 211, not contributing to the reduction in luminous efficiency as a result, because rather it is possible to suppress the wasteful consumption of the carrier it is.

<実施の形態6> <Embodiment 6>
図6は、本実施の形態の化合物系半導体発光素子の模式的な断面図である。 Figure 6 is a schematic cross-sectional view of the compound-based semiconductor light-emitting device of the embodiment. 本実施の形態の化合物系半導体発光素子は、図6に示されるように、n側パッド電極321のSiドープGaN層131に接する位置に、電流狭窄層801を設けたことが異なる他は、実施の形態5と同様のものである。 Compound-based semiconductor light-emitting element of this embodiment, as shown in FIG. 6, in a position in contact with the Si-doped GaN layer 131 of n-side pad electrode 321, in addition to different providing the current confinement layer 801, implemented it is similar to the embodiment 5.

このような位置に電流狭窄層801を設けることにより、電流狭窄層801の直下の発光層151には実質的に電流が流れなくなる。 By providing the current confinement layer 801 at such a position, substantially no current flows to the light-emitting layer 151 directly below the current blocking layer 801. このため、図5に示される構造に比して、相対的に発光効率の悪い発光層151でキャリアが無駄に消費されなくなり、発光効率をさらに高めることができる。 Therefore, it is possible as compared with the structure shown in FIG. 5, the carrier at a relatively luminous inefficient light emitting layer 151 is not wasted, further increasing the luminous efficiency. なお、電流狭窄層801は、実施の形態3で説明したものと同様のものを用いることができる。 The current constricting layer 801 may be the same as that described in the third embodiment.

<実施の形態1の化合物系半導体発光素子の製造方法> <Production method of compound-based semiconductor light-emitting device of the first embodiment>
以下においては、図7〜図17を参照して、実施の形態1の化合物系半導体発光素子の製造方法を説明する。 In the following, with reference to FIGS 17, a process for the preparation of a compound based semiconductor light-emitting device of the first embodiment will be described. 図7〜図17は、実施の形態1の化合物系半導体発光素子の製造方法の一工程を示す模式的な断面図である。 7 to 17 are schematic cross-sectional view showing one step of the manufacturing method of the compound-based semiconductor light-emitting device of the first embodiment. 図7〜図17に示される製造工程は、概ね素子1個分に相当する直径2インチの領域を抜き出して模式的に示しているが、実際は、図17に示される構造が連続的に形成されており、その隣接チップ間を切り離すことによって、図1に示される化合物系半導体発光素子を得ることになる。 Manufacturing steps shown in FIGS. 7 to 17 is generally shows an extracted area of ​​2 inch diameter corresponding to a single element schematically, in fact, the structure shown in FIG. 17 is continuously formed and which, by separating between the adjacent chips, thus obtaining a compound based semiconductor light-emitting element shown in FIG. 1.

図7は、基板上にフォトレジストマスクを形成した後の状態を示す模式的な断面図である。 Figure 7 is a schematic sectional view showing a state after forming a photoresist mask on the substrate. まず、図7に示されるように、基板100に対し、通常のフォトリソグラフィー法を用いることにより、フォトレジストマスク600を形成する。 First, as shown in FIG. 7, with respect to the substrate 100, by using conventional photolithography to form a photoresist mask 600.

図8は、基板の表面に凹凸形状を形成した後の状態を示す模式的な断面図である。 Figure 8 is a schematic sectional view showing a state after forming the uneven shape on the surface of the substrate. 図7に示されるようにフォトレジストマスク600を形成した後に、基板100を誘導結合プラズマ方式のドライエッチング装置にセットする。 After forming the photoresist mask 600 as shown in FIG. 7, it is set in a dry etching apparatus of inductively coupled plasma type substrate 100. そして、SiC 4とArとの混合ガスによって、基板100をドライエッチングすることにより、基板100の表面に凹凸形状を形成する。 Then, the mixed gas of SiC 4 and Ar, by the substrate 100 is dry-etched to form the uneven shape on the surface of the substrate 100. そして、基板上のフォトレジストマスク600を除去することにより、図8に示される、凹凸が表面に形成された基板100を作製する。 Then, by removing the photoresist mask 600 on the substrate, as shown in FIG. 8, irregularities to produce a substrate 100 formed on the surface.

(n型層とリークパス層とをこの順に結晶成長させるステップ) (Step of crystal growth of the n-type layer and the leakage path layer in this order)
図9は、基板上にバッファ層、n型層、リークパス全面層等を形成した後の状態を示す模式的な断面図である。 9, a buffer layer on the substrate, n-type layer is a schematic sectional view showing a state after forming a leakage path entire layer. 図9に示される構造は、有機金属気相成長(MOVPE:Metal-Organic Vapor Phase Epitaxy)装置を用いて各層を結晶成長させることにより作製する。 Structure shown in Figure 9, the metal organic chemical vapor deposition: producing by crystal growth layers with (MOVPE Metal-Organic Vapor Phase Epitaxy) apparatus. まず、図8に示される、凹凸形状を表面に有する基板をMOVPE装置に投入する。 First, as shown in FIG. 8, to introduce irregularities into the MOVPE apparatus a substrate having a surface. そして、基板を550℃に加熱した上で、10nm以上50nm以下の厚みのアンドープGaNからなるバッファ層110を形成する。 Then, after heating the substrate to 550 ° C., forming a buffer layer 110 made of undoped GaN of 50nm or less thick than 10 nm.

次に、基板100の温度を1100℃まで昇温し、2μmの厚みのアンドープGaN層120、1.5μmの厚みのSiドープGaN層130を形成する。 Then, the temperature of the substrate 100 was raised to 1100 ° C., to form a Si-doped GaN layer 130 of undoped GaN layer 120,1.5μm thickness of 2μm thickness. なお、SiドープGaN層130におけるSiのドーピング濃度は、5×10 18 /cm 3である。 Incidentally, the doping concentration of Si in the Si-doped GaN layer 130 is 5 × 10 18 / cm 3.

そして、基板100の温度を下げて、780℃以上900℃以下に設定して、30nmの厚みのSiドープGaNからなるリークパス全面層210aを形成する。 Then, by lowering the temperature of the substrate 100, it is set to 780 ° C. or higher 900 ° C. or less, to form a leak path entire layer 210a made of Si-doped GaN of 30nm thickness. リークパス全面層210aにおけるSiのドーピング濃度は、5×10 18 /cm 3である。 The doping concentration of Si in the leak path entire layer 210a is 5 × 10 18 / cm 3. このようにして、図9に示される構造を形成することができる。 In this way, it is possible to form the structure shown in FIG.

(n型層を露出させるステップ) (Exposing the n-type layer)
図10は、リークパス全面層の一部をドライエッチングで除去した後の状態を示す模式的な断面図である。 Figure 10 is a schematic sectional view showing a state after the removal of the portion of the leakage path entire layer by dry etching. 図9のようにリークパス全面層210aを形成した後に、通常のフォトリソグラフィー法と、ドライエッチング法とを組み合わせて、図10に示されるようにリークパス全面層210aの一部を除去する。 After forming the leak path entire layer 210a as shown in FIG. 9, a normal photolithography method, a combination of a dry etching method, to remove a portion of the leakage path entire layer 210a as shown in FIG. 10. ドライエッチング法としては、SiCl 4ガスを用いた誘導結合プラズマ方式を用いることが好ましい。 As the dry etching method, it is preferable to use an inductively coupled plasma method using SiCl 4 gas.

ここで、図10に示されるように、リークパス全面層210aの一部をドライエッチング法により除去するときに、SiドープGaN層130の一部も同時にエッチングされても化合物系半導体発光素子の特性上なんら問題ない。 Here, FIG. As shown in 10, a portion of the leakage path entire layer 210a when removed by dry etching, Si-doped GaN layer compound structure is also etched at the same time a part of the 130 semiconductor light emitting element on the characteristic there is no problem.

なお、上記においては、リークパス全面層210aの一部を除去することにより、リークパス層210を形成する場合を説明したが、この場合、リークパス全面層210aの上面に凹凸が形成されていると、エッチングによりリークパス全面層210aを除去すべき部分の一部がSiドープGaN層130上に残留することもある。 In the above, by removing a portion of the leakage path entire layer 210a, a case has been described of forming a leak path layer 210, in this case, when the irregularities are formed on the upper surface of the leak path entire layer 210a, an etching sometimes a portion of the part to be removed leak path entire layer 210a remains on the Si-doped GaN layer 130 by.

図11は、リークパス全面層の一部がSiドープGaN層上に残るときの状態を示す模式的な断面図である。 Figure 11 is a schematic sectional view showing a state where a part of the leak path entire layer remains on the Si-doped GaN layer. 図11に示されるように、リークパス全面層210aの表面粗さがそのままSiドープGaN層130上に残ると、その上面に形成される半導体積層構造の結晶性が劣化する可能性がある。 As shown in Figure 11, the surface roughness of the leak path entire layer 210a remains on the Si-doped GaN layer 130 as it is, the crystallinity of the semiconductor multilayer structure may deteriorate, which is formed on its upper surface.

このようなリークパス全面層の残留を抑制するためのリークパス層の形成方法として、以下の方法を用いてもよい。 As a method for forming the leak path layer for suppressing the residual of such a leak path entire layer, it may be used the following method. すなわち、まず、基板上にバッファ層110、アンドープGaN層120、およびSiドープGaN層130を形成する。 That is, first, to form the buffer layer 110, an undoped GaN layer 120 and the Si-doped GaN layer 130, on the substrate. その後、リークパス全面層を形成する前に、プラズマCVD装置を用いてSiO 2からなる誘電体膜401を形成する。 Then, before forming a leak path entire surface layer, a dielectric film 401 made of SiO 2 using the plasma CVD apparatus.

そして、通常のフォトリソグラフィー手法とフッ化水素酸を用いたウェットエッチング方法とを用いて、図12に示されるように、リークパス層を形成する部分の誘電体膜401を除去する。 Then, by using the wet etching method using a conventional photolithography technique and hydrofluoric acid, as shown in FIG. 12, to remove the dielectric film 401 of the portion forming the leakage path layer. 図12は、誘電体膜の一部をウェットエッチングで除去した後の状態を示す模式的な断面図である。 Figure 12 is a schematic sectional view showing a state after the removal of part of the dielectric film by wet etching. 図12に示されるように、誘電体膜の一部を除去した後に、基板を再びMOVPE装置にセットする。 As shown in FIG. 12, after removing a portion of the dielectric film is set in a MOVPE apparatus substrate again.

図13は、誘電体膜上にリークパス全面層を形成した後の状態を示す模式的な断面図である。 Figure 13 is a schematic sectional view showing a state after forming a leak path entire surface layer on the dielectric film. 上記リークパス全面層を形成したときと同一の条件で、露出したSiドープGaN層130上に、30nmの厚みのSiドープGaNからなるリークパス層210を形成する。 Under the same conditions as when forming the leak path entire surface layer, on the Si-doped GaN layer 130 exposed, to form a leak path layer 210 made of Si-doped GaN of 30nm thickness. このとき、図13に示されるように、誘電体膜401上には、リークパス全面層に相当する組成の膜は形成されず、GaN微小結晶700が離散的に形成される。 At this time, as shown in FIG. 13, on the dielectric film 401, the film composition corresponding to the leakage path entire layer is not formed, GaN fine crystal 700 is discretely formed.

そして、MOVPE装置から基板100を取り出し、フッ化水素酸中で誘電体膜をGaN微小結晶700とともに除去することにより、所望の領域にリークパス層210を形成することができる。 Then, the substrate is taken out 100 from the MOVPE apparatus, by removing with GaN microcrystals 700 a dielectric film in hydrofluoric acid, can form a leak path layer 210 in a desired region. このようにリークパス層210を形成することにより、リークパス全面層の表面凹凸がSiドープGaN層130上に残ることなく、リークパス層210を形成することができる。 By forming such a leak path layer 210, without surface irregularities of the leak path entire layer remains on the Si-doped GaN layer 130, it is possible to form a leak path layer 210.

(発光層およびp型層を形成するステップ) (Step of forming a light-emitting layer and a p-type layer)
図14は、リークパス層上に半導体積層構造を形成した後の状態を示す模式的な断面図である。 Figure 14 is a schematic sectional view showing a state after forming a semiconductor laminated structure on a leak path layer. 上記の方法によりリークパス層210を形成した後に、基板100をMOVPE装置にセットして、図14に示されるように、n側超格子層140、発光層150、p型層160をこの順に形成する。 After forming the leak path layer 210 by the method described above, by setting the substrate 100 to the MOVPE apparatus, as shown in FIG. 14, to form n-side superlattice layer 140, a light-emitting layer 0.99, p-type layer 160 in this order . 以下においては、n側超格子層140、発光層150、およびp型層160の成膜条件を述べる。 In the following, n-side superlattice layer 140, describes the conditions for forming the light emitting layer 150 and the p-type layer 160,.

n側超格子層140は、基板100を815℃に加熱した上で、2.5nmの厚みのIn x Ga 1-x N層(0.05≦x≦0.15)と、2.5nmの厚みのSiドープGaN層とを交互に各10層ずつを積層することにより形成する。 n-side superlattice layer 140, after heating the substrate 100 to 815 ℃, In x Ga 1- x N layer of 2.5nm thickness and (0.05 ≦ x ≦ 0.15), 2.5nm of formed by laminating one by each 10 layers alternately and Si-doped GaN layer thickness.

発光層150は、MOVPE装置内の温度を815℃に維持し、アンドープIn 0.25 Ga 0.75 N層と、アンドープGaN層とを交互に各6層ずつ積層することにより形成する。 Emitting layer 150 maintains the temperature in the MOVPE apparatus 815 ° C., and an undoped In 0.25 Ga 0.75 N layer is formed by stacking by the six layers alternating with undoped GaN layer.

p型層は、温度を1100℃まで上げて、Mgのドーピング濃度が5×10 19 /cm 3のMgドープGaNを成長させることにより形成する。 p-type layer, by increasing the temperature to 1100 ° C., the doping concentration of Mg is formed by growing a Mg-doped GaN of 5 × 10 19 / cm 3.

図15は、p型層上に透明電極層を形成した後の状態を示す模式的な断面図である。 Figure 15 is a schematic sectional view showing a state after forming a transparent electrode layer on the p-type layer. 上記のようにp型層を形成した後に、室温まで冷却してから基板を取り出し、窒素ガス中で800℃、5分間の熱処理を行なう。 After forming the p-type layer, as described above, the substrate is taken out was cooled to room temperature, 800 ° C. in nitrogen gas, a heat treatment is performed for 5 minutes.

次いで、p型層160の表面に、スパッタ装置を用いて透明電極全面層を形成する。 Then, the surface of the p-type layer 160, a transparent electrode over the entire surface layer by using a sputtering apparatus. そして、通常のフォトリソグラフィー法およびウェットエッチング法を用いることにより、透明電極全面層を所望の形状にパターニングし、図15に示されるような透明電極層300を形成する。 Then, by using conventional photolithography and wet etching, a transparent electrode over the entire surface layer is patterned into a desired shape to form the transparent electrode layer 300 as shown in FIG. 15.

図16は、半導体積層構造の一部を除去した後の状態を示す模式的な断面図である。 Figure 16 is a schematic sectional view showing a state after the removal of part of the semiconductor laminated structure. 次に、通常のフォトリソグラフィー法とSiCl 4ガスを用いた誘導結合プラズマ方式のドライエッチング法とを組み合わせることにより、図16に示されるように、p型層160、発光層150、n側超格子層140、リークパス層210、SiドープGaN層130の一部を除去し、SiドープGaN層130の一部を露出させる。 Next, by combining a conventional photolithography and dry etching of the inductively coupled plasma method using a SiCl 4 gas, as shown in FIG. 16, p-type layer 160, the light-emitting layer 0.99, n-side superlattice layer 140, to remove a portion of the leakage path layer 210, the Si-doped GaN layer 130 to expose a portion of the Si-doped GaN layer 130.

図17は、p側パッド電極およびn側パッド電極を形成した後の状態を示す模式的な断面図である。 Figure 17 is a schematic sectional view showing a state after forming the p-side pad electrode and the n-side pad electrode. 図17に示されるように、透明電極層300の表面にp側パッド電極310を形成し、SiドープGaN層130が露出した表面にn側パッド電極320を形成する。 As shown in Figure 17, the p-side pad electrode 310 is formed on the surface of the transparent electrode layer 300, an n-side pad electrode 320 to the surface of the Si-doped GaN layer 130 is exposed. このp側パッド電極310およびn側パッド電極320は、通常のフォトリソグラフィ法と、電子ビーム蒸着法と、リフトオフ法とを組み合わせて形成する。 The p-side pad electrode 310 and the n-side pad electrode 320, a normal photolithography to form in combination with the electron beam evaporation method, a lift-off method. このようにして形成された図17に示される積層体をチップ分割することにより、図1に示される実施の形態1の化合物系半導体発光素子を得る。 Thus by the laminate separates the die shown in Figure 17 thus formed, to give a compound-based semiconductor light-emitting device of the first embodiment shown in FIG.

<実施の形態4の化合物系半導体発光素子の製造方法> <Production method of compound-based semiconductor light-emitting device of the fourth embodiment>
以下においては、図18〜図26を参照して、実施の形態4の化合物系半導体発光素子の製造方法を説明する。 In the following, with reference to FIGS. 18 to 26, a manufacturing method of a compound based semiconductor light-emitting device of the fourth embodiment will be described. 図18〜図26は、実施の形態4の化合物系半導体発光素子の製造方法の一工程を示す模式的な断面図である。 18 to 26 are schematic cross-sectional view showing one step of the manufacturing method of the compound-based semiconductor light-emitting device of the fourth embodiment.

図18は、基板上に半導体積層構造を形成した後の状態を示す模式的な断面図である。 Figure 18 is a schematic sectional view showing a state after forming a semiconductor multilayer structure on a substrate. 実施の形態4の化合物系半導体発光素子の製造方法では、基板100の表面に凹凸を形成することなく、基板100上に半導体積層構造を形成する。 In the production method of the compound-based semiconductor light-emitting device of the fourth embodiment, without forming irregularities on the surface of the substrate 100, a semiconductor multilayer structure on the substrate 100. まず、基板100をMOVPE装置に投入して、バッファ層110、アンドープGaN層120、SiドープGaN層131、リークパス全面層を形成する。 First, by introducing the substrate 100 to the MOVPE apparatus, the buffer layer 110, an undoped GaN layer 120, Si-doped GaN layer 131, to form a leak path entire layer. その後、一旦、基板100をMOVPE装置から取り出して、リークパス全面層の一部を除去することにより、リークパス層211を形成する。 Then, once the substrate is taken out 100 from the MOVPE apparatus, by removing a portion of the leakage path entire layer to form a leak path layer 211.

次に、再び基板100をMOVPE装置に投入してn型層141、発光層151、およびp型層161をこの順に積層する。 Next, laminated n-type layer 141 again put the substrate 100 to the MOVPE apparatus, the light-emitting layer 151 and the p-type layer 161, in this order.

図19は、p型層上にp側コンタクト電極411を形成した後の状態を示す模式的な断面図である。 Figure 19 is a schematic sectional view showing a state after forming the p-side contact electrode 411 on the p-type layer. 上記でp型層161を形成した後に、MOVPE装置から基板100を取り出し、窒素ガス雰囲気において800℃で5分間の熱処理を行なう。 After forming the p-type layer 161 in the above, the substrate is taken out 100 from the MOVPE apparatus, a heat treatment is performed for 5 minutes at 800 ° C. in a nitrogen gas atmosphere. さらに、p型層161の表面に電子ビーム蒸着装置を用いてAgからなる層を形成し、これを通常のフォトリソグラフィー法とウェットエッチング法を用いてパターニングすることにより、図19に示されるようなAgからなるp側コンタクト電極411を形成する。 Further, by using an electron beam evaporator to form a layer made of Ag on the surface of the p-type layer 161 is patterned using conventional photolithography and wet etching to this, as shown in FIG. 19 forming a p-side contact electrode 411 formed of Ag.

図20は、p型層上に誘電体膜を形成した後の状態を示す模式的な断面図である。 Figure 20 is a schematic sectional view showing a state after forming a dielectric film on the p-type layer. 上記のようにp側コンタクト電極を形成した後に、図20に示されるように、通常のフォトリソグラフィー法と、電子ビーム蒸着法と、リフトオフ法とを組み合わせることにより、p型層161の表面に400nmの厚みの誘電体膜401を形成する。 After forming the p-side contact electrode as described above, as shown in FIG. 20, the conventional photolithography method, an electron beam evaporation method, by combining the lift-off method, 400 nm on the surface of the p-type layer 161 forming a dielectric film 401 of a thickness of. なお、誘電体膜401は、p側コンタクト電極411の端部を覆うように形成する。 The dielectric film 401 is formed to cover the end portion of the p-side contact electrode 411.

図21は、p側コンタクト電極および誘電体膜の上面に拡散防止層を形成した後の状態を示す模式的な断面図である。 Figure 21 is a schematic sectional view showing a state after forming the diffusion preventing layer on the upper surface of the p-side contact electrode and the dielectric film. 上記で形成したp側コンタクト電極411および誘電体膜401の上面に対し、スパッタ法によって、TiWからなる拡散防止層421を形成する(図21)。 With respect to the upper surface of the p-side contact electrode 411 and the dielectric film 401 formed above, by sputtering, to form the diffusion preventing layer 421 made of TiW (Figure 21).

図22は、拡散防止層上に共晶半田層を有するSi基板を貼り合わせた後の状態を示す模式的な断面図である。 Figure 22 is a schematic sectional view showing a state after bonding a Si substrate having an eutectic solder layer on the diffusion preventing layer. 上記で形成した基板とは別に、450μmの厚みのSi基板101の表面に、AuSnからなる共晶半田層501を蒸着で形成したものを準備し、これを図22に示されるように、拡散防止層421に接するように圧着する。 Apart from the substrate formed with the above, the surface of the Si substrate 101 having a thickness of 450 [mu] m, to prepare a material obtained by forming an eutectic solder layer 501 made of AuSn in evaporation, which as shown in FIG. 22, prevents diffusion crimping in contact with the layer 421.

ここで、共晶半田層501を構成する共晶接合金属としては、AuSnに限られるものではなく、たとえばAu、AuSi、AuGeからなる群より選択される1種以上の金属または該金属の合金を用いることができる。 Here, the eutectic bonding metal constituting the eutectic solder layer 501 is not limited to AuSn, for example Au, AuSi, one or more metals or the metal alloys selected from the group consisting of AuGe it can be used.

図23は、基板を分離した後の状態を示す模式的な断面図である。 Figure 23 is a schematic sectional view showing a state after separation of the substrate. なお、図23においては、分離した基板は図示しておらず、また、図22に対し、Si基板101が下側になるよう、上下を反転させている。 Incidentally, in FIG. 23, the separated substrate is not shown, also, to Figure 22, so that the Si substrate 101 is on the bottom side, and turned upside down. 上記のようにしてSi基板101を貼り合わせた後に基板100の裏面、すなわち基板100の表裏のうちの半導体積層構造を形成していない側からUVレーザを照射する。 The back surface of the substrate 100 after bonding the Si substrate 101 as described above, that is, irradiated with UV laser from the side not forming the semiconductor multilayer structure of the front and back of the substrate 100.

このUVレーザのエネルギーは基板100を実質的に透過して、バッファ層110から始まる半導体積層構造に吸収される。 The energy of the UV laser is substantially transmissive substrate 100 is absorbed by the semiconductor laminated structure starting from the buffer layer 110. これにより基板100の近傍のバッファ層110に加工歪が印加される。 Thus work strain in the buffer layer 110 in the vicinity of the substrate 100 is applied. 基板100の全面をUVレーザでスキャンすると、この加工歪の作用により、図23に示されるように基板100が分離される。 After scanning the entire surface of the substrate 100 with a UV laser, by the action of the processing strain, the substrate 100 as shown in FIG. 23 are separated.

図24は、バッファ層、アンドープGaN層、およびSiドープGaN層の一部を除去した後の状態を示す模式的な断面図である。 Figure 24 is a buffer layer, is a schematic sectional view showing a state after the removal of the portion of the undoped GaN layer, and the Si-doped GaN layer. 次に、SiCl 4ガスを用いた誘導結合プラズマ方式のドライエッチング手法を用いることにより、図24に示されるように、バッファ層110、アンドープGaN層120、およびSiドープGaN層130の一部を除去する。 Then, removed by a dry etching technique of the inductive coupled plasma method using a SiCl 4 gas, as shown in FIG. 24, the buffer layer 110, a portion of the undoped GaN layer 120 and the Si-doped GaN layer 130, to.

図25は、半導体積層構造の側面を除去した後の状態を示す模式的な断面図である。 Figure 25 is a schematic sectional view showing a state after removal of the side surface of the semiconductor multilayer structure. 上記のドライエッチングに加えてさらに、通常のフォトリソグラフィー法とSiCl 4ガスを用いた誘導結合プラズマ方式のドライエッチング手法とを組み合わせることにより、図25に示されるように、拡散防止層421の一部が露出するまでSiドープGaN層130、リークパス層211、n型層141、発光層151、p型層161の一部を除去する。 In addition to the above dry etching, by combining a dry etching technique of the inductive coupled plasma method using a conventional photolithography and SiCl 4 gas, as shown in FIG. 25, a portion of the diffusion preventing layer 421 There Si-doped GaN layer 130 to expose, leak path layer 211, n-type layer 141, removing a portion of the light-emitting layer 151, p-type layer 161.

図26は、SiドープGaN層130の表面にn側パッド電極を形成した後の状態を示す模式的な断面図である。 Figure 26 is a schematic sectional view showing a state after forming the n-side pad electrode on the surface of the Si-doped GaN layer 130. 次に、図26に示されるように、通常のフォトリソグラフィー法と、電子ビーム蒸着法と、リフトオフ法とを組み合わせることにより、図26に示されるように、SiドープGaN層130の表面にn側パッド電極321を形成する。 Next, as shown in FIG. 26, the conventional photolithography method, an electron beam evaporation method, by combining the lift-off method, as shown in FIG. 26, n-side on the surface of the Si-doped GaN layer 130 forming a pad electrode 321. このようにして形成された図17に示される積層体をチップ分割することにより、図4に示される実施の形態4の化合物系半導体発光素子を得る。 Thus by the laminate separates the die shown in Figure 17 thus formed, to give a compound-based semiconductor light-emitting device of the fourth embodiment shown in FIG.

以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれらに限定されるものではない。 The present invention will hereinafter be described by examples in more detail, the present invention is not limited thereto.

(実施例1) (Example 1)
本実施例では、以下の各ステップによって図1に示される化合物系半導体発光素子を作製した。 In this example, a compound-based semiconductor light-emitting element shown in FIG. 1 by the following steps.

まず、図7に示されるように、通常のフォトリソグラフィー法を用いて、サファイアからなる基板100上に、フォトレジストマスク600を形成した。 First, as shown in FIG. 7, using conventional photolithography, on a substrate 100 made of sapphire, to form a photoresist mask 600. その後、誘導結合プラズマ方式のドライエッチング装置を用いて、SiC 4とArとの混合ガスによって、基板100の一部をエッチングした。 Then, by using a dry etching apparatus of inductively coupled plasma type, the mixed gas of SiC 4 and Ar, it was etched part of the substrate 100. このようにして基板100の表面に、2μmのピッチで凸部が円錐台の凹凸を形成した。 In this way, the surface of the substrate 100, a convex portion is formed irregularities of a truncated cone with a pitch of 2 [mu] m. かかる円錐台は、その下底の直径が0.5μmであり、上底の直径が0.2μmであった。 Such truncated cone, the diameter of the lower base is 0.5 [mu] m, the diameter of the upper base was 0.2 [mu] m.

そして、フォトレジストマスク600を除去することにより、図8に示すような基板100とした。 Then, by removing the photoresist mask 600 and the substrate 100 as shown in FIG.

次に、凹凸を形成した基板100を有機金属気相成長装置(以下において、「MOVPE装置」とも記す)に投入し、図9に示される半導体積層体構造を成長した。 Next, (hereinafter, referred to as "MOVPE apparatus") The substrate 100 formed with irregularity MOCVD tool was put into and growing a semiconductor multilayer structure shown in FIG. 具体的には、まず、基板100を550℃に加熱した上で、アンドープGaNからなるバッファ層220を20nmの厚みで形成した。 Specifically, first, on the substrate was heated 100 to 550 ° C., and the buffer layer 220 made of undoped GaN is formed to a thickness of 20 nm. その後、1100℃まで温度を上げて、アンドープGaN層120を厚さ2μmで形成し、さらにSiのドーピング濃度が5×10 18 /cm 3のSiドープGaN層130を厚さ1.5μmで形成した。 Then, by raising the temperature to 1100 ° C., the undoped GaN layer 120 is formed with a thickness 2 [mu] m, further doping concentration of Si was formed Si-doped GaN layer 130 of 5 × 10 18 / cm 3 with a thickness of 1.5μm .

しかる後に、MOVPE装置内の温度を815℃に下げて、Siのドーピング濃度が5×10 18 /cm 3のSiドープGaNからなるリークパス層210を30nmの厚さで形成した。 Thereafter, the lower the temperature in the MOVPE apparatus 815 ° C., and the leak path layer 210 doping concentration of Si is made of Si-doped GaN of 5 × 10 18 / cm 3 was formed to a thickness of 30 nm.

ここで一旦、MOVPE装置から基板100を取り出し、リークパス層210の表面の粗さを測定した。 Here once the substrate is removed 100 from the MOVPE apparatus, to measure the roughness of the surface of the leak path layer 210. その結果、リークパス層210の表面のRMSは、10nmでピットが分布していた。 As a result, RMS of the surface of the leak path layer 210, pits were distributed in 10 nm. このピットの周囲には、ドーピングしたSiが相対的に高い濃度で分布しており、この部分が、素子にサージが導入されたときの過電流を逃がす経路となって、静電耐圧特性を向上させる。 Around the pits, they are distributed at a relatively high concentration doped Si is this part, so a path for releasing excessive current when a surge is introduced to the device, improving the electrostatic breakdown voltage make.

次に、通常のフォトリソグラフィー手法と、SiCl 4ガスを用いた誘導結合プラズマ方式のドライエッチング手法とを組み合わせることにより、図10に示されるように、リークパス層210の一部を除去した。 Next, a conventional photolithography technique, by combining a dry etching technique of the inductive coupled plasma method using a SiCl 4 gas, as shown in FIG. 10, to remove a part of the leak path layer 210.

そして、基板100を再びMOVPE装置に投入し、図14に示されるように、まず、基板100を815℃に加熱した上で、2.5nmの厚みのIn x Ga 1-x N層(0.05≦x≦0.15)と、2.5nmの厚みのSiドープGaN層とを交互に各10層ずつを積層した超格子構造のn側超格子層140を形成した。 Then, put again MOVPE apparatus substrate 100, as shown in FIG. 14, first, on the substrate was heated 100 to 815 ° C., of 2.5nm thickness In x Ga 1-x N layer (0. and 05 ≦ x ≦ 0.15), to form the n-side superlattice layer 140 of super lattice structure formed by laminating one by each 10 layers alternately and Si-doped GaN layer of 2.5nm thickness.

次に、MOVPE装置内の温度を815℃に維持し、2.5nmの厚みのアンドープIn 0.25 Ga 0.75 N層と、2.5nmの厚みのアンドープGaN層とを交互に各6層ずつ積層した構造の発光層150を形成した。 Then, maintaining the temperature in the MOVPE apparatus 815 ° C., 2.5nm and an undoped In 0.25 Ga 0.75 N layer having a thickness of, were laminated by the six layers alternately undoped GaN layer of 2.5nm thickness structure of a light-emitting layer was formed 150.

しかる後に、温度を1100℃まで上げて、Mgのドーピング濃度が5×10 19 /cm 3のMgドープGaN層160を80nmの厚みで形成した。 Thereafter, by raising the temperature to 1100 ° C., and the Mg-doped GaN layer 160 doping concentration of Mg is 5 × 10 19 / cm 3 was formed to a thickness of 80 nm. その後、室温まで冷却してから基板を取り出し、窒素ガス中で800℃、5分間の熱処理を行なった。 Thereafter, the substrate was taken out was cooled to room temperature, 800 ° C. in nitrogen gas and subjected to heat treatment for 5 minutes.

さらに、MgドープGaN層160の表面にスパッタ装置を用いてITOからなる透明電極層300を形成した。 Further, to form a transparent electrode layer 300 made of ITO using a sputtering apparatus on the surface of the Mg-doped GaN layer 160. そして、通常のフォトリソグラフィー法とウェットエッチング法を用いてパターニングすることにより、図15に示されるように、基板100側からの平面視において、リークパス層210の領域に重ならないように透明電極層300を形成した。 Then, by patterning using conventional photolithography and wet etching, as shown in FIG. 15, in a plan view from the substrate 100 side, the transparent electrode layer so as not to overlap in the region of the leak path layer 210 300 It was formed.

次に、通常のフォトリソグラフィー法とSiCl 4ガスを用いた誘導結合プラズマ方式のドライエッチング手法とを組み合わせて行なうことにより、図16に示されるように、MgドープGaN層160、発光層150、n側超格子層140、リークパス層210、SiドープGaN層130の一部を除去し、SiドープGaN層130の一部を露出させた。 Then, by performing a combination of a dry etching method of the inductive coupled plasma method using a conventional photolithography and SiCl 4 gas, as shown in FIG. 16, Mg-doped GaN layer 160, light-emitting layer 0.99, n side superlattice layer 140, removing a portion of leak path layer 210, the Si-doped GaN layer 130, to expose part of the Si-doped GaN layer 130.

しかる後に、通常のフォトリソグラフィー法と、電子ビーム蒸着法と、リフトオフ法とを組み合わせて、透明電極層300の表面にp側パッド電極310を形成した。 Thereafter, a normal photolithography method, in combination with electron beam evaporation method, a lift-off method to form a p-side pad electrode 310 on the surface of the transparent electrode layer 300. 同様の方法を用いて、SiドープGaN層130の露出した表面にn側パッド電極320を形成した。 Using a similar method to form an n-side pad electrode 320 on the exposed surface of the Si-doped GaN layer 130. このようにして図1に示される化合物系半導体発光素子を作製した。 Was thus prepared compound based semiconductor light-emitting element shown in FIG. 1.

(比較例1) (Comparative Example 1)
実施例1の化合物系半導体発光素子の製造方法に対し、リークパス層の一部を除去するステップを行なわなかったことが異なる他は、実施例1と同様の方法により、比較例1の化合物系半導体発光素子を作製した。 To process for the preparation of a compound based semiconductor light-emitting device of Example 1, part other are different that was not performed the step of removing the leak path layer in the same manner as in Example 1, compound-based semiconductor of Comparative Example 1 a light-emitting device was fabricated.

<特性評価> <Characterization>
実施例1および比較例1のそれぞれの化合物系半導体発光素子に対し、順方向に60mAの電流を流したところ、実施例1では、75mWの全放射束で発光したのに対し、比較例1では、58mWの全放射束で発光した。 For each compound-based semiconductor light-emitting device of Example 1 and Comparative Example 1, it was passed a current of 60mA in the forward direction in the first embodiment, while the light was emitted at a total radiant flux of 75 mW, Comparative Example 1 , it emitted in the total radiant flux of 58mW. なお、全放射束は、TO−18ステムに搭載した素子を積分球により測定した値を採用した。 Incidentally, total radiation flux, and the elements mounted on TO-18 stem to a value measured by an integrating sphere. また、実施例1および比較例1の化合物系半導体発光素子が発光する発光波長の半値幅を測定すると、実施例1が18nmであったのに対し、比較例1は23nmであった。 Further, when the compound-based semiconductor light-emitting device of Example 1 and Comparative Example 1 to measure the half width of the emission wavelength of light-emitting, whereas Example 1 was 18 nm, Comparative Example 1 was 23 nm.

以上のような結果から、実施例1のように半導体積層構造の一部上に形成するリークパス層とする構造のほうが、比較例1のように半導体積層構造の全面を覆うリークパス層とする構造よりも、光出力が高く、波長の半値幅も狭い良好な発光特性が得られることがわかった。 From above results, from the structure towards the structure to be leak path layer formed on a portion of the semiconductor multilayer structure is to be leak path layer covering the entire surface of the semiconductor multilayer structure as in Comparative Example 1 as in Example 1 also, the light output is high, it was found that the half-value width narrower good luminous characteristics of the wavelength is obtained.

これは、リークパス層に所望のESD対策を発現させるために、815℃という比較的低温でリークパス層を形成していることに起因するものと考えられる。 This is in order to express a desired ESD protection in leak path layer is believed to be due to forming the leak path layer at a relatively low temperature of 815 ° C.. すなわち、低温でリークパス層を形成することによって結晶性が悪化するため、この上にn側超格子層140、および発光層150を形成すると、発光層150の発光効率および発光波長に面内ゆらぎが発生し、光出力、および光波長の半値幅が悪化したものと考えられる。 That is, the crystallinity by forming a leak path layer at a low temperature is deteriorated, by forming the n-side super lattice layer 140 and the light emitting layer 150, on the, plane fluctuation in luminous efficiency and emission wavelengths of the light emitting layer 150 is occurs, it is considered that the light output, and the half width of the light wavelength is deteriorated.

これに対し、実施例1で作製した化合物系半導体発光素子は、リークパス層の一部が除去されており、その直上に形成された発光層の割合が多いため、発光層における発光効率の低下や面内ゆらぎの問題はほとんど生じない。 In contrast, compound-based semiconductor light-emitting element manufactured in Example 1 is removed a part of the leak path layer, since the ratio of the light-emitting layer formed immediately thereon is large, Ya reduction in luminous efficiency in the light-emitting layer problem of the in-plane fluctuation hardly occurs.

また、実施例1および比較例1の双方の化合物系半導体発光素子の静電耐圧を測定したところ、人体モデルで1500Vのサージを受けても破壊しない素子の割合は、いずれも96%程度であった。 The measured electrostatic withstand voltage of the compound-based semiconductor light-emitting device of both Example 1 and Comparative Example 1, the proportion of elements not broken even under a surge of 1500V in the human body model are both there at about 96% It was. このことから、化合物系半導体発光素子の上面からの平面視において、リークパス層の面積を、半導体積層構造を構成する他の層の面積よりも小さくしても、静電耐圧の特性は低下しないことが明らかである。 Therefore, it in plan view from the upper surface of the compound-based semiconductor light-emitting device, the area of ​​the leak path layer, be smaller than the area of ​​the other layers constituting the semiconductor laminated structure, the characteristics of the electrostatic withstand voltage is not lowered it is clear.

以上のように本発明の実施の形態および実施例について説明を行なったが、上述の各実施の形態および実施例の構成を適宜組み合わせることも当初から予定している。 Although been explained about the embodiments and examples of the present invention as described above, it is originally intended be combined as appropriate with any of the structures of the embodiments and examples described above.

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。 Embodiments and examples disclosed herein are carried out are to be considered and not restrictive in all respects as illustrative. 本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The scope of the invention is defined by the appended claims rather than by the foregoing description, and is intended to include all modifications within the meaning and range of equivalency of the claims.

10 バッファ層、11 コンタクト層、12 第1のnESD層、13 第2のnESD層、14 n型超格子層、15 発光層、16 p型超格子層、17 p型GaN層、18 透明電極層、19 パッシベーション層、20 V層、21 Al層、22 n側電極、100,101,102 基板、110 バッファ層、120 アンドープGaN層、130,131 SiドープGaN層、140 n側超格子層、141 n型層、150,151 発光層、160,161 p型層、190,191 半導体積層構造、210a リークパス全面層、210,211 リークパス層、220 バッファ層、300 透明電極層、310 p側パッド電極、311 p側電極、320,321 n側パッド電極、401 誘電体膜、411 側コンタクト電極、421 拡散防 10 buffer layer, 11 a contact layer, 12 first nESD layer, 13 second nESD layer, 14 n-type superlattice layer, 15 light-emitting layer, 16 p-type superlattice layer, 17 p-type GaN layer, 18 a transparent electrode layer , 19 passivation layer, 20 V layer, 21 Al layer, 22 n-side electrode, 100, 101 substrate, 110 a buffer layer, 120 an undoped GaN layer, 130 and 131 Si-doped GaN layer, 140 n-side super lattice layer, 141 n-type layer, 150, 151 light-emitting layer, 160, 161 p-type layer, 190 and 191 semiconductor multilayer structure, 210a leak path entire layer, 210, 211 leak path layer, 220 a buffer layer, 300 a transparent electrode layer, 310 p-side pad electrode, 311 p-side electrode, 320 and 321 n-side pad electrode, 401 a dielectric film 411 side contact electrode 421 diffuse proof 層、501 共晶半田層、600 フォトレジストマスク、700 微小結晶、800,801 電流狭窄層。 Layer 501 eutectic solder layer, 600 a photoresist mask, 700 microcrystals, 800, 801 current confinement layer.

Claims (13)

  1. 基板と、該基板上に形成された半導体積層構造とを有する化合物系半導体発光素子であって、 A substrate, a compound-based semiconductor light-emitting device having a semiconductor multilayer structure formed on the substrate,
    前記半導体積層構造は、前記基板側から順に、n型層、発光層、およびp型層を含むものであり、 The semiconductor multilayer structure includes sequentially from the substrate side, n-type layer, which comprises a light-emitting layer, and the p-type layer,
    前記p型層に接するp側電極と、 And the p-side electrode in contact with the p-type layer,
    前記n型層に接するn側電極とを有し、 And an n-side electrode in contact with the n-type layer,
    前記n型層は、前記半導体積層構造を構成する他の層よりも表面粗さが粗い、ピットを有するリークパス層を1層以上有し、 The n-type layer, the rough surface roughness than the other layers constituting the semiconductor laminated structure, having a leak path layer having pits least one layer,
    前記化合物系半導体発光素子の上面からの平面視において、前記リークパス層の面積は、前記半導体積層構造を構成する他の層の面積よりも小さい、化合物系半導体発光素子。 In plan view from the upper surface of the compound-based semiconductor light-emitting device, the area of ​​the leak path layer is smaller than the area of ​​the other layers constituting the semiconductor laminated structure, a compound-based semiconductor light-emitting device.
  2. 前記基板の表裏のうちのいずれか一方の面に前記n側電極と前記p側電極とが載置されており、 And the n-side electrode on one surface either of the front and back of the substrate and the p-side electrode are placed,
    前記化合物系半導体発光素子の上面からの平面視において、前記リークパス層が、前記n側電極と前記p側電極の間に位置する、請求項1に記載の化合物系半導体発光素子。 In plan view from the upper surface of the compound-based semiconductor light-emitting device, wherein the leak path layer is located between the p-side electrode and the n-side electrode, a compound-based semiconductor light-emitting device according to claim 1.
  3. 前記化合物系半導体発光素子の上面からの平面視において、前記p側電極の配置される領域と、前記リークパス層の配置される領域とが重ならないように前記リークパス層を配置する、請求項1または2に記載の化合物系半導体発光素子。 In plan view from the upper surface of the compound-based semiconductor light-emitting element, a region arranged in the p-side electrode, placing the leak path layer as the regions disposed in the leak path layer does not overlap, according to claim 1 or compound-based semiconductor light emitting device according to 2.
  4. 前記基板の表裏のうちのいずれか一方の面に前記n側電極と前記p側電極とが載置されており、 And the n-side electrode on one surface either of the front and back of the substrate and the p-side electrode are placed,
    前記化合物系半導体発光素子の上面からの平面視において、前記リークパス層が、前記p側電極の直下に位置する、請求項1に記載の化合物系半導体発光素子。 In plan view from the upper surface of the compound-based semiconductor light-emitting device, wherein the leak path layer is located immediately below the p-side electrode, a compound-based semiconductor light-emitting device according to claim 1.
  5. 前記p側電極の直下の前記発光層のみに電流が注入されにくい構造を有する、請求項4に記載の化合物系半導体発光素子。 With the current only to the light-emitting layer are injected hard structure immediately below the p-side electrode, a compound-based semiconductor light-emitting device according to claim 4.
  6. 前記半導体積層構造の前記p側電極の直下の領域において、前記p側電極と、該p側電極の真下の半導体積層構造の表面との間に、電気導電性が低い電流狭窄層を有する、請求項5に記載の化合物系半導体発光素子。 Wherein in a region immediately below the p-side electrode of the semiconductor multilayer structure has said p-side electrode, between the surface of the semiconductor multilayer structure beneath the said p-side electrode, an electrically conductive low current confinement layer, wherein compound-based semiconductor light-emitting device according to claim 5.
  7. 前記p側電極と、該p側電極の直下に形成する前記p型層との界面において、前記p側電極の直下の接触抵抗が、前記p側電極の直下以外の部分の接触抵抗よりも高く、かつ、0.1Ωcm 2以上である、請求項5に記載の化合物系半導体発光素子。 It said p-side electrode at the interface between the p-type layer formed immediately below the said p-side electrode, the contact resistance immediately below the p-side electrode is higher than the contact resistance of the portion other than immediately below the p-side electrode and it is 0.1? cm 2 or more, the compound-based semiconductor light-emitting device according to claim 5.
  8. 基板と、該基板上に形成された半導体積層構造とを有する化合物系半導体発光素子であって、 A substrate, a compound-based semiconductor light-emitting device having a semiconductor multilayer structure formed on the substrate,
    前記半導体積層構造は、前記基板側から順に、p型層、発光層、およびn型層を含むものであり、 The semiconductor multilayer structure includes sequentially from the substrate side, p-type layer, which comprises a light-emitting layer, and an n-type layer,
    前記基板の表裏のうちの半導体積層構造が形成された側とは反対側の面に接するp側電極と、 And the p-side electrode in contact with the surface opposite to the side where the semiconductor multilayer structure is formed of the front and back of the substrate,
    前記n型層に接するn側電極とを有し、 And an n-side electrode in contact with the n-type layer,
    前記n型層は、前記半導体積層構造を構成する他の層よりも表面粗さが粗い、ピットを有するリークパス層を1層以上有し、 The n-type layer, the rough surface roughness than the other layers constituting the semiconductor laminated structure, having a leak path layer having pits least one layer,
    前記化合物系半導体発光素子の上面からの平面視において、前記リークパス層の面積は、前記半導体積層構造を構成する他の層の面積よりも小さく、前記リークパス層が、前記n側電極の直下に形成される、化合物系半導体発光素子。 In plan view from the upper surface of the compound-based semiconductor light-emitting device, the area of ​​the leak path layer is smaller than the area of ​​the other layers constituting the semiconductor laminated structure, wherein the leak path layer is formed directly below the n-side electrode is the compound-based semiconductor light-emitting device.
  9. 前記n側電極の直下の前記発光層のみに電流が注入されにくい構造を有する、請求項8に記載の化合物系半導体発光素子。 With the current only to the light-emitting layer are injected hard structure immediately below the n-side electrode, a compound-based semiconductor light-emitting device according to claim 8.
  10. 前記半導体積層構造の前記n側電極の直下の領域において、前記n側電極と、該n側電極の真下の半導体積層構造の表面との間に、電気導電性が低い電流狭窄層を有する、請求項9に記載の化合物系半導体発光素子。 Wherein in a region immediately below the n-side electrode of the semiconductor multilayer structure has said n-side electrode, between the surface of the semiconductor multilayer structure beneath the said n-side electrode, an electrically conductive low current confinement layer, wherein compound-based semiconductor light-emitting device according to claim 9.
  11. 基板上に、n型層と、ピットを有するリークパス層とをこの順に結晶成長させるステップと、 On a substrate, and the n-type layer, a step of crystal growth and leakage path layer in this order with pits,
    前記リークパス層の一部を除去することにより前記n型層を露出させるステップと、 And exposing the n-type layer by removing a portion of the leakage path layer,
    前記リークパス層および露出した前記n型層上に、発光層およびp型層をこの順に形成するステップとをこの順に含む、化合物系半導体発光素子の製造方法。 The leak path layer and exposed the n-type layer, and forming a light-emitting layer and a p-type layer in this order in this order, process for the preparation of a compound based semiconductor light-emitting device.
  12. 前記n型層を露出させるステップは、前記リークパス層にフォトリソグラフィーを行なった後に、塩素系のガスを用いて前記リークパス層の一部をドライエッチングすることにより行なう、請求項11に記載の化合物系半導体発光素子の製造方法。 Exposing the n-type layer, after performing photolithography to the leak path layer, using chlorine gas is performed by dry etching a part of the leak path of Compound system according to claim 11 the method of manufacturing a semiconductor light-emitting device.
  13. 基板上に、n型層を結晶成長させるステップと、 On a substrate, a step of crystal growth of the n-type layer,
    前記n型層上に誘電体膜を形成するステップと、 Forming a dielectric film on the n-type layer,
    前記誘電体膜をパターニングすることにより、前記n型層の一部を露出させるステップと、 By patterning the dielectric layer, exposing a portion of the n-type layer,
    前記誘電体膜および露出した前記n型層上に、ピットを有するリークパス層を結晶成長させるステップと、 The dielectric film and exposed the n-type layer, a step of crystal growth of the leak path layer having a pit,
    前記誘電体膜および該誘電体膜上に形成された前記リークパス層をエッチングで除去することにより、前記n型層を露出させるステップと、 By removing the leak path layer formed on the dielectric film and the dielectric film by etching, a step of exposing the n-type layer,
    前記リークパス層および露出した前記n型層上に、発光層およびp型層をこの順に形成するステップとをこの順に含む、化合物系半導体発光素子の製造方法。 The leak path layer and exposed the n-type layer, and forming a light-emitting layer and a p-type layer in this order in this order, process for the preparation of a compound based semiconductor light-emitting device.
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