図1は、本発明の第1の実施例による伝送評価方法の動作フローを示すフローチャートである。
本発明の第1の実施例による伝送路評価装置は、記憶装置として、複数のメモリを備える。これらメモリについては、互いに独立して読み書き処理を実行することができるものとする。
まず、ステップS101において、メモリから波形データが読み出される。この波形データは、ディジタルデータであって、後述するようにアナログの評価信号を作成するのに用いられるものである。ここで、初期状態としては、複数のメモリのうちのいずれか1つのメモリには、初期値としての波形データが記憶されており、伝送路評価装置が動作を開始して1回目のステップS101の処理としては、この初期値としての波形データがメモリから読み出されることになる。なお、詳細については後述するが、2回目以降のステップS101の処理としては、メモリに記憶された波形データのうち、これから作成しようとする評価信号の1つ前に生成された評価信号が伝送路の一端に入力されることによりこの伝送路の他端から出力されたときにおける出力信号についての波形データ、がメモリから読み出されることになる。
次いで、ステップS102において、ステップS101においてメモリから読み出された波形データに基づいて波形生成器が評価信号を生成する。ここで生成された評価信号は、ステップS103において、評価対象である伝送路の一端に入力される。
すると、評価信号は伝送路を伝播してこの伝送路の他端から出力され、ステップS104において、伝送路評価装置は、この伝送路からの出力信号を受信する。受信した出力信号はアナログ信号であるので、これをディジタル信号の波形データに変換した後、メモリに書き込む(ステップS105)。ここで、出力信号についての波形データは、波形生成器による評価信号の生成のための新たなる波形データとして用いられることから、複数のメモリのうち、当該出力信号が出力されるときに入力された評価信号を生成するのに用いられた波形データが記憶されていたメモリ、とは異なるメモリに書き込まれる。したがって、ここでいう「複数のメモリ」とは、少なくとも2個のメモリであればよく、例えばメモリが2つの場合は、伝送路の他端から出力された出力信号についての波形データは、その受信のたびに、書き込まれるメモリが交互に切り替わる。なお、メモリがn個以上の場合(ここで、nは3以上の自然数)は、「n−2から1」個前に受信した波形データをメモリに保持しておくことが可能となるので、これらメモリに保持された波形データを用いて、伝送路評価以外の何からのデータ処理に有効活用することができ、より自由度が増す。
伝送路を伝播して出力された出力信号は、この伝送路の反射損失および通過損失の影響を受けた信号である。しかしながら、伝送路の配線長が非常に短く、誘電損失はほとんどゼロであって伝送路の特性インピーダンスの偏差により生ずる反射損失が小さい場合には、伝送路についてのアイダイアグラム、ジッタ量およびビットエラーレートなどいずれの評価項目についても、これら反射波形および通過損失の影響が現れにくい。そこで、本発明の第1の実施例では、伝送路からの出力信号についての波形データに基づいて、さらにまた評価信号を生成し、これを再び伝送路へ入力する。このような処理を何回か繰り返すことによって、反射波形および通過損失の影響を「蓄積」させていき、伝送路についてのアイダイアグラム、ジッタ量およびビットエラーレートなどの評価項目について、これら反射波形および通過損失の影響を「現れやすく」する。ステップS106は、このための判定処理であり、ステップS101〜S105のループ処理が、所定の回数、繰り返し実行されたか否かを判定する。なお、この繰り返しの回数は、適宜設定すればよく、例えば、あらかじめ固定の回数を決定してもよく、またあるいは、出力信号を適宜観測し、伝送路評価に適したデータが得られたと判断された時点で上記ループ処理を抜けるようにしてもよい。
ステップS106において、所定の回数実行されたと判定された場合はステップS107へ進み、そうでない場合はステップS101へ戻る。ステップS101へ戻った場合は、直前のステップS105においてメモリに書き込まれた波形データ、すなわち、これから作成しようとする評価信号の1つ前に生成された評価信号が伝送路の一端に入力されることによりこの伝送路の他端から出力されたときにおける出力信号についての波形データ、がメモリから読み出されることになる。
ステップS107では、上記ステップS101〜S106における処理が所定の回数繰り返し実行されることによって生成された伝送路の他端から出力される出力信号に基づいて、評価装置により伝送路の特性を評価する。ここで、評価装置の例としては、伝送路において信号を伝送する際に生じるジッタをアイダイアグラムで表示するオシロスコープ、あるいは、伝送路において信号を伝送する際に生じるビットエラーレートを表示するビットエラーレートテスタなどがある。
図2は、本発明の第1の実施例による伝送評価方法を実現するアダプタ装置を示すブロック図である。本発明の第1の実施例による伝送評価方法は、オシロスコープやBERT(ビットエラーレートテスタ)などの評価装置3と、評価対象である伝送路2との間に接続されるアダプタ装置10を用いて実現される。すなわち、従来は、評価対象である伝送路2に評価装置3を直接接続して伝送路2の特性を評価したが、本発明の第1の実施例によれば、評価装置3を、アダプタ装置10を介して伝送路2に接続することによって、伝送路2の特性を評価するものである。評価対象である伝送路2は、アダプタ装置10の出力ポートOutと入力ポートInとの間に接続される。また、評価装置3は、アダプタ装置10のモニタポートMPに接続される。なお、上述の通り、本発明の第1の実施例では、メモリが複数設けられるが、本実施例では一例として、4個のメモリが設けられるものとする。
アダプタ装置10は、評価信号生成機能と、出力信号受信機能と、モニタ用信号生成機能と、データバスおよびメモリ制御機能と、を有する。以下、各機能の具体的構成について説明する。
評価信号生成機能は、DACモジュール31と、マルチフェーズジェネレータMPG−1と、ローパスフィルタLPF−1と、線形アンプAmp−1と、4個のメモリM−1〜M−4とで実現されるものであり、図1のステップS101〜S103およびS106の処理を実現するものである。
DACモジュール31は、メモリM−1〜M−4のいずれかから読み出されたディジタルの波形データをアナログ信号に変換するものである。例えば、5Gサンプル/秒、16ビット幅のディジタルアナログ変換器を8個並列接続した40Gサンプル/秒のディジタルアナログ変換器モジュールとして実現され、出力インピーダンスは50Ωである。
マルチフェーズジェネレータMPG−1は、評価信号生成に係る各処理の基準となるクロックを生成するものであり、例えば40GHzのクロックを8分周し、これら各分周クロックを位相シフトし、DACモジュール31へ出力し、またメモリコントロールマルチプレクサ35を経由して各メモリM−1〜M−4へも出力する。
ローパスフィルタLPF−1は、DACモジュール31で生成したアナログ信号のエイリアス信号を除去する。その入出力インピーダンスは例えば50Ωである。
線形アンプAmp−1は、周波数帯域幅が例えば10GHz以上の出力用線形増幅器であり、その入出力インピーダンスは例えば50Ωである。線形アンプAmp−1から出力されたアナログの評価信号は、出力ポートOutを介して、評価対象である伝送路2の一端へ送出される。
メモリM−1〜M−4は、アナログの評価信号を生成するために用いられるディジタルの波形データを記憶する。この波形データは、後述するように、評価対象である伝送路2からの出力信号についての波形データでもある。各メモリM−1〜M−4はそれぞれ、バスクロック周波数が例えば1.066GHz、データバス幅16ビット相当のDDR3 SDRAMを使ったメモリカードを8枚実装したメモリモジュールであり、メモリサイズは1回に送出もしくは受信する評価信号の波形データのデータサイズに応じて実装する。メモリM−1〜M−4のうちどのメモリから評価信号を生成するための波形データを読み出すかは、データバスマルチプレクサDBM−1とメモリコントロールマルチプレクサMCM−1のクロスポイントにより決まり、メモリから波形データを読み出すタイミングは、マルチフェーズジェネレータMPG−1が生成するMemory Read信号により決まる。このように、メモリM−1〜M−4は、互いに独立して読み出し処理を実行することができるものである。
出力信号受信機能は、線形アンプAmp−2と、ローパスフィルタLPF−2と、ADCモジュール32と、マルチフェーズジェネレータMPG−2と、4個のメモリM−1〜M−4とで実現されるものであり、図1のステップS104〜S106の処理を実現するものである。
線形アンプAmp−2は、入力ポートInを介して受信した伝送路2からのアナログの出力信号を線形入力できる十分な入力レンジを有する線形増幅器であり、その入出力インピーダンスは例えば50Ωである。
ローパスフィルタLPF−2は、ADCモジュール32に入力される信号の周波数帯域幅を制限するものであり、例えば帯域幅を10GHzとする。その入出力インピーダンスは例えば50Ωである。
ADCモジュール32は、伝送路2の他端からの出力信号(ただし、線形アンプAmp−2およびローパスフィルタLPF−2にて処理済み)をディジタルの波形データに変換するものである。例えば、5Gサンプル/秒、16ビット幅のアナログディジタル変換器を8個並列接続した40Gサンプル/秒のアナログディジタル変換器モジュールとして実現され、入力インピーダンスは50Ωである。
マルチフェーズジェネレータMPG−2は、出力信号受信に係る各処理の基準となるクロックを生成するものであり、例えば40GHzのクロックを8分周し、これら各分周クロックを位相シフトし、ADCモジュール32へ出力し、またメモリコントロールマルチプレクサ35を経由して各メモリM−1〜M−4へも出力する。
メモリM−1〜M−4は、上述したように、アナログの評価信号を生成するために用いられるディジタルの波形データを記憶するためのものであるが、出力信号受信機能としては、評価対象である伝送路2からの出力信号についての波形データを記憶するために用いられる。各メモリM−1〜M−4のメモリサイズは1回に送出もしくは受信する評価信号の波形データのデータサイズに応じて実装する。メモリM−1〜M−4のうちどのメモリへ、伝送路2からの出力信号についての波形データを書き込むかは、データバスマルチプレクサDBM−1とメモリコントロールマルチプレクサMCM−1のクロスポイントにより決まり、メモリへ波形データを書き込むタイミングは、マルチフェーズジェネレータMPG−2が生成するMemory Write信号により決まる。このように、メモリM−1〜M−4は、互いに独立して書き込み処理を実行することができるものでもある。
モニタ用信号生成機能は、DACモジュール33と、マルチフェーズジェネレータMPG−3と、ローパスフィルタLPF−3と、線形アンプAmp−3と、4個のメモリM−1〜M−4とで実現されるものであり、図1のステップS106およびS107の処理を実現するものである。
DACモジュール33は、モニタすべき波形データが記憶されたメモリM−1〜M−4のいずれかから読み出された当該波形データをアナログ信号に変換するものである。例えば、5Gサンプル/秒、16ビット幅のディジタルアナログ変換器を8個並列接続した40Gサンプル/秒のディジタルアナログ変換器モジュールとして実現され、出力インピーダンスは50Ωである。
マルチフェーズジェネレータMPG−3は、モニタ用信号生成に係る各処理の基準となるクロックを生成するものであり、例えば40GHzのクロックを8分周し、これら各分周クロックを位相シフトし、DACモジュール33へ出力し、またメモリコントロールマルチプレクサ35を経由して各メモリM−1〜M−4へも出力する。
ローパスフィルタLPF−3は、DACモジュール33で生成したアナログ信号のエイリアス信号を除去する。その入出力インピーダンスは例えば50Ωである。
線形アンプAmp−3は、周波数帯域幅が例えば10GHz以上の出力用線形増幅器であり、その入出力インピーダンスは例えば50Ωである。線形アンプAmp−3から出力されたアナログのモニタ用信号は、モニタポートMPを介して、評価装置3へ送出される。
メモリM−1〜M−4は、上述したように、ディジタルの波形データを記憶するためのものである。メモリM−1〜M−4のうちどのメモリからモニタ用信号を生成するための波形データを読み出すかは、データバスマルチプレクサDBM−1とメモリコントロールマルチプレクサMCM−1のクロスポイントにより決まり、メモリから波形データを読み出すタイミングは、マルチフェーズジェネレータMPG−3が生成するMemory Read信号により決まる。読み出すべき波形データは、通常は、評価対象である伝送路2からの出力信号についての最新の波形データであるが、必要に応じて、メモリM−1〜M−4のいずれかに記憶されている、最新の波形データよりも前の波形データを読み出してもよい。
データバスおよびメモリ制御機能は、データバスマルチプレクサ34とメモリコントロールマルチプレクサ35とで実現されるものである。
データバスマルチプレクサ34は、DACモジュール31、ADCモジュール32、DACモジュール33、およびメモリM−1〜M−4の各データバス同士をクロスポイント(Cross Point)で1対1に接続する。
メモリコントロールマルチプレクサ35は、メモリM−1〜M−4に対する各Read/Write信号と、マルチフェーズジェネレータMPG−1〜MPG−3のMemory Read信号もしくはMemory Write信号と、を1対1に接続する。
続いて、図2に示したアダプタ装置10の具体的な動作について、特に評価信号の伝送回数とメモリの選択の観点で説明する。表1は、メモリとデータバスマルチプレクサのクロスポイントとの関係を示す。
本発明の第1の実施例では、上述のように、メモリM−1〜M−4に記憶された波形データのうち、これから作成しようとする評価信号の1つ前に生成された評価信号が伝送路の一端に入力されることによりこの伝送路の他端から出力されたときにおける出力信号についての波形データ、がメモリから読み出される。
ここでは初期状態として、例えばメモリM−1に、初期値としての波形データが記憶されているものとする。アダプタ装置10が動作を開始して1回目のステップS101の処理としては、この初期値としての波形データがメモリM−1から読み出されることになる。このために、データバスマルチプレクサ34のクロスポイントS11が選択される。すると、マルチフェーズジェネレータMPG−1が生成するMemory Read信号により決まるタイミングで、メモリM−1に記憶された波形データが読み出される。DACモジュール31は、この波形データをアナログ信号に変換し、さらにローパスフィルタLPF−1および線形アンプAmp−1による処理を経て評価信号が生成される。評価信号は、出力ポートOutを介して、評価対象である伝送路2の一端へ送出される。伝送路2の他端からの出力信号は、入力ポートInを介してAmp−2へ入力される。Amp−2が受信したアナログ信号は、ローパスフィルタLPF−2の処理を経てADCモジュール32に入力される。ADCモジュール32はこのアナログ信号をディジタル信号に変換する。つまり、このディジタル信号は、伝送路2からの出力信号についての波形データである。このとき、当該波形データを記憶するために、既に波形データが記憶されているメモリM−1とは異なるメモリ、すなわちこの例ではメモリM−2に波形データを書き込むために、データバスマルチプレクサ34のクロスポイントS22が選択される。マルチフェーズジェネレータMPG−2が生成するMemory Write信号により決まるタイミングで、メモリM−2に当該波形データが書き込まれる。以上が伝送回数1回目の処理である。
続いて伝送回数2回目の処理が開始される。上述のように、1つ前の伝送回数1回目の処理で得られた波形データはメモリM−2に記憶されている。データバスマルチプレクサ34のクロスポイントS21が選択され、マルチフェーズジェネレータMPG−1が生成するMemory Read信号により決まるタイミングで、メモリM−2から波形データ読み出される。DACモジュール31は、この波形データをアナログ信号に変換し、さらにローパスフィルタLPF−1および線形アンプAmp−1による処理を経て評価信号が生成される。評価信号は、出力ポートOutを介して、評価対象である伝送路2の一端へ送出される。伝送路2の他端からの出力信号は、入力ポートInを介してAmp−2へ入力される。Amp−2が受信したアナログ信号は、ローパスフィルタLPF−2の処理を経てADCモジュール32に入力される。ADCモジュール32はこのアナログ信号をディジタル信号に変換し、伝送路2からの出力信号についての波形データを生成する。このとき、当該波形データを記憶するために、既に波形データが記憶されているメモリM−1およびM−2とは異なるメモリ、すなわちこの例ではメモリM−3に波形データを書き込むために、データバスマルチプレクサ34のクロスポイントS32が選択される。マルチフェーズジェネレータMPG−2が生成するMemory Write信号により決まるタイミングで、メモリM−3に当該波形データが書き込まれる。以上が伝送回数2回目の処理である。
続いて伝送回数3回目の処理が開始される。上述のように、1つ前の伝送回数2回目の処理で得られた波形データはメモリM−3に記憶されている。データバスマルチプレクサ34のクロスポイントS31が選択され、マルチフェーズジェネレータMPG−1が生成するMemory Read信号により決まるタイミングで、メモリM−3から波形データ読み出される。DACモジュール31は、この波形データをアナログ信号に変換し、さらにローパスフィルタLPF−1および線形アンプAmp−1による処理を経て評価信号が生成される。評価信号は、出力ポートOutを介して、評価対象である伝送路2の一端へ送出される。伝送路2の他端からの出力信号は、入力ポートInを介してAmp−2へ入力される。Amp−2が受信したアナログ信号は、ローパスフィルタLPF−2の処理を経てADCモジュール32に入力される。ADCモジュール32はこのアナログ信号をディジタル信号に変換し、波形データを生成する。このとき、当該波形データを記憶するために、既に波形データが記憶されているメモリM−1〜M−3とは異なるメモリ、すなわちこの例ではメモリM−4に波形データを書き込むために、データバスマルチプレクサ34のクロスポイントS42が選択される。マルチフェーズジェネレータMPG−2が生成するMemory Write信号により決まるタイミングで、メモリM−4に当該波形データが書き込まれる。以上が伝送回数3回目の処理である。
続いて伝送回数4回目の処理が開始される。上述のように、1つ前の伝送回数3回目の処理で得られた波形データはメモリM−4に記憶されている。データバスマルチプレクサ34のクロスポイントS41が選択され、マルチフェーズジェネレータMPG−1が生成するMemory Read信号により決まるタイミングで、メモリM−4から波形データ読み出される。DACモジュール31は、この波形データをアナログ信号に変換し、さらにローパスフィルタLPF−1および線形アンプAmp−1による処理を経て評価信号が生成される。評価信号は、出力ポートOutを介して、評価対象である伝送路2の一端へ送出される。伝送路2の他端からの出力信号は、入力ポートInを介してAmp−2へ入力される。Amp−2が受信したアナログ信号は、ローパスフィルタLPF−2の処理を経てADCモジュール32に入力される。ADCモジュール32はこのアナログ信号をディジタル信号に変換し、波形データを生成する。ここで、メモリM−1〜M−4には既に波形データが記憶されているが、このうちメモリM−1のデータをクリアした上で、メモリM−1に波形データを書き込むために、データバスマルチプレクサ34のクロスポイントS12が選択される。マルチフェーズジェネレータMPG−2が生成するMemory Write信号により決まるタイミングで、メモリM−1に当該波形データが書き込まれる。以上が伝送回数4回目の処理である。
5回目以降も必要であれば繰り返し実行する。所定の回数を実行後は、モニタ用信号を生成するために、最新の波形データをメモリから読み出す。一例として、最新のデータがメモリM−4に記憶されている場合を説明すると次の通りである。データバスマルチプレクサ34のクロスポイントS41が選択され、マルチフェーズジェネレータMPG−3が生成するMemory Read信号により決まるタイミングで、メモリM−4から波形データ読み出される。DACモジュール33は、この波形データをアナログ信号に変換し、さらにローパスフィルタLPF−3および線形アンプAmp−3による処理を経てモニタ用信号が生成される。モニタ用信号は、モニタポートMPを介して、オシロスコープやBERTなどの評価装置3へ送出される。このようにして得られたモニタ用信号は、反射波形および通過損失の影響が「蓄積」された信号である。したがって、評価装置3による計測では、伝送路についてのアイダイアグラム、ジッタ量およびビットエラーレートなどの評価項目についてこれら反射波形および通過損失の影響が「現れやすく」なっているので、これら評価項目について、伝送路ごとの明確な差(バラツキ)として現れさせることができるので、伝送路ごとの伝送品質の良し悪しを判別しやすくすることができる。
なお、この繰り返しの回数は、適宜設定すればよく、例えば、あらかじめ固定の回数を決定してもよく、またあるいは、出力信号を常時観測し、伝送路評価に適したデータが得られたと判断された時点で上記ループ処理を抜けるようにしてもよい。
上述の本発明の第1の実施例では、メモリの個数を一例として4個とした。この例も含めて、メモリがn個以上の場合(ここで、nは3以上の自然数)は、「n−2から1」個前に受信した波形データをメモリに保持しておくことが可能となるので、これらメモリに保持された波形データを、データバスマルチプレクサ34のクロスポイントを適宜選択して読み出すようにすれば、評価装置3で、伝送路評価以外の何からのデータ処理に有効活用することも可能である。また、評価装置3をコンピュータに代えることによって、当該コンピュータ上で、メモリに保持された波形データを利用するようにしてもよい。
続いて、本発明の第2の実施例について説明する。
全ジッタ量を表わすTJ(Total Jitter)は、RJ(Random Jitter)、DCD(Duty Cycle Distortion)、ISI(Inter−Symbol Interference)、PJ(Periodic Jitter)、BUJ(Uncorrelated Bounded Jitter)の各ジッタ要因に分解することができる。
これら各ジッタ要因のうち、ISIは、評価対象である伝送路の周波数特性に影響するジッタである。伝送路では伝播する信号の周波数が高くなると損失が大きくなることから、伝送路を、ローパスフィルタの一種とみなすことができる。非特許文献2および3には、伝送路を、ローパスフィルタに見立てて、1次ローパスフィルタ、2次ローパスフィルタまたはこれらの組み合わせによりモデル化(モデリング)する技術が示されている。本発明の第2の実施例は、伝送路をローパスフィルタとしてモデル化するときの、ローパスフィルタ特性を規定するパラメータを取得するための装置である。
図3は、本発明の第2および第3の実施例による伝送路モデル化装置を示すブロック図である。評価対象である伝送路2は、その一端が、テストパスT1を介して本発明の第2の実施例による伝送路モデル化装置11の出力ポートOut1に接続され、その他端が、テストパスT2を介して伝送路モデル化装置11の入力ポートIn1に接続される。テストパスには、通常、ケーブルのほかに、コネクタ、テスト治具なども含まれる。
また、伝送路モデル化装置11は、バイパスケーブルBCを備えており、装置内の出力ポートOut2と入力ポートIn2との間に接続される。バイパスケーブルBCは、評価対象である伝送路2を伝送路モデル化装置11に接続するのに用いられるケーブル(テストパスT1およびテストパスT2)と同じケーブル長およびケーブル特性を有する。すなわち、バイパスケーブルBCの両端にそれぞれ位置する出力ポートOut2から入力ポートIn2までの距離は、テストパスT1の両端にそれぞれ位置する出力ポートOut1から接続点P1までの距離L1とテストパスT2の両端に位置する接続点P2から入力ポートIn1までの距離L2との合計と、同じである。
伝送路モデル化装置11は、評価信号生成機能と、出力信号受信機能と、フィルタ制御機能と、を有する。以下、各機能の具体的構成について説明する。
評価信号生成機能は、DACモジュール41と、DACモジュール42と、マルチフェーズジェネレータMPG−1と、ローパスフィルタLPF−1と、ローパスフィルタLPF−2と、線形アンプAmp−1と、線形アンプAmp−2と、メモリM−0と、ディジタルフィルタDF−1と、ディジタルフィルタDF−2と、で実現されるものである。
DACモジュール41およびDACモジュール42は、それぞれ、例えば、5Gサンプル/秒、16ビット幅のディジタルアナログ変換器を8個並列接続した40Gサンプル/秒のディジタルアナログ変換器モジュールとして実現され、出力インピーダンスは50Ωである。DACモジュール41は、ディジタルフィルタDF−1から出力されたディジタルのフィルタリングされた波形データをアナログ信号に変換する。DACモジュール42は、ディジタルフィルタDF−2から出力されたディジタルのフィルタリング済の波形データをアナログ信号に変換する。
マルチフェーズジェネレータMPG−1は、評価信号生成に係る各処理の基準となるクロックを生成するものであり、例えば40GHzのクロックを8分周し、これら各分周クロックを位相シフトし、DACモジュール41、DACモジュール42、およびメモリM−0へ出力する。
ローパスフィルタLPF−1は、DACモジュール41で生成したアナログ信号のエイリアス信号を除去する。その入出力インピーダンスは例えば50Ωである。
ローパスフィルタLPF−2は、DACモジュール42で生成したアナログ信号のエイリアス信号を除去する。その入出力インピーダンスは例えば50Ωである。
線形アンプAmp−1および線形アンプAmp−2は、周波数帯域幅が例えば10GHz以上の出力用線形増幅器であり、その入出力インピーダンスは例えば50Ωである。線形アンプAmp−1から出力されたアナログの評価信号は、出力ポートOut1を介して、評価対象である伝送路2の一端へ送出される。また、線形アンプAmp−2から出力されたアナログの評価信号は、出力ポートOut2を介して、バイパスケーブルBCの一端へ送出される。
メモリM−0は、アナログの評価信号を生成するために用いられるディジタルの波形データを記憶する。メモリM−0は、バスクロック周波数が例えば1.066GHz、データバス幅16ビット相当のDDR3 SDRAMを使ったメモリカードを8枚実装したメモリモジュールであり、メモリサイズは1回に送出する評価信号の波形データのデータサイズに応じて実装する。メモリM−0から波形データを読み出すタイミングは、マルチフェーズジェネレータMPG−1が生成するMemory Read信号により決まる。
ディジタルフィルタDF−1およびディジタルフィルタDF−2は、フィルタデータおよびコントロールバス61のデータにより、ローパスフィルタ特性を規定するフィルタパラメータを任意に設定可能である。ディジタルフィルタDF−1およびディジタルフィルタDF−2についての設定可能なフィルタパラメータは、極周波数およびダンピングレシオである。ディジタルフィルタDF−1およびディジタルフィルタDF−2は、メモリM−0から読み出された波形データを、それぞれ設定されたローパスフィルタ特性に従ってフィルタリングし、DACモジュール41およびDACモジュール42へ出力する。なお、ディジタルフィルタDF−1およびディジタルフィルタDF−2の各フィルタパラメータの初期値としては、これらディジタルフィルタDF−1およびディジタルフィルタDF−2が、周波数特性がフラットとなるオールパスフィルタとして動作するように、設定される。つまり、初期状態としては、メモリM−0からDACモジュール41までの経路上およびメモリM−0からDACモジュール42までの経路上には共にローパスフィルタに相当するものが存在しないように、ディジタルフィルタDF−1およびディジタルフィルタDF−2が設定される。
上述のDACモジュール41、ローパスフィルタLPF−1および線形アンプAmp−1は、ディジタルフィルタDF−1でフィルタリングされた波形データに基づいてアナログの評価信号を生成し、出力ポートOut1を介して、評価対象である伝送路2の一端へ送出する第1の波形生成器を構成する。
上述のDACモジュール42、ローパスフィルタLPF−2および線形アンプAmp−2は、ディジタルフィルタDF−2でフィルタリングされた波形データに基づいてアナログの評価信号を生成し、出力ポートOut2を介して、バイパスケーブルBCの一端へ送出する第2の波形生成器を構成する。
出力信号受信機能は、線形アンプAmp−3と、線形アンプAmp−4と、ローパスフィルタLPF−3と、ローパスフィルタLPF−4と、ADCモジュール43と、ADCモジュール44と、マルチフェーズジェネレータMPG−2と、ディジタル遅延回路DDとで実現されるものである。
線形アンプAmp−3は、入力ポートIn1を介して受信した伝送路2からのアナログの出力信号を線形入力できる十分な入力レンジを有する線形増幅器であり、その入出力インピーダンスは例えば50Ωである。
線形アンプAmp−4は、入力ポートIn2を介して受信したバイパスケーブルBCからのアナログの出力信号を線形入力できる十分な入力レンジを有する線形増幅器であり、その入出力インピーダンスは例えば50Ωである。
ローパスフィルタLPF−3は、ADCモジュール43に入力される信号の周波数帯域幅を制限するものであり、例えば帯域幅を10GHzとする。その入出力インピーダンスは例えば50Ωである。
ローパスフィルタLPF−4は、ADCモジュール44に入力される信号の周波数帯域幅を制限するものであり、例えば帯域幅を10GHzとする。その入出力インピーダンスは例えば50Ωである。
ADCモジュール43は、伝送路2の他端からの出力信号(ただし、線形アンプAmp−3およびローパスフィルタLPF−3にて処理済み)をディジタルの波形データに変換するものである。例えば、5Gサンプル/秒、16ビット幅のアナログディジタル変換器を8個並列接続した40Gサンプル/秒のアナログディジタル変換器モジュールとして実現され、入力インピーダンスは50Ωである。
ADCモジュール44は、バイパスケーブルBCの他端からの出力信号(ただし、線形アンプAmp−4およびローパスフィルタLPF−4にて処理済み)をディジタルの波形データに変換するものである。例えば、5Gサンプル/秒、16ビット幅のアナログディジタル変換器を8個並列接続した40Gサンプル/秒のアナログディジタル変換器モジュールとして実現され、入力インピーダンスは50Ωである。
マルチフェーズジェネレータMPG−2は、出力信号受信に係る各処理の基準となるクロックを生成するものであり、例えば40GHzのクロックを8分周し、これら各分周クロックを位相シフトし、ADCモジュール43およびADCモジュール44へ出力する。
ディジタル遅延回路DDは、ディジタルディレイコントロールバス62からの制御データにより、遅延時間が設定されるものである。この遅延時間は、評価対象である伝送路2の信号伝播時間に相当するものである。上述のように、バイパスケーブルBC上の出力ポートOut2から入力ポートIn2までの距離は、テストパスT1の両端にそれぞれ位置する出力ポートOut1と接続点P1との間の距離L1とテストパスT2の両端にそれぞれ位置する接続点P2と入力ポートIn1との間の距離L2との合計と同じである。出力ポートOut1および出力ポートOut2の両ポートでは、評価信号の位相は一致している。しかしながら、出力ポートOut1から入力ポートIn1までの信号伝播時間は、出力ポートOut2から入力ポートIn2までの信号伝播時間よりも、伝送路2が存在する分だけ、長い。したがって、ディジタル遅延回路DDは、後述するディレイレジスタ51および位相検出器52によって設定された遅延時間だけ、ADCモジュール44から出力された波形データを、時間遅延させて出力する。この設定された遅延時間により、ADCモジュール44から出力された波形データと、ADCモジュール43から出力された波形データの位相とが一致することになる。
フィルタ制御機能は、フィルタ制御部45で実現されるものである。フィルタ制御部45は、ディレイレジスタ51、位相検出器52、FFT53、FFT54、最小レベルレジスタ55、減算器56、エラーレベルレジスタ57、コンパレータ58、フィルタパラメータレジスタ59とを備える。
ディレイレジスタ51および位相検出器52は、ADCモジュール44から出力された波形データについて、その位相がADCモジュール43から出力された波形データの位相と一致するよう、調整するためのものである。ディジタル遅延回路DDの出力の位相とADCモジュール43の出力の位相とが位相検出器52によって検出され、両者の位相が一致するまで、ディジタルレジスタ51の値を調整をし続ける。ディジタル遅延回路DDの出力の位相とADCモジュール43の出力の位相とが一致したならば、位相検出器52は、FFT53とFFT54の動作開始を指示する。
FFT53およびFFT54は、位相検出器52からの動作開始の指示により、ADCモジュール43の出力およびディジタル遅延回路DDの出力を、高速フーリエ変換(FFT:Fast Fourier Transform)演算する。最小レベルレジスタ55には、最小値が設定されており、ADCモジュール43の出力を高速フーリエ変換して得られた周波数スペクトル成分、およびディジタル遅延回路DDの出力をそれぞれ高速フーリエ変換して得られた周波数スペクトル成分、のそれぞれについて、最小値以上であるか否かが判定される。周波数スペクトル成分が最小値以下と判定された場合には、評価に必要な周波数帯域に対し、評価信号の周波数帯域が不足していると判断される。
減算器56は、FFT53の出力とFFT54の出力とを減算する。
フィルタパラメータレジスタ59は、ディジタルフィルタDF−2のフィルタパラメータの設定機能を有するものであり、後述するコンパレータ58の比較結果が、エラーレベルレジスタ57に記憶された「所定のしきい値」以下になるまで、ディジタルフィルタDF−2のフィルタパラメータを調整し(変更し)続ける。また、フィルタパラメータレジスタ59は、詳細については後述するが、ディジタルフィルタDF−2のフィルタパラメータの調整が完了すると、フィルタパラメータレジスタ59は、ディジタルフィルタDF−1の新たなるフィルタパラメータとして、調整が完了したディジタルフィルタDF−2のフィルタパラメータと同じものを、フィルタデータおよびコントロールバス61を介して設定する。
コンパレータ58は、減算器56の処理により得られたFFT53とFFT54が出力した各周波数スペクトル成分間の差(各周波数ポイントのレベル差)と、エラーレベルレジスタに記憶された「所定のしきい値」とを比較する。各周波数スペクトル成分間の差が所定のしきい値以下になるまで、フィルタパラメータレジスタ59を介してディジタルフィルタDF−2のフィルタパラメータを調整し(変更し)続ける。ディジタルフィルタDF−2のフィルタパラメータの調整中、ディジタルフィルタDF−2のフィルタパラメータは、フィルタパラメータレジスタ59に一旦記録された後、フィルタデータおよびコントロールバス61を介してディジタルフィルタDF−2へ出力される。一方、この間、ディジタルフィルタDF−1のフィルタパラメータは既に設定された値のまま維持されている。したがって、ディジタルフィルタDF−2のフィルタパラメータの調整中は、ディジタルフィルタDF−2は、受信したフィルタパラメータで規定されるローパスフィルタ特性に従って、メモリM−0から読み出された波形データをフィルタリングするが、ディジタルフィルタDF−1は、当該維持されたフィルタパラメータで規定されるローパスフィルタ特性に従って、メモリM−0から読み出された波形データをフィルタリングすることになる。
ディジタルフィルタDF−2のフィルタパラメータを調整し続けた結果、FFT53とFFT54が出力した各周波数スペクトル成分間の差が所定のしきい値以下になった場合には、ディジタルフィルタDF−2のフィルタパラメータの調整を終了し、ステータスポートSPからコンプリート(Complete)のステータス信号を出力する。一方、ディジタルフィルタDF−2のフィルタパラメータを所定の時間、調整し続けたにもかかわらず、各周波数スペクトル成分間の差が所定のしきい値以下にならなかった場合には、これ以上のディジタルフィルタDF−2のフィルタパラメータの調整は不可能であるとして、エラー(Error)のステータス信号を出力する。
フィルタパラメータレジスタ59は、FFT53とFFT54が出力した各周波数スペクトル成分間の差が所定のしきい値以下になった場合のディジタルフィルタDF−2のフィルタパラメータを、ディジタルフィルタDF−1の新たなるフィルタパラメータとして、調整が完了したディジタルフィルタDF−2のフィルタパラメータと同じものを、フィルタデータおよびコントロールバス61を介して設定する。
以上のようにして、フィルタ制御部45は、FFT53(ディジタル遅延回路DDおよびADCモジュール44経由の経路)とFFT54(ADCモジュール43経由の経路)が出力した各周波数スペクトル成分間の差が所定のしきい値以下になるよう、前記第2のディジタルフィルタのフィルタパラメータを設定し直し、また、フィルタ制御部45は、ディジタルフィルタDF−1の新たなるフィルタパラメータとして、設定し直されたディジタルフィルタDF−2のフィルタパラメータと同じものを設定する。
上述のように、バイパスケーブルBCの両端に位置する出力ポートOut2から入力ポートIn2までの距離は、テストパスT1の両端に位置する出力ポートOut1から接続点P1までの距離L1とテストパスT2の両端に位置する接続点P2から入力ポートIn1までの距離L2との合計と、同じである。つまり、伝送路2経由の信号経路とバイパスケーブルBC経由の信号経路とを比較すると、伝送路2が存在するかしないかの点で両者は相違している。非特許文献2および3が示すように伝送路についてはローパスフィルタとしてモデル化することができるので、伝送路2経由の信号経路は、バイパスケーブルBC上に、ローパスフィルタが設けられたものとみなすことができる。このような状況の下、ディジタルフィルタDF−1の既に設定されたフィルタパラメータが維持された状態において、ディジタルフィルタDF−2のフィルタパラメータを調整し(変更し)続けた結果、FFT53とFFT54が出力した各周波数スペクトル成分間の差が所定のしきい値以下になったということは、調整が完了したディジタルフィルタDF−2のフィルタパラメータは、評価対象である伝送路2のローパスフィルタ特性を規定するパラメータと同等のものであるということを意味する。換言すれば、評価対象である伝送路2をローパスフィルタとしてモデル化したときのローパスフィルタ特性を規定するパラメータは、「FFT53とFFT54が出力した各周波数スペクトル成分間の差が所定のしきい値以下になったときのディジタルフィルタDF−2のフィルタパラメータである」ということである。このように、ディジタルフィルタDF−1およびディジタルフィルタDF−2の各フィルタパラメータの設定は、評価対象である伝送路2に係る信号経路およびバイパスケーブルBCに係る信号経路についての各周波数スペクトル成分の差を用いて実行されるので、両信号経路に共通して存在する各種ケーブル、コネクタおよびテスト治具による影響を排除することができる利点がある。
伝送路モデル化装置11は、上述のようにフィルタ制御部45により設定されたディジタルフィルタDF−2のフィルタパラメータ、すなわち評価対象である伝送路2をローパスフィルタとしてモデル化したときのローパスフィルタ特性を規定するパラメータを、外部装置へ出力するためのモニタポートMPを備える。したがって、本発明の第2の実施例による伝送路モデル化装置11を用いれば、伝送路モデル化装置11のモニタポートMPに例えばコンピュータを接続すれば、評価対象の伝送路2をローパスフィルタとしてモデル化したときのローパスフィルタ特性に関する情報を容易に有効活用することができる。
次に、本発明の第2の実施例による伝送路モデル化装置11の初期セットアップについて説明する。
線形アンプAmp−1と線形アンプAmp−2、線形アンプAmp−3と線形アンプAmp−4、ローパスフィルタLPF−1とローパスフィルタLPF−2、ローパスフィルタLPF−3とローパスフィルタLPF−4、はそれぞれ同じ性能を有するものとする。つまり、DACモジュール41の出力から出力ポートOut1までの信号伝播時間と、DACモジュール42の出力から出力ポートOut2までの信号伝播時間とが同じとなるように設計し、入力ポートIn1からADCモジュール43の入力までの信号伝播時間と、入力ポートIn2からADCモジュール44の入力までの信号伝播時間と、が同じとなるように設計する。
メモリM−0には、擬似ランダムテータ等の評価信号の波形データを書き込んでおく。
ディジタルフィルタDF−1およびディジタルフィルタDF−2の各フィルタパラメータは、その初期値として、これらディジタルフィルタDF−1およびディジタルフィルタDF−2が、周波数特性がフラットとなるオールパスフィルタとして動作するように、設定される。
ディジタル遅延回路DDは、その初期値として、ディジタル遅延素子要素が機能しない状態すなわち遅延時間がゼロとなるように、入出力を直結してバイパス状態にしておく。
バイパスケーブルBCは、評価対象である伝送路2を伝送路モデル化装置11に接続するのに用いられるケーブル(テストパスT1およびテストパスT2)と同じケーブル長およびケーブル特性を有するものとする。すなわち、バイパスケーブルBCの両端に位置する出力ポートOut2から入力ポートIn2までの距離は、テストパスT1の両端に位置する出力ポートOut1から接続点P1までの距離L1とテストパスT2の両端に位置する接続点P2から入力ポートIn1までの距離L2との合計と、同じである。
テストパスT1の接続点P1とテストパスT2の接続点P2との間には、評価対象である伝送路2を接続せずに、スルーアダプタ63を接続する。また、バイパスケーブルBCについても、出力ポートOut2からの距離が上記L1となる位置である接続点P3と、入力ポートIn2からの距離が上記L2となる位置である接続点P4と、の間にスルーアダプタ64を接続する。スルーアダプタ63およびスルーアダプタ64は、低損失でできる限り短いものを使用する。
上述のようにスルーアダプタ63およびスルーアダプタ64を接続した状態において、メモリM−0から、マルチフェーズジェネレータMPG−1から出力されるMemory Read信号のタイミングで、評価信号の波形データを読み出し、この波形データをDACモジュール41およびDACモジュール42においてそれぞれアナログ信号に変換し、ローパスフィルタLPF−1および線形アンプAmp−1、ならびにローパスフィルタLPF−2および線形アンプAmp−2、をそれぞれ経由させて各出力ポートOut1およびOut2よりアナログの評価信号を送出する。この信号は、各ケーブルを経由して各入力ポートIn1およびIn2において受信することになる。ステータスポートSPからエラー(Error)のステータス信号が出力されたときは、テストパスT1およびT2経由の信号経路とバイパスケーブルBCとの信号経路とは理想的には伝送特性が同じであるべきところ若干の差が生じてしまっていることを意味するので、ディジタルフィルタDF−2のフィルタパラメータを手動で調整する。ステータスポートSPからコンプリート(Complete)のステータス信号が出力されたことが確認できれば、ディジタルフィルタDF−2のフィルタパラメータの較正が完了したことになる。そして較正完了後のディジタルフィルタDF−2のフィルタパラメータを、伝送路の評価時に行うフィルタパラメータの調整における補正値として使用する。
以上のようにして初期セットアップを完了した後は、スルーアダプタ64については接続点P3と接続点P4との間に接続したままとし、スルーアダプタ63については取り外して代わりに評価対象である伝送路2を接続する。
次に、本発明の第2の実施例による伝送路モデル化装置の動作について、図3を参照しながら説明する。
メモリM−0 から読み出されたディジタルの波形データは、ディジタルフィルタDF−1およびディジタルフィルタDF2を経由後、DACモジュール41およびDACモジュール42でそれぞれディジタルアナログ変換され、そしてローパスフィルタLPF−1および線形アンプAmp−1ならびにローパスフィルタLPF−2および線形アンプAmp−2を経由して、出力ポートOut1および出力ポートOut2から評価信号を同時にそれぞれ送出する。
すると、評価対象である伝送路2を伝播して出力された出力信号は、入力ポートIn1に入力され、線形アンプAmp−3およびローパスフィルタLPF−3を経由後、ADCモジュール43でアナログディジタル変換される。また、バイパスケーブルBCを伝播して出力された出力信号は、入力ポートIn2に入力され、線形アンプAmp−4およびローパスフィルタLPF−4を経由後、ADCモジュール44でアナログディジタル変換され、さらにディジタル遅延回路DDに入力される。
次いで、ディジタル遅延回路DDを通過した位相遅延されたディジタルデータと、ADCモジュール43から出力されたディジタルデータとが位相検出器52で比較され、その差がゼロになるよう、ディレイレジスタ51の値が変更されてディジタル遅延回路DDの遅延時間が調整される。遅延時間の調整が完了すると、ディジタル遅延回路の遅延時間と、伝送路2の信号伝播時間とが等しくなる。
遅延時間調整後、FFT53およびFFT54は、位相検出器52による動作開始の指示により、ADCモジュール43の出力およびディジタル遅延回路DDの出力をそれぞれFFT演算する。FFT53の出力およびFFT54の出力のそれぞれについて、最小レベルレジスタ55に記憶された最小値以上であるか否かが判定される。周波数スペクトル成分が最小値以下と判定された場合には、評価信号は帯域外であると判断されたとこになるので、ステータスポートSPからコンプリート(Complete)のステータス信号が出力されるまで、線形アンプAmp−1および線形アンプAmp−2のゲインを調整して出力ポートOut1および出力ポートOut2から出力される評価信号の出力レベルを上げる。
コンパレータ58は、減算器56の処理により得られたFFT53とFFT54が出力した各周波数スペクトル成分間の差(各周波数ポイントのレベル差)と、エラーレベルレジスタに記憶された「所定のしきい値」とを比較する。比較の結果、各周波数スペクトル成分間の差が所定のしきい値以下になるまで、フィルタパラメータレジスタ59を介してディジタルフィルタDF−2のフィルタパラメータが調整され(変更され)続ける。なお、ディジタルフィルタDF−2のフィルタパラメータの調整中、ディジタルフィルタDF−2のフィルタパラメータは、フィルタパラメータレジスタ59に一旦記録された後、フィルタデータおよびコントロールバス61を介してディジタルフィルタDF−2へ出力される。一方、この間、ディジタルフィルタDF−1のフィルタパラメータは既に設定された値のまま維持される。なお、ディジタルフィルタDF−1およびディジタルフィルタDF−2についての設定可能なフィルタパラメータは、極周波数およびダンピングレシオである。
ディジタルフィルタDF−2のフィルタパラメータを調整し続けた結果、FFT53とFFT54が出力した各周波数スペクトル成分間の差が所定のしきい値以下になった場合には、ディジタルフィルタDF−2のフィルタパラメータの調整を終了し、ステータスポートSPからコンプリート(Complete)のステータス信号を出力する。一方、ディジタルフィルタDF−2のフィルタパラメータを所定の時間、調整し続けたにもかかわらず、各周波数スペクトル成分間の差が所定のしきい値以下にならなかった場合には、これ以上のディジタルフィルタDF−2のフィルタパラメータの調整は不可能であるとして、エラー(Error)のステータス信号を出力する。
フィルタパラメータレジスタ59は、FFT53とFFT54が出力した各周波数スペクトル成分間の差が所定のしきい値以下になったとき(すなわち、ステータスポートSPからコンプリート(Complete)のステータス信号が出力されたとき)のディジタルフィルタDF−2のフィルタパラメータを、ディジタルフィルタDF−1の新たなるフィルタパラメータとして、調整が完了したディジタルフィルタDF−2のフィルタパラメータと同じものを、フィルタデータおよびコントロールバス61を介して設定する。
設定が完了したディジタルフィルタDF−2のフィルタパラメータ、すなわち評価対象である伝送路2をローパスフィルタとしてモデル化したときのローパスフィルタ特性を規定するパラメータは、モニタポートMPを介して、外部装置へ出力することができる。伝送路モデル化装置11のモニタポートMPに例えばコンピュータを接続すれば、評価対象の伝送路2をローパスフィルタとしてモデル化したときのローパスフィルタ特性に関する情報を取得することができる。
伝送路モデル化装置11は、上述のようにフィルタ制御部45により設定されたディジタルフィルタDF−2のフィルタパラメータ、および新たに設定されたディジタルフィルタDF−1のフィルタパラメータの下、伝送路モデル化装置11をさらに動作させてもよい。すなわちこの場合、ディジタルフィルタDF−1およびディジタルフィルタDF−2は、メモリM−0から読み出された波形データを、新たに設定されたローパスフィルタ特性に従ってそれぞれフィルタリングし、これらフィルタリングされた各波形データを用いて、上記第1の波形生成器(DACモジュール41、ローパスフィルタLPF−1および線形アンプAmp−1)、上記第2の波形生成器(DACモジュール42、ローパスフィルタLPF−2および線形アンプAmp−2)、ADCモジュール43、ADCモジュール44、ディジタル遅延回路DD、フィルタ制御部45、ローパスフィルタLPF−3、線形アンプAmp−3、ローパスフィルタLPF−4、線形アンプAmp−4、マルチフェーズジェネレータMPG−1およびマルチフェーズジェネレータMPG−2は動作する。この結果、モニタポートMPを介して取得できる評価対象の伝送路2をローパスフィルタとしてモデル化したときのローパスフィルタ特性に関する情報は、ローパスフィルタ特性を規定するフィルタパラメータがより強調されたものとなる。
ディジタルフィルタDF−2の上記一連の調整処理がN回(ただし、Nは自然数)実行されれば、評価対象である伝送路2をローパスフィルタとしてモデル化したときのローパスフィルタ特性を規定するフィルタパラメータがN回分蓄積されることになる。
例えば、評価対象である伝送路2の伝達関数が1次ローパスフィルタでモデル化する場合を考える。ディジタルフィルタDF−2の上記一連の調整処理の回数をN(ただし、Nは自然数)、N回目のディジタルフィルタDF−2の上記一連の調整処理の時点に得られた1次ローパスフィルタのパラメータについて極周波数ωNおよび定数aNとすると、N回目のディジタルフィルタDF−2の伝達関数HLPF(s)は、式1のように表すことができる。
式(1)は、1次ローパスフィルタがN段、多段接続されたことを意味している。なお、各回のディジタルフィルタDF−2の上記一連の調整処理ごとに、評価対象である伝送路2に相当するローパスフィルタ特性のフィルタパラメータを求めるので、各極周波数ωNの値は大きく変らないと予想される。
以上説明したように、本発明の第2の実施例によれば、評価対象である伝送路をローパスフィルタとしてモデル化したときのローパスフィルタ特性に関する情報を容易に取得することができる。また、伝送路の配線長が非常に短く、誘電損失はほとんどゼロであって伝送路の特性インピーダンスの偏差により生ずる反射損失が小さい場合であっても、伝送路のローパスフィルタ特性に関する情報を容易に取得ことができる。
続いて、本発明の第3の実施例について説明する。
本発明の第3の実施例は、上述した第2の実施例による伝送路モデル化装置を備えた、評価対象である伝送路の一端から評価信号を入力したときに伝送路の他端から出力される出力信号に基づいて伝送路の伝送特性を評価する伝送路評価システムである。本発明の第3の実施例については、第2の実施例についての説明に用いた図3を参照して説明する。
図3に示すように、本発明の第3の実施例による伝送路評価システム1は、上述した第2の実施例による伝送路モデル化装置11と、この伝送路モデル化装置11内のフィルタ制御部45によりディジタルフィルタのフィルタパラメータDF−2が設定された伝送路モデル化装置11におけるバイパスケーブルBC上に設けられて、第2の波形生成器(DACモジュール42、ローパスフィルタLPF−2および線形アンプAmp−2)から出力される評価信号を評価する評価装置3と、を備える。
評価装置3は、フィルタ制御部45によりディジタルフィルタDF−2のフィルタパラメータが設定された後、バイパスケーブルBC上において、伝送路モデル化装置11から伝送路2の一端までを接続するケーブルの長さと同じ距離だけバイパスケーブルBCの一端から離れた位置、に設けられる。より具体的に言えば次の通りである。
上述の第2の実施例では、バイパスケーブルBCにおいて、出力ポートOut2からの距離が「テストパスT1の両端にそれぞれ位置する出力ポートOut1から接続点P1までの距離L1」となる位置である接続点P3と、入力ポートIn2からの距離が「テストパスT2の両端に位置する接続点P2から出力ポートOut2までの距離L2」となる位置である接続点P4と、の間にスルーアダプタ64が接続される。これに対し、本発明の第3の実施例では、フィルタ制御部45によるディジタルフィルタDF−2のフィルタパラメータを設定する上記一連の処理の実行中は、接続点P3と接続点P4との間にスルーアダプタ64が接続され、ディジタルフィルタDF−2のフィルタパラメータを設定する上記一連の処理が完了してディジタルフィルタDF−2のフィルタパラメータが設定された後は、スルーアダプタ64が取り外され、代わりに接続点P3に評価装置3が接続される。なお、ディジタルフィルタDF−2のフィルタパラメータを設定する上記一連の処理の実行中は、接続点P1と接続点P2との間には当然、評価対象である伝送路2が接続されるが、ディジタルフィルタDF−2のフィルタパラメータを設定する上記一連の処理が完了してディジタルフィルタDF−2のフィルタパラメータが設定された後は、伝送路2については、接続点P1と接続点P2との間に接続した状態のままでも、取り外してもよい。
評価装置3の例としては、評価対象である伝送路2において信号を伝送する際に生じるジッタをアイダイアグラムで表示するオシロスコープ、あるいは、評価対象である伝送路2において信号を伝送する際に生じるビットエラーレートを表示するビットエラーレートテスタなどがある。
なお、これ以外の各構成要素およびその動作については第2の実施例において説明した構成要素およびその動作と同様であるので詳細な説明は省略する。
本発明による第3の実施例では、まず、接続点P3と接続点P4との間にスルーアダプタ64が接続された状態において、フィルタ制御部45によるディジタルフィルタDF−2のフィルタパラメータを設定する上記一連の処理を、複数回(N回、ただしNは2以上の整数)実行し、評価対象である伝送路2をローパスフィルタとしてモデル化したときのローパスフィルタ特性を規定するフィルタパラメータをN回分蓄積させる。次に、接続点P3と接続点P4との間に接続されたスルーアダプタ64を取り外して、代わりに、接続点P3に評価装置3を接続する。そして、メモリM−0から読み出された波形データを用いて評価信号を生成させる処理を引き続き実行させた状態で、出力ポートOut2から出力される評価信号を評価装置3を用いて計測する。
評価装置3で計測される評価信号は、伝送路2のローパスフィルタ特性がより強調して反映された信号となっているので、伝送路についてのアイダイアグラム、ジッタ量およびビットエラーレートなどの評価項目について、伝送路ごとの明確な差(バラツキ)として現れさせることができるので、伝送路ごとの伝送品質の良し悪しを判別しやすくすることができる。各ジッタ要因のうち、ISIは評価対象である伝送路の周波数特性に影響するジッタであるので、本発明の第3の実施例は、特にISIの評価に有効である。また、ディジタルフィルタDF−1およびディジタルフィルタDF−2の各フィルタパラメータの設定は、評価対象である伝送路2に係る信号経路およびバイパスケーブルBCに係る信号経路についての各周波数スペクトル成分の差を用いて実行されるので、両信号経路に共通して存在する各種ケーブル、コネクタおよびテスト治具による影響を排除することができる利点がある。