JP5439532B2 - 電子装置 - Google Patents

Description

本発明は、スイッチング電源装置および電子装置に関し、例えば、ＤＣ−ＤＣコンバータ等のスイッチング電源装置や、これに加えて、その電力供給先となる各種半導体集積回路を備えた電子装置に適用して有益な技術に関する。

マイコンやメモリなどの半導体集積回路に電力供給を行うため、例えば、直流電圧を別の直流電圧に変換するＤＣ−ＤＣコンバータを代表とするスイッチング電源装置が広く用いられている。このようなＤＣ−ＤＣコンバータでは、転流モード時にトランジスタを介した電流経路を形成する同期整流方式を適用したものが多く存在し、同期整流方式を用いた場合の電力変換効率を向上させる技術として以下のような技術が提案されている。

例えば、特許文献１には、直列に接続された２つのスイッチを交互にオン状態とする同期整流方式のＤＣ−ＤＣコンバータにおいて、２つのスイッチが共にオフ状態となるデッドタイムをスイッチの特性（サイズ）に合わせて適切に調整することで電力変換効率を向上させる技術が開示されている。また、特許文献２には、スイッチング電源装置の同期整流器を担うアクティブダイオード（ＮＭＯＳトランジスタを含む）において、アノード−カソード間（当該ＮＭＯＳトランジスタのソース−ドレイン間）の電圧と所定のオフセット電圧との差分に応じて当該ＮＭＯＳトランジスタのゲート電圧を制御する技術が開示されている。

特開２０１１−１９９９７２号公報 特開２００５−２９５７９４号公報

近年、マイコンやメモリなどの半導体集積回路は、例えば自身の内部動作状態に応じて複数の電力モードを適宜切り替えること等で低消費電力化を図っている。この場合、当該半導体集積回路に電力供給を行うスイッチング電源装置（ＤＣ−ＤＣコンバータ）では、半導体集積回路の電力モードに応じてその出力電力が大きく変動するため、常に高い電力変換効率を維持することが困難となる恐れがある。

そこで、本発明の目的の一つは、負荷電力の変動が大きい場合でも高い電力変換効率を実現可能なスイッチング電源装置およびそれを備えた電子装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態によるスイッチング電源装置は、第１ノードと入力電源電圧の間に結合される第１スイッチと、第１ノードと接地電源電圧の間に結合される第２スイッチと、第１ノードと第２ノードの間に結合されるコイルと、第２ノードと接地電源電圧の間に結合されるコンデンサとに加えて制御回路を備える。当該制御回路は、第１ノードの電圧が入力され、第１スイッチをオンからオフに遷移させたのち、第１ノードの電圧が第１基準値に達した際に第２スイッチをオンに制御する。

本願において開示される発明のうち代表的な実施の形態によって得られる効果を簡単に説明すれば、スイッチング電源装置およびそれを備えた電子装置において、負荷電力の変動が大きい場合でも高い電力変換効率が実現可能になる。

本発明の実施の形態１によるスイッチング電源装置において、その構成の一例を示す回路ブロック図である。 図１のスイッチング電源装置の動作例を示す波形図である。 （ａ）は、図１におけるスイッチ制御回路の詳細な構成例を示す回路ブロック図であり、（ｂ）は、（ａ）の動作例を示す波形図である。 本発明の実施の形態２によるスイッチング電源装置において、その構成の一例を示す回路ブロック図である。 図４のスイッチング電源装置の動作例を示す波形図である。 本発明の実施の形態３によるスイッチング電源装置において、それを備えた電子装置の外形例を示す概略図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《スイッチング電源装置の全体構成および動作》
図１は、本発明の実施の形態１によるスイッチング電源装置において、その構成の一例を示す回路ブロック図である。図１に示すスイッチング電源装置は、入力電源電圧Ｖｉｎ（例えば３Ｖ等）を入力として、安定した所定レベルの出力電源電圧Ｖｏｕｔ（例えば１Ｖ等）を生成するＤＣ−ＤＣコンバータＤＣＣ１となっている。Ｖｉｎは、ハイサイド側のスイッチＳＷ１を介してコイルＬ１と接続される。ＳＷ１とＬ１の接続ノードＮ１と接地電源電圧ＧＮＤの間には、ロウサイド側のスイッチＳＷ２が接続される。Ｌ１のもう一方の端子はノードＮ２と接続される。Ｎ２には平滑コンデンサＣ１および出力負荷ＬＤが接続される。ＬＤは、当該ＤＣＣ１によって電力が供給されるマイコンやメモリなどの半導体集積回路であり、ノードＮ２に生成されるＶｏｕｔで動作する。

スイッチＳＷ１，ＳＷ２は、特に限定はされないが、ここではＮＭＯＳトランジスタで構成される。ＳＷ１のオン・オフ（ＮＭＯＳトランジスタのゲート）は、制御信号ＣＮ１によって制御され、ＳＷ２のオン・オフ（ＮＭＯＳトランジスタのゲート）は、制御信号ＣＮ２によって制御される。ＣＮ１，ＣＮ２は、スイッチ制御回路ＣＯＮＴによって生成される。ノードＮ２は、比較回路ブロックＣＭＰＢＫ内の比較回路ＣＭＰ１における２入力の一方に接続される。ここで、ＣＭＰ１における２入力の他方には、詳細は後述するが、上限電圧ＶＤＤＨと下限電圧ＶＤＤＬが印加される点が特徴となっている。ＣＯＮＴは、ＣＭＰ１の比較結果や、ノードＮ１の監視結果などを受けて、ＣＮ１，ＣＮ２を生成する。ここで、ＣＯＮＴは、詳細は後述するが、遅延回路ＤＬＹおよびその遅延時間を定めるレジスタＲＥＧ１を含み、当該ＤＬＹを介してＣＮ２を生成することが特徴となっている。

図２は、図１のスイッチング電源装置の動作例を示す波形図である。図２において、比較回路ＣＭＰ１は、ノードＮ２における出力電源電圧Ｖｏｕｔを監視し、それが下限電圧ＶＤＤＬよりも下がると（時刻Ｔ０）、その情報をスイッチ制御回路ＣＯＮＴに伝達する。ＣＯＮＴは、当該情報を受けてハイサイド側のスイッチＳＷ１をオンに制御（制御信号ＣＮ１を‘Ｈ’レベルに駆動）する。これにより、コイルＬ１に電流ＩＬ１が流れ、Ｎ２におけるＶｏｕｔが上昇する。次いで、ＣＭＰ１は、Ｎ２におけるＶｏｕｔを監視し、今度は、それが上限電圧ＶＤＤＨを超えると（時刻Ｔ１）、その情報をＣＯＮＴに伝達する。ＣＯＮＴは、当該情報を受けてＳＷ１をオフに制御（ＣＮ１を‘Ｌ’レベルに駆動）する。これにより、ノードＮ１の電圧が下降する。

その後、スイッチ制御回路ＣＯＮＴは、時刻Ｔ２で、ロウサイド側のスイッチＳＷ２をオンに制御（制御信号ＣＮ２を‘Ｈ’レベルに駆動）する。これにより、電流が接地電源電圧ＧＮＤからコイルＬ１に向かって流れる所謂転流動作が行われる。ここで、スイッチＳＷ１がオフしてからＳＷ２がオンする間の時間はデットタイムＴｄと呼ばれ、この時間が短すぎると貫通電流が流れるため電力効率が下がる。また貫通電流が流れなくてもノードＮ１が高い電圧の時にＳＷ２をオンすると、Ｎ１に蓄積された電荷がＧＮＤへ流れるため電力効率の低下を招く。一方でデットタイムＴｄが長すぎると電流が供給されない期間（又はスイッチＳＷ２がボディダイオードを備える場合、当該ボディダイオードに伴う損失）が生じ、電力効率の低下を招く。

したがって、ノードＮ１の電圧が接地電源電圧ＧＮＤのレベル（０Ｖ）になった時にスイッチＳＷ２がオンとなるのが最も効率的である。しかしながら、前述したように出力負荷ＬＤがマイコンやメモリ等の半導体集積回路の場合、各回路の動作モード（例えば、アクティブモード（更には高速動作モード、低速動作モード等）、スタンバイモード、スリープモードなど）に応じて全体の負荷電流が大きく変動するため、これに応じて最適なデットタイムＴｄが変動する場合がある。例えば、負荷電流が大きくなると、Ｎ１の電圧の低下速度が早まるため最適なＴｄの値は短くなり、逆に、負荷電流が小さくなると、Ｎ１の電圧の低下速度が遅くなるため最適なＴｄの値は長くなる。

そこで、スイッチ制御回路ＣＯＮＴは、図２の時刻Ｔ２に示すように、ノードＮ１の電圧を監視し、Ｎ１が０Ｖの時にスイッチＳＷ２がオンするように遅延回路ＤＬＹを用いてタイミングを調整することが特徴となっている。具体的には、例えば、ＳＷ２が毎回オンする度にそのタイミングとＮ１の電圧を監視し、オンタイミングが早ければＤＬＹの遅延量を増やし、遅ければ遅延量を減らすことにより調整する。この調整したタイミングは、レジスタＲＥＧ１に保存される。

その後、スイッチ制御回路ＣＯＮＴは、コイルＬ１に流れる電流ＩＬ１が０Ａになると、スイッチＳＷ２をオフに制御する（時刻Ｔ３）。比較回路ブロックＣＭＰＢＫは、例えば同期コンパレータで構成される。ＣＭＰＢＫは、比較回路ＣＭＰ１における２入力の一方に対して、上限電圧ＶＤＤＨと下限電圧ＶＤＤＬをサイクル毎に交互に印加する。これに応じて、ＣＭＰ１は、前述したように、ノードＮ２の出力電源電圧ＶｏｕｔがＶＤＤＨに達するタイミングを検出したのち、今度は、ＶｏｕｔがＶＤＤＬに達するタイミングを検出する。ＶｏｕｔがＶＤＤＬに達すると、前述した時刻Ｔ０と同様の状態に戻り、以降、同様の動作が繰り返される。

このような比較回路ブロックＣＭＰＢＫを用いると、２個ではなく１個の比較回路ＣＭＰ１を用いて、出力電源電圧Ｖｏｕｔのリプルを所定の範囲内（ＶＤＤＨ−ＶＤＤＬ）に収めることができ、回路面積の低減が可能となる。また、当該所定の範囲（ＶＤＤＨ−ＶＤＤＬ）は、特に限定はされないが例えば十ｍＶ〜百ｍＶといった小さい値となるが、１個の比較回路ＣＭＰ１を用いているため、２個の比較回路を用いる場合と異なり、各比較回路間のオフセット電圧のばらつき等が問題とならず、リプルを高精度に制御することが可能になる。

《スイッチ制御回路の構成および動作》
図３（ａ）は、図１におけるスイッチ制御回路の詳細な構成例を示す回路ブロック図であり、図３（ｂ）は、図３（ａ）の動作例を示す波形図である。図３（ａ）に示すスイッチ制御回路ＣＯＮＴは、立ち上がり位相比較回路ＰＨＲＤ、比較回路ＣＭＰ２、ドライバ回路ＤＶ、ＳＲラッチ回路ＳＲＬＴ、遅延回路ＤＬＹ１、レジスタＲＥＧ１、遅延量制御回路ＤＣＴＬを備えている。ＣＭＰ２は、図１のノードＮ１の電圧が所定の比較電圧（ここでは０Ｖ）よりも低下した際に基準信号ＲＥＦとして‘Ｈ’レベル信号を出力する。ＣＯＮＴは、図３（ｂ）に示すように、ＲＥＦの立ち上がり位相と図１のスイッチＳＷ２の制御信号ＣＮ２の立ち上がり位相とを一致させるように、例えば以下のようなフィードバックループ制御によって最適なデットタイムＴｄを定める。

まず、立ち上がり位相比較回路ＰＨＲＤは、基準信号ＲＥＦの立ち上がり位相と、制御信号ＣＮ２の立ち上がり位相を比較し、ＲＥＦの位相に対してＣＮ２の位相が早いか遅いかを表す信号を出力する。レジスタＲＥＧ１は、遅延回路ＤＬＹ１の遅延時間を設定する。遅延量制御回路ＤＣＴＬは、ＰＨＲＤからの位相差を受け、ＲＥＦに対してＣＮ２の位相が早い場合にはＲＥＧ１に設定されるＤＬＹ１の遅延時間を増加させ、遅い場合にはＲＥＧ１に設定されるＤＬＹ１の遅延時間を減少させる。ＤＬＹ１は、起動信号ＣＮ２’を受け、それをＲＥＧ１の設定値に応じて遅延させたのち、ＳＲラッチ回路ＳＲＬＴにセット信号（Ｓ）を出力する。ここで、ＣＮ２’は、例えば、図３（ｂ）に示すように、図１の制御信号ＣＮ１の立ち下りエッジ（時刻Ｔ１）を立ち上がりエッジとするワンショットの‘Ｈ’パルス信号となっており、図示しないワンショットパルス信号生成回路等によって生成される。ＳＲＬＴは、当該セット信号（Ｓ）を受けて出力信号を‘Ｈ’レベルに遷移させ、ドライバ回路ＤＶは、ＳＲＬＴの出力信号を所定の駆動能力で駆動することでＣＮ２を‘Ｈ’レベルに遷移させる（時刻Ｔ２）。

このような構成例および動作例を用いると、ノードＮ１の電圧が０Ｖになるタイミングで高精度にスイッチＳＷ２をオンに駆動することが可能となる。すなわち、負荷電力の変動に応じてＮ１が０Ｖとなるタイミング（最適なデットタイムＴｄ）は変動し得るが、比較回路ＣＭＰ２によって実際に検出されたタイミングと一致するようにＳＷ２をオンに駆動することが可能になる。その結果、負荷電力の変動が大きい場合でも高い電力変換効率を実現できる。なお、遅延回路ＤＬＹ１は、例えば、複数のインバータ回路で実現したり、あるいはディジタル的なカウンタ回路等によって実現することも可能である。カウンタ回路を用いる場合、例えば、スイッチＳＷ１をオフするタイミングでカウンタ回路を起動させ、レジスタＲＥＧ１で設定される値だけカウントした際にＳＲラッチ回路ＳＲＬＴをセットするように構成すればよい。

ところで、このようなフィードバックループ制御方式を用いずに、例えば単純に、ＣＭＰ２の出力からＳＲラッチ回路およびドライバ回路等を介して制御信号ＣＮ２を生成するような方式も考えられる。ただし、この場合、ＳＲラッチ回路やドライバ回路等の遅延によって、実際にノードＮ１の電圧が０ＶになるタイミングとスイッチＳＷ２をオンに駆動するタイミングとの間に誤差が生じる恐れがある。そこで、このような遅延を補償するため、図３のような方式を用いることが有益となる。また、図３のような方式を用いると、レジスタＲＥＧ１の値によって、間接的に負荷電流の大きさを検出できる。スイッチング電源装置では、例えば最大の電力効率を発揮する回路パラメータや動作パラメータが負荷電流の大きさに応じて異なり得る。そこで、負荷電流の大きさを検出することで、例えば、後述する実施の形態２を一例として、このようなパラメータを動的に変更するようなことが可能となり、この観点からも図３のような方式を用いることが望ましい。

以上、本実施の形態１のスイッチング電源装置を用いることで、代表的には、負荷電力の変動が大きい場合でも高い電力変換効率が実現可能になる。

（実施の形態２）
《スイッチング電源装置の全体構成および動作（変形例）》
図４は、本発明の実施の形態２によるスイッチング電源装置において、その構成の一例を示す回路ブロック図である。図４に示すスイッチング電源装置（ＤＣ−ＤＣコンバータＤＣＣ２）は、図１のＤＣ−ＤＣコンバータＤＣＣ１を拡張した構成例となっており、ＤＣＣ１とは次の点が異なっている。まず、図１のＳＷ１に対応するハイサイド側のスイッチが並列接続された複数のスイッチＳＷ１１，ＳＷ１２で構成され、図１のＳＷ２に対応するロウサイド側のスイッチが並列接続された複数のスイッチＳＷ２１，ＳＷ２２で構成される。また、コイルＬ１と並列接続されたスイッチＳＷ３が設けられる。これに応じて、図４のスイッチ制御回路ＣＯＮＴ２は、各スイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ３のオン・オフを制御する制御信号ＣＮ１１，ＣＮ１２，ＣＮ２１，ＣＮ２２，ＣＮ３を生成する。

さらに、スイッチ制御回路ＣＯＮＴ２は、図１等で述べたレジスタＲＥＧ１に加えてレジスタＲＥＧ２を備える。また、ここでは、ＣＯＮＴ２は、出力負荷ＬＤからのモード信号ＭＤを受信可能となっており、詳細は後述するが、当該ＭＤに応じてレジスタＲＥＧ１，ＲＥＧ２の操作を行う。各スイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ３は、特に限定はされないが、ここではＮＭＯＳトランジスタで構成される。これ以外の構成に関しては、図１と同様であるため詳細な説明は省略する。

図５は、図４のスイッチング電源装置の動作例を示す波形図である。ここでは、図２と同様の動作に関しては、簡略化して説明を行う。図５に示すように、ノードＮ２における出力電源電圧Ｖｏｕｔは比較回路ブロックＣＭＰＢＫで監視され、下限電圧ＶＤＤＬよりＮ２の電圧が下がると（時刻Ｔ０）、スイッチ制御回路ＣＯＮＴ２にその情報が伝わり、ハイサイド側のスイッチＳＷ１１，ＳＷ１２がオンに制御される。これにより、コイルＬ１に電流ＩＬ１が流れ、Ｎ２の電圧が上昇する。その後、Ｎ２の電圧が上限電圧ＶＤＤＨを超えると（時刻Ｔ１）、ＳＷ１１，ＳＷ１２がオフに制御され、これによりノードＮ１の電圧が下降する。

その後、時刻Ｔ２でロウサイド側のスイッチＳＷ２１，ＳＷ２２がオンに制御され、電流が接地電源電圧ＧＮＤからコイルＬ１に向かって流れる。スイッチＳＷ１１，ＳＷ１２がオフしてからスイッチＳＷ２１，ＳＷ２２がオンする間の時間はデットタイムＴｄと呼ばれ、この時間が短すぎると貫通電流が流れ電力効率の低下を招く。また貫通電流が流れなくてもノードＮ１が高い電圧の時にスイッチＳＷ２１，ＳＷ２２をオンするとＮ１に蓄積された電荷がＧＮＤへ流れるため電力効率の低下を招く。一方でＴｄが長すぎても電流が供給されないため電力効率の低下を招く。さらに、Ｔｄの最適値は、出力負荷（例えばマイコンやメモリ等）ＬＤの動作状態によって適宜変わり得る。そこで、実施の形態１の場合と同様にして、Ｎ１の電圧が０ＶとなるタイミングでＳＷ２１，ＳＷ２２がオンとなるようにレジスタＲＥＧ１の設定を介してＴｄの調整が行われる。

ここで、図４の構成例は、図１の構成例と異なり、出力負荷ＬＤの負荷電流ＩＬＤに応じてハイサイド側およびロウサイド側の各スイッチのサイズを変更可能となっている点が特徴となっている。すなわち、例えば、ＬＤの動作モードの切り替えに応じてＩＬＤが小さくなった場合には、各スイッチのサイズを小さく設定することにより、無駄なスイッチのオン・オフ電力を削減でき、電力変換効率を向上させることが可能になる。そこで、図４のスイッチ制御回路ＣＯＮＴ２は、例えば、レジスタＲＥＧ１の設定値によってＩＬＤの大きさを検出し、それが所定の基準値よりも小さい（すなわち遅延回路ＤＬＹの設定遅延時間又はデットタイムＴｄが所定の基準値よりも長い）場合には、ハイサイド側およびロウサイド側のスイッチサイズを小さく設定する。

図５に示すように、第１サイクルＣＹＣＬＥ１では、負荷電流ＩＬＤが大きいためハイサイド側のスイッチＳＷ１１，ＳＷ１２およびロウサイド側のスイッチＳＷ２１，ＳＷ２２をそれぞれ２つオンしているが、第２サイクルＣＹＣＬＥ２ではＩＬＤが小さいためＳＷ１１とＳＷ２１のみがオンし、ＳＷ１２とＳＷ２２はオフのままである。このような動作により負荷電流ＩＬＤの値により最適なスイッチサイズを選択でき、不必要なスイッチのオン・オフを避けることができる。

また、図４の構成例では、出力負荷ＬＤが動作モード（電力モード）を変更する際に、その情報を前もってモード信号ＭＤとしてスイッチ制御回路ＣＯＮＴ２へ送ることにより、動作モードの変更による急激な負荷変動に迅速に対応することが可能となっている。これを実現するため、例えば、各動作モードに対応したレジスタＲＥＧ１（デッドタイムＴｄ）の設定値がレジスタＲＥＧ２に予め用意される。スイッチ制御回路ＣＯＮＴ２は、コイルＬ１に電流が流れていない時に（例えば図５におけるスイッチＳＷ３のオン期間で）、ＭＤに対応するＲＥＧ２の設定値をＲＥＧ１の初期値としてロードする。

例えば、レジスタＲＥＧ２には、アクティブモードを表すモード信号ＭＤに対応してある程度短い遅延時間を表す値が用意され、スタンバイモードを表すＭＤに対応してアクティブモードよりも長い遅延時間を表す値が用意され、スリープモードを表すＭＤに対応してスタンバイモードよりも長い遅延時間を表す値が用意される。そうすると、例えば図３のようなフィードバックループ制御方式を用いた場合でも、その収束時間を短縮することができ、ＲＥＧ２を設けない場合と比べて電力変換効率を向上させることが可能になる。

なお、ここでは、出力負荷ＬＤの動作モードに応じてレジスタＲＥＧ２に複数の設定値を設けたが、同様に、ＬＤに設定する出力電源電圧Ｖｏｕｔの値（例えばＬＤから当該情報を受ける）に応じてＲＥＧ２に複数の設定値を設けることも可能である。また、ここでは、ＲＥＧ２の設定値を予め用意する方式としたが、例えば、当該設定値をより最適な値となるように順次更新していくような方式を用いることも可能である。すなわち、ＬＤがある動作モードで動作している状態で、スイッチ制御回路ＣＯＮＴのフィードバックループ制御が収束した時点のレジスタＲＥＧ１の値をＲＥＧ２に保持させれば、次回、当該動作モードに設定された際には当該ＲＥＧ２の値をＲＥＧ１の初期値としてロードすればよい。

図５において、スイッチ制御回路ＣＯＮＴ２は、スイッチＳＷ２１，ＳＷ２２（又はその一方）をオンに制御したのち、コイルＬ１の電流ＩＬ１が０Ａになると、ＳＷ２１，ＳＷ２２（又はその一方）をオフに制御する（時刻Ｔ３）。この時刻Ｔ３において、ＣＯＮＴ２は、制御信号ＣＮ３を介してスイッチＳＷ３をオンに制御し、ノードＮ１とノードＮ２が同電位となるように制御する。その後、ＣＯＮＴ２は、Ｎ２の出力電源電圧Ｖｏｕｔが下限電圧ＶＤＤＬに達すると、ＳＷ３をオフに制御することで前述した時刻Ｔ０と同様の状態に戻り、以降、同様の動作が繰り返される。このような制御によりノードＮ１がフローティングになることを防ぎノイズ等による誤動作を防止できる。

以上、本実施の形態２のスイッチング電源装置を用いることで、代表的には、負荷電力の変動が大きい場合でも高い電力変換効率が実現可能になる。

（実施の形態３）
《電子装置の全体構成》
図６は、本発明の実施の形態３によるスイッチング電源装置において、それを備えた電子装置の外形例を示す概略図である。図６に示す電子装置ＳＩＰは、例えば、様々な機能を持つ複数の半導体集積回路装置（半導体チップ）が三次元的に積層され、１個のパッケージに格納された所謂システム・イン・パッケージの形態となっている。半導体チップＣＰ［０］は、トランジスタが形成されるトランジスタ面ＴＲ［０］を下向きにした状態でパッケージ基板（配線基板）２０５上に搭載される。半導体チップＣＰ［１］は、トランジスタ面ＴＲ［１］を下向きにした状態でＣＰ［０］上に積層搭載され、以降同様にして、半導体チップＣＰ［ｎ］はトランジスタ面ＴＲ［ｎ］を下向きにした状態でＣＰ［ｎ−１］（図示は省略）上に積層搭載される。

半導体チップＣＰ［０］のトランジスタ面ＴＲ［０］は、複数のバンプ２０６を介してパッケージ基板２０５の表面に接続される。ここで、例えばＣＰ［０］のＴＲ［０］に形成される回路は、ＴＲ［０］に形成される配線層１１０と、ＣＰ［０］内に形成されるシリコン貫通ビアＴＳＶ１０と、半導体チップＣＰ［１］のトランジスタ面ＴＲ［１］に接触するバンプＢＰ１１と、ＴＲ［１］に形成される配線層１１１を介してＣＰ［１］のＴＲ［１］に形成される回路に接続される。これと同様にして、半導体チップＣＰ［０］〜ＣＰ［ｎ］のトランジスタ面ＴＲ［０］〜ＴＲ［ｎ］に形成される回路は、適宜、貫通ビアＴＳＶおよびバンプＢＰを介して相互に接続される。また、パッケージ基板２０５の裏面は、バンプ２０７を介して図示しないマザーボード等に接続される。

ここで、図６においては、最下段に位置する半導体チップＣＰ［０］と最上段に位置する半導体チップＣＰ［ｎ］に、実施の形態１、２で述べたようなＤＣ−ＤＣコンバータＤＣＣ［０］とＤＣＣ［ｎ］が搭載される点が特徴となっている。半導体チップＣＰ［１］〜ＣＰ［ｎ−１］あるいはこれに加えてＣＰ［０］，ＣＰ［ｎ］内には、メモリやマイコン等の集積回路となる出力負荷ＬＤが搭載され、ＤＣＣ［０］，ＤＣＣ［ｎ］は、当該ＬＤに対して電力（出力電源電圧Ｖｏｕｔ）を供給する。すなわち、ＤＣＣ［０］，ＤＣＣ［ｎ］のＶｏｕｔは、ＣＰ［０］〜ＣＰ［ｎ］に適宜形成される配線層（１３０，１３１，…，１３ｎ）、シリコン貫通ビア（ＴＳＶ３０，ＴＳＶ３１，…，ＴＳＶ３ｎ）およびバンプ（ＢＰ３１，…，ＢＰ３ｎ）を介してＣＰ［０］〜ＣＰ［ｎ］内のＬＤに供給される。

半導体チップＣＰ［ｎ］のＤＣ−ＤＣコンバータＤＣＣ［ｎ］で使用されるコンデンサＣ３とコイルＬ３は、ＣＰ［ｎ］の上部（トランジスタ面ＴＲ［ｎ］と対向する面）に配置され、ＣＰ［ｎ］の上部に形成された配線層（２００，２０１，２０２）にワイヤボンディングなどを用いて接続される。半導体チップＣＰ［０］のＤＣ−ＤＣコンバータＤＣＣ［０］で使用されるコンデンサＣ２とコイルＬ２は、パッケージ基板２０５上に配置され、パッケージ基板２０５内の配線を用いて接続される。また、ＤＣＣ［０］の入力電源電圧Ｖｉｎは、バンプ２０７からパッケージ基板２０５を介して供給される。一方、ＤＣＣ［ｎ］のＶｉｎは、バンプ２０７からパッケージ基板２０５、ならびにＣＰ［０］〜ＣＰ［ｎ］に適宜形成される配線層（１１０，１１１，…，１１ｎ）、シリコン貫通ビア（ＴＳＶ１０，ＴＳＶ１１，…，ＴＳＶ１ｎ）、バンプ（ＢＰ１１，…，ＢＰ１ｎ）を介して供給される。

このように、積層された半導体チップの最下段および最上段にＤＣ−ＤＣコンバータを搭載することで、各ＤＣ−ＤＣコンバータの近傍にコンデンサやコイルを効率的に配置することができ、出力電源電圧Ｖｏｕｔを高精度に設定すること等が可能になる。また、１本のシリコン貫通ビア経路（ＴＳＶ３０，…，ＴＳＶ３ｎ）に対して最下段と最上段から電力を供給する構成となっているため、Ｖｏｕｔを高精度に設定すること等が可能になる。すなわち、仮に、最下段か最上段の一方のみから電力供給を行う構成とした場合、シリコン貫通ビアの寄生成分等に伴い各半導体チップ間でＶｏｕｔの値にばらつきが生じる恐れがある。そして、このばらつきの大きさは、負荷電流の変動によっても変わり得る。そこで、図６のような構成例を用いることで、このようなばらつきを十分に低減することが可能になる。なお、コイルＬ３およびコンデンサＣ３は、図６のようにＤＣ−ＤＣコンバータの近傍に配置することが望ましいが、必ずしもこれに限定されるものではなく、場合によってはパッケージ基板２０５上に搭載することも可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、ここでは、同期整流方式を持つ降圧型のＤＣ−ＤＣコンバータを例に説明を行ったが、昇圧型のＤＣ−ＤＣコンバータに対しても同様に適用することが可能である。昇圧型のＤＣ−ＤＣコンバータの場合、例えば図１において、概略的には出力電源電圧Ｖｏｕｔ側が入力電源電圧Ｖｉｎ側に、Ｖｉｎ側がＶｏｕｔ側にそれぞれ変更され、スイッチＳＷ２がオンの際にコイルＬ１に電力が蓄えられ、ＳＷ２のオフから所定のデッドタイムを経たのちスイッチＳＷ１がオンに駆動される。この際のＳＷ１のオンタイミングが、前述した実施の形態と同様な方式を用いて制御される。また、ここでは、スイッチとしてＭＯＳトランジスタを用いたが、勿論、ＭＯＳトランジスタに限定されるものではなく、場合によってはバイポーラトランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。

１１０、１２０、１３０、１１１、１２１、１３１、１１ｎ、１２ｎ、１３ｎ、２００、２０１、２０２ 配線層
２０５ パッケージ基板
２０６，２０７ バンプ
ＢＰ バンプ
Ｃ コンデンサ
ＣＭＰ 比較回路
ＣＭＰＢＫ 比較回路ブロック
ＣＮ 制御信号
ＣＯＮＴ スイッチ制御回路
ＣＰ 半導体チップ
ＤＣＣ ＤＣ−ＤＣコンバータ
ＤＣＴＬ 遅延量制御回路
ＤＬＹ 遅延回路
ＤＶ ドライバ回路
ＧＮＤ 接地電源電圧
Ｌ コイル
ＬＤ 出力負荷
ＭＤ モード信号
Ｎ ノード
ＰＨＲＤ 立ち上がり位相比較回路
ＲＥＧ レジスタ
ＳＩＰ 電子装置
ＳＲＬＴ ＳＲラッチ回路
ＳＷ スイッチ
ＴＲ トランジスタ面
ＴＳＶ シリコン貫通ビア
ＶＤＤＨ 上限電圧
ＶＤＤＬ 下限電圧
Ｖｉｎ 入力電源電圧
Ｖｏｕｔ 出力電源電圧

Claims (4)

1. パッケージ配線基板と、
   前記パッケージ配線基板上に搭載される第１半導体チップと、
   前記第１半導体チップ上に順次積層搭載される第２，…，第（Ｎ−１）（Ｎは３以上の整数）半導体チップと、
   前記第（Ｎ−１）半導体チップ上に積層搭載される第Ｎ半導体チップと、
   前記第１〜第Ｎ半導体チップを貫通するように形成される第１および第２貫通ビアとを備え、
   前記第１半導体チップは、
   第１ノードと第１入力電源電圧の間に結合される第１スイッチと、
   前記第１ノードと接地電源電圧の間に結合される第２スイッチと、
   前記第１および第２スイッチのオン・オフを制御する第１制御回路とを備え、
   前記第Ｎ半導体チップは、
   第２ノードと第２入力電源電圧の間に結合される第３スイッチと、
   前記第２ノードと前記接地電源電圧の間に結合される第４スイッチと、
   前記第３および第４スイッチのオン・オフを制御する第２制御回路とを備え、
   前記パッケージ配線基板上には、
   前記第１ノードと第３ノードの間に結合される第１コイルと、
   前記第３ノードと前記接地電源電圧の間に結合される第１コンデンサとが実装され、
   前記第Ｎ半導体チップ上には、
   前記第２ノードと第４ノードの間に結合される第２コイルと、
   前記第４ノードと前記接地電源電圧の間に結合される第２コンデンサとが実装され、
   前記第３および第４ノードは、前記第１貫通ビアの一端および他端にそれぞれ結合され、
   前記第１入力電源電圧は、前記パッケージ配線基板を介して供給され、
   前記第２入力電源電圧は、前記パッケージ配線基板から前記第２貫通ビアを介して供給され、
   前記第１制御回路は、前記第１ノードの電圧が入力され、前記第１スイッチをオンからオフに遷移させたのち、前記第１ノードの電圧が第１基準値に達した際に前記第２スイッチをオンに制御し、
   前記第２制御回路は、前記第２ノードの電圧が入力され、前記第３スイッチをオンからオフに遷移させたのち、前記第２ノードの電圧が前記第１基準値に達した際に前記第４スイッチをオンに制御することを特徴とする電子装置。
2. 請求項１記載の電子装置において、
   前記第１基準値は、前記接地電源電圧のレベルであり、
   前記第１制御回路は、前記第１ノードの電圧が前記接地電源電圧のレベルまで低下した際に前記第２スイッチをオンに制御し、
   前記第２制御回路は、前記第２ノードの電圧が前記接地電源電圧のレベルまで低下した際に前記第４スイッチをオンに制御することを特徴とする電子装置。
3. 請求項１記載の電子装置において、
   前記第１制御回路は、
   前記第１ノードの電圧が前記第１基準値に達した際に第１検出信号を生成する第１比較回路と、
   第１タイミングに第１遅延時間を加えることで前記第２スイッチをオンに制御する第２タイミングを生成する第１遅延回路と、
   前記第１遅延時間を設定するための第１設定値を保持する第１レジスタと、
   前記第１検出信号の生成タイミングと前記第２タイミングとを比較しながら、当該２個のタイミングが一致するまで前記第１設定値の更新を行う第１フィードバック回路とを備え、
   前記第２制御回路は、
   前記第２ノードの電圧が前記第１基準値に達した際に第２検出信号を生成する第２比較回路と、
   第３タイミングに第２遅延時間を加えることで前記第４スイッチをオンに制御する第４タイミングを生成する第２遅延回路と、
   前記第２遅延時間を設定するための第２設定値を保持する第２レジスタと、
   前記第２検出信号の生成タイミングと前記第４タイミングとを比較しながら、当該２個のタイミングが一致するまで前記第２設定値の更新を行う第２フィードバック回路とを備えることを特徴とする電子装置。
4. 請求項３記載の電子装置において、
   前記第１〜第４スイッチは、それぞれ、第１〜第４トランジスタで構成され、
   前記第１〜第４トランジスタは、それぞれ、トランジスタサイズが可変に構成され、
   前記第１制御回路は、前記第１設定値の大きさに応じて前記第１および第２トランジスタのトランジスタサイズを変更し、
   前記第２制御回路は、前記第２設定値の大きさに応じて前記第３および第４トランジスタのトランジスタサイズを変更することを特徴とする電子装置。

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