JP5434087B2 - 半導体装置とその半導体装置のハンダ付け方法 - Google Patents
半導体装置とその半導体装置のハンダ付け方法 Download PDFInfo
- Publication number
- JP5434087B2 JP5434087B2 JP2009011260A JP2009011260A JP5434087B2 JP 5434087 B2 JP5434087 B2 JP 5434087B2 JP 2009011260 A JP2009011260 A JP 2009011260A JP 2009011260 A JP2009011260 A JP 2009011260A JP 5434087 B2 JP5434087 B2 JP 5434087B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- solder
- back electrode
- soldering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Die Bonding (AREA)
Description
本明細書に開示する半導体層装置は、上記の新たな知見に基づいて創作されたものである。本明細書に開示する第1の半導体装置は、半導体基板の裏面に裏面電極が積層されている半導体装置であって、裏面電極は、半導体基板の裏面側から順に、第1金属層と、第1金属層の裏面に積層された第2金属層と、第2金属層の裏面に積層された第3金属層と、第3金属層の裏面に積層された第4金属層を有している。第1金属層は、アルミニウムを含んでおり、第2金属層は、チタンを含んでおり、第3金属層は、ニッケルを含んでおり、第4金属層は、銅、錫、チタンのいずれか1つを含んでいる。
この半導体装置では、第4金属層に金ではなく銅、錫、チタンのいずれか一つを用いているため、低コストで生産することができる。また、第3金属層(ニッケル層)の裏面に第4金属層(最外層)が積層されるため、第3金属層(ニッケル層)が露出することが防止され、第3金属層(ニッケル層)の酸化が防止される。また、第4金属層に銅、錫、チタンを用いても、ハンダ付け時の加熱条件を調整することで、半導体装置を良好にハンダ付けすることができる。
この半導体装置でも、金層を用いていないため、低コストで生産することができる。なお、第3金属層(ニッケル層)が裏面電極の最外層に形成されているため、第3金属層が酸化する可能性はある。しかしながら、後述するようにハンダ付け時の加熱条件を調整することで、ニッケル層の裏面(接合面)が酸化していても、半導体装置を良好にハンダ付けすることができる。
この方法では、第1加熱工程で最外層金属層に含まれる金属成分とハンダに含まれる錫成分とが反応して生成した合金が、第2加熱工程でハンダ中に拡散する。このため、半導体装置を良好にハンダ付けすることができる。
この製造方法では、半導体装置を回路基板にハンダ付けする際に、第1加熱ステップで裏面電極の最外層金属層に含まれる金属成分とハンダに含まれる錫成分とが反応して合金を生成し、第2加熱ステップでその合金がハンダ中に拡散する。このため、回路基板上に良好に半導体装置を実装することができる。
(特徴1)ハンダには鉛が含まれていない(いわゆる鉛フリーハンダを使用している)。
(特徴2)半導体装置は、車載用半導体装置である。
(特徴3)半導体装置は、IGBTやパワーMOS等のスイッチング素子である。
なお、本実施例の半導体装置20の製造方法は、第1実施例のCu層7に代えてSn層72を積層するだけであり、同一である。このため、半導体装置20の製造方法については、その説明を省略する。また、半導体装置20を回路基板12にハンダ付けする際の方法も、第1実施例のそれと同様に、リフロー方式で行われる。
なお、上述した半導体装置20では、裏面電極2の最外層にSn層72が形成されており、Snは硬い金属である。しかしながら、Sn層72を少し厚めに形成し、かつ、プローブピンの形状を鋭い種類のものとすることで、両者を良好に接触させることができる。これによって、正常にチップテストを行うことができる。
そこで、本実施例のハンダ付け方法では、Ti層74のTiとハンダのSnとの合金を生成する第1加熱工程と、生成した合金を生成した温度より低い温度で、一定の時間加熱する第2加熱工程を実施する。これによって、Ti層74とハンダ層8の界面に偏在する合金84をハンダ層8の全体に拡散させることができる。TiとSnとの合金をハンダ層8に拡散させることによって、半導体装置22を回路基板12に良好にハンダ付けすることができる。また、ハンダ付けに使用されるハンダには鉛が含まれておらず、有害な合金が生成されることもない。
なお、本実施例の半導体装置22では、裏面電極2の最外層にTi層74が形成される。Tiは柔らかい金属であるため、チップテストにおいてプローブピンとの良好な接触を実現することでき、チップテストを正常に行うことができる。
なお、上述した半導体装置24では、裏面電極2の最外層にNi層76が形成される。Niは硬い金属であるが、Ni層76を少し厚めに形成し、かつ、プローブピンにドリルピンを使用することで、両者を良好に接触させることができる。これによって、チップテストを正常に行うことができる。なお、プローブピンをドリルピンとしなくても、プローブピンを接触させる方法を工夫することで、プローブピンと裏面電極2を良好に接触させることができる。例えば、プローブピンをNi層76に一度突き刺して、その後に再度接触させることによっても、プローブピンとNi層76を良好に接触させることができる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
2 裏面電極
3 表面電極
4 アルミニウム層
5 チタン層
6 ニッケル層
7 銅層
8 ハンダ層
72 錫層
74 チタン層
76 ニッケル層
Claims (2)
- 半導体基板の裏面に裏面電極が積層されており、その裏面電極の最も外側に位置する最外層金属層にチタン又はニッケルが含まれている半導体装置をハンダ付けする方法であって、
最外層金属層に含まれる金属成分とハンダに含まれる錫成分とを反応させて合金を生成する第1加熱工程と、
第1加熱工程で生成した合金をハンダ中に拡散させる第2加熱工程と、を有する半導体装置のハンダ付け方法。 - 半導体基板の裏面に裏面電極が積層されており、その裏面電極の最も裏側の最外層金属層にチタン又はニッケルが含まれている半導体装置と、
その半導体装置がハンダ付けされる回路基板と、を備えた装置を製造する方法であって、
回路基板の実装面又は半導体装置の裏面電極上にハンダを配置する工程と、
配置したハンダを溶融固化することで回路基板上に半導体装置を実装する工程と、を有しており、
前記実装工程は、
最外層金属層に含まれる金属成分とハンダに含まれる錫成分とを反応させて合金を生成する第1加熱ステップと、
第1加熱ステップで生成した合金をハンダ中に拡散させる第2加熱ステップと、を有することを特徴とする半導体装置を備えた装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009011260A JP5434087B2 (ja) | 2009-01-21 | 2009-01-21 | 半導体装置とその半導体装置のハンダ付け方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009011260A JP5434087B2 (ja) | 2009-01-21 | 2009-01-21 | 半導体装置とその半導体装置のハンダ付け方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010171141A JP2010171141A (ja) | 2010-08-05 |
JP5434087B2 true JP5434087B2 (ja) | 2014-03-05 |
Family
ID=42702997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009011260A Expired - Fee Related JP5434087B2 (ja) | 2009-01-21 | 2009-01-21 | 半導体装置とその半導体装置のハンダ付け方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5434087B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0682630B2 (ja) * | 1989-06-05 | 1994-10-19 | サンケン電気株式会社 | 半導体素子の多層電極の製造方法 |
JP2796919B2 (ja) * | 1992-05-11 | 1998-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メタライゼーション複合体および半導体デバイス |
JP4800529B2 (ja) * | 2001-09-27 | 2011-10-26 | 株式会社デンソー | パターン形成方法 |
JP2009010421A (ja) * | 2008-10-01 | 2009-01-15 | Toyota Motor Corp | 半導体装置を回路基板に実装する方法 |
-
2009
- 2009-01-21 JP JP2009011260A patent/JP5434087B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010171141A (ja) | 2010-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5549118B2 (ja) | 半導体装置の製造方法 | |
US9006893B2 (en) | Devices for metallization | |
CN103733329A (zh) | 功率模块用基板、自带散热器的功率模块用基板、功率模块以及功率模块用基板的制造方法 | |
US20130043594A1 (en) | Method for manufacturing semiconductor device and semiconductor device | |
CN109755208B (zh) | 一种接合材料、半导体装置及其制造方法 | |
EP2980843B1 (en) | Power module | |
US12002732B2 (en) | Copper/ceramic assembly, insulated circuit board, method for producing copper/ceramic assembly, and method for producing insulated circuit board | |
CN101295695A (zh) | 具有焊料流动控制的引线框架 | |
JP2009147111A (ja) | 接合材、その製造方法および半導体装置 | |
JP4136845B2 (ja) | 半導体モジュールの製造方法 | |
US10796918B2 (en) | Integrated circuits with backside metalization and production method thereof | |
KR100374379B1 (ko) | 기판 | |
JP5327233B2 (ja) | 半導体装置とその製造方法 | |
JP6904094B2 (ja) | 絶縁回路基板の製造方法 | |
US20090045506A1 (en) | Cu-Mo SUBSTRATE AND METHOD FOR PRODUCING SAME | |
WO2021044844A1 (ja) | 銅/セラミックス接合体、及び、絶縁回路基板 | |
JP5434087B2 (ja) | 半導体装置とその半導体装置のハンダ付け方法 | |
JP4508189B2 (ja) | 半導体モジュールの製造方法 | |
TWI734115B (zh) | 背晶薄膜結構、包含其之功率模組封裝體、及背晶薄膜結構的製造方法 | |
EP2048710A1 (en) | High temperature packaging for semiconductor devices | |
JP2012142320A (ja) | 半導体装置の製造方法 | |
JP4461268B2 (ja) | 半導体装置部品およびその製造方法ならびにこれを用いた半導体装置 | |
TWI555125B (zh) | 功率模組封裝體的製造方法 | |
TWI704659B (zh) | 背晶薄膜結構、包含其之功率模組封裝體、背晶薄膜結構的製造方法、及功率模組封裝體的製造方法 | |
JP7243165B2 (ja) | 接合体の製造方法、絶縁回路基板の製造方法、セラミックス基板、接合体、及び、絶縁回路基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130903 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131024 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131112 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131125 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5434087 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |