JP5419395B2 - Semiconductor device manufacturing method, semiconductor device, and MOS transistor - Google Patents
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Description
本発明は、素子分離用トレンチを有する半導体装置の製造方法に関する。また、本発明は、半導体装置およびMOS型トランジスタに関する。 The present invention relates to a method for manufacturing a semiconductor device having an element isolation trench. Further, the present invention relates to a semi-conductor device and a MOS-type transistor.
素子分離の方法として従来使用されていたLOCOS(LOCal Oxidation of Silicon)型の素子分離は微細化するにつれてバーズビークやシニングにより素子分離特性が劣化するといった問題が顕著になり、半導体素子の高集積化の妨げとなった。これを解決するために開発されたトレンチ型素子分離方法は、基板に形成されたトレンチに、酸化シリコン膜といった絶縁膜を充填する方法を使用し、これにより、バーズビーク、シニングの問題はなくなった。 LOCOS (LOCal Oxidation of Silicon) type element isolation, which has been conventionally used as an element isolation method, has a problem that the element isolation characteristics deteriorate due to bird's beaks and thinning as the element becomes finer. It became a hindrance. A trench type element isolation method developed to solve this problem uses a method of filling a trench formed in a substrate with an insulating film such as a silicon oxide film, thereby eliminating the problems of bird's beak and thinning.
しかし、素子の微細化に伴いトランジスタを形成する活性領域、つまりトランジスタのゲート幅の加工ばらつきの影響が、LSI(大規模集積回路)、特に狭いチャネルトランジスタで用いるフラッシュメモリーやSRAM(Static Random Access Memory)といったメモリーの動作マージンの減少を招いている。 However, the active region in which a transistor is formed with the miniaturization of the element, that is, the influence of variations in processing of the gate width of the transistor is affected by LSI (Large Scale Integrated Circuit), particularly flash memory and SRAM (Static Random Access Memory) used in narrow channel transistors. ) Is causing a decrease in the memory operating margin.
上記活性領域の加工精度を向上させる技術として、図5に示す処理フローが導入されている。この処理フローはステップS301〜S307,S311〜S313を有している。 As a technique for improving the processing accuracy of the active region, a processing flow shown in FIG. 5 is introduced. This processing flow has steps S301 to S307 and S311 to S313.
以下、図6A〜図6Iを用いて、上記ステップS301〜S307,S311〜S313について説明する。 Hereinafter, steps S301 to S307 and S311 to S313 will be described with reference to FIGS. 6A to 6I.
まず、ステップS301で、図6Aに示すシリコン基板301を準備する。
First, in step S301, a
次に、ステップS302で、シリコン基板301の表面上に、厚さ2〜20nm、例えば厚さ10nmのシリコン酸化膜302を熱酸化により形成する。そして、上記シリコン酸化膜302の表面上に、厚さ50nm〜200nm、例えば厚さ100nmのシリコン窒化膜303をLPCVD(低圧化学蒸気堆積)法により形成する。
Next, in step S302, a
次に、ステップS303で、上記シリコン窒化膜303の表面上に、レジスト膜を塗布した後、露光現像することにより、図6Bに示すレジストパターン304を形成する。このレジストパターン304は、素子形成領域(活性領域)上に形成され、開口部が素子分離領域を画定する。
Next, in step S303, a resist film is applied on the surface of the
次に、ステップS304で、レジストパターン304をエッチングマスクとし、シリコン窒化膜303およびシリコン酸化膜302をエッチングして、図6Cに示すシリコン窒化膜303aおよびシリコン酸化膜302aを得る。その後、上記レジストパターン304を除去して、図6Dに示す状態にする。
Next, in step S304, the
次に、ステップS305で、画定された素子分離領域の幅Wを基板上方より計測を行なう。 Next, in step S305, the width W of the defined element isolation region is measured from above the substrate.
上記計測にはSEM(走査型電子顕微鏡)を用い、ステップS311で、設計基準値と比較できるように、幅Wの計測値を記録する。この計測値から、ステップS312で、加工条件変更値を算出する。そして、上記加工条件変更値は、ステップS313で、加工のマスクを形成するフォト工程(S303)、あるいは、加工を行なうエッチング工程(S304)を行うための条件設定に反映される。 A SEM (scanning electron microscope) is used for the measurement, and the measured value of the width W is recorded in step S311 so that it can be compared with the design reference value. From this measured value, a machining condition change value is calculated in step S312. Then, in step S313, the processing condition change value is reflected in a condition setting for performing a photo process (S303) for forming a processing mask or an etching process (S304) for processing.
一方、計測を終えた製品は、ステップS306で、シリコン基板301がエッチングされることにより、図6Eに示すように、素子分離用トレンチ341が形成されたシリコン基板301aを得る。この素子分離用トレンチ341は、160〜500nm、例えば300nmの深さとなる。
On the other hand, the finished product is obtained by etching the
次に、図6Fに示すように、素子分離用トレンチ341の底面上および側面上にトレンチ表面酸化膜306を形成した後、図6Gに示す素子分離用埋め込み絶縁膜308を形成する。この素子分離用埋め込み絶縁膜308の一部は素子分離用トレンチ341内に埋め込まれる。
Next, as shown in FIG. 6F, after a trench
次に、図6Hに示すように、研磨等による表面平坦化工程を実施して、素子分離用埋め込み絶縁膜308aを得る。
Next, as shown in FIG. 6H, a surface flattening step such as polishing is performed to obtain an element isolation buried insulating
次に、図6Hに示すように、加熱した燐酸に浸漬してシリコン窒化膜303aを除去し、シリコン酸化膜302aを湿式エッチングで除去する。これにより、素子分離用埋め込み絶縁膜308bが得られる。
Next, as shown in FIG. 6H, the
次に、ステップS307で、素子を形成する。より詳しくは、図6Iに示すように、図6Hで形成した2ヶ所の活性領域のそれぞれにMOS(Metal Oxide Semiconductor)トランジスタを形成する。この一方のMOSトランジスタのゲート長方向は、他方のMOSトランジスタのゲート長方向に丁度直角となる。なお、図6Iにおいて、310はゲート絶縁膜、311はゲート電極、312はゲートスペーサ、313はソース・ドレイン部、314は層間膜、315はコンタクトプラグ、316は配線である。 Next, an element is formed in step S307. More specifically, as shown in FIG. 6I, a MOS (Metal Oxide Semiconductor) transistor is formed in each of the two active regions formed in FIG. 6H. The gate length direction of the one MOS transistor is just perpendicular to the gate length direction of the other MOS transistor. In FIG. 6I, 310 is a gate insulating film, 311 is a gate electrode, 312 is a gate spacer, 313 is a source / drain portion, 314 is an interlayer film, 315 is a contact plug, and 316 is a wiring.
ところで、図6I中の右側に形成されたMOSトランジスタにおいて、シリコン窒化膜303aを除去し、シリコン酸化膜302aを湿式エッチングで除去したため、Aで図示した部分、つまり、素子分離用トレンチ341の側部の上部は、トレンチ表面酸化膜306aや素子分離用埋め込み絶縁膜308aで覆われなくなっている。すなわち、上記MOSトランジスタの活性領域の表面部付近のトレンチ表面酸化膜306および素子分離用埋め込み絶縁膜308は湿式エッチングで除去されている。
By the way, in the MOS transistor formed on the right side in FIG. 6I, the
その結果、上記MOSトランジにおいて、αで図示した部分でのゲート電極111とシリコン基板301aとの間のショート、リークが発生するという問題があった。
As a result, in the MOS transistor, there is a problem that a short circuit or a leak occurs between the
このような問題を解消するため、上記処理フローでは、ステップS305で、画定された素子分離領域の幅Wを基板上方より計測を行なって、幅Wの測定値を用いて、次のフォト工程(S303)あるいはエッチング工程(S304)を修正する。つまり、上記幅Wの測定値が規定値からずれた原因となる工程を補正する。 In order to solve such a problem, in the above processing flow, in step S305, the width W of the defined element isolation region is measured from above the substrate, and the measured value of the width W is used to perform the next photo process ( S303) or the etching process (S304) is modified. That is, the process that causes the measured value of the width W to deviate from the specified value is corrected.
しかしながら、上記処理フローにおいては、幅Wのずれは、次のフォト工程(S303)あるいはエッチング工程(S304)が行われる製品に対しては反映されるが、ずれた幅Wを有する製品に対しては反映されないため、この製品は特性のばらつきを有することになる。あるいは、上記製品は規格外となるため、以降の工程処理を実施せず廃棄処理とせざるを得なかった。 However, in the above processing flow, the shift in the width W is reflected in the product in which the next photo process (S303) or the etching process (S304) is performed, but for the product having the shifted width W. Since this is not reflected, this product will have variations in properties. Or since the said product becomes outside a specification, the following process processing was not implemented but had to be discarded.
そこで、本発明の課題は、プロセス処理のばらつきを低減し、半導体基板の加工精度を向上することでばらつきの少ない半導体装置を製造できる半導体装置の製造方法を提供することにある。 An object of the present invention is to reduce variations in process treatment is to provide a manufacturing how the semiconductor device can be manufactured with less variation semiconductor device by improving the machining accuracy of the semiconductor substrate.
また、上記半導体装置の製造方法で製造される半導体装置およびMOS型トランジスタを提供することにある。 Another object of the present invention is to provide a semiconductor device and a MOS transistor manufactured by the method for manufacturing a semiconductor device.
上記課題を解決するため、本発明の半導体装置の製造方法は、
半導体基板を準備する工程と、
上記半導体基板の表面上に、上記第1の絶縁膜とは異なる材料からなる第1の絶縁膜を形成する工程と、
上記第1の絶縁膜の表面上に第2の絶縁膜を形成する工程と、
上記第2の絶縁膜の表面上に、素子分離用トレンチを形成のための窓部を有するフォトレジストを形成する工程と、
上記フォトレジストをマスクとして、上記第2の絶縁膜の一部を除去することにより、上記第2の絶縁膜に、上記第1の絶縁膜の表面の一部を露出させる開口部を形成する工程と、
上記フォトレジストを除去した後、上記開口部が形成された第2の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程と、
上記隣接部の幅の計測値と設計基準値との差分を算出する工程と、
上記開口部から露出した上記第1の絶縁膜の一部と、上記開口部が形成された第2の絶縁膜の側面および表面とを覆う第3の膜を、上記差分から算出した膜厚を有するように膜厚調整して形成する工程と、
上記開口部が形成された第2の絶縁膜の側面を覆う上記第3の膜の一部が残るようにエッチングを行うことにより、上記第3の膜の一部からなる側壁保護膜を形成する工程と、
上記開口部が形成された第2の絶縁膜と、上記側壁保護膜とをマスクとして、上記第1の絶縁膜および上記半導体基板の一部をエッチングすることにより、上記半導体基板に上記素子分離用トレンチを形成する工程と
を備えたことを特徴としている。
In order to solve the above problems, a method for manufacturing a semiconductor device of the present invention includes:
Preparing a semiconductor substrate;
Forming a first insulating film made of a material different from the first insulating film on the surface of the semiconductor substrate;
Forming a second insulating film on the surface of the first insulating film;
Forming a photoresist having a window for forming an element isolation trench on the surface of the second insulating film;
Using the photoresist as a mask, removing a part of the second insulating film to form an opening in the second insulating film to expose a part of the surface of the first insulating film When,
After removing the photoresist, measuring the width of the adjacent portion adjacent to the opening with respect to the second insulating film in which the opening is formed, as viewed from the surface side of the semiconductor substrate;
Calculating the difference between the measurement value of the width of the adjacent portion and the design reference value;
The film thickness calculated from the above difference is applied to the third film covering a part of the first insulating film exposed from the opening and the side surface and surface of the second insulating film in which the opening is formed. forming by a thickness adjusted to have,
Etching is performed so as to leave a part of the third film covering the side surface of the second insulating film in which the opening is formed, thereby forming a side wall protective film made of a part of the third film. Process,
Using the second insulating film in which the opening is formed and the side wall protective film as a mask, the first insulating film and a part of the semiconductor substrate are etched to form the element isolation on the semiconductor substrate. And a step of forming a trench.
上記構成の半導体装置の製造方法によれば、上記開口部が形成された第2の絶縁膜と、この第2の絶縁膜の側面を覆う側壁保護膜とをマスクとして、第1の絶縁膜および半導体基板の一部をエッチングすることにより、半導体基板に素子分離用トレンチを形成する。この側壁保護膜は、開口部に隣接する隣接部の幅の計測値に応じて膜厚調整されて形成された第3の膜の一部からなるので、プロセス処理のばらつきを低減できる。ここで、上記プロセス処理とは、素子分離用トレンチを形成するためのマスクとなる膜を形成する処理である。 According to the method of manufacturing a semiconductor device having the above-described configuration, the first insulating film and the second insulating film in which the opening is formed and the sidewall protective film that covers the side surface of the second insulating film are used as a mask. By etching a part of the semiconductor substrate, an element isolation trench is formed in the semiconductor substrate. Since this side wall protective film is formed of a part of the third film formed by adjusting the film thickness in accordance with the measured value of the width of the adjacent portion adjacent to the opening, it is possible to reduce variations in process processing. Here, the process process is a process for forming a film to be a mask for forming an element isolation trench.
したがって、上記半導体基板の加工精度を向上することができ、半導体基板に所望形状の素子分離用トレンチを正確に形成することができる。 Therefore, the processing accuracy of the semiconductor substrate can be improved, and an element isolation trench having a desired shape can be accurately formed in the semiconductor substrate.
その結果、上記半導体装置を複数製造しても、各半導体装置の素子分離用トレンチの形状を実質的に同じにして、複数の半導体装置において性能のばらつきを少なくすることができる。 As a result, even when a plurality of the semiconductor devices are manufactured, the shape of the element isolation trenches of each semiconductor device can be made substantially the same, and the variation in performance among the plurality of semiconductor devices can be reduced.
本発明の半導体装置の製造方法は、
半導体基板を準備する工程と、
上記半導体基板の表面上に第1の絶縁膜を形成する工程と、
上記第1の絶縁膜の表面上に第2の絶縁膜を形成する工程と、
上記第2の絶縁膜の表面上に、素子分離用トレンチを形成のための窓部を有するフォトレジストを形成する工程と、
上記フォトレジストをマスクとして、上記第2の絶縁膜および上記第1の絶縁膜の一部を除去することにより、上記第2の絶縁膜および上記第1の絶縁膜に、上記半導体基板の表面の一部を露出させる開口部を形成する工程と、
上記フォトレジストを除去した後、上記開口部が形成された第2の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程と、
上記隣接部の幅の計測値と設計基準値との差分を算出する工程と、
上記開口部から露出した上記半導体基板の一部と、上記開口部が形成された第1の絶縁膜の側面と、上記開口部が形成された第2の絶縁膜の側面および表面とを覆う第3の膜を、上記差分から算出した膜厚を有するように膜厚調整して形成する工程と、
上記開口部が形成された第1の絶縁膜の側面と、上記開口部が形成された第2の絶縁膜の側面とを覆う上記第3の膜の一部が残るようにエッチングを行うことにより、上記第3の膜の一部からなる側壁保護膜を形成する工程と、
上記開口部が形成された第2の絶縁膜と、上記側壁保護膜とをマスクとして、上記半導体基板の一部をエッチングすることにより、上記半導体基板に上記素子分離用トレンチを形成する工程と
を備えたことを特徴としている。
A method for manufacturing a semiconductor device of the present invention includes:
Preparing a semiconductor substrate;
Forming a first insulating film on the surface of the semiconductor substrate;
Forming a second insulating film on the surface of the first insulating film;
Forming a photoresist having a window for forming an element isolation trench on the surface of the second insulating film;
By using the photoresist as a mask, the second insulating film and a part of the first insulating film are removed, whereby the second insulating film and the first insulating film are formed on the surface of the semiconductor substrate. Forming an opening exposing a portion;
After removing the photoresist, measuring the width of the adjacent portion adjacent to the opening with respect to the second insulating film in which the opening is formed, as viewed from the surface side of the semiconductor substrate;
Calculating the difference between the measurement value of the width of the adjacent portion and the design reference value;
First covering the part of the semiconductor substrate exposed from the opening, the side surface of the first insulating film in which the opening is formed, and the side surface and surface of the second insulating film in which the opening is formed. The step of adjusting the film thickness to have the film thickness calculated from the above difference ,
Etching so that a part of the third film covering the side surface of the first insulating film in which the opening is formed and the side surface of the second insulating film in which the opening is formed remain. Forming a sidewall protective film comprising a part of the third film;
Forming a trench for element isolation in the semiconductor substrate by etching a part of the semiconductor substrate using the second insulating film in which the opening is formed and the sidewall protective film as a mask; It is characterized by having prepared.
上記構成の半導体装置の製造方法によれば、上記開口部が形成された第2の絶縁膜と、第1,第2の絶縁膜の側面を覆う側壁保護膜とをマスクとして、半導体基板の一部をエッチングすることにより、半導体基板に素子分離用トレンチを形成する。この側壁保護膜は、開口部に隣接する隣接部の幅の計測値に応じて膜厚調整されて形成された第3の膜の一部からなるので、プロセス処理のばらつきを低減できる。ここで、上記プロセス処理とは、素子分離用トレンチを形成するためのマスクとなる膜を形成する処理である。 According to the method for manufacturing a semiconductor device having the above-described structure, the second insulating film in which the opening is formed and the sidewall protective film that covers the side surfaces of the first and second insulating films are used as masks. By etching the portion, an element isolation trench is formed in the semiconductor substrate. Since this side wall protective film is formed of a part of the third film formed by adjusting the film thickness in accordance with the measured value of the width of the adjacent portion adjacent to the opening, it is possible to reduce variations in process processing. Here, the process process is a process for forming a film to be a mask for forming an element isolation trench.
したがって、上記半導体基板の加工精度を向上することができ、半導体基板に所望形状の素子分離用トレンチを正確に形成することができる。 Therefore, the processing accuracy of the semiconductor substrate can be improved, and an element isolation trench having a desired shape can be accurately formed in the semiconductor substrate.
その結果、上記半導体装置を複数製造しても、各半導体装置の素子分離用トレンチの形状を実質的に同じにして、複数の半導体装置において性能のばらつきを少なくすることができる。 As a result, even when a plurality of the semiconductor devices are manufactured, the shape of the element isolation trenches of each semiconductor device can be made substantially the same, and the variation in performance among the plurality of semiconductor devices can be reduced.
一実施形態の半導体装置の製造方法では、
上記フォトレジストを除去した後、上記開口部が形成された第1の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程を備える。
In one embodiment of a method for manufacturing a semiconductor device,
After removing the photoresist, the method includes a step of measuring the width of the adjacent portion adjacent to the opening with respect to the first insulating film in which the opening is formed, as viewed from the surface side of the semiconductor substrate.
上記実施形態の半導体装置の製造方法によれば、上記フォトレジストを除去した後、開口部が形成された第1の絶縁膜に関して開口部に隣接する隣接部の幅を、半導体基板の表面側から見て計測するので、SEM(走査型電子顕微鏡)を用いて容易に製造工程途中に計測できる。 According to the method of manufacturing the semiconductor device of the above embodiment, after removing the photoresist, the width of the adjacent portion adjacent to the opening with respect to the first insulating film in which the opening is formed is increased from the surface side of the semiconductor substrate. Since it measures by seeing, it can measure easily in the middle of a manufacturing process using SEM (scanning electron microscope).
一実施形態の半導体装置の製造方法では、
上記第3の膜は、シリコン酸化膜、シリコン窒化膜、SiON膜およびポリシリコン膜のうちのいずれか1つである。
In one embodiment of a method for manufacturing a semiconductor device,
The third film is any one of a silicon oxide film, a silicon nitride film, a SiON film, and a polysilicon film.
上記実施形態の半導体装置の製造方法によれば、上記シリコン酸化膜、シリコン窒化膜、SiON膜およびポリシリコン膜のうちのいずれか1つを第3の膜とするので、LSI製造工程上、容易に用いることが出来る材料であり、シリコン基板に対して選択的な除去ができる。 According to the method of manufacturing a semiconductor device of the above embodiment, since any one of the silicon oxide film, silicon nitride film, SiON film, and polysilicon film is the third film, it is easy in the LSI manufacturing process. Can be selectively removed from the silicon substrate.
一実施形態の半導体装置の製造方法では、
上記第3の膜の膜厚は5〜50nmである。
In one embodiment of a method for manufacturing a semiconductor device,
The film thickness of the third film is 5 to 50 nm.
上記実施形態の半導体装置の製造方法によれば、上記第3の膜の膜厚を5〜50nmとするので、充分にプロセスバラツキによる活性領域のバラツキを補正できる。 According to the method for manufacturing a semiconductor device of the above embodiment, since the thickness of the third film is 5 to 50 nm, the variation in the active region due to the process variation can be sufficiently corrected.
一実施形態の半導体装置の製造方法では、
上記第3の膜の形成は化学蒸気堆積法で行う。
In one embodiment of a method for manufacturing a semiconductor device,
The third film is formed by chemical vapor deposition.
上記実施形態の半導体装置の製造方法によれば、上記第3の膜の形成を化学蒸気堆積法で行うので、シリコン基板表面、第2の絶縁膜の表面、及び側面に均一な厚さの膜を形成できる。 According to the method for manufacturing a semiconductor device of the above embodiment, since the third film is formed by chemical vapor deposition, a film having a uniform thickness on the surface of the silicon substrate, the surface of the second insulating film, and the side surface. Can be formed.
一実施形態の半導体装置の製造方法では、
上記第2の絶縁膜はシリコン窒化膜である
上記実施形態の半導体装置の製造方法によれば、上記第2の絶縁膜をシリコン窒化膜とするので、LSI製造工程上、容易に用いることが出来る材料であり、シリコン酸化膜に対して選択的に除去できる。
In one embodiment of a method for manufacturing a semiconductor device,
The second insulating film is a silicon nitride film. According to the method of manufacturing a semiconductor device of the above embodiment, the second insulating film is a silicon nitride film, which can be easily used in the LSI manufacturing process. It is a material and can be selectively removed with respect to the silicon oxide film.
本発明の半導体装置は、
本発明の半導体装置の製造方法を用いて製造された半導体装置であって、
上記素子分離用トレンチと、この素子分離用トレンチで画定された活性領域とを有する半導体基板と、
上記素子分離用トレンチ内に埋め込まれた埋め込み絶縁膜と、
上記活性領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記埋め込み絶縁膜が上記素子分離用トレンチの側壁の全部を覆っていることを特徴としている。
The semiconductor device of the present invention is
A semiconductor device manufactured using the method for manufacturing a semiconductor device of the present invention,
A semiconductor substrate having the element isolation trench and an active region defined by the element isolation trench;
A buried insulating film buried in the element isolation trench;
A gate insulating film formed on the active region;
A gate electrode formed on the gate insulating film,
The buried insulating film covers the entire sidewall of the element isolation trench.
上記構成の半導体装置によれば、上記埋め込み絶縁膜が素子分離用トレンチの側壁の全部を覆っているので、ゲート絶縁膜およびゲート電極が素子分離用トレンチの側壁に接しないようにすることができる。 According to the semiconductor device having the above configuration, since the buried insulating film covers the entire side wall of the element isolation trench, the gate insulating film and the gate electrode can be prevented from coming into contact with the side wall of the element isolation trench. .
したがって、上記ゲート電極とシリコン基板との間のショート、リークが発生するのを防ぐことができる。 Therefore, it is possible to prevent a short circuit and a leak from occurring between the gate electrode and the silicon substrate.
本発明のMOS型トランジスタは、
本発明の半導体装置の製造方法を用いて製造されたMOS型トランジスタであって、
上記素子分離用トレンチと、この素子分離用トレンチで画定された活性領域とを有する半導体基板と、
上記素子分離用トレンチ内に埋め込まれた埋め込み絶縁膜と、
上記活性領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記埋め込み絶縁膜が上記素子分離用トレンチの側壁の全部を覆っていることを特徴としている。
The MOS transistor of the present invention is
A MOS transistor manufactured using the method for manufacturing a semiconductor device of the present invention,
A semiconductor substrate having the element isolation trench and an active region defined by the element isolation trench;
A buried insulating film buried in the element isolation trench;
A gate insulating film formed on the active region;
A gate electrode formed on the gate insulating film,
The buried insulating film covers the entire sidewall of the element isolation trench.
上記構成のMOS型トランジスタによれば、上記埋め込み絶縁膜が素子分離用トレンチの側壁の全部を覆っているので、ゲート絶縁膜およびゲート電極が素子分離用トレンチの側壁に接しないようにすることができる。 According to the MOS transistor having the above configuration, since the buried insulating film covers the entire sidewall of the element isolation trench, the gate insulating film and the gate electrode can be prevented from contacting the sidewall of the element isolation trench. it can.
したがって、上記ゲート電極とシリコン基板との間のショート、リークが発生するのを防ぐことができる。 Therefore, it is possible to prevent a short circuit and a leak from occurring between the gate electrode and the silicon substrate.
本発明によれば、素子分離用トレンチを用いたLSIの活性領域の幅、つまり、トランジスタのゲート幅のばらつきをロット間やウェハー間で少なくすることができるので、MOSトランジスタのゲート電極とシリコン基板との間のショート、リークの発生を防止すると共に、閾値電圧の変動の無い、安定した特性のトランジスタを提供でき、LSIの回路動作の安定化に貢献する。 According to the present invention, the width of the active region of the LSI using the element isolation trench, that is, the variation in the gate width of the transistor can be reduced from lot to lot or from wafer to wafer. And a transistor having stable characteristics with no fluctuation in threshold voltage can be provided, thereby contributing to stabilization of the circuit operation of the LSI.
以下、本発明の実施形態について、処理フロー図並びに各工程の模式断面図を用いて説明する。 Hereinafter, an embodiment of the present invention will be described using a processing flow diagram and schematic cross-sectional views of each process.
(第1実施形態)
図1は、本発明の第1実施形態のCMOS型トランジスタの製造方法の処理フローを示す図である。この処理フローはステップS101〜S109,S111〜S113を有している。
(First embodiment)
FIG. 1 is a diagram showing a process flow of the method for manufacturing a CMOS transistor according to the first embodiment of the present invention. This processing flow has steps S101 to S109 and S111 to S113.
以下、図2A〜図2Kを用いて、上記ステップS101〜S109,S111〜S113について説明する。 Hereinafter, steps S101 to S109 and S111 to S113 will be described with reference to FIGS. 2A to 2K.
まず、ステップS101で、図2Aに示すシリコン基板101を準備する。
First, in step S101, the
次に、ステップS102で、シリコン基板101の表面上に、厚さ2〜20nm、例えば厚さ10nmのシリコン酸化膜102を熱酸化により形成する。そして、上記シリコン酸化膜102の上に、厚さ50nm〜200nm、例えば厚さ100nmのシリコン窒化膜103をLPCVDにより形成する。なお、上記シリコン基板101は半導体基板の一例、シリコン酸化膜102は第1の絶縁膜の一例、シリコン窒化膜103は第2の絶縁膜の一例である。
Next, in step S102, a
次に、ステップS103で、上記シリコン窒化膜103の表面上に、レジスト膜を塗布し、露光現像することにより、図2Bに示すように、窓部120を有するレジストパターン104を形成する。このレジストパターン104は、素子形成領域(活性領域)上に形成され、窓部120が素子分離領域を画定する。つまり、上記窓部120は、素子分離領域とすべき領域と重なるように形成される。なお、上記レジストパターン104はフォトレジストの一例である。
Next, in step S103, a resist film is applied on the surface of the
次に、ステップS104で、シリコン窒化膜103およびシリコン酸化膜102をエッチングする。これにより、図2Cに示すように、シリコン窒化膜103aに開口部130が形成され、開口部130からシリコン酸化膜102の一部が露出する。その後、上記レジストパターン104を除去して、図2Dに示す状態にする。
Next, in step S104, the
次に、ステップS105で、開口部130が形成されたシリコン窒化膜103aに関して開口部130に隣接する隣接部131の幅Aを、シリコン基板101の表面側から見て計測する。
Next, in step S <b> 105, the width A of the
上記計測にはSEM(走査型電子顕微鏡)を用い、ステップS111で、設計基準値と比較できるように、幅Aの測定値を記録する。この測定値から、ステップS112で、膜厚設定値を算出する。そして、上記膜厚設定値は、ステップS113で、後述する第3の膜の形成工程(S106)の目標膜厚に設定される。なお、上記ステップS111の記録については、後の第3の膜を形成する際に用いることができればよく、手段は問わない。 A SEM (scanning electron microscope) is used for the measurement, and the measured value of the width A is recorded in step S111 so that it can be compared with the design reference value. From this measurement value, a film thickness setting value is calculated in step S112. In step S113, the film thickness set value is set to a target film thickness in a third film formation step (S106) described later. The recording in step S111 is not limited as long as it can be used when forming the third film later.
上記膜厚設定値の算出方法をより詳しく説明すると、まず、幅Aの測定値と設計基準値との差分を求める。この差分が規定の範囲(立てば10nm)から外れている場合には、第3の膜の目標膜厚の変更を行う。つまり、上記差分が大きければ、第3の膜の目標膜厚が厚くなるように、逆に、差分が小さければ、第3の膜の目標膜厚が薄くなるように、第3の膜の目標膜厚を変更する。このとき、上記変更膜厚は、幅Aの測定値と設計基準値との差分に0.8〜1.5を掛けた値とするのが好ましい。 The calculation method of the film thickness set value will be described in more detail. First, the difference between the measured value of the width A and the design reference value is obtained. If this difference is outside the specified range (10 nm at the most), the target film thickness of the third film is changed. That is, if the difference is large, the target film thickness of the third film is increased. Conversely, if the difference is small, the target film thickness of the third film is decreased. Change the film thickness. At this time, it is preferable that the changed film thickness is a value obtained by multiplying the difference between the measured value of the width A and the design reference value by 0.8 to 1.5.
次に、ステップS106で、図2Eに示すように、第3の膜の一例としての酸化膜105をLPCVD法で形成する。この酸化膜105は、開口部130から露出していたシリコン酸化膜102の一部と、シリコン窒化膜103aの側面とを覆う。なお、上記酸化膜105は補正用絶縁膜の一例でもある。
Next, in step S106, as shown in FIG. 2E, an
ここで、上記酸化膜105の膜厚Bが厚くなるほど、トランジスタのチャネル領域となるシリコン基板101の表面において、後述の素子分離用埋め込み絶縁膜108で覆われる領域が増加する(図2H参照)。逆に、上記酸化膜105の膜厚Bが薄くなると、後述の素子分離用トレンチ141の側面が素子分離用埋め込み絶縁膜108から露出する可能性がある(図2J参照)。上記素子分離用トレンチ141の側面はトランジスタのチャネル領域の一部となる。このため、上記素子分離用トレンチ141の側面の露出は、閾値電圧やドレイン電流といったトランジスタ特性の急激な変動を引き起こす。
Here, as the thickness B of the
このようなトランジスタ特性の急激な変動を回避し、精度良くゲート幅の制御し、トランジスタ特性のばらつきを低減するには、酸化膜105の膜厚Bの最小値は、図2Kで示すトランジスタ形成後の断面図において、素子分離用トレンチ141の側面の全部が素子分離用埋め込み絶縁膜108で覆われるような範囲で選択する必要がある。また、上記酸化膜105の膜厚Bの最小値は以降の工程の組合せによって変動するために適時最適値を選択する必要がある。本実施形態では、酸化膜105を第3の膜、補正用絶縁膜の一例としても用いたが、膜厚制御、後の加工条件との兼ね合いで適切な材料からなる膜を第3の膜、補正用絶縁膜の一例としても用いてもよい。つまり、上記第3の膜および補正用絶縁膜は酸化膜105に限られるものではない。上記第3の膜としては、シリコン酸化膜やシリコン窒化膜などがある。
In order to avoid such a rapid change in transistor characteristics, accurately control the gate width, and reduce the variation in transistor characteristics, the minimum value of the film thickness B of the
次に、ステップS107で、上記シリコン窒化膜103aの表面に接触する酸化膜105と、シリコン酸化膜102の表面に接触する酸化膜105とを、RIE(リアクティブイオンエッチング)法により異方性の強い条件でエッチングする。これにより、図2Fに示すように、シリコン窒化膜103aの側壁を覆うようなサイドウォール状の側壁保護膜105aが形成される。このとき、図2Eに示すシリコン酸化膜102の一部が露出する。
Next, in step S107, the
次に、ステップS108で、上記シリコン酸化膜102およびシリコン基板101の一部をエッチングすることにより、図2Fに示すように、素子分離用トレンチ141を有するシリコン基板101aと、シリコン酸化膜102aとが得られる。このとき、上記素子分離用トレンチ141は、深さが160〜500nm、例えば300nmとなるように形成される。
Next, in step S108, the
上記素子分離用トレンチ141を形成するとき、活性領域の幅C(幅A+2×膜厚B)よりエッチング時のロス等で小さい幅になるが、上述の通り、幅Aが設計基準値より小さい場合には膜厚Bを大きくし、逆に、幅Aが設計基準値より大きい場合にはBを小さくするように調整されるので、幅Cの変動を防ぐことができる。その結果、トランジスタのゲート幅が安定して形成されるので、トランジスタ特性、特に狭いチャネル幅をもつトランジスタのドレイン電流のばらつきが低減することができる。
When the
次に、図2Gに示すように、素子分離用トレンチ141の底面上および側面上にトレンチ表面酸化膜106を形成した後、図2Hに示す素子分離用埋め込み絶縁膜108を形成する。この素子分離用埋め込み絶縁膜108の一部は素子分離用トレンチ141内に埋め込まれる。
Next, as shown in FIG. 2G, after the trench
次に、図2Iに示すように、研磨等による表面平坦化工程を実施して、素子分離用埋め込み絶縁膜108aを得る。
Next, as shown in FIG. 2I, a surface flattening step by polishing or the like is performed to obtain an element isolation buried insulating
次に、図2Jに示すように、加熱した燐酸に浸漬してシリコン窒化膜103aを除去し、シリコン酸化膜102aを湿式エッチングで除去する。これにより、素子分離用埋め込み絶縁膜108bが得られる。
Next, as shown in FIG. 2J, the
次に、ステップS109で、素子を形成する。より詳しくは、図2Kに示すように、通常のCMOS(Complementary Metal Oxide Semiconductor) LSIの工程に従い、ゲート絶縁膜110およびゲート電極111を形成する。このゲート絶縁膜110の形成前にシリコン基板101aに不純物を導入して、シリコン基板101aにウェルを形成してもよい。さらに、上記ゲート電極111の両側にゲートスペーサ112を形成した後、シリコン基板101aにソース・ドレイン部113を形成する。そして、層間膜114、コンタクトプラグ115および配線116を形成する。
Next, an element is formed in step S109. More specifically, as shown in FIG. 2K, a
本実施形態の製造方法によれば、シリコン窒化膜103aを除去し、シリコン酸化膜102aを湿式エッチングで除去しても、図2Jで示すように、素子分離用埋め込み絶縁膜108bから素子分離用トレンチ141の一部が露出しない。
According to the manufacturing method of this embodiment, even if the
したがって、上記ゲート電極111とシリコン基板101との間のショート、リークの発生を防ぐことができる。
Therefore, it is possible to prevent the occurrence of a short circuit or leakage between the
また、上記側壁保護膜105aは、開口部130に隣接する隣接部131の幅Aの計測値に応じて膜厚調整されて形成された酸化膜105の一部からなるので、プロセス処理のばらつきを低減できる。
Further, the sidewall
したがって、上記シリコン基板101aの加工精度を向上することができ、シリコン基板101aに所望形状の素子分離用トレンチ141を正確に形成することができる。
Therefore, the processing accuracy of the
その結果、上記製造方法を用いてCMOS型トランジスタを複数製造しても、各CMOS型トランジスタの素子分離用トレンチの形状を実質的に同じにして、複数のCMOS型トランジスタにおいて性能のばらつきを少なくすることができる。 As a result, even if a plurality of CMOS transistors are manufactured by using the above manufacturing method, the shape of the element isolation trench of each CMOS transistor is made substantially the same, and the variation in performance among the plurality of CMOS transistors is reduced. be able to.
(第2実施形態)
図3は、本発明の第2実施形態の半導体装置の製造方法の処理フローを示す図である。この処理フローはステップS201〜S209,S211〜S213を有している。
(Second Embodiment)
FIG. 3 is a diagram showing a processing flow of the semiconductor device manufacturing method according to the second embodiment of the present invention. This processing flow has steps S201 to S209 and S211 to S213.
以下、図4A〜図4Kを用いて、上記ステップS201〜S209,S211〜S213について説明する。 Hereinafter, steps S201 to S209 and S211 to S213 will be described with reference to FIGS. 4A to 4K.
まず、ステップS201で、図4Aに示すシリコン基板101を準備する。
First, in step S201, the
次に、ステップS202で、シリコン基板101の表面上に、厚さ2〜20nm、例えば厚さ10nmのシリコン酸化膜102を熱酸化により形成する。そして、上記シリコン酸化膜102の上に、厚さ50nm〜200nm、例えば厚さ100nmのシリコン窒化膜103をLPCVDにより形成する。なお、上記シリコン基板101は半導体基板の一例、シリコン酸化膜102は第1の絶縁膜の一例、シリコン窒化膜103は第2の絶縁膜の一例である。
Next, in step S202, a
次に、ステップS203で、上記シリコン窒化膜103の表面上に、レジスト膜を塗布し、露光現像することにより、図4Bに示すように、窓部120を有するレジストパターン104を形成する。このレジストパターン104は、素子形成領域(活性領域)上に形成され、窓部120が素子分離領域を画定する。つまり、上記窓部120は、素子分離領域とすべき領域と重なるように形成される。なお、上記レジストパターン104はフォトレジストの一例である。
Next, in step S203, a resist film is applied on the surface of the
次に、ステップS204で、シリコン窒化膜103およびシリコン酸化膜102をエッチングする。これにより、図4Cに示すように、シリコン窒化膜103aおよびシリコン酸化膜102bに開口部230が形成され、開口部230からシリコン基板101の一部が露出する。その後、上記レジストパターン104を除去して、図4Dに示す状態にする。
Next, in step S204, the
次に、ステップS205で、開口部230が形成されたシリコン窒化膜103aに関して開口部230に隣接する隣接部131の幅Aを、シリコン基板101の表面側から見て計測する。
Next, in step S205, the width A of the
上記計測にはSEM(走査型電子顕微鏡)を用い、ステップS211で、設計基準値と比較できるように、幅Aの測定値を記録する。この測定値から、ステップS212で、膜厚設定値を算出する。そして、上記膜厚設定値は、ステップS213で、後述する第3の膜の形成工程(S206)の目標膜厚に設定される。なお、上記ステップS211の記録については、後の第3の膜を形成する際に用いることができればよく、手段は問わない。 A SEM (scanning electron microscope) is used for the measurement, and the measured value of the width A is recorded in step S211 so that it can be compared with the design reference value. From this measurement value, a film thickness setting value is calculated in step S212. In step S213, the film thickness set value is set to a target film thickness in a third film formation step (S206) described later. The recording in step S211 is not particularly limited as long as it can be used when a third film is formed later.
上記膜厚設定値の算出方法をより詳しく説明すると、まず、幅Aの測定値と設計基準値との差分を求める。この差分が規定の範囲(立てば10nm)から外れている場合には、第3の膜の目標膜厚の変更を行う。つまり、上記差分が大きければ、第3の膜の目標膜厚が厚くなるように、逆に、差分が小さければ、第3の膜の目標膜厚が薄くなるように、第3の膜の目標膜厚を変更する。このとき、上記変更膜厚は、幅Aの測定値と設計基準値との差分に0.8〜1.5を掛けた値とするのが好ましい。 The calculation method of the film thickness set value will be described in more detail. First, the difference between the measured value of the width A and the design reference value is obtained. If this difference is outside the specified range (10 nm at the most), the target film thickness of the third film is changed. That is, if the difference is large, the target film thickness of the third film is increased. Conversely, if the difference is small, the target film thickness of the third film is decreased. Change the film thickness. At this time, it is preferable that the changed film thickness is a value obtained by multiplying the difference between the measured value of the width A and the design reference value by 0.8 to 1.5.
次に、ステップS206で、図4Eに示すように、第3の膜の一例としての酸化膜105をLPCVD法で形成する。この酸化膜105は、開口部230から露出していたシリコン基板101の一部と、シリコン窒化膜103aおよびシリコン酸化膜102bの側面とを覆う。なお、上記酸化膜105は補正用絶縁膜の一例でもある。
Next, in step S206, as shown in FIG. 4E, an
ここで、上記酸化膜105の膜厚Bが厚くなるほど、トランジスタのチャネル領域となるシリコン基板101の表面において、後述の素子分離用埋め込み絶縁膜108で覆われる領域が増加する(図4H参照)。逆に、上記酸化膜105の膜厚Bが薄くなると、後述の素子分離用トレンチ141の側面が素子分離用埋め込み絶縁膜108から露出する可能性がある(図4J参照)。上記素子分離用トレンチ141の側面はトランジスタのチャネル領域の一部となる。このため、上記素子分離用トレンチ141の側面の露出は、閾値電圧やドレイン電流といったトランジスタ特性の急激な変動を引き起こす。
Here, as the film thickness B of the
このようなトランジスタ特性の急激な変動を回避し、精度良くゲート幅の制御し、トランジスタ特性のばらつきを低減するには、酸化膜105の膜厚Bの最小値は、図4Kで示すトランジスタ形成後の断面図において、素子分離用トレンチ141の側面の全部が素子分離用埋め込み絶縁膜108で覆われるような範囲で選択する必要がある。また、上記酸化膜105の膜厚Bの最小値は以降の工程の組合せによって変動するために適時最適値を選択する必要がある。本実施形態では、酸化膜105を第3の膜、補正用絶縁膜の一例としても用いたが、膜厚制御、後の加工条件との兼ね合いで適切な材料からなる膜を第3の膜、補正用絶縁膜の一例としても用いてもよい。つまり、上記第3の膜および補正用絶縁膜は酸化膜105に限られるものではない。上記第3の膜としては、シリコン酸化膜やシリコン窒化膜などがある。
In order to avoid such a rapid change in transistor characteristics, accurately control the gate width, and reduce the variation in transistor characteristics, the minimum value of the film thickness B of the
次に、ステップS207で、上記シリコン窒化膜103aの表面に接触する酸化膜105と、シリコン基板101の表面に接触する酸化膜105とを、RIE法により異方性の強い条件でエッチングする。これにより、図4Fに示すように、シリコン窒化膜103aの側壁を覆うようなサイドウォール状の側壁保護膜105bが形成される。このとき、図4Eに示すシリコン基板101の一部が露出する。
Next, in step S207, the
次に、ステップS208で、上記シリコン基板101の一部をエッチングすることにより、図4Fに示すように、素子分離用トレンチ141を有するシリコン基板101aが得られる。このとき、上記素子分離用トレンチ141は、深さが160〜500nm、例えば300nmとなるように形成される。
Next, in step S208, a part of the
上記素子分離用トレンチ141を形成するとき、活性領域の幅C(幅A+2×膜厚B)よりエッチング時のロス等で小さい幅になるが、上述の通り、幅Aが設計基準値より小さい場合には膜厚Bを大きくし、逆に、幅Aが設計基準値より大きい場合にはBを小さくするように調整されるので、幅Cの変動を防ぐことができる。その結果、トランジスタのゲート幅が安定して形成されるので、トランジスタ特性、特に狭いチャネル幅をもつトランジスタのドレイン電流のばらつきが低減することができる。
When the
次に、図4Gに示すように、素子分離用トレンチ141の底面上および側面上にトレンチ表面酸化膜106を形成した後、図4Hに示す素子分離用埋め込み絶縁膜108を形成する。この素子分離用埋め込み絶縁膜108の一部は素子分離用トレンチ141内に埋め込まれる。
Next, as shown in FIG. 4G, after the trench
次に、図4Iに示すように、研磨等による表面平坦化工程を実施して、素子分離用埋め込み絶縁膜108cを得る。
Next, as shown in FIG. 4I, a surface flattening step such as polishing is performed to obtain a buried insulating
次に、図4Jに示すように、加熱した燐酸に浸漬してシリコン窒化膜103aを除去し、シリコン酸化膜102bを湿式エッチングで除去する。これにより、素子分離用埋め込み絶縁膜108dが得られる。
Next, as shown in FIG. 4J, the
次に、ステップS209で、素子を形成する。より詳しくは、図4Kに示すように、通常のCMOS LSIの工程に従い、ゲート絶縁膜110およびゲート電極111を形成する。このゲート絶縁膜110の形成前にシリコン基板101aに不純物を導入して、シリコン基板101aにウェルを形成してもよい。さらに、上記ゲート電極111の両側にゲートスペーサ112を形成した後、シリコン基板101aにソース・ドレイン部113を形成する。そして、層間膜114、コンタクトプラグ115および配線116を形成する。
Next, in step S209, an element is formed. More specifically, as shown in FIG. 4K, a
本実施形態の製造方法によれば、シリコン窒化膜103aを除去し、シリコン酸化膜102bを湿式エッチングで除去しても、図4Jで示すように、素子分離用埋め込み絶縁膜108dから素子分離用トレンチ141の一部が露出しない。
According to the manufacturing method of this embodiment, even if the
したがって、上記ゲート電極111とシリコン基板101との間のショート、リークの発生を防ぐことができる。
Therefore, it is possible to prevent the occurrence of a short circuit or leakage between the
また、上記側壁保護膜105bは、開口部230に隣接する隣接部131の幅Aの計測値に応じて膜厚調整されて形成された酸化膜105の一部からなるので、プロセス処理のばらつきを低減できる。
Further, the sidewall protective film 105b is formed of a part of the
したがって、上記シリコン基板101aの加工精度を向上することができ、シリコン基板101aに所望形状の素子分離用トレンチ141を正確に形成することができる。
Therefore, the processing accuracy of the
その結果、上記製造方法を用いてCMOS型トランジスタを複数製造しても、各CMOS型トランジスタの素子分離用トレンチの形状を実質的に同じにして、複数のCMOS型トランジスタにおいて性能のばらつきを少なくすることができる。 As a result, even if a plurality of CMOS transistors are manufactured by using the above manufacturing method, the shape of the element isolation trench of each CMOS transistor is made substantially the same, and the variation in performance among the plurality of CMOS transistors is reduced. be able to.
上記第2実施形態では、ステップS201で、シリコン窒化膜103aに関して開口部230に隣接する隣接部131の幅Aを、シリコン基板101の表面側から見て計測していたが、シリコン窒化膜103aに関して開口部230に隣接する隣接部131の幅Aを、シリコン基板101の表面側から見て計測すると共に、シリコン酸化膜102bに関して開口部230に隣接する隣接部の幅も、シリコン基板101の表面側から見て計測してもよい。この場合、上記シリコン窒化膜103aの隣接部131の幅Aと、シリコン酸化膜102bの隣接部の幅とから、ステップS213の目標膜厚を設定すればよい。酸化膜105の目標膜厚は予め、電気的、もしくは物理的手法を用いてトランジスタの実行ゲート幅と酸化膜105の相関を得ておき、その相関式を用いることで所望のトランジスタの実行ゲート幅となるような膜厚を選択する。
In the second embodiment, in step S201, the width A of the
上記第1,第2実施形態では、本発明を用いてCMOS型トランジスタを製造していたが、本発明を用いて、例えばMOS型トランジスタを製造してもよいし、素子分離用トレンチを有する他の半導体装置を製造してもよい。 In the first and second embodiments, the CMOS transistor is manufactured by using the present invention. However, for example, a MOS transistor may be manufactured by using the present invention, or an element isolation trench is provided. The semiconductor device may be manufactured.
以上、本発明者によってなされた発明を、第1,第2実施形態に基づき具体的に説明したが、本発明は上記第1,第2実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 Although the invention made by the present inventor has been specifically described based on the first and second embodiments, the present invention is not limited to the first and second embodiments, and departs from the gist thereof. Various changes can be made without departing from the scope.
101,101a シリコン基板
102,102a,102b シリコン酸化膜
103,103a シリコン窒化膜
104 レジストパターン
105 酸化膜
105a,105b 側壁保護膜
108,108a,108b,108c,108d 素子分離用埋め込み絶縁膜
120 窓部
130,230 開口部
131 隣接部
101, 101a
Claims (9)
上記半導体基板の表面上に第1の絶縁膜を形成する工程と、
上記第1の絶縁膜の表面上に、上記第1の絶縁膜とは異なる材料からなる第2の絶縁膜を形成する工程と、
上記第2の絶縁膜の表面上に、素子分離用トレンチを形成のための窓部を有するフォトレジストを形成する工程と、
上記フォトレジストをマスクとして、上記第2の絶縁膜の一部を除去することにより、上記第2の絶縁膜に、上記第1の絶縁膜の表面の一部を露出させる開口部を形成する工程と、
上記フォトレジストを除去した後、上記開口部が形成された第2の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程と、
上記隣接部の幅の計測値と設計基準値との差分を算出する工程と、
上記開口部から露出した上記第1の絶縁膜の一部と、上記開口部が形成された第2の絶縁膜の側面および表面とを覆う第3の膜を、上記差分から算出した膜厚を有するように膜厚調整して形成する工程と、
上記開口部が形成された第2の絶縁膜の側面を覆う上記第3の膜の一部が残るようにエッチングを行うことにより、上記第3の膜の一部からなる側壁保護膜を形成する工程と、
上記開口部が形成された第2の絶縁膜と、上記側壁保護膜とをマスクとして、上記第1の絶縁膜および上記半導体基板の一部をエッチングすることにより、上記半導体基板に上記素子分離用トレンチを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate;
Forming a first insulating film on the surface of the semiconductor substrate;
Forming a second insulating film made of a material different from the first insulating film on the surface of the first insulating film;
Forming a photoresist having a window for forming an element isolation trench on the surface of the second insulating film;
Using the photoresist as a mask, removing a part of the second insulating film to form an opening in the second insulating film to expose a part of the surface of the first insulating film When,
After removing the photoresist, measuring the width of the adjacent portion adjacent to the opening with respect to the second insulating film in which the opening is formed, as viewed from the surface side of the semiconductor substrate;
Calculating the difference between the measurement value of the width of the adjacent portion and the design reference value;
The film thickness calculated from the above difference is applied to the third film covering a part of the first insulating film exposed from the opening and the side surface and surface of the second insulating film in which the opening is formed. forming by a thickness adjusted to have,
Etching is performed so as to leave a part of the third film covering the side surface of the second insulating film in which the opening is formed, thereby forming a side wall protective film made of a part of the third film. Process,
Using the second insulating film in which the opening is formed and the side wall protective film as a mask, the first insulating film and a part of the semiconductor substrate are etched to form the element isolation on the semiconductor substrate. A method for manufacturing a semiconductor device, comprising: forming a trench.
上記半導体基板の表面上に第1の絶縁膜を形成する工程と、
上記第1の絶縁膜の表面上に第2の絶縁膜を形成する工程と、
上記第2の絶縁膜の表面上に、素子分離用トレンチを形成のための窓部を有するフォトレジストを形成する工程と、
上記フォトレジストをマスクとして、上記第2の絶縁膜および上記第1の絶縁膜の一部を除去することにより、上記第2の絶縁膜および上記第1の絶縁膜に、上記半導体基板の表面の一部を露出させる開口部を形成する工程と、
上記フォトレジストを除去した後、上記開口部が形成された第2の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程と、
上記隣接部の幅の計測値と設計基準値との差分を算出する工程と、
上記開口部から露出した上記半導体基板の一部と、上記開口部が形成された第1の絶縁膜の側面と、上記開口部が形成された第2の絶縁膜の側面および表面とを覆う第3の膜を、上記差分から算出した膜厚を有するように膜厚調整して形成する工程と、
上記開口部が形成された第1の絶縁膜の側面と、上記開口部が形成された第2の絶縁膜の側面とを覆う上記第3の膜の一部が残るようにエッチングを行うことにより、上記第3の膜の一部からなる側壁保護膜を形成する工程と、
上記開口部が形成された第2の絶縁膜と、上記側壁保護膜とをマスクとして、上記半導体基板の一部をエッチングすることにより、上記半導体基板に上記素子分離用トレンチを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 Preparing a semiconductor substrate;
Forming a first insulating film on the surface of the semiconductor substrate;
Forming a second insulating film on the surface of the first insulating film;
Forming a photoresist having a window for forming an element isolation trench on the surface of the second insulating film;
By using the photoresist as a mask, the second insulating film and a part of the first insulating film are removed, whereby the second insulating film and the first insulating film are formed on the surface of the semiconductor substrate. Forming an opening exposing a portion;
After removing the photoresist, measuring the width of the adjacent portion adjacent to the opening with respect to the second insulating film in which the opening is formed, as viewed from the surface side of the semiconductor substrate;
Calculating the difference between the measurement value of the width of the adjacent portion and the design reference value;
First covering the part of the semiconductor substrate exposed from the opening, the side surface of the first insulating film in which the opening is formed, and the side surface and surface of the second insulating film in which the opening is formed. The step of adjusting the film thickness to have the film thickness calculated from the above difference ,
Etching so that a part of the third film covering the side surface of the first insulating film in which the opening is formed and the side surface of the second insulating film in which the opening is formed remain. Forming a sidewall protective film comprising a part of the third film;
Forming a trench for element isolation in the semiconductor substrate by etching a part of the semiconductor substrate using the second insulating film in which the opening is formed and the sidewall protective film as a mask; A method for manufacturing a semiconductor device, comprising:
上記フォトレジストを除去した後、上記開口部が形成された第1の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程を備えたことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2,
A step of measuring the width of the adjacent portion adjacent to the opening with respect to the first insulating film in which the opening is formed after removing the photoresist, as viewed from the surface side of the semiconductor substrate; A method of manufacturing a semiconductor device.
上記第3の膜は、シリコン酸化膜、シリコン窒化膜、SiON膜およびポリシリコン膜のうちのいずれか1つであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 3,
The method of manufacturing a semiconductor device, wherein the third film is any one of a silicon oxide film, a silicon nitride film, a SiON film, and a polysilicon film.
上記第3の膜の膜厚は5〜50nmであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 4,
The method of manufacturing a semiconductor device, wherein the thickness of the third film is 5 to 50 nm.
上記第3の膜の形成は化学蒸気堆積法で行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 5,
The method of manufacturing a semiconductor device, wherein the third film is formed by a chemical vapor deposition method.
上記第2の絶縁膜はシリコン窒化膜であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 1 to 6,
A method of manufacturing a semiconductor device, wherein the second insulating film is a silicon nitride film.
上記素子分離用トレンチと、この素子分離用トレンチで画定された活性領域とを有する半導体基板と、
上記素子分離用トレンチ内に埋め込まれた埋め込み絶縁膜と、
上記活性領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記埋め込み絶縁膜が上記素子分離用トレンチの側壁の全部を覆っていることを特徴とする半導体装置。 A semiconductor device manufactured using the method for manufacturing a semiconductor device according to any one of claims 1 to 7,
A semiconductor substrate having the element isolation trench and an active region defined by the element isolation trench;
A buried insulating film buried in the element isolation trench;
A gate insulating film formed on the active region;
A gate electrode formed on the gate insulating film,
The semiconductor device, wherein the buried insulating film covers the entire sidewall of the element isolation trench.
上記素子分離用トレンチと、この素子分離用トレンチで画定された活性領域とを有する半導体基板と、
上記素子分離用トレンチ内に埋め込まれた埋め込み絶縁膜と、
上記活性領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記埋め込み絶縁膜が上記素子分離用トレンチの側壁の全部を覆っていることを特徴とするMOS型トランジスタ。 A MOS transistor manufactured using the method for manufacturing a semiconductor device according to claim 1,
A semiconductor substrate having the element isolation trench and an active region defined by the element isolation trench;
A buried insulating film buried in the element isolation trench;
A gate insulating film formed on the active region;
A gate electrode formed on the gate insulating film,
The MOS transistor according to claim 1, wherein the buried insulating film covers the entire sidewall of the element isolation trench.
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