JP5407518B2 - 駆動信号生成回路、及び駆動信号生成方法 - Google Patents
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このような駆動信号生成回路によれば、駆動信号の波形形状を改善することができる。
このような駆動信号生成回路によれば、駆動信号の最低電圧をより低くすることができる。
このような駆動信号生成回路によれば、容量性負荷から放出された電荷を回生することができる。
このような駆動信号生成回路によれば、蓄電素子に十分な回生を行うことができる。
このような駆動信号生成回路によれば、NチャンネルのFETとPチャンネルのFETとが、同時オンとなることを防止できる。
このような駆動信号生成回路によれば、PチャンネルのFETの動作を制御することができる。
このような駆動信号生成回路によれば、PチャンネルのFETのゲートに適宜のタイミングで負電圧を印加することができる。
前記容量性負荷の充電時に、前記原駆動信号が所定電圧よりも高い電圧になるときに、前記NチャンネルのFETをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にすることと、前記容量性負荷の放電時に、前記PチャンネルのFETをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、且つ、前記容量性負荷の放電時の所定のタイミングで、前記PチャンネルのFETのゲート電圧をドレイン電圧よりも低くすることと、を有することを特徴とする駆動信号生成方法が明らかとなる。
このような駆動信号生成方法によれば、駆動信号の波形形状を改善することができる。
<インクジェットプリンターの構成について>
図1は、プリンター1の全体構成のブロック図である。また、図2Aは、プリンター1の全体構成の概略図である。また、図2Bは、プリンター1の全体構成の横断面図である。以下、プリンターの基本的な構成について説明する。
なお、駆動信号生成回路65の詳細については後述する。
コントローラー60は、コンピューター110から印刷命令及び印刷データを受信すると、印刷データに含まれる各種コマンドの内容を解析し、各ユニットを用いて、以下の処理を行う。
<第1参考例>
図4は第1参考例の駆動信号生成回路65の構成の説明図である。なお、ピエゾ素子は容量性負荷として機能するので、図ではピエゾ素子がコンデンサー(C1)として記載されている。また、プリンター1には、各ノズルに対してそれぞれピエゾ素子が設けられているが、図中ではピエゾ素子を示すコンデンサーを1個で省略記載している。
第1参考例の駆動信号生成回路65は、D/Aコンバータ(以下DACともいう)651と電流増幅回路652を有している。
ピエゾ素子C1の充電時には、DAC651からの原駆動信号OCOMの電圧が徐々に高くなる。これにより、充電側トランジスタQ1がオンとなって、図に示すように電流I1が流れてピエゾ素子C1が充電される。このときの、充電側トランジスタQ1の発熱量(消費電力)は、充電側トランジスタQ1のコレクタ−エミッタ間の電圧と電流I1との積で表される。つまり、図5の左側斜線部(右上がり線のハッチング部分)と電流I1の積になる。
ホールド時には、原駆動信号OCOMの電圧が変化しない。これにより、充電側トランジスタQ1と放電側トランジスタQ2は共にオフとなる。よって、電流が流れず駆動信号COMは同じ電圧を維持する。
ピエゾ素子C1の放電時には、DAC651からの原駆動信号OCOMの電圧が徐々に低くなる。これにより、放電側トランジスタQ2がオンとなって、図に示すように電流I2が流れてピエゾ素子が放電される。このときの、放電側トランジスタQ2の発熱量は、放電側トランジスタQ2のコレクタ−エミッタ間の電圧と電流I2との積で表される。つまり、図5の右側斜線部(右下がり線のハッチング部分)と電流I2の積になる。
第1参考例では、斜線部の面積(コレクタ−エミッタ間の電圧差)が大きく、発熱量が大きい。これに対し、第2参考例では、コレクタ−エミッタ間の電圧差を小さくし、発熱量を低減させている。
また、第1参考例では、ピエゾ素子に充電された電荷が全てグランドに放電されてしまう。これに対し、第2参考例では、ピエゾ素子に充電された電荷の一部を放電時に回生している。
図7は、第2参考例の原駆動信号OCOM(駆動信号COM)、制御信号及び各ポイントでの電圧の時間変化の説明図である。
まず、時刻T0では、原駆動信号OCOMに変化がなく、充電側トランジスタQ1、放電側トランジスタQ2は共にオフである。A点電圧(コンデンサーC2の高圧側端子、電流増幅回路652の充電側トランジスタQ1のコレクタ)は電源V1により21Vになる。また、このとき制御信号はGND電圧であり、これにより、B点電圧(コンデンサーC2の低圧側端子)は、GND電圧になる。よって、コンデンサーC2が21Vで充電される。
また、このとき、制御信号はGND電圧である。つまり、図のB点の電圧がGND電圧になっている。
以下、同じ動作を繰り返す。
上記の第2参考例では、説明の簡略化のため、N型FETQ3、P型FETQ4のゲートに印加される制御信号がGND電圧のとき、B点電圧もGND電圧として説明した。但し、実際には、閾値電圧(Vth)があるため、制御信号がGND電圧であっても、B点電圧はGND電圧にはならず、例えば約3Vになる。この結果、以下の2つの問題が生じる。
第1に、B点電圧が3V以下にならないため、駆動信号COMの最低電圧を3V以下にすることができなくなる。
第2に、チャージポンプ用のコンデンサーC2の充電時に低圧側端子が約3Vになるため、コンデンサーC2の充電電圧が低くなる。この結果、A点電圧を42V(=電源電圧×2)まで上げることができず、39V(=電源電圧×2−Vth)までしか上げられない。このため、駆動信号COMの最高電圧を39V以上にすることができなくなる。
そこで、本実施形態では駆動信号COMの波形形状の改善を図っている。
本実施形態では、P型FETQ4のゲートにマイナス電位を印加することによって、B点電圧をGND電圧にして、上記の問題を解消している。なお、DAC651は、マイナス電位を出力できないため、本実施形態では、マイナス電位を生成するためのマイナス電圧発生部(負電圧発生部に相当する)が設けられている。
図8に示すように、N型FETQ9のドレインにはマイナス電圧発生部の出力のマイナス電圧が印加されている。また、N型FETQ9のソースは、抵抗R6を介してP型FETQ4のゲートと接続されている。なお、N型FETQ9は切替部に相当する。
N型FETQ9がオフの場合、制御信号が抵抗R1を介してP型FETQ4のゲートに印加される。
一方、N型FETQ9がオンの場合、制御信号の電圧と、マイナス電圧発生部からのマイナス電圧とが、抵抗R1と抵抗R6によって分圧されてP型FETQ4のゲートに印加される。
本実施形態の駆動信号生成回路65は、第2参考例と同様に、DAC651、電流増幅回路652、チャージポンプ回路66、回生用のコンデンサーC3、及び、21V電源V1を有すると共に、更にマイナス電位生成回路67を有する。本実施形態と第2参考例とを比較すると、マイナス電位生成回路67がある点や、電圧調整部661に入力される信号などが異なっている。そこで、第2参考例とは異なる点について説明する。
N型FETQ6のゲートは、P型FETQ7のゲート及びN型FETQ8のドレインと接続されている。また、N型FETQ6のドレインは、電源V1と接続され、N型FETQ6のソースは、P型FETQ7のソース及びコンデンサーC4の高圧側端子(図中上側の端子)と接続されている。
P型FETQ7のゲートは、N型FETQ6のゲート及びN型FETQ8のドレインと接続されている。また、P型FETQ7のソースは、N型FETQ6のソース及びコンデンサーC4の低圧側端子(図中上側の端子)と接続され、P型FETQ7のドレインはグランド(GND)と接続されている。
コンデンサーC4の高圧側端子は、N型FETQ6のソース及びP型FETQ7のソースと接続され、コンデンサーC4の低圧側端子は、N型FETQ9のソースと接続されている。
抵抗R4の一端はN型FETQ6のゲートと接続され、他端はN型FETQ6のドレインと接続されている。
抵抗R5の一端はN型FETQ8のゲートと接続され、他端はN型FETQ8のソースと接続されている。
抵抗R6の一端はN型FETQ9のドレインと接続され、他端はP型FETQ4のゲートと接続されている。
N型FETQ9のゲートは、N型FETQ8のゲートと接続されている。つまり、N型FETQ9のゲートにも、CPU62からHレベル(例えば3V)又はLレベル(例えば0V)の電圧が印加される。また、N型FETQ9のソースは、コンデンサーC4の低圧側端子と接続され、N型FETQ9のドレインは、抵抗R6を介してP型FETQ4のゲートと接続されている。
CPU62によって、N型FETQ8のゲート電圧が制御される(オン/オフが制御される)。N型FETQ8のオン/オフのタイミングについては後述する。
なお、P形FETQ4のゲートに印加したマイナス電位を解除するタイミングは、遅くとも次の駆動信号COMの生成時にN型FETQ3をオンにする前(図7の時刻T2の前)である。
このため、本実施形態では、時刻Taの後から時刻T6までの間、P形FETQ4のゲートにマイナス電圧を印加するようにしている。すなわち、CPU62は、時刻Taの後から時刻T6までの期間にN型FETQ8(N型FETQ9)のゲートに3Vを印加し、それ以外の期間は0Vを印加する。
このような構成の駆動信号生成回路65において、本実施形態では、ピエゾ素子C1の充電時に原駆動信号OCOMが21Vよりも高い電圧になるときに、N型FETQ3をオンにして、21Vに充電されたコンデンサーC2の低圧側端子の電圧を上げて、電流増幅回路652の高圧側電源電圧端子の電圧を21Vよりも高い電圧にしている。
さらに、ピエゾ素子C1の放電時に、マイナス電位生成回路67で生成されるマイナス電圧によって、P型FETQ4のゲート電圧を、P型FETQ4のドレイン電圧よりも低い電圧になるようにしている。これにより、ピエゾ素子C1の放電時にコンデンサーC2の低圧側端子(B点)をGND電圧にすることができ、駆動信号COMの最低電圧を3V以下にすることができる。
このように、本実施形態では駆動信号COMの波形形状の改善を図ることができる。
一実施形態としてのプリンター等を説明したが、上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることは言うまでもない。特に、以下に述べる実施形態であっても、本発明に含まれるものである。
前述の実施形態のプリンターは、ヘッドが移動方向に移動するドット形成動作(パス)と、用紙を搬送方向に搬送する搬送動作とを交互に繰り返すプリンター(いわゆるシリアルプリンター)であった。しかし、プリンターの種類は、これに限られるものではない。例えば、ヘッドを固定して、ヘッドと対向させて用紙を搬送させながらヘッドからインクを吐出させて印刷を行うプリンター(いわゆるラインプリンター)であっても良い。
前述の実施形態では、液体噴射装置の一例としてインクジェットプリンターが説明されている。但し、液体噴射装置はインクジェットプリンターに限られるものではなく、インク以外の液体(液体以外にも、機能材料の粒子が分散されている液状体、ジェルのような液状体も含む)や液体以外の流体(流体として噴射できる固体、例えば粉体)を噴射する流体噴射装置にも適用可能である。例えば、液晶ディスプレイ、ELディスプレイ及び面発光ディスプレイの製造などに用いられる液状の色剤や電極材などを噴射する噴射装置や、バイオチップ製造に用いられる液状の生体有機物を噴射する噴射装置に、前述の実施形態を適用しても良い。
前述の実施形態は、プリンターの実施形態だったので、インクをノズルから噴射しているが、このインクは水性でも良いし、油性でも良い。また、ノズルから噴射する流体は、インクに限られるものではない。例えば、金属材料、有機材料(特に高分子材料)、磁性材料、導電性材料、配線材料、成膜材料、電子インク、加工液、遺伝子溶液などを含む液体(水も含む)をノズルから噴射しても良い。
前述の実施形態では、ピエゾ素子を用いてインクを吐出していた。しかし、駆動される素子が容量性負荷の機能があれば、ピエゾ素子に限られず、他の圧電素子でも良い。
前述の実施形態では、原駆動信号OCOMや制御信号を、DAC(D/Aコンバーター)を用いて生成したが、これに限られない。デジタルデータからアナログ信号に変換することなく、直接アナログ信号として原駆動信号OCOMや制御信号を出力しても良い。
マイナス電位生成回路67は、ピエゾ素子C1の放電時の所定のタイミングで、P型FETQ4のゲート電圧がB点の電圧(P型FETQ4のドレイン電圧)よりも低くなるようにできればよく、本実施形態の構成には限られない。
例えば、原駆動信号OCOM(駆動信号COM)の波形をマイナス側に所定量オフセットさせるような構成にしてもよい。そして、前述の実施形態と同じ期間に、オフセットした信号をP型FETQ4のゲートに印加するようにしてもよい。
本実施形態では、コンデンサーC3によって、ピエゾ素子C1の放電時の電荷を回生していたが、コンデンサーC3を用いなくてもよい(回生しなくてもよい)。また、この場合、ピエゾ素子C1の放電時に、駆動信号COMが21V以上においてP型FETQ4のゲートにマイナス電位生成回路67の出力を印加するようにしてもよい。
20 搬送ユニット、21 給紙ローラー、22 搬送モーター(PFモーター)、
23 搬送ローラー、24 プラテン、25 排紙ローラー、
30 キャリッジユニット、31 キャリッジ、
32 キャリッジモーター(CRモーター)、
40 ヘッドユニット、41 ヘッド、42 データ受信部、43 駆動信号生成部、
50 センサー群、51 リニア式エンコーダー、52 ロータリー式エンコーダー、
53 紙検出センサー、54 光学センサー、
60 コントローラー、61 インターフェイス部、62 CPU、
63 メモリー、64 ユニット制御回路、
65 駆動信号生成部、651 DAC、652 電流増幅回路、
66 チャージポンプ回路、67 マイナス電位生成回路、
Q1 充電用トランジスタ、Q2 放電用トランジスタ、
Q3 N型FET、Q4 P型FET、Q6 N型FET、
Q7 P型FET、Q8 N型FET、Q9 N型FET、
C1 ピエゾ素子、C2〜C4 コンデンサー、V1 21V電源
Claims (6)
- 原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、
前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、前記コンデンサーの前記他端の電圧を調整する調整部とを有するチャージポンプ回路であって、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、前記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、
を備え、
前記容量性負荷の充電時には前記高圧側電源電圧端子に印加する電圧と前記原駆動信号の電圧との電圧差に応じた電力が消費され、前記容量性負荷の放電時には前記低圧側電源電圧端子に印加する電圧と前記原駆動信号の電圧との電圧差に応じた電力が消費される駆動信号生成回路であって、
前記調整部は、
NチャンネルのFET及びPチャンネルのFETのソースフォロアで構成されており、
前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になるときに、前記NチャンネルのFETをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にし、
前記容量性負荷の放電時に、前記PチャンネルのFETをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、
前記容量性負荷の放電時に、前記PチャンネルのFETのゲート電圧をドレイン電圧よりも低くする
ことを特徴とする駆動信号生成回路。 - 請求項1に記載の駆動信号生成回路であって、
前記原駆動信号が最低電圧になる前に、前記PチャンネルのFETのゲート電圧をドレイン電圧よりも低くする
ことを特徴とする駆動信号生成回路。 - 請求項1又は2に記載の駆動信号生成回路であって、
前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になる前に、前記PチャンネルのFETのゲート電圧をドレイン電圧よりも低くすることをやめる
ことを特徴とする駆動信号生成回路。 - 請求項1〜3の何れかに記載の駆動信号生成回路であって、
前記PチャンネルのFETのゲート電圧を生成するゲート電圧生成回路を備える
ことを特徴とする駆動信号生成回路。 - 請求項4に記載の駆動信号生成回路であって、
前記ゲート電圧生成回路は、
負電圧を発生する負電圧発生部と、
PチャンネルのFETのゲート電圧をドレイン電圧よりも低くしないときには、前記原駆動信号に応じて変化する制御信号をPチャンネルのFETのゲートに印加させ、PチャンネルのFETのゲート電圧をドレイン電圧よりも低くするときには、前記負電圧発生部で発生した負電圧と前記制御信号の電圧との分圧を前記PチャンネルのFETのゲートに印加させる切替部と、
を有する、ことを特徴とする駆動信号生成回路。 - 原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、
前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、NチャンネルのFET及びPチャンネルのFETのソースフォロアで構成され、前記コンデンサーの前記他端の電圧を調整する調整部とを有し、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、
を備え、前記容量性負荷の充電時には前記高圧側電源電圧端子に印加する電圧と前記原駆動信号の電圧との電圧差に応じた電力が消費され、前記容量性負荷の放電時には前記低圧側電源電圧端子に印加する電圧と前記原駆動信号の電圧との電圧差に応じた電力が消費される駆動信号生成回路による駆動信号生成方法であって、
前記容量性負荷の充電時に、前記原駆動信号が所定電圧よりも高い電圧になるときに、前記NチャンネルのFETをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にすることと、
前記容量性負荷の放電時に、前記PチャンネルのFETをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、且つ、前記容量性負荷の放電時の所定のタイミングで、前記PチャンネルのFETのゲート電圧をドレイン電圧よりも低くすることと、
を有することを特徴とする駆動信号生成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009105506A JP5407518B2 (ja) | 2009-04-23 | 2009-04-23 | 駆動信号生成回路、及び駆動信号生成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009105506A JP5407518B2 (ja) | 2009-04-23 | 2009-04-23 | 駆動信号生成回路、及び駆動信号生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010253772A JP2010253772A (ja) | 2010-11-11 |
JP5407518B2 true JP5407518B2 (ja) | 2014-02-05 |
Family
ID=43315268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009105506A Expired - Fee Related JP5407518B2 (ja) | 2009-04-23 | 2009-04-23 | 駆動信号生成回路、及び駆動信号生成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5407518B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2551811B (en) * | 2016-06-30 | 2020-01-15 | Xaar Technology Ltd | Droplet deposition apparatus and test circuit therefor |
CN114884320A (zh) * | 2022-07-07 | 2022-08-09 | 深圳平创半导体有限公司 | 一种用于减小栅极负压驱动电路功耗的装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4774924B2 (ja) * | 2005-11-01 | 2011-09-21 | セイコーエプソン株式会社 | 圧電素子の駆動回路および液体吐出装置 |
JP2008188985A (ja) * | 2007-01-12 | 2008-08-21 | Seiko Epson Corp | 液体吐出装置 |
JP4983434B2 (ja) * | 2007-06-26 | 2012-07-25 | セイコーエプソン株式会社 | 液体吐出装置、及び、液体吐出方法 |
-
2009
- 2009-04-23 JP JP2009105506A patent/JP5407518B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010253772A (ja) | 2010-11-11 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131008 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131021 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5407518 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |