JP5403700B2

JP5403700B2 - 電源装置運転回路

Info

Publication number: JP5403700B2
Application number: JP2011036719A
Authority: JP
Inventors: 宏之相沢
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 2011-02-23
Filing date: 2011-02-23
Publication date: 2014-01-29
Anticipated expiration: 2031-02-23
Also published as: JP2012174087A

Description

本発明は、電源装置運転回路に関し、特に、オアリングＦＥＴを備える電源装置運転回路に関するものである。

並列運転している電源が故障した時、活線挿抜して故障電源をリペアする際、新しく電源を挿入したときに出力コンデンサへの急速充電電流の発生を防ぐため、通常、電源装置の出力端に逆流防止のオアリング回路を使用する。

ここで、電源装置が故障した時、故障した電源装置に電流が逆流して、並列運転している他の電源から電流を引き込む場合がある。この場合、正常動作している電源装置が停止してしまわないように、オアリングＦＥＴを備えたオアリング回路（電源装置運転回路）を使用し、オアリングＦＥＴをオン／オフ制御させる。

なお、従来技術として、特許文献１や特許文献２等がある。

特開２００２−１９８７９２号公報特開２０００−３２２１３２号公報

しかし、近年電源装置の出力電流の大電流化に伴って、オアリングＦＥＴを複数使用しなければならなくなった。オアリングＦＥＴを複数使用した場合、ＦＥＴの総入力容量も増えるため、電流の逆流を検出してからオフする時間に遅れが生じる問題がある。このような問題が発生する場合、ＦＥＴのオフする時間が遅れることで逆電流により、電源装置の内部回路部品が故障してしまう可能性がある。

本発明の目的は、逆流電流を低減し、電源装置内部回路等の故障を防ぐ電源装置運転回路を提供することである。

本発明は、電源装置と装置負荷との間に接続され、前記電源装置から前記装置負荷への電力供給を制御する電源装置運転回路であって、前記電源装置と前記装置負荷とを接続する電流経路に対して並列接続され、それぞれ第１、第２の制御信号に応じてオン状態からオフ状態に制御される第１、第２のオアリングトランジスタと、前記電流経路に流れる電流量をモニターするモニター部と、前記モニター部からのモニター結果から前記電流経路に流れる電流が、第１の値となった場合、前記第１の制御信号により第１のオアリングトランジスタをオン状態からオフ状態とし、前記第１の値よりも小さい第２の値となった場合、前記第２の制御信号により前記第２のオアリングトランジスタをオン状態からオフ状態とする検出回路と、を有する電源装置運転回路である。

本発明は、逆流電流を低減し、電源装置の故障を防ぐことができる。

実施の形態１にかかる電源装置運転回路の構成である。実施の形態１にかかる電源装置運転回路が接続されるシステムの構成例である。実施の形態１にかかる検出回路の構成である。実施の形態１にかかる電源装置運転回路の動作タイミングチャートである。実施の形態２にかかる電源装置運転回路の構成である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を電源装置運転回路に適用したものである。

図１に本実施の形態にかかる電源装置運転回路１００の構成を示す。なお、この電源装置運転回路１００は、図２に示すように、複数の電源装置と装置負荷ＲＺとの間に並列に配置され、複数の電源装置からの電力を装置負荷ＲＺに供給する。なお、電源装置運転回路１００のそれぞれと装置負荷ＲＺとは、ノードＮ１とで接続される。

図１に示すように、電源装置運転回路１００は、電流検出抵抗Ｒｓと、検出回路１０と、オアリングＦＥＴ制御回路１１〜１３と、ＦＥＴ（Field Effect Transistor）Ｑ１１〜Ｑ１３と、端子Ｔ１１〜Ｔ１３とを有する。

端子Ｔ１１は、電源装置の出力ラインと接続される。端子Ｔ１２は、装置負荷ＲＺの接続ノード（図２のノードＮ１）に接続される。端子Ｔ１３は、接地端子ＧＮＤに接続される。

電流検出抵抗Ｒｓは、一端が端子Ｔ１１、他端が端子Ｔ１２に接続される。ここで、電流検出抵抗Ｒｓの一端側の電圧をＶ２、他端側の電圧をＶ１とする。なお、電流検出抵抗Ｒｓに電流Ｉ１が流れるとすると、電流検出抵抗Ｒｓの両端間の電位差（Ｖ２−Ｖ１）はＩ１×Ｒｓとなる。ここで、電源装置の不具合により、電流の逆流が発生した場合、Ｉ１が減少するため、電流検出抵抗Ｒｓの両端間の電位差（Ｖ２−Ｖ１）も減少する。

このように、電流検出抵抗Ｒｓの両端の電位差（Ｖ２−Ｖ１）により、端子Ｔ１１、Ｔ１２を結ぶ電流経路に流れる電流量をモニターすることができる。このため、電流検出抵抗Ｒｓを電流量をモニターするモニター部とみなすことができる。

ＦＥＴＱ１１は、端子Ｔ１１とＴ１２とを結ぶ電流経路にソースとドレインが接続される。また、ゲートにオアリングＦＥＴ制御回路１１からのゲート制御信号Ｐ１１が入力される。ＦＥＴＱ１２は、端子Ｔ１１とＴ１２とを結ぶ電流経路にソースとドレインが接続される。また、ゲートにオアリングＦＥＴ制御回路１２からのゲート制御信号Ｐ１２が入力される。ＦＥＴＱ１３は、端子Ｔ１１とＴ１２とを結ぶ電流経路にソースとドレインが接続される。また、ゲートにオアリングＦＥＴ制御回路１３からのゲート制御信号Ｐ１３が入力される。

オアリングＦＥＴ制御回路１１は、検出制御信号Ｓ１１に応じて、ＦＥＴＱ１１をオンからオフ状態とするようゲート制御信号Ｐ１１を出力する。例えば、ロウレベルの検出制御信号Ｓ１１を入力すると、ゲート制御信号Ｐ１１をロウレベルとし、ＦＥＴＱ１１をオフ状態とする。

オアリングＦＥＴ制御回路１２は、検出制御信号Ｓ１２に応じて、ＦＥＴＱ１２をオンからオフ状態とするようゲート制御信号Ｐ１２を出力する。例えば、ロウレベルの検出制御信号Ｓ１２を入力すると、ゲート制御信号Ｐ１２をロウレベルとし、ＦＥＴＱ１２をオフ状態とする。

オアリングＦＥＴ制御回路１３は、検出制御信号Ｓ１３に応じて、ＦＥＴＱ１３をオンからオフ状態とするようゲート制御信号Ｐ１３を出力する。例えば、ロウレベルの検出制御信号Ｓ１３を入力すると、ゲート制御信号Ｐ１３をロウレベルとし、ＦＥＴＱ１３をオフ状態とする。

検出回路１０は、電圧Ｖ２とＶ１との電位差に応じて、検出制御信号Ｓ１１〜Ｓ１３を出力する。図３に検出回路１０の構成を示す。図３に示すように、検出回路１０は、オペアンプＺ１と、コンパレータＺ２〜Ｚ４と、抵抗Ｒ１〜Ｒ７と、端子Ｔ２１〜Ｔ２５とを有する。

端子Ｔ２１は、電圧Ｖ１を入力する。端子Ｔ２２は、電圧Ｖ２を入力する。

抵抗Ｒ１は、端子Ｔ２１とノードＮ２１との間に接続される。抵抗Ｒ２は、ノードＮ２１とノードＮ２３との間に接続される。抵抗Ｒ３は、端子Ｔ２２とノードＮ２２との間に接続される。抵抗Ｒ４は、ノードＮ２１と接地端子ＧＮＤとの間に接続される。

オペアンプＺ１は、反転入力端子がノードＮ２１、非反転入力端子がノードＮ２２、出力端子がノードＮ２３に接続される。

上記接続構成からもわかるように、抵抗Ｒ１〜Ｒ４とオペアンプＺ１とで差動増幅回路が構成される。このため、ノードＮ２３には、電流検出抵抗Ｒｓの両端間の電位差（Ｖ１−Ｖ２）が増幅された電圧Ｖ３が印加される。

コンパレータＺ２は、非反転入力端子がノードＮ２３に接続され、反転入力端子にリファレンス電圧Ｖｒｅｆ１が入力され、出力端子が端子Ｔ２３に接続される。抵抗Ｒ５は、電源端子Ｖｃｃと端子Ｔ２３との間に接続される。なお、端子Ｔ２３に印加される電圧は、検出回路１０から検出制御信号Ｓ１１としてオアリングＦＥＴ制御回路１１へ出力される。

コンパレータＺ２は、ノードＮ２３の電圧Ｖ３が、リファレンス電圧Ｖｒｅｆ１よりも小さい場合、ロウレベルの検出制御信号Ｓ１１、リファレンス電圧Ｖｒｅｆ１よりも高い場合、ハイレベルの検出制御信号Ｓ１１を出力する。

コンパレータＺ３は、非反転入力端子がノードＮ２３に接続され、反転入力端子にリファレンス電圧Ｖｒｅｆ２が入力され、出力端子が端子Ｔ２４に接続される。抵抗Ｒ６は、電源端子Ｖｃｃと端子Ｔ２４との間に接続される。なお、端子Ｔ２４に印加される電圧は、検出回路１０から検出制御信号Ｓ１２としてオアリングＦＥＴ制御回路１２へ出力される。

コンパレータＺ３は、ノードＮ２３の電圧Ｖ３が、リファレンス電圧Ｖｒｅｆ２よりも小さい場合、ロウレベルの検出制御信号Ｓ１２、リファレンス電圧Ｖｒｅｆ２よりも高い場合、ハイレベルの検出制御信号Ｓ１２を出力する。

コンパレータＺ４は、非反転入力端子がノードＮ２３に接続され、反転入力端子にリファレンス電圧Ｖｒｅｆ３が入力され、出力端子が端子Ｔ２５に接続される。抵抗Ｒ６は、電源端子Ｖｃｃと端子Ｔ２５との間に接続される。なお、端子Ｔ２５に印加される電圧は、検出回路１０から検出制御信号Ｓ１３としてオアリングＦＥＴ制御回路１３へ出力される。

コンパレータＺ４は、ノードＮ２３の電圧Ｖ３が、リファレンス電圧Ｖｒｅｆ３よりも小さい場合、ロウレベルの検出制御信号Ｓ１３、リファレンス電圧Ｖｒｅｆ３よりも高い場合、ハイレベルの検出制御信号Ｓ１３を出力する。

ここで、上記リファレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆ３の関係は、Ｖｒｅｆ１＞Ｖｒｅｆ２＞Ｖｒｅｆ３である。

次に、本実施の形態１にかかる電源装置運転回路１００の動作について図４を用いて説明する。図４に電源装置運転回路１００の動作を説明するためのノードＮ２３の電圧、検出制御信号Ｓ１１〜Ｓ１３、ＦＥＴＱ１１〜Ｑ１３の時間に対する遷移状態を示す。

検出回路１０は、電流検出抵抗Ｒｓの両端の電位差（Ｖ１−Ｖ２）を検出する。電源装置の不具合や装置負荷ＲＺの変動等により電流の逆流が発生すると、電流検出抵抗Ｒｓに流れる電流も減少する。そして、電流検出抵抗Ｒｓに流れる電流が減少すると、電流検出抵抗Ｒｓの両端の電位差（Ｖ１−Ｖ２）も減少し、図４のようにノードＮ２３の電圧Ｖ３も減少する。

時刻ｔ１に電圧Ｖ３がリファレンス電圧Ｖｒｅｆ１よりも低下すると、コンパレータＺ２の出力がロウレベルとなり、ロウレベルの検出制御信号Ｓ１１が検出回路１０から出力される。オアリングＦＥＴ制御回路１１は、ロウレベルの検出制御信号Ｓ１１に応じて、ゲート制御信号Ｐ１１によりＦＥＴＱ１１をオン状態からオフ状態に遷移させる。

さらに電圧Ｖ３が低下し、時刻ｔ２にリファレンス電圧Ｖｒｅｆ２よりも低下すると、コンパレータＺ３の出力がロウレベルとなり、ロウレベルの検出制御信号Ｓ１２が検出回路１０から出力される。オアリングＦＥＴ制御回路１２は、ロウレベルの検出制御信号Ｓ１２に応じて、ゲート制御信号Ｐ１２によりＦＥＴＱ１２をオン状態からオフ状態に遷移させる。

さらに電圧Ｖ３が低下し、時刻ｔ３にリファレンス電圧Ｖｒｅｆ３よりも低下すると、コンパレータＺ４の出力がロウレベルとなり、ロウレベルの検出制御信号Ｓ１３が検出回路１０から出力される。オアリングＦＥＴ制御回路１３は、ロウレベルの検出制御信号Ｓ１３に応じて、ゲート制御信号Ｐ１３によりＦＥＴＱ１３をオン状態からオフ状態に遷移させる。

ここで、近年電源装置の出力電流の大電流化に伴って、オアリングＦＥＴを複数使用しなければならなくなっており、オアリングＦＥＴを複数使用した場合、ＦＥＴの総入力容量も増える。従来の技術では電源装置の不具合により電流の逆流を検出しても、複数のオアリングＦＥＴの総入力容量が大きい場合、逆流電流の検出からオアリングＦＥＴオフまでの時間に遅れが生じる問題があった。この遅れによる逆電流により電源内部回路部品が故障してしまう問題があった。

しかし、本実施の形態１の電源装置運転回路１００では、逆流電流の増加に伴う電流検出抵抗Ｒｓの両端間の電位差の低下に応じて、複数あるオアリングＦＥＴを段階的にオフ状態としていく。このように、出力負荷に応じてオン状態のオアリングＦＥＴの数を制御することができる。このことはＦＥＴの総入力容量も段階的に減らすことが可能であることを意味し、オアリングＦＥＴオフまでの時間を短縮でき、従来技術で問題となっていた電源内部回路部品の故障を防ぐが可能となる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明を電源装置運転回路に適用したものである。

図５に本実施の形態２にかかる電源装置運転回路２００の構成を示す。図５に示すように、電源装置運転回路２００は、カレントトランス回路ＣＴ１と、抵抗Ｒｃｔと、検出回路１０と、オアリングＦＥＴ制御回路１１〜１３と、ＦＥＴＱ１１〜Ｑ１３と、端子Ｔ１１〜Ｔ１３とを有する。

なお、図５に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態２が、実施の形態１と異なるのは電流検出抵抗Ｒｓの代わりに、カレントトランス回路ＣＴ１と抵抗Ｒｃｔを用いる点である。よって、本実施の形態２では、その相違する部分のみの説明を記載し、実施の形態１と同様の部分の説明は省略する。

カレントトランス回路ＣＴ１は、１次巻線側の一端が端子Ｔ１１、他端が端子Ｔ１２に接続され、２次巻線側の一端がノードＮ３１、他端がノードＮ３２に接続される。このカレントトランス回路ＣＴ１１は、実施の形態１の電流検出抵抗Ｒｓと同様、電流検出を行うが、２次巻線側に流れる電流量を１次側対２次側の巻数比Ｍで制御可能である。例えば、１次巻線側に電流Ｉ１が流れた場合、２次巻線側にはＩ１×Ｍが流れる。

抵抗Ｒｃｔは、一端がノードＮ３１、他端がノードＮ３２に接続される。抵抗Ｒｃｔには、上述したカレントトランス回路ＣＴ１の２次巻線側に流れる電流が流れるが、一端側の電圧をＶ２、他端側の電圧をＶ１とする。抵抗Ｒｃｔに電流Ｉ１×Ｍが流れるとすると、抵抗Ｒｃｔの両端間の電位差（Ｖ２−Ｖ１）はＩ１×Ｍ×Ｒｃｔとなる。

この電圧Ｖ１とＶ２が実施の形態１と同様、検出回路１０に入力される。なお、電源装置の不具合や装置負荷ＲＺの変動等により電流の逆流が発生した場合、Ｉ１が減少するため、実施の形態１と同様、抵抗Ｒｃｔの両端間の電位差（Ｖ２−Ｖ１）も減少する。

このように、抵抗Ｒｃｔの両端の電位差（Ｖ２−Ｖ１）により、端子Ｔ１１、Ｔ１２を結ぶ電流経路に流れる電流量をモニターすることができる。このため、カレントトランス回路ＣＴ１と抵抗Ｒｃｔをモニター部とみなすことができる。

この電位差（Ｖ２−Ｖ１）の減少による検出回路１０の動作は実施の形態１での説明と同様である。つまり、上述したカレントトランス回路ＣＴ１、抵抗Ｒｃｔ以外の電源装置運転回路２００の動作については、実施の形態１と同様であり、動作を説明するための図も図４と同様である。このため、ここでの説明は省略する。

本実施の形態２にかかる電源装置運転回路２００は、電流検出を実施の形態１の電流検出抵抗Ｒｓの代わりにカレントトランス回路ＣＴ１を用いており、電流検出抵抗Ｒｓで電流検出するよりも抵抗Ｒｃｔの損失が減少するという効果が得られる。他の効果は実施の形態１と同様である。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述した実施の形態ではオアリングＦＥＴを並列して３個配置したが、更に複数とする構成でもかまわない。

１００、２００電源装置運転回路
Ｒｓ電流検出抵抗
１０検出回路
１１〜１３オアリングＦＥＴ制御回路
Ｑ１１〜Ｑ１３ＦＥＴ
Ｔ１１〜Ｔ１３端子
Ｚ１オペアンプ
Ｚ２〜Ｚ４コンパレータ
Ｒ１〜Ｒ７抵抗
Ｔ２１〜Ｔ２５端子
ＣＴ１カレントトランス回路
Ｒｃｔ抵抗

Claims

複数の電源装置と装置負荷との間に並列に接続され、前記電源装置から前記装置負荷への電力供給を独立して制御する電源装置運転回路であって、
前記電源装置と前記装置負荷とを接続する電流経路に対して並列接続され、それぞれ第１、第２の制御信号に応じてオン状態からオフ状態に制御される第１、第２のオアリングトランジスタと、
前記電流経路に流れる電流量をモニターするモニター部と、
前記モニター部からのモニター結果から前記電流経路に流れる電流が、第１の値となった場合、前記第１の制御信号により第１のオアリングトランジスタをオン状態からオフ状態とし、前記第１の値よりも小さい第２の値となった場合、前記第２の制御信号により前記第２のオアリングトランジスタをオン状態からオフ状態とする検出回路と、を有する
電源装置運転回路。
前記モニター部は、前記電流経路上に配置される電流検出抵抗を有し、
前記検出回路は、前記電流検出抵抗の両端の電位差を基に、前記電流経路に流れる電流量を検出する
請求項１に記載の電源装置運転回路。
前記モニター部は、
一次巻線側が前記電流経路上に配置されるカレントトランスと、
前記カレントトランスの二次巻線側の両端に接続される第１の抵抗と、を有し、
前記検出回路は、前記第１の抵抗の両端の電位差を基に、前記電流経路に流れる電流量を検出する
請求項１に記載の電源装置運転回路。
前記検出回路は、前記電位差を増幅するアンプと、
前記アンプの出力電圧が、前記第１の値に応じた第１のリファレンス電圧以下になった場合、前記第１の制御信号を出力する第１のコンパレータと、
前記アンプの出力電圧が、前記第２の値に応じた第２のリファレンス電圧以下になった場合、前記第２の制御信号を出力する第２のコンパレータと、を有する
請求項２または請求項３に記載の電源装置運転回路。
前記第１のオアリングトランジスタの制御端子と前記検出回路との間に接続される第１のオアリングトランジスタ制御回路と、
前記第２のオアリングトランジスタの制御端子と前記検出回路との間に接続される第２のオアリングトランジスタ制御回路と、を有し、
前記第１のオアリングトランジスタ制御回路は、前記第１の制御信号に応じて、前記第１のオアリングトランジスタをオン状態からオフ状態に駆動し、
前記第２のオアリングトランジスタ制御回路は、前記第２の制御信号に応じて、前記第２のオアリングトランジスタをオン状態からオフ状態に駆動する
請求項１に記載の電源装置運転回路。