JP5401788B2 - Nitride semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、例えばガリウムナイトライド（ＧａＮ；窒化ガリウム）系電界効果トランジスタなどの窒化物半導体装置及びその製造方法に関する。   The present invention relates to a nitride semiconductor device such as a gallium nitride (GaN) field effect transistor and a method for manufacturing the same.

近年、ＧａＮはバンドギャップが広いという特徴を有するため、ＧａＮ系半導体装置に高耐圧・高速デバイスとしての応用が期待されている。
現在、例えばＧａＮ−ＨＥＭＴでは、基板としてシリコンカーバイド（ＳｉＣ）を用いた場合に最も良好な出力特性が得られている。これは、ＳｉＣの優れた熱伝導特性によるものである。 In recent years, since GaN has a wide band gap, it is expected to be applied to a GaN-based semiconductor device as a high breakdown voltage / high speed device.
At present, in GaN-HEMT, for example, the best output characteristics are obtained when silicon carbide (SiC) is used as a substrate. This is due to the excellent heat conduction characteristics of SiC.

例えば、特許文献１では、熱伝導特性に優れ、安価な導電性ＳｉＣ基板を用い、導電性ＳｉＣ基板と窒化物半導体層群との間にＡｌＮ等の絶縁性に優れたＡｌ含有窒化物半導体下地層を設けることで、出力特性及び高周波特性に優れたＧａＮ系半導体装置を実現することが提案されている。
また、例えば特許文献２では、導電性ＳｉＣ基板とＧａＮキャリア走行層との間に高抵抗のＡｌＧａＮバッファ層を設けるとともに、ウェハ表面から導電性ＳｉＣ基板に達するビアホールを形成することで、高周波特性、高出力特性及び大電力特性を持つＧａＮ系半導体装置を実現することが提案されている。
特開２００２−３５９２５５号公報 特開２００４−３６３５６３号公報 For example, in Patent Document 1, an inexpensive conductive SiC substrate having excellent thermal conductivity is used, and an Al-containing nitride semiconductor having excellent insulating properties such as AlN is provided between the conductive SiC substrate and the nitride semiconductor layer group. It has been proposed to realize a GaN-based semiconductor device having excellent output characteristics and high-frequency characteristics by providing a formation.
Further, for example, in Patent Document 2, a high-resistance AlGaN buffer layer is provided between the conductive SiC substrate and the GaN carrier traveling layer, and a via hole reaching the conductive SiC substrate from the wafer surface is formed. It has been proposed to realize a GaN-based semiconductor device having high output characteristics and high power characteristics.
JP 2002-359255 A JP 2004-363563 A

ところで、上記特許文献１及び特許文献２に記載されているように導電性ＳｉＣ基板を用いる場合、ＧａＮ系半導体装置の活性領域の直下に導電性ＳｉＣ基板があるため、絶縁性基板を用いる場合と比較して容量成分が付加されてしまい、高周波特性に悪影響を及ぼしてしまう。
このため、高周波動作ＧａＮ系半導体装置において、寄生容量を低減し、良好な高周波特性が得られるようにすべく、半絶縁性ＳｉＣ基板を用いることが考えられる。 By the way, when using a conductive SiC substrate as described in Patent Document 1 and Patent Document 2, since there is a conductive SiC substrate directly under the active region of the GaN-based semiconductor device, an insulating substrate is used. In comparison, a capacitive component is added, which adversely affects high frequency characteristics.
For this reason, it is conceivable to use a semi-insulating SiC substrate in a high-frequency operation GaN-based semiconductor device in order to reduce parasitic capacitance and obtain good high-frequency characteristics.

しかしながら、高周波デバイスの基板として使用される半絶縁性ＳｉＣ基板は、絶縁性の制御が困難である等の理由により価格が非常に高い。これは、ＧａＮ−ＨＥＭＴの普及の阻害要因となる可能性がある。
そこで、窒化物半導体装置及びその製造方法において、半絶縁性ＳｉＣ基板と比較して安価に入手することができる導電性ＳｉＣ基板を使用してコストを低く抑えながら、良好な出力特性及び高周波特性が得られるようにしたい。 However, a semi-insulating SiC substrate used as a substrate for a high-frequency device is very expensive because it is difficult to control insulation. This may be an obstacle to the spread of GaN-HEMT.
Therefore, in the nitride semiconductor device and the manufacturing method thereof, excellent output characteristics and high-frequency characteristics can be obtained while using a conductive SiC substrate that can be obtained at a low cost compared to a semi-insulating SiC substrate while keeping costs low. I want to get it.

このため、本窒化物半導体装置は、窒化物半導体積層構造と、窒化物半導体積層構造の活性領域の下方の領域に形成されたアモルファスカーボン層と、窒化物半導体積層構造の活性領域以外の領域の下方に位置する導電性ＳｉＣ基板とを備え、導電性ＳｉＣ基板は、表面配線と裏面配線とを接続する接続配線の一部を構成することを要件とする。
本窒化物半導体装置は、窒化物半導体積層構造と、窒化物半導体積層構造の活性領域の下方の領域に形成されたアモルファスカーボン層と、窒化物半導体積層構造の活性領域以外の領域の下方に位置する導電性ＳｉＣ基板とを備え、窒化物半導体積層構造とアモルファスカーボン層との間に、アモルファスＳｉＣ層を備えることを要件とする。
本窒化物半導体装置は、窒化物半導体積層構造と、窒化物半導体積層構造の活性領域の下方の領域に形成されたアモルファスカーボン層と、窒化物半導体積層構造の活性領域以外の領域の下方に位置する導電性ＳｉＣ基板とを備え、窒化物半導体積層構造とアモルファスカーボン層との間に、半絶縁性ＳｉＣ層を備えることを要件とする。
本窒化物半導体装置の製造方法は、導電性ＳｉＣ基板上に窒化物半導体積層構造を形成し、窒化物半導体積層構造に、表面配線と裏面配線とを接続する接続配線の表面配線側の部分を形成し、接続配線の表面配線側の部分に接続される接続配線の裏面配線側の部分が導電性ＳｉＣ基板によって構成されるように窒化物半導体積層構造の活性領域以外の領域の下方の領域に位置する導電性ＳｉＣ基板を残して窒化物半導体積層構造の活性領域の下方の領域に位置する導電性ＳｉＣ基板を除去し、導電性ＳｉＣ基板を除去した領域にアモルファスカーボン層を形成することを要件とする。
本窒化物半導体装置の製造方法は、導電性ＳｉＣ基板上に窒化物半導体積層構造を形成し、窒化物半導体積層構造の活性領域以外の領域の下方の領域に位置する導電性ＳｉＣ基板を残して窒化物半導体積層構造の活性領域の下方の領域に位置する導電性ＳｉＣ基板を除去し、導電性ＳｉＣ基板を除去した領域にアモルファスＳｉＣ層を形成し、アモルファスＳｉＣ層上にアモルファスカーボン層を形成することを要件とする。
本窒化物半導体装置の製造方法は、導電性ＳｉＣ基板上に半絶縁性ＳｉＣ層を形成し、半絶縁性ＳｉＣ層上に窒化物半導体積層構造を形成し、窒化物半導体積層構造の活性領域以外の領域の下方の領域に位置する導電性ＳｉＣ基板を残して窒化物半導体積層構造の活性領域の下方の領域に位置する導電性ＳｉＣ基板を除去し、導電性ＳｉＣ基板を除去した領域の半絶縁性ＳｉＣ層上にアモルファスカーボン層を形成することを要件とする。 Therefore, the nitride semiconductor device includes a nitride semiconductor multilayer structure, an amorphous carbon layer formed in a region below the active region of the nitride semiconductor multilayer structure, and a region other than the active region of the nitride semiconductor multilayer structure. and a conductive SiC substrate located below the conductive SiC substrate is a requirement that you constitute a part of the connecting wiring connecting the surface wiring and backside interconnect.
The nitride semiconductor device is located below a nitride semiconductor multilayer structure, an amorphous carbon layer formed in a region below the active region of the nitride semiconductor multilayer structure, and a region other than the active region of the nitride semiconductor multilayer structure. And a conductive SiC substrate, and an amorphous SiC layer is provided between the nitride semiconductor multilayer structure and the amorphous carbon layer.
The nitride semiconductor device is located below a nitride semiconductor multilayer structure, an amorphous carbon layer formed in a region below the active region of the nitride semiconductor multilayer structure, and a region other than the active region of the nitride semiconductor multilayer structure. And a semi-insulating SiC layer between the nitride semiconductor multilayer structure and the amorphous carbon layer.
In this method of manufacturing a nitride semiconductor device, a nitride semiconductor multilayer structure is formed on a conductive SiC substrate, and the surface wiring side portion of the connection wiring that connects the front surface wiring and the back surface wiring is formed on the nitride semiconductor multilayer structure. In the region below the region other than the active region of the nitride semiconductor multilayer structure, the rear surface wiring side portion of the connection wiring that is formed and connected to the front wiring side portion of the connection wiring is constituted by the conductive SiC substrate. Requirement to leave the conductive SiC substrate, remove the conductive SiC substrate located in the region below the active region of the nitride semiconductor multilayer structure, and form an amorphous carbon layer in the region where the conductive SiC substrate is removed And
The method for manufacturing a nitride semiconductor device includes forming a nitride semiconductor multilayer structure on a conductive SiC substrate, leaving a conductive SiC substrate located in a region below a region other than the active region of the nitride semiconductor multilayer structure. The conductive SiC substrate located in a region below the active region of the nitride semiconductor multilayer structure is removed, an amorphous SiC layer is formed in the region where the conductive SiC substrate is removed, and an amorphous carbon layer is formed on the amorphous SiC layer. Is a requirement.
In this method of manufacturing a nitride semiconductor device, a semi-insulating SiC layer is formed on a conductive SiC substrate, a nitride semiconductor multilayer structure is formed on the semi-insulating SiC layer, and other than the active region of the nitride semiconductor multilayer structure The conductive SiC substrate located in the region below the active region of the nitride semiconductor multilayer structure is removed, leaving the conductive SiC substrate located in the region below the region, and semi-insulating the region where the conductive SiC substrate is removed It is a requirement to form an amorphous carbon layer on the porous SiC layer.

したがって、本窒化物半導体装置及びその製造方法によれば、半絶縁性ＳｉＣ基板と比較して安価に入手することができる導電性ＳｉＣ基板を使用してコストを低く抑えながら、良好な出力特性及び高周波特性が得られるという利点がある。   Therefore, according to the nitride semiconductor device and the method of manufacturing the same, it is possible to reduce the cost by using a conductive SiC substrate that can be obtained at a low cost as compared with a semi-insulating SiC substrate, and to achieve good output characteristics and There is an advantage that high frequency characteristics can be obtained.

以下、図面により、本実施形態にかかる窒化物半導体装置及びその製造方法について説明する。
［第１実施形態］
まず、第１実施形態にかかる窒化物半導体装置及びその製造方法について、図１〜図４を参照しながら説明する。 Hereinafter, the nitride semiconductor device and the manufacturing method thereof according to the present embodiment will be described with reference to the drawings.
[First Embodiment]
First, a nitride semiconductor device and a manufacturing method thereof according to the first embodiment will be described with reference to FIGS.

本実施形態にかかる窒化物半導体装置は、例えばガリウムナイトライド（ＧａＮ；窒化ガリウム）系電界効果トランジスタ［ＧａＮ系半導体デバイス；ＧａＮ系電子デバイス；ここではＧａＮ−ＨＥＭＴ（High electron mobility transistor）］であり、例えば図１に示すように、導電性ＳｉＣ基板１上に形成された窒化物半導体積層構造２と、窒化物半導体積層構造２の活性領域の下方の領域に窒化物半導体積層構造２の裏面に接するように形成された（ここでは窒化物半導体積層構造２の活性領域となる領域に対応する位置に導電性ＳｉＣ基板１に代えて形成された）ダイヤモンドライクカーボン層（ＤＬＣ層；アモルファスカーボン層）３とを備える。そして、窒化物半導体積層構造２の表面上に、ソース電極４、ドレイン電極５、ゲート電極６が形成されており、表面がパッシベーション膜（ここではＳｉＮパッシベーション膜）７で覆われている。   The nitride semiconductor device according to this embodiment is, for example, a gallium nitride (GaN; gallium nitride) -based field effect transistor [GaN-based semiconductor device; GaN-based electronic device; here, GaN-HEMT (High electron mobility transistor)]. For example, as shown in FIG. 1, the nitride semiconductor multilayer structure 2 formed on the conductive SiC substrate 1, and the nitride semiconductor multilayer structure 2 on the back surface of the nitride semiconductor multilayer structure 2 in the region below the active region. Diamond-like carbon layer (DLC layer; amorphous carbon layer) formed so as to be in contact (here, formed in place of conductive SiC substrate 1 at a position corresponding to a region to be an active region of nitride semiconductor multilayer structure 2) 3. A source electrode 4, a drain electrode 5, and a gate electrode 6 are formed on the surface of the nitride semiconductor multilayer structure 2, and the surface is covered with a passivation film (here, a SiN passivation film) 7.

本ＧａＮ系電界効果トランジスタは、図１に示すように、導電性ＳｉＣ基板１を用い、導電性ＳｉＣ基板１上に窒化物半導体積層構造２を形成してＧａＮ系電界効果トランジスタ（ここではＧａＮ−ＨＥＭＴ）を作製後、ＧａＮ系電界効果トランジスタの所望の領域の導電性ＳｉＣ基板１（ここでは活性領域に対応する位置に形成れている導電性ＳｉＣ基板１；窒化物半導体積層構造２の活性領域の下方の領域に位置する導電性ＳｉＣ基板１）を除去した後、ＧａＮ系電界効果トランジスタの裏面側［活性領域を挟んで表面電極（ソース電極、ドレイン電極、ゲート電極）の反対側］が被覆されるように導電性ＳｉＣ基板１を除去した領域にＤＬＣ膜（ＤＬＣ層）３を形成して作製される。なお、具体的な製造方法については後述する。   As shown in FIG. 1, this GaN-based field effect transistor uses a conductive SiC substrate 1, and a nitride semiconductor multilayer structure 2 is formed on the conductive SiC substrate 1 to form a GaN-based field effect transistor (here, GaN−). After fabricating the HEMT, the desired region of the GaN-based field effect transistor is the conductive SiC substrate 1 (here, the conductive SiC substrate 1 formed at a position corresponding to the active region; the active region of the nitride semiconductor multilayer structure 2). After removing the conductive SiC substrate 1) located in the lower region of the substrate, the back side of the GaN field effect transistor [opposite the surface electrode (source electrode, drain electrode, gate electrode) across the active region] is covered As described above, the DLC film (DLC layer) 3 is formed in the region where the conductive SiC substrate 1 is removed. A specific manufacturing method will be described later.

このように、ＧａＮ系電界効果トランジスタの活性領域に対応する位置の導電性ＳｉＣ基板１はＤＬＣ層３に代えられており、ＤＬＣ層３は絶縁層（絶縁膜）であるため、寄生容量を低減することができ、これにより、良好な高周波特性が得られる。また、ＤＬＣ層３は熱伝導特性も優れているため、ＳｉＣ基板上に作製した場合と同等の熱放射特性が期待でき、これにより、良好な出力特性が得られる。   As described above, the conductive SiC substrate 1 at the position corresponding to the active region of the GaN-based field effect transistor is replaced by the DLC layer 3, and the DLC layer 3 is an insulating layer (insulating film), so that the parasitic capacitance is reduced. As a result, good high-frequency characteristics can be obtained. Moreover, since the DLC layer 3 is also excellent in heat conduction characteristics, it can be expected to have thermal radiation characteristics equivalent to those produced on a SiC substrate, and thereby good output characteristics can be obtained.

なお、ＧａＮ系電界効果トランジスタの活性領域以外の領域に対応する位置（ここではソース電極が設けられている領域に対応する位置；ソース電極の直下の領域）の導電性ＳｉＣ基板１は残されているため、これにより、デバイスの強度は保持される。
本実施形態では、窒化物半導体積層構造２は、図１に示すように、導電性ＳｉＣ基板１上に、バッファ層（核形成層；例えばＡｌＮ層など）８、ｉ−ＧａＮ電子走行層９、ｉ−ＡｌＧａＮ層１０、ｎ−ＡｌＧａＮ電子供給層１１、ｎ−ＧａＮ層１２を順に積層させた構造［バッファ層８上にＧａＮ系半導体層を積層させた構造（ＧａＮ系半導体積層構造）；ＧａＮ−ＨＥＭＴ構造］になっている。なお、ｎ−ＧａＮ層１２は設けなくても良い。また、窒化物半導体積層構造（ＧａＮ系半導体積層構造を含む）２はこのような構造に限られるものではない。 The conductive SiC substrate 1 at a position corresponding to a region other than the active region of the GaN-based field effect transistor (here, a position corresponding to a region where the source electrode is provided; a region immediately below the source electrode) is left. Thus, the strength of the device is maintained.
In the present embodiment, the nitride semiconductor multilayer structure 2 includes a buffer layer (nucleation layer; for example, an AlN layer) 8, an i-GaN electron transit layer 9, on a conductive SiC substrate 1, as shown in FIG. A structure in which an i-AlGaN layer 10, an n-AlGaN electron supply layer 11, and an n-GaN layer 12 are sequentially stacked [a structure in which a GaN-based semiconductor layer is stacked on a buffer layer 8 (GaN-based semiconductor stacked structure); GaN- HEMT structure]. Note that the n-GaN layer 12 may not be provided. The nitride semiconductor multilayer structure (including the GaN-based semiconductor multilayer structure) 2 is not limited to such a structure.

ＤＬＣ層３は、結晶構造として、ダイヤモンド結合（ＳＰ３結合）とグラファイト結合（ＳＰ２結合）の両方の結合を有するアモルファス構造を有する。このため、ダイヤモンドとグラファイトの中間の特性を持ち、また、その特性はＳＰ３／ＳＰ２の含有比によって変化する。本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）で必要とする電気絶縁性や高熱伝導性は、ダイヤモンド結合に由来するものであるため、ＳＰ３結合の含有率が５０％以上、好適には７０％以上のＤＬＣ層を用いるのが望ましい。   The DLC layer 3 has an amorphous structure having both a diamond bond (SP3 bond) and a graphite bond (SP2 bond) as a crystal structure. For this reason, it has an intermediate characteristic between diamond and graphite, and the characteristic changes depending on the content ratio of SP3 / SP2. Since the electrical insulation and high thermal conductivity required for the nitride semiconductor device (GaN-based field effect transistor) are derived from diamond bonding, the content of SP3 bonding is 50% or more, preferably 70%. It is desirable to use the above DLC layer.

ところで、ＧａＮ系半導体デバイスの高周波特性を向上させるためには、ソースインダクタンスの低減及び放熱に有効なビア配線構造を形成するのが好ましい。
例えば、絶縁性ＳｉＣ基板を用いる場合、基板裏面側からビアホールエッチングを行ない、ビア内部に配線金属を形成することになる。
しかしながら、ＳｉＣ基板をエッチングする場合、ドライエッチングレートは、面内分布もあり、ビア径によっても変わるため、アスペクト比の高いエッチングの制御は困難である。また、ビア内部に形成される配線金属の膜厚が薄くなったり、配線が断線したりすることがある。 By the way, in order to improve the high-frequency characteristics of the GaN-based semiconductor device, it is preferable to form a via wiring structure effective for reducing source inductance and radiating heat.
For example, when an insulating SiC substrate is used, via hole etching is performed from the back side of the substrate to form a wiring metal inside the via.
However, when etching a SiC substrate, the dry etching rate has an in-plane distribution and varies depending on the via diameter, so that it is difficult to control etching with a high aspect ratio. In addition, the thickness of the wiring metal formed inside the via may be reduced, or the wiring may be disconnected.

そこで、例えば上記特許文献２では、導電性ＳｉＣ基板を用い、基板にビアホールを設けることなく、ウェハ表面から導電性ＳｉＣ基板に達するまでエッチングするだけで容易にビアホールを形成できるようにしている。
しかしながら、例えば上記特許文献１や上記特許文献２に記載されているように、高周波特性を向上させるために、絶縁性に優れたＡｌ含有窒化物半導体下地層や高抵抗バッファ層を設ける場合、寄生容量を低減し、高周波特性の劣化を確実に抑制するために、下地層やバッファ層の厚さを非常に厚く（例えば２０μｍ程度）することが必要になる。このように下地層やバッファ層の厚さが非常に厚くなっていると、エッチングのアスペクト比が大きくなるため、エッチングの制御が難しい。また、ビアホールの内部に形成する配線金属の膜厚が不均一になったり、断線したりすることもある。 Therefore, for example, in Patent Document 2, a conductive SiC substrate is used, and a via hole can be easily formed only by etching from the wafer surface to the conductive SiC substrate without providing a via hole in the substrate.
However, as described in, for example, Patent Document 1 and Patent Document 2, in order to improve high-frequency characteristics, when an Al-containing nitride semiconductor base layer or a high-resistance buffer layer excellent in insulation is provided, In order to reduce the capacity and to surely suppress the deterioration of the high frequency characteristics, it is necessary to increase the thickness of the base layer and the buffer layer (for example, about 20 μm). As described above, when the thickness of the underlayer or the buffer layer is very large, the etching aspect ratio becomes large, so that it is difficult to control the etching. In addition, the thickness of the wiring metal formed inside the via hole may become non-uniform or may be disconnected.

これに対し、本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）では、図１に示すように、ＧａＮ系電界効果トランジスタの活性領域以外の領域に対応する位置（ここではソース電極が設けられている領域に対応する位置；ソース電極の直下の領域）に残されている導電性ＳｉＣ基板１によって、表面配線（ここではＡｕめっき）１３と裏面配線（Ａｕめっき）１４とを接続する接続配線１５の一部を構成している。   On the other hand, in the nitride semiconductor device (GaN-based field effect transistor), as shown in FIG. 1, a position corresponding to a region other than the active region of the GaN-based field effect transistor (here, a source electrode is provided). The connection wiring 15 that connects the front surface wiring (Au plating here) 13 and the back wiring (Au plating) 14 by the conductive SiC substrate 1 left in the position corresponding to the region; the region immediately below the source electrode) Part of it.

つまり、本ＧａＮ系電界効果トランジスタでは、図１に示すように、ＧａＮ系電界効果トランジスタの活性領域以外の領域に対応する位置（ここではソース電極が設けられている領域に対応する位置；ソース電極の直下の領域）に導電性ＳｉＣ基板１を残し、窒化物半導体積層構造２の表面側から導電性ＳｉＣ基板１に達するまでビアホールエッチングを行ない、ビアホール１６の内部に配線金属（ここではＮｉめっき）１７を形成することで、表面配線１３と裏面配線１４とが、ビアホール１６の内部に形成された配線金属１７と導電性ＳｉＣ基板１とを介して電気的に接続されるようにしている。なお、図１中、符号１９，２１，２５，２８はシードメタルを示しており、符号２４はメタルマスクとして用いられたＮｉめっきを示している。   That is, in this GaN-based field effect transistor, as shown in FIG. 1, a position corresponding to a region other than the active region of the GaN-based field effect transistor (here, a position corresponding to a region where a source electrode is provided; a source electrode) The conductive SiC substrate 1 is left in the region immediately below the surface, and via hole etching is performed from the surface side of the nitride semiconductor multilayer structure 2 until the conductive SiC substrate 1 is reached. By forming 17, the front surface wiring 13 and the back surface wiring 14 are electrically connected to each other via the wiring metal 17 formed inside the via hole 16 and the conductive SiC substrate 1. In FIG. 1, reference numerals 19, 21, 25, and 28 indicate seed metals, and reference numeral 24 indicates Ni plating used as a metal mask.

これにより、高アスペクト比のエッチングを行なわなくても良くなり、表面配線１３と裏面配線１４とを接続する接続配線１５を容易に形成できるようになる。また、高アスペクト比のビアホールの内部に配線金属を形成する必要がないため、配線金属の膜厚が不均一になったり、断線したりするのを防止できることになる。
次に、本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法について、図２〜図４を参照しながら説明する。
［基本デバイス構造の作製プロセス］
まず、ＧａＮ系電界効果トランジスタの基本デバイス構造（ここではＧａＮ−ＨＥＭＴ構造）を、以下のようにして作製する。 This eliminates the need for etching with a high aspect ratio, and the connection wiring 15 that connects the front surface wiring 13 and the back surface wiring 14 can be easily formed. In addition, since it is not necessary to form a wiring metal inside the via hole having a high aspect ratio, it is possible to prevent the wiring metal from having a non-uniform film thickness or disconnection.
Next, a method for manufacturing the nitride semiconductor device (GaN-based field effect transistor) according to the present embodiment will be described with reference to FIGS.
[Basic device structure fabrication process]
First, a basic device structure (here, GaN-HEMT structure) of a GaN field effect transistor is manufactured as follows.

図２（Ａ）に示すように、導電性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法（organometallic vapor phase epitaxy；有機金属気相成長法）を用いて、核形成のためのバッファ層８（例えば１００ｎｍ以下）、ｉ−ＧａＮ電子走行層９（例えば３μｍ）、ｉ−ＡｌＧａＮ層１０（例えば５ｎｍ）、ｎ−ＡｌＧａＮ電子供給層１１（例えば３０ｎｍ；Ｓｉドーピング濃度５×１０18ｃｍ-3）、ｎ−ＧａＮ層１２（例えば１０ｎｍ；Ｓｉドーピング濃度５×１０18ｃｍ-3）を順次堆積させて、窒化物半導体積層構造（ＧａＮ系半導体積層構造を含む；ＧａＮ−ＨＥＭＴ構造）２を形成する。なお、ｎ−ＧａＮ層１２は設けなくても良い。また、窒化物半導体積層構造２は、高アスペクト比のエッチングを行なわなくても良い程度の厚さになっている。 As shown in FIG. 2A, a buffer layer 8 (for example, 100 nm or less) for nucleation is formed on a conductive SiC substrate 1 by using, for example, MOVPE (organometallic vapor phase epitaxy). ), I-GaN electron transit layer 9 (for example, 3 μm), i-AlGaN layer 10 (for example, 5 nm), n-AlGaN electron supply layer 11 (for example, 30 nm; Si doping concentration 5 × 10 18 cm −3 ), n-GaN A layer 12 (for example, 10 nm; Si doping concentration 5 × 10 18 cm −3 ) is sequentially deposited to form a nitride semiconductor multilayer structure (including a GaN-based semiconductor multilayer structure; GaN-HEMT structure) 2. Note that the n-GaN layer 12 may not be provided. The nitride semiconductor multilayer structure 2 has a thickness that does not require etching with a high aspect ratio.

次いで、例えばフォトリソグラフィを用いて、ソース電極／ドレイン電極形成予定領域にそれぞれ開口部を有するマスクを設け、例えば塩素系ガスを用いたドライエッチングによって、図２（Ａ）に示すように、ソース電極／ドレイン電極形成予定領域に形成されているｎ−ＧａＮ層１２を除去する。なお、ｎ−ＧａＮ層１２が少し残るようにしても良いし、ｎ−ＡｌＧａＮ電子供給層１１が少し削られるようにしても良い。   Next, using photolithography, for example, a mask having openings is provided in the source electrode / drain electrode formation scheduled regions, and the source electrode is formed by dry etching using, for example, a chlorine-based gas, as shown in FIG. / The n-GaN layer 12 formed in the drain electrode formation scheduled region is removed. Note that the n-GaN layer 12 may be left a little, or the n-AlGaN electron supply layer 11 may be slightly cut.

次に、例えば蒸着法及びリフトオフ法を用いて、例えばＴｉ／Ａｌを積層させ、さらに窒素雰囲気中にて所望の温度（例えば６００℃）で熱処理を行なって、オーミック接触（オーミックコンタクト）を確立して、図２（Ａ）に示すように、ｎ−ＡｌＧａＮ電子供給層１１上にソース電極４及びドレイン電極５を形成する。
そして、図２（Ａ）に示すように、例えばＰＥＣＶＤ法（Plasma Enhanced chemical vapor deposition；プラズマ化学気相成長法）によって、表面側の全面にパッシベーション膜（ここではＳｉＮパッシベーション膜）７を形成する。 Next, for example, by using a vapor deposition method and a lift-off method, for example, Ti / Al is laminated, and then heat treatment is performed at a desired temperature (for example, 600 ° C.) in a nitrogen atmosphere to establish ohmic contact (ohmic contact). Then, as shown in FIG. 2A, the source electrode 4 and the drain electrode 5 are formed on the n-AlGaN electron supply layer 11.
Then, as shown in FIG. 2A, a passivation film (here, SiN passivation film) 7 is formed on the entire surface side by, for example, PECVD (plasma enhanced chemical vapor deposition).

その後、例えばフォトリソグラフィを用いて、ゲート電極形成予定領域に開口部を有するマスクを設け、エッチングによって、ゲート電極形成領域に形成されているパッシベーション膜を除去し、例えば蒸着法及びリフトオフ法を用いて、例えばＮｉ／Ａｕを積層させて、図２（Ａ）に示すように、ｎ−ＧａＮ層１２上にゲート電極６を形成する。
そして、図２（Ａ）に示すように、例えばＰＥＣＶＤ法によって、少なくともゲート電極６を覆うようにパッシベーション膜（ここではＳｉＮパッシベーション膜）７を形成する。 After that, for example, using photolithography, a mask having an opening is provided in the gate electrode formation scheduled region, and the passivation film formed in the gate electrode formation region is removed by etching, for example, using an evaporation method and a lift-off method. For example, Ni / Au is laminated, and the gate electrode 6 is formed on the n-GaN layer 12 as shown in FIG.
Then, as shown in FIG. 2A, a passivation film (here, SiN passivation film) 7 is formed so as to cover at least the gate electrode 6 by PECVD, for example.

このようにして、図２（Ａ）に示すように、ＧａＮ系電界効果トランジスタの基本デバイス構造１８が作製される。
なお、ＧａＮ系電界効果トランジスタの基本デバイス構造の製造方法はこれに限られるものではない。
［表面配線形成プロセス］
次に、上述のようにして作製した基本デバイス構造に対して、以下のようにして、表面配線１３、及び、表面配線１３と裏面配線１４とを接続するための接続配線１５の一部（表面配線側の部分；ビア配線；導電性ＳｉＣ基板１と表面配線１３とを接続する接続配線）を形成する（表面配線及び接続配線の一部の形成プロセス）。 In this way, the basic device structure 18 of the GaN-based field effect transistor is manufactured as shown in FIG.
Note that the manufacturing method of the basic device structure of the GaN field effect transistor is not limited to this.
[Surface wiring formation process]
Next, with respect to the basic device structure manufactured as described above, the front surface wiring 13 and a part of the connection wiring 15 (surface) for connecting the front surface wiring 13 and the back surface wiring 14 as described below. A wiring side portion; a via wiring; a connection wiring for connecting the conductive SiC substrate 1 and the surface wiring 13) is formed (a process for forming part of the surface wiring and the connection wiring).

まず、例えばフォトリソグラフィによって、ビアホール形成予定領域［導電性ＳｉＣ基板１の所望の領域（ここでは窒化物半導体積層構造２の活性領域に対応する位置に形成されている導電性ＳｉＣ基板１）を除去する場合、その所望の領域以外の領域］に開口部を有するレジストパターン（マスクパターン）を、ソース電極（ソース電極パッド）４の表面上に形成されているＳｉＮパッシベーション膜７上にパターニングした後、例えばＳＦ6／ＣＨＦ3ガスを用いてドライエッチングを行なって、図２（Ｂ）に示すように、ビアホール形成予定領域に形成されているＳｉＮパッシベーション膜７を除去する。ここでは、例えば、ＳＦ6／ＣＨＦ3ガスの流量比を２：３０とし、アンテナパワー５００Ｗ／バイアスパワー５０Ｗとし、ＳｉＮのエッチングレートを０．２４μｍ／ｍｉｎとしている。 First, a region for forming a via hole [a desired region of the conductive SiC substrate 1 (here, the conductive SiC substrate 1 formed at a position corresponding to the active region of the nitride semiconductor multilayer structure 2) is removed by photolithography, for example. In this case, after patterning a resist pattern (mask pattern) having an opening in a region other than the desired region] on the SiN passivation film 7 formed on the surface of the source electrode (source electrode pad) 4, For example, dry etching is performed using SF 6 / CHF 3 gas to remove the SiN passivation film 7 formed in the via hole formation planned region as shown in FIG. Here, for example, the flow rate ratio of SF 6 / CHF 3 gas is 2:30, the antenna power is 500 W / the bias power is 50 W, and the etching rate of SiN is 0.24 μm / min.

次いで、レジストを剥離した後、ビアホール形成予定領域に形成されているソース電極４及び窒化物半導体積層構造２を加工して、導電性ＳｉＣ基板１に達するビアホール（コンタクトホール）１６を形成するために、例えば厚さ１０μｍのレジストを用いてパターニングを行なう。
そして、図２（Ｃ）に示すように、ソース電極４を構成する金属（ここではＴｉ／Ａｌ）の一部を、例えばイオンミリングによって除去する。ここでは、ミリングレートは、例えばＴｉ：１５ｎｍ／ｍｉｎ，Ａｌ：２８ｎｍ／ｍｉｎとしている。 Next, after removing the resist, the source electrode 4 and the nitride semiconductor multilayer structure 2 formed in the via hole formation scheduled region are processed to form a via hole (contact hole) 16 reaching the conductive SiC substrate 1. For example, patterning is performed using a resist having a thickness of 10 μm.
Then, as shown in FIG. 2C, a part of the metal (here, Ti / Al) constituting the source electrode 4 is removed by, for example, ion milling. Here, the milling rate is, for example, Ti: 15 nm / min, Al: 28 nm / min.

次いで、窒化物半導体積層構造２を導電性ＳｉＣ基板１との界面までエッチングする。つまり、図２（Ｃ）に示すように、ｎ−ＡｌＧａＮ層１１、ｉ−ＡｌＧａＮ層１０、ｉ−ＧａＮ層９、バッファ層８を、例えばＩＣＰ（Inductively Coupled Plasma）ドライエッチング装置で、例えばＣｌ2ガスを用いて、ドライエッチングして除去する。ここでは、アンテナパワー１００Ｗ／バイアスパワー２０Ｗとし、ＧａＮのエッチングレートは０．２μｍ／ｍｉｎとしている。これにより、導電性ＳｉＣ基板１に達するビアホール１６が形成される。 Next, the nitride semiconductor multilayer structure 2 is etched to the interface with the conductive SiC substrate 1. That is, as shown in FIG. 2C, the n-AlGaN layer 11, the i-AlGaN layer 10, the i-GaN layer 9, and the buffer layer 8 are formed using, for example, an ICP (Inductively Coupled Plasma) dry etching apparatus, for example, Cl 2. It is removed by dry etching using a gas. Here, the antenna power is 100 W / the bias power is 20 W, and the etching rate of GaN is 0.2 μm / min. Thereby, a via hole 16 reaching the conductive SiC substrate 1 is formed.

次に、レジストを剥離した後、接続配線１５の一部（ビア配線）を構成する配線金属（ビア配線金属）１７であるニッケル（Ｎｉ）を電気めっきするために、図２（Ｄ）に示すように、シードメタル１９［ここではＴｉ（１０ｎｍ）／Ｃｕ（２００ｎｍ）又はＴｉ（１０ｎｍ）／Ｎｉ（１００ｎｍ）］を例えばスパッタによってウェハ全面に形成する。
次いで、図２（Ｅ）に示すように、接続配線形成予定領域以外の領域にレジスト２０（例えば厚さ３μｍ）が残るようにパターニングを行なった後、Ｎｉ（例えば厚さ３．２μｍ）を電気めっきしてＮｉめっき１７を形成する。ここでは、Ｎｉめっき１７は、例えば、５０〜６０℃の温浴槽中で行ない、めっきレートは０．５μｍ／ｍｉｎとしている。 Next, after the resist is peeled off, nickel (Ni) which is a wiring metal (via wiring metal) 17 constituting a part of the connection wiring 15 (via wiring) is electroplated as shown in FIG. Thus, the seed metal 19 [here, Ti (10 nm) / Cu (200 nm) or Ti (10 nm) / Ni (100 nm)] is formed on the entire surface of the wafer by sputtering, for example.
Next, as shown in FIG. 2E, patterning is performed so that a resist 20 (for example, a thickness of 3 μm) remains in a region other than the connection wiring formation scheduled region, and then Ni (for example, a thickness of 3.2 μm) is electrically discharged. The Ni plating 17 is formed by plating. Here, the Ni plating 17 is performed, for example, in a hot bath at 50 to 60 ° C., and the plating rate is 0.5 μm / min.

次に、レジスト２０を剥離した後、図２（Ｆ）に示すように、Ｎｉめっき１７のシードメタル１９を、例えばイオンミリングによって除去する。ここでは、ミリングレートは、Ｔｉ：１５ｎｍ／ｍｉｎ，Ｃｕ：５３ｎｍ／ｍｉｎ，Ｎｉ：２５ｎｍ／ｍｉｎとしている。
このようにして、ビアホール１６内にビアホール１６を埋め込むようにビア配線を構成するＮｉめっき１７が形成される。このビア配線を構成するＮｉめっき１７はソース電極４に電気的に接続されている。 Next, after removing the resist 20, as shown in FIG. 2F, the seed metal 19 of the Ni plating 17 is removed by, for example, ion milling. Here, the milling rates are Ti: 15 nm / min, Cu: 53 nm / min, Ni: 25 nm / min.
In this way, the Ni plating 17 constituting the via wiring is formed so as to fill the via hole 16 in the via hole 16. The Ni plating 17 constituting the via wiring is electrically connected to the source electrode 4.

続いて、表面配線１３を構成する配線金属である金（Ａｕ）を電気めっきするために、図３（Ａ）に示すように、シードメタル２１［ここではＴｉ（１０ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ（２００ｎｍ）］を例えばスパッタによってウェハ全面に形成する。
そして、図３（Ｂ）に示すように、表面配線形成予定領域以外の領域にレジスト２２（例えば厚さ１μｍ）が残るようにパターニングを行なった後、Ａｕ（例えば厚さ１μｍ）を電気めっきして、表面配線１３を構成するＡｕめっきを形成する。ここでは、Ａｕめっき１３は、例えば、５５〜６５℃のＡｕめっき槽で行ない、めっきレートは０．５μｍ／ｍｉｎとしている。 Subsequently, in order to electroplate gold (Au) which is a wiring metal constituting the surface wiring 13, as shown in FIG. 3A, seed metal 21 [here, Ti (10 nm) / Pt (50 nm) / Au (200 nm)] is formed on the entire surface of the wafer by sputtering, for example.
Then, as shown in FIG. 3B, patterning is performed so that a resist 22 (for example, 1 μm thick) remains in a region other than the surface wiring formation planned region, and then Au (for example, 1 μm thick) is electroplated. Then, Au plating constituting the surface wiring 13 is formed. Here, the Au plating 13 is performed, for example, in an Au plating bath at 55 to 65 ° C., and the plating rate is set to 0.5 μm / min.

その後、レジスト２２を剥離した後、図３（Ｃ）に示すように、Ａｕめっき１３のシードメタル２１を、例えばイオンミリングによって除去する。ここでは、ミリングレートは、Ｔｉ：１５ｎｍ／ｍｉｎ，Ｐｔ：３０ｎｍ／ｍｉｎ，Ａｕ：５０ｎｍ／ｍｉｎとしている。
このようにして、ビア配線を構成するＮｉめっき１７に接続されるように表面配線１３を構成するＡｕめっきが形成される。つまり、表面配線１３、及び、表面配線１３と裏面配線１４とを接続するための接続配線１５の表面配線側の部分（ビア配線；導電性ＳｉＣ基板１と表面配線１３とを接続する接続配線）が形成される。
［裏面加工プロセス］
次に、上述のようにして表面配線１３及び接続配線１５の一部（ビア配線）が形成された基本デバイス構造１８に対して、以下のようにして、導電性ＳｉＣ基板１の所望の領域（ここでは活性領域の直下の領域；窒化物半導体積層構造２の活性領域に対応する位置に形成されている導電性ＳｉＣ基板１）を除去する加工を行なう。ここでは、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域以外の領域に対応する位置（ここではソース電極が設けられている領域に対応する位置；ソース電極の直下の領域）に導電性ＳｉＣ基板１が残るように、導電性ＳｉＣ基板１のエッチングを行なう（導電性ＳｉＣ基板のエッチングプロセス；ＳｉＣエッチング工程）。 Thereafter, after removing the resist 22, as shown in FIG. 3C, the seed metal 21 of the Au plating 13 is removed by, for example, ion milling. Here, the milling rates are Ti: 15 nm / min, Pt: 30 nm / min, Au: 50 nm / min.
In this way, Au plating constituting the surface wiring 13 is formed so as to be connected to the Ni plating 17 constituting the via wiring. That is, the surface wiring 13 and the portion on the surface wiring side of the connection wiring 15 for connecting the surface wiring 13 and the back surface wiring 14 (via wiring; connection wiring for connecting the conductive SiC substrate 1 and the surface wiring 13). Is formed.
[Backside processing process]
Next, with respect to the basic device structure 18 in which part of the surface wiring 13 and the connection wiring 15 (via wiring) is formed as described above, a desired region (on the conductive SiC substrate 1 ( Here, processing is performed to remove the region immediately below the active region; the conductive SiC substrate 1) formed at a position corresponding to the active region of the nitride semiconductor multilayer structure 2. Here, conductive SiC is formed at a position corresponding to a region other than the active region of the GaN-based field effect transistor (basic device structure) (here, a position corresponding to a region where the source electrode is provided; a region immediately below the source electrode). Conductive SiC substrate 1 is etched so that substrate 1 remains (conductive SiC substrate etching process; SiC etching step).

つまり、まず、上述のようにして表面配線１３及び接続配線１５の一部（ビア配線）が形成された基本デバイス構造１８の表面（デバイス表面）に表面保護膜（図示せず）を塗布し、図３（Ｄ）に示すように、この表面上に裏面加工用の支持基板２３を貼り付ける。なお、支持基板２３の接着にはワックスなどを用いれば良い。また、表面保護膜を形成せずに、デバイス表面にそのまま支持基板２３を貼り付けても良い。   That is, first, a surface protective film (not shown) is applied to the surface (device surface) of the basic device structure 18 in which part of the surface wiring 13 and the connection wiring 15 (via wiring) is formed as described above, As shown in FIG. 3D, a support substrate 23 for back surface processing is attached on this surface. Note that wax or the like may be used for bonding the support substrate 23. Further, the support substrate 23 may be directly attached to the device surface without forming the surface protective film.

次いで、図３（Ｄ）に示すように、導電性ＳｉＣ基板１の裏面を研磨して、例えば４００μｍの厚さの導電性ＳｉＣ基板１を例えば１００μｍ程度まで薄くする。
次に、図３（Ｅ），（Ｆ）に示すように、導電性ＳｉＣ基板１のエッチングに用いるメタルマスク２４［ここではニッケル（Ｎｉ）めっき］を形成する。
つまり、まず、図３（Ｅ）に示すように、メタルマスク２４となるＮｉを電気めっきするためのシードメタル２５［Ｔｉ（１０ｎｍ）／Ｃｕ（２００ｎｍ）又はＴｉ（１０ｎｍ／Ｎｉ（１００ｎｍ）］を、例えばスパッタによって導電性ＳｉＣ基板１の裏面全面に形成する。 Next, as shown in FIG. 3D, the back surface of the conductive SiC substrate 1 is polished, and the conductive SiC substrate 1 having a thickness of, for example, 400 μm is thinned to, for example, about 100 μm.
Next, as shown in FIGS. 3E and 3F, a metal mask 24 [here, nickel (Ni) plating] used for etching the conductive SiC substrate 1 is formed.
That is, first, as shown in FIG. 3E, a seed metal 25 [Ti (10 nm) / Cu (200 nm) or Ti (10 nm / Ni (100 nm))] for electroplating Ni to be the metal mask 24 is used. For example, it is formed on the entire back surface of the conductive SiC substrate 1 by sputtering.

次いで、図３（Ｆ）に示すように、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域に対応する位置にレジスト２６（例えば厚さ３μｍ）が残るようにパターニングを行なった後、Ｎｉ（例えば厚さ３μｍ）を電気めっきして、メタルマスク２４としてのＮｉめっきを形成する。ここでは、Ｎｉめっき２４は、例えば、５０〜６０℃の温浴槽中で行ない、めっきレートは０．５μｍ／ｍｉｎとしている。   Next, as shown in FIG. 3F, patterning is performed so that a resist 26 (for example, 3 μm thick) remains at a position corresponding to the active region of the GaN field effect transistor (basic device structure), and then Ni ( For example, a thickness of 3 μm) is electroplated to form Ni plating as the metal mask 24. Here, the Ni plating 24 is performed, for example, in a hot bath at 50 to 60 ° C., and the plating rate is 0.5 μm / min.

次に、レジスト２６を剥離した後、Ｎｉめっき２４のシードメタル２５を、例えばイオンミリングによって除去する。ここでは、ミリングレートは、Ｔｉ：１５ｎｍ／ｍｉｎ，Ｃｕ：５３ｎｍ／ｍｉｎ，Ｎｉ：２５ｎｍ／ｍｉｎとしている。
このようにして、メタルマスク２４が形成される。
次に、このようにして形成されたメタルマスク２４を用い、例えばＳＦ6／Ｏ2混合ガスを用いて導電性ＳｉＣ基板１をバッファ層８に達するまでドライエッチングして、図４（Ａ）に示すように、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域に対応する位置に形成されている導電性ＳｉＣ基板１を除去する。ここでは、例えば、アンテナパワー９００Ｗ／バイアスパワー１５０Ｗとし、ＳｉＣのエッチングレートを０．７５μｍ／ｍｉｎとしている。 Next, after removing the resist 26, the seed metal 25 of the Ni plating 24 is removed by, for example, ion milling. Here, the milling rates are Ti: 15 nm / min, Cu: 53 nm / min, Ni: 25 nm / min.
In this way, the metal mask 24 is formed.
Next, using the metal mask 24 thus formed, the conductive SiC substrate 1 is dry-etched using, for example, an SF 6 / O 2 mixed gas until it reaches the buffer layer 8, and FIG. As shown, the conductive SiC substrate 1 formed at a position corresponding to the active region of the GaN-based field effect transistor (basic device structure) is removed. Here, for example, the antenna power is 900 W / the bias power is 150 W, and the SiC etching rate is 0.75 μm / min.

なお、この導電性ＳｉＣ基板１のエッチングの際に、メタルマスク２４としてのＮｉめっきも同時にエッチングされ、膜厚が減少する［図４（Ａ）参照］。
ここで、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域に対応する位置に形成されている導電性ＳｉＣ基板１を除去しているのは、この活性領域に対応する位置に形成されている導電性ＳｉＣ基板１がＧａＮ系電界効果トランジスタの特性に影響を与えるからである。一方、ＧａＮ系電界効果トランジスタの活性領域以外の領域（ＧａＮ系電界効果トランジスタの特性に影響を与えない領域）に対応する位置に形成されている導電性ＳｉＣ基板１は残して、デバイスの強度を保持している。 When the conductive SiC substrate 1 is etched, the Ni plating as the metal mask 24 is also etched at the same time, and the film thickness is reduced [see FIG. 4A].
Here, the conductive SiC substrate 1 formed at a position corresponding to the active region of the GaN field effect transistor (basic device structure) is removed at a position corresponding to the active region. This is because the conductive SiC substrate 1 affects the characteristics of the GaN-based field effect transistor. On the other hand, the conductive SiC substrate 1 formed at a position corresponding to a region other than the active region of the GaN-based field effect transistor (region that does not affect the characteristics of the GaN-based field effect transistor) remains, and the strength of the device is increased. keeping.

本実施形態では、上述のようにして形成されたビア配線としてのＮｉめっき１７（表面配線１３と裏面配線１４とを接続するための接続配線１５の表面配線側の部分）と、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域以外の領域に対応する位置（ここではソース電極が設けられている領域に対応する位置；ソース電極の直下の領域）に残されている導電性ＳｉＣ基板１とが電気的に接続されており、後述するように、導電性ＳｉＣ基板１は裏面配線１４に電気的に接続されている。つまり、導電性ＳｉＣ基板１によって、表面配線１３と裏面配線１４とを接続するための接続配線１５の裏面配線側の部分が構成される。
［ＤＬＣ層（アモルファスカーボン層）形成プロセス］
次に、上述のようにしてＧａＮ系電界効果トランジスタの活性領域に対応する位置に形成されている導電性ＳｉＣ基板１を除去された基本デバイス構造１８に対して、以下のようにして、導電性ＳｉＣ基板１を除去した領域のバッファ層８の表面上にＤＬＣ層（アモルファスカーボン層）３を形成する（ＤＬＣ成膜工程；アモルファスカーボン層形成工程）。 In the present embodiment, the Ni plating 17 as the via wiring formed as described above (the portion on the surface wiring side of the connection wiring 15 for connecting the front surface wiring 13 and the back surface wiring 14), and the GaN-based field effect. Conductive SiC substrate 1 left in a position corresponding to a region other than the active region of the transistor (basic device structure) (here, a position corresponding to a region where the source electrode is provided; a region immediately below the source electrode) Are electrically connected. As described later, conductive SiC substrate 1 is electrically connected to backside wiring 14. That is, the conductive SiC substrate 1 constitutes a portion on the back surface wiring side of the connection wiring 15 for connecting the front surface wiring 13 and the back surface wiring 14.
[DLC layer (amorphous carbon layer) formation process]
Next, the basic device structure 18 from which the conductive SiC substrate 1 formed at the position corresponding to the active region of the GaN-based field effect transistor as described above is removed is made conductive as follows. A DLC layer (amorphous carbon layer) 3 is formed on the surface of the buffer layer 8 in the region where the SiC substrate 1 has been removed (DLC film forming step; amorphous carbon layer forming step).

本実施形態では、例えばプラズマイオン注入・成膜法（Plasma-Based Ion Implantation and Deposition；ＰＢＩＩ＆Ｄ法）によって、図４（Ｂ）に示すように、ウェハ全面にＤＬＣ層（ＤＬＣ膜）３を形成する。
ここで、ＰＢＩＩ＆Ｄ装置は、パルスプラズマ生成用のパルスＲＦ電源と、イオン注入用の高電圧パルス電源とを備える。そして、ＰＢＩＩ＆Ｄ法では、Ｃ2Ｈ2やＣ7Ｈ8などのガスを用い、試料に高周波パルスを印加して外形に沿って周囲にプラズマを発生させ、そのプラズマ中又はアフターグロープラズマ中にプラズマイオン注入を行なう。この高周波パルスの印加と高電圧パルスの印加を繰り返し行なうことによって、連続的にイオンの加速注入をしていくのが特徴である。このように堆積中の膜に繰り返しイオン注入を行ない、ヒートスパイク効果を与えることによって応力を低減することが可能となり、数１０μｍ程度の厚膜の形成が可能となる。また、高周波プラズマのｄｕｔｙ比を小さくすることによって低温プロセスも可能となる。 In this embodiment, a DLC layer (DLC film) 3 is formed on the entire surface of the wafer as shown in FIG. 4B by, for example, plasma ion implantation and deposition (PBII & D). .
Here, the PBII & D apparatus includes a pulse RF power source for generating pulsed plasma and a high voltage pulse power source for ion implantation. In the PBII & D method, a gas such as C 2 H 2 or C 7 H 8 is used, a high frequency pulse is applied to the sample to generate plasma around the outer shape, and plasma is generated in the plasma or in the afterglow plasma. Ion implantation is performed. It is characterized in that accelerated ion implantation is continuously performed by repeatedly applying the high frequency pulse and the high voltage pulse. Thus, by repeatedly ion-implanting the film being deposited to give a heat spike effect, the stress can be reduced, and a thick film of about several tens of μm can be formed. Also, a low temperature process can be performed by reducing the duty ratio of the high frequency plasma.

ここでは、高周波（パルス電圧２０ｋＶ，パルス幅１０μｓ）によってＣ2Ｈ2プラズマを励起し、そのプラズマ中に上述のようにして加工された基本デバイス構造１８を浸漬する。
続いて、負の高電圧パルス（パルス電圧−２０ｋＶ，パルス幅５μｓ）を印加して基本デバイス構造１８（試料）の表面（導電性ＳｉＣ基板１の裏面側）にＤＬＣ膜を成膜する。 Here, the C 2 H 2 plasma is excited by high frequency (pulse voltage 20 kV, pulse width 10 μs), and the basic device structure 18 processed as described above is immersed in the plasma.
Subsequently, a negative high voltage pulse (pulse voltage −20 kV, pulse width 5 μs) is applied to form a DLC film on the surface of the basic device structure 18 (sample) (the back side of the conductive SiC substrate 1).

以後、これを繰り返し、所望の膜厚のＤＬＣ膜３を堆積させる。
ここでは、高電圧パルスのｄｕｔｙを所望の値（好ましくは１０％以下）に調節し、プロセス温度を２００℃以下にしている。
このようにして、図４（Ｂ）に示すように、基本デバイス構造１８の導電性ＳｉＣ基板１を除去した領域、即ち、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域に対応する位置のバッファ層８の表面上に、ＤＬＣ層３が形成される。 Thereafter, this is repeated to deposit a DLC film 3 having a desired film thickness.
Here, the duty of the high voltage pulse is adjusted to a desired value (preferably 10% or less), and the process temperature is set to 200 ° C. or less.
In this manner, as shown in FIG. 4B, the region of the basic device structure 18 where the conductive SiC substrate 1 is removed, that is, the position corresponding to the active region of the GaN field effect transistor (basic device structure). A DLC layer 3 is formed on the surface of the buffer layer 8.

なお、ＤＬＣ膜３を堆積させる前に、密着性を向上させるために、ＡｒやＣＨ4などによる表面調整、Ｎ2やＣＨ4などのイオン注入などを行なっても良い。
また、ＤＬＣ層３を形成する方法（又は装置）としては、例えば、イオン化蒸着法、高周波プラズマ法、アークイオンプレーティング法、ＵＢＭスパッタリング法、プラズマイオン注入法（ＰＢＩＩ＆Ｄ法）などが挙げられる。本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）においてＤＬＣ層３を形成する方法（又は装置）としては特に限定はないが、上述のように、膜の特性として低膜応力、電気絶縁性、高熱伝導性が得られ、かつ、低温プロセスが可能であるＰＢＩＩ＆Ｄ法を用いるのが好ましい。なお、成膜の低温化は、ＧａＮ系電子デバイスの特性変化や裏面加工時に支持基板を貼り合わせる接着剤の変性などの観点で重要である。
［裏面配線形成プロセス］
次に、上述のようにして基本デバイス構造１８の裏面側に形成されたＤＬＣ層３上に、裏面配線（裏面電極）１４を形成する。 Before the DLC film 3 is deposited, surface adjustment by Ar, CH 4 or the like, ion implantation of N 2 or CH 4 or the like may be performed in order to improve adhesion.
Examples of the method (or apparatus) for forming the DLC layer 3 include an ionization vapor deposition method, a high frequency plasma method, an arc ion plating method, a UBM sputtering method, a plasma ion implantation method (PBII & D method), and the like. The method (or apparatus) for forming the DLC layer 3 in the nitride semiconductor device (GaN-based field effect transistor) is not particularly limited. However, as described above, the film characteristics include low film stress, electrical insulation, and high heat. It is preferable to use the PBII & D method in which conductivity is obtained and a low temperature process is possible. It should be noted that lowering the film formation is important from the viewpoint of changing the characteristics of the GaN-based electronic device and modifying the adhesive that bonds the support substrate when processing the back surface.
[Backside wiring formation process]
Next, the back surface wiring (back surface electrode) 14 is formed on the DLC layer 3 formed on the back surface side of the basic device structure 18 as described above.

まず、図４（Ｃ）に示すように、ビア配線としてのＮｉめっき１７に接続された導電性ＳｉＣ基板１の表面を覆っているＤＬＣ層３をエッチングしてコンタクトホール２７を形成する。
次に、裏面配線１４を構成する配線金属である金（Ａｕ）を電気めっきするために、図４（Ｄ）に示すように、シードメタル２８［ここではＴｉ（１０ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ（２００ｎｍ）］を例えばスパッタによってウェハ全面に形成した後、Ａｕ（例えば厚さ１μｍ）を電気めっきして、裏面配線１４を構成するＡｕめっきを形成する。ここでは、Ａｕめっき１４は、例えば、５５〜６５℃のＡｕめっき槽で行ない、めっきレートは０．５μｍ／ｍｉｎとしている。 First, as shown in FIG. 4C, the contact hole 27 is formed by etching the DLC layer 3 covering the surface of the conductive SiC substrate 1 connected to the Ni plating 17 as the via wiring.
Next, in order to electroplate gold (Au) which is a wiring metal constituting the back surface wiring 14, as shown in FIG. 4D, the seed metal 28 [here, Ti (10 nm) / Pt (50 nm) / Au (200 nm)] is formed on the entire surface of the wafer by sputtering, for example, and then Au (for example, 1 μm in thickness) is electroplated to form Au plating constituting the backside wiring 14. Here, the Au plating 14 is performed, for example, in an Au plating bath at 55 to 65 ° C., and the plating rate is set to 0.5 μm / min.

このようにして、ＤＬＣ層３上に裏面配線１４を構成するＡｕめっきが形成される。つまり、接続配線１５を構成する導電性ＳｉＣ基板１に電気的に接続されるように裏面配線１４が形成される。
［仕上げ工程］
最後に、仕上げ工程として、支持基板２３を剥離し、表面保護膜（図示せず）を除去する。 In this way, Au plating constituting the back surface wiring 14 is formed on the DLC layer 3. That is, the back surface wiring 14 is formed so as to be electrically connected to the conductive SiC substrate 1 constituting the connection wiring 15.
[Finishing process]
Finally, as a finishing step, the support substrate 23 is peeled off, and the surface protective film (not shown) is removed.

これにより、図４（Ｅ）に示すように、本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）が完成する。
したがって、本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）及びその製造方法によれば、半絶縁性ＳｉＣ基板と比較して安価に入手することができる導電性ＳｉＣ基板１を使用してコストを低く抑えながら、良好な出力特性及び高周波特性が得られるという利点がある。つまり、安価な導電性ＳｉＣ基板１を用いながら、ＧａＮ系電界効果トランジスタの活性領域に対応する位置に導電性ＳｉＣ基板１に代えてＤＬＣ層３を形成することで、良好な出力特性を有し、高周波動作するデバイスを実現することが可能となる。また、ＤＬＣ層３を用いているため、熱安定性の向上も見込まれる。 Thereby, as shown in FIG. 4E, the nitride semiconductor device (GaN-based field effect transistor) is completed.
Therefore, according to the nitride semiconductor device (GaN-based field effect transistor) and the manufacturing method thereof according to the present embodiment, the conductive SiC substrate 1 that can be obtained at a lower cost than the semi-insulating SiC substrate is used. Thus, there is an advantage that good output characteristics and high frequency characteristics can be obtained while keeping the cost low. In other words, the DLC layer 3 is formed in place of the conductive SiC substrate 1 at a position corresponding to the active region of the GaN-based field effect transistor while using an inexpensive conductive SiC substrate 1, thereby providing good output characteristics. It becomes possible to realize a device that operates at a high frequency. In addition, since the DLC layer 3 is used, an improvement in thermal stability is also expected.

さらに、導電性ＳｉＣ基板１を、表面配線１３と裏面配線１４とを接続する接続配線１５の一部として利用しているため、プロセス工程数を削減できるという利点もある。
また、本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）は、上述のように、一般的な方法によって導電性ＳｉＣ基板１上に作製される窒化物半導体装置（ＧａＮ系電界効果トランジスタ）を加工することによって製造することができるため、一般的な方法によって導電性ＳｉＣ基板１上に作製される窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の半導体積層構造（エピ構造）を変更することなく、そのまま使用することができるという利点もある。 Furthermore, since the conductive SiC substrate 1 is used as a part of the connection wiring 15 that connects the front surface wiring 13 and the back surface wiring 14, there is an advantage that the number of process steps can be reduced.
Further, as described above, the nitride semiconductor device (GaN-based field effect transistor) processes the nitride semiconductor device (GaN-based field effect transistor) manufactured on the conductive SiC substrate 1 by a general method. Therefore, the semiconductor stacked structure (epi structure) of the nitride semiconductor device (GaN-based field effect transistor) manufactured on the conductive SiC substrate 1 by a general method is not changed, and it is used as it is. There is also an advantage that it can be used.

なお、本実施形態では、ソース電極４が設けられている領域に対応する位置の導電性ＳｉＣ基板１を残し、これに接続されるようにビア配線を形成しているが、これに限られるものではない。
［第２実施形態］
次に、第２実施形態にかかる窒化物半導体装置及びその製造方法について、図５，図６を参照しながら説明する。 In the present embodiment, the conductive SiC substrate 1 is left at a position corresponding to the region where the source electrode 4 is provided, and the via wiring is formed so as to be connected thereto. is not.
[Second Embodiment]
Next, a nitride semiconductor device and a manufacturing method thereof according to the second embodiment will be described with reference to FIGS.

本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）は、上述の第１実施形態のものに対し、図５に示すように、窒化物半導体積層構造（ＧａＮ系半導体積層構造を含む）２とＤＬＣ層（アモルファスカーボン層）３との間の中間層としてアモルファスＳｉＣ層３０が設けられている点が異なる。
つまり、本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）は、図５に示すように、窒化物半導体積層構造（ＧａＮ系半導体積層構造を含む；ＧａＮ−ＨＥＭＴ構造）２とＤＬＣ層（アモルファスカーボン層）３との間にアモルファスＳｉＣ層３０を備える。なお、図５では、上述の第１実施形態のもの（図１参照）と同一のものには同一の符号を付している。 The nitride semiconductor device (GaN-based field effect transistor) according to the present embodiment is a nitride semiconductor multilayer structure (including a GaN-based semiconductor multilayer structure) as shown in FIG. 2 and the DLC layer (amorphous carbon layer) 3 is different in that an amorphous SiC layer 30 is provided as an intermediate layer.
That is, the nitride semiconductor device (GaN-based field effect transistor) includes a nitride semiconductor multilayer structure (including a GaN-based semiconductor multilayer structure; GaN-HEMT structure) 2 and a DLC layer (amorphous carbon layer) as shown in FIG. ) 3 is provided with an amorphous SiC layer 30. In FIG. 5, the same components as those in the first embodiment described above (see FIG. 1) are denoted by the same reference numerals.

なお、その他の構成は上述の第１実施形態のもの（図１参照）と同一であるため、ここでは説明を省略する。
次に、本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法について、図６を参照しながら説明する。
まず、基本デバイス構造（ここではＧａＮ−ＨＥＭＴ構造）１８を作製し、導電性ＳｉＣ基板１をエッチングする工程までは、上述の第１実施形態［図２（Ａ）〜（Ｆ）、図３（Ａ）〜（Ｆ）、図４（Ａ）参照］と同じである。 Since the other configuration is the same as that of the first embodiment (see FIG. 1), the description thereof is omitted here.
Next, a method for manufacturing the nitride semiconductor device (GaN-based field effect transistor) according to the present embodiment will be described with reference to FIG.
First, a basic device structure (here, a GaN-HEMT structure) 18 is manufactured, and the process up to the step of etching the conductive SiC substrate 1 is performed in the above-described first embodiment [FIGS. 2A to 2F, FIG. A) to (F), see FIG. 4A].

本実施形態では、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域に対応する位置に形成されている導電性ＳｉＣ基板１をエッチングによって除去した後［図４（Ａ）参照］、ＤＬＣ膜（ＤＬＣ層）３を堆積させる前に、密着性を向上させるために、図６（Ａ）に示すように、中間層としてのアモルファスＳｉＣ層３０を、例えばスパッタリング法によってウェハ全面に形成する。   In the present embodiment, the conductive SiC substrate 1 formed at a position corresponding to the active region of the GaN-based field effect transistor (basic device structure) is removed by etching [see FIG. 4A], and then the DLC film ( Before the DLC layer 3 is deposited, an amorphous SiC layer 30 as an intermediate layer is formed on the entire surface of the wafer by sputtering, for example, as shown in FIG. 6A in order to improve adhesion.

次いで、図６（Ｂ）に示すように、アモルファスＳｉＣ層３０上の表面全体にＤＬＣ膜３を成膜する。なお、ＤＬＣ成膜プロセスは、上述の第１実施形態［図４（Ｂ）参照］と同じである。
次に、図６（Ｃ）に示すように、ビア配線としてのＮｉめっき１７に接続された導電性ＳｉＣ基板１の表面を覆っているＤＬＣ層３及びアモルファスＳｉＣ層３０をエッチングしてコンタクトホール３１を形成する。 Next, as shown in FIG. 6B, a DLC film 3 is formed on the entire surface of the amorphous SiC layer 30. The DLC film formation process is the same as that in the first embodiment described above (see FIG. 4B).
Next, as shown in FIG. 6C, the contact hole 31 is etched by etching the DLC layer 3 and the amorphous SiC layer 30 covering the surface of the conductive SiC substrate 1 connected to the Ni plating 17 as the via wiring. Form.

そして、図６（Ｄ）に示すように、ＤＬＣ層３上に裏面配線１４を構成するＡｕめっきを形成する。つまり、接続配線１５を構成する導電性ＳｉＣ基板１に電気的に接続されるように裏面配線１４を形成する。なお、裏面配線形成プロセスは、上述の第１実施形態［図４（Ｃ），（Ｄ）参照］と同じである。
最後に、上述の第１実施形態と同様に、仕上げ工程として、支持基板２３を剥離し、表面保護膜（図示せず）を除去する。 Then, as shown in FIG. 6 (D), Au plating constituting the back surface wiring 14 is formed on the DLC layer 3. That is, the back surface wiring 14 is formed so as to be electrically connected to the conductive SiC substrate 1 constituting the connection wiring 15. The backside wiring formation process is the same as that in the first embodiment described above (see FIGS. 4C and 4D).
Finally, as in the first embodiment described above, as a finishing step, the support substrate 23 is peeled off, and the surface protective film (not shown) is removed.

これにより、図６（Ｅ）に示すように、本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）が完成する。
したがって、本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）及びその製造方法によれば、上述の第１実施形態と同様に、半絶縁性ＳｉＣ基板と比較して安価に入手することができる導電性ＳｉＣ基板１を使用してコストを低く抑えながら、良好な出力特性及び高周波特性が得られるという利点がある。つまり、安価な導電性ＳｉＣ基板１を用いながら、ＧａＮ系電界効果トランジスタの活性領域に対応する位置に導電性ＳｉＣ基板に代えてＤＬＣ層を形成することで、良好な出力特性を有し、高周波動作するデバイスを実現することが可能となる。 Thereby, as shown in FIG. 6E, the nitride semiconductor device (GaN-based field effect transistor) is completed.
Therefore, according to the nitride semiconductor device (GaN-based field effect transistor) and the manufacturing method thereof according to the present embodiment, as with the above-described first embodiment, the nitride semiconductor device can be obtained at a lower cost than the semi-insulating SiC substrate. There is an advantage that good output characteristics and high-frequency characteristics can be obtained while keeping the cost low by using the conductive SiC substrate 1 capable of performing the above. In other words, by using a cheap conductive SiC substrate 1 and forming a DLC layer in place of the conductive SiC substrate at a position corresponding to the active region of the GaN-based field effect transistor, it has good output characteristics and high frequency. An operating device can be realized.

特に、ＤＬＣ層３を形成する前にアモルファスＳｉＣ層３０を形成しているため、ＤＬＣ膜３を堆積させる際の密着性を向上させることができる。
［第３実施形態］
次に、第３実施形態にかかる窒化物半導体装置及びその製造方法について、図７，図８を参照しながら説明する。 In particular, since the amorphous SiC layer 30 is formed before the DLC layer 3 is formed, adhesion when the DLC film 3 is deposited can be improved.
[Third Embodiment]
Next, a nitride semiconductor device and a manufacturing method thereof according to the third embodiment will be described with reference to FIGS.

本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）は、上述の第１実施形態のものに対し、図７に示すように、窒化物半導体積層構造（ＧａＮ系半導体積層構造を含む；ＧａＮ−ＨＥＭＴ構造）２とＤＬＣ層（アモルファスカーボン層）３との間に半絶縁性ＳｉＣ層４０を備える点が異なる。なお、図７では、上述の第１実施形態のもの（図１参照）と同一のものには同一の符号を付している。   The nitride semiconductor device (GaN-based field effect transistor) according to the present embodiment has a nitride semiconductor multilayer structure (including a GaN-based semiconductor multilayer structure) as shown in FIG. The difference is that a semi-insulating SiC layer 40 is provided between the GaN-HEMT structure 2 and the DLC layer (amorphous carbon layer) 3. In FIG. 7, the same components as those in the first embodiment described above (see FIG. 1) are denoted by the same reference numerals.

なお、その他の構成は上述の第１実施形態のもの（図１参照）と同一であるため、ここでは説明を省略する。
次に、本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法について、図８を参照しながら説明する。
まず、上述の第１実施形態の基本デバイス構造作製プロセスにおいて、図８（Ａ）に示すように、導電性ＳｉＣ基板１上に、半絶縁性ＳｉＣ層４０を形成した後、バッファ層８からｎ−ＧａＮ層１２までの各層を積層させて窒化物半導体積層構造（ＧａＮ系半導体積層構造を含む；ＧａＮ−ＨＥＭＴ構造）２を形成する。なお、半絶縁性ＳｉＣ層４０及び窒化物半導体積層構造２は、高アスペクト比のエッチングを行なわなくても良い程度の厚さになっている。また、基本デバイス構造作製プロセスのその他の工程は上述の第１実施形態［図２（Ａ）参照］と同じである。 Since the other configuration is the same as that of the first embodiment (see FIG. 1), the description thereof is omitted here.
Next, a method for manufacturing the nitride semiconductor device (GaN-based field effect transistor) according to the present embodiment will be described with reference to FIG.
First, in the basic device structure manufacturing process of the first embodiment described above, after forming the semi-insulating SiC layer 40 on the conductive SiC substrate 1 as shown in FIG. The layers up to the GaN layer 12 are stacked to form a nitride semiconductor stacked structure (including a GaN-based semiconductor stacked structure; GaN-HEMT structure) 2. The semi-insulating SiC layer 40 and the nitride semiconductor multilayer structure 2 have a thickness that does not require etching with a high aspect ratio. The other steps of the basic device structure manufacturing process are the same as those in the first embodiment described above (see FIG. 2A).

本実施形態では、図８（Ａ）に示すように、導電性ＳｉＣ基板１上に、半絶縁性ＳｉＣ層（例えば厚さ０．５μｍ）４０をエピタキシャル成長させて形成した後、バッファ層８からｎ−ＧａＮ層１２までの各層を積層させて窒化物半導体積層構造２を形成するようにしている。
次いで、上述の第１実施形態の表面配線形成プロセス［図２（Ｂ）〜（Ｆ），図３（Ａ）〜（Ｃ）参照］において、図８（Ｂ）に示すように、窒化物半導体積層構造２を導電性ＳｉＣ基板１との界面までエッチングする際に、半絶縁性ＳｉＣ層４０までをエッチングして除去する。ここでは、レジストが残っている限り、ＧａＮ／ＳｉＣ界面よりも数ミクロン深い領域までエッチングして、半絶縁性ＳｉＣ層４０を完全に除去する。なお、表面配線形成プロセスのその他の工程は上述の第１実施形態［図２（Ｂ）〜（Ｆ），図３（Ａ）〜（Ｃ）参照］と同じである。 In the present embodiment, as shown in FIG. 8A, after a semi-insulating SiC layer (for example, 0.5 μm thick) 40 is formed on the conductive SiC substrate 1 by epitaxial growth, the buffer layers 8 to n are formed. The layers up to the GaN layer 12 are laminated to form the nitride semiconductor multilayer structure 2.
Next, in the surface wiring formation process of the first embodiment described above (see FIGS. 2B to 3F and FIGS. 3A to 3C), as shown in FIG. When the laminated structure 2 is etched to the interface with the conductive SiC substrate 1, the semi-insulating SiC layer 40 is removed by etching. Here, as long as the resist remains, the semi-insulating SiC layer 40 is completely removed by etching to a region several microns deeper than the GaN / SiC interface. The other steps of the surface wiring formation process are the same as those in the first embodiment described above (see FIGS. 2B to 3F and FIGS. 3A to 3C).

次に、上述の第１実施形態の裏面加工プロセス［図３（Ｄ）〜（Ｆ），図４（Ａ）参照］において、図８（Ｃ）に示すように、導電性ＳｉＣ基板１を半絶縁性ＳｉＣ層４０に達するまでドライエッチングして、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域に対応する位置に形成されている導電性ＳｉＣ基板１を除去する。この際、半絶縁性ＳｉＣ層４０も多少エッチングする。これにより、導電性ＳｉＣ基板１が残らないようにオーバーエッチングすることが可能となり、導電性ＳｉＣ基板１が残存することによる寄生容量の増加を防ぐことができる。なお。裏面加工プロセスのその他の工程は上述の第１実施形態［図３（Ｄ）〜（Ｆ），図４（Ａ）参照］と同じである。   Next, in the back surface processing process of the first embodiment described above (see FIGS. 3D to 3F and FIG. 4A), as shown in FIG. 8C, the conductive SiC substrate 1 is half-finished. Dry etching is performed until the insulating SiC layer 40 is reached, and the conductive SiC substrate 1 formed at a position corresponding to the active region of the GaN-based field effect transistor (basic device structure) is removed. At this time, the semi-insulating SiC layer 40 is also slightly etched. As a result, overetching can be performed so that the conductive SiC substrate 1 does not remain, and an increase in parasitic capacitance due to the remaining conductive SiC substrate 1 can be prevented. Note that. Other steps of the back surface processing are the same as those in the first embodiment described above (see FIGS. 3D to 3F and FIG. 4A).

なお、本実施形態では、導電性ＳｉＣ基板１を除去した領域の半絶縁性ＳｉＣ層４０の表面上にＤＬＣ層（アモルファスカーボン層）３を形成することになり、半絶縁性ＳｉＣ層４０はＤＬＣ膜３を堆積させる際の密着性が良いため、上述の第２実施形態のように、アモルファスＳｉＣ層を形成する必要がない。
その後、上述の第１実施形態［図４（Ｂ）〜（Ｄ）参照］と同様のプロセスを経て、図８（Ｄ）に示すように、本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）が完成する。 In the present embodiment, the DLC layer (amorphous carbon layer) 3 is formed on the surface of the semi-insulating SiC layer 40 in the region where the conductive SiC substrate 1 has been removed. Since the adhesion at the time of depositing the film 3 is good, it is not necessary to form an amorphous SiC layer as in the second embodiment described above.
Thereafter, through a process similar to that of the first embodiment described above [see FIGS. 4B to 4D], as shown in FIG. 8D, the nitride semiconductor device (GaN-based field effect transistor) is completed. Complete.

したがって、本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）及びその製造方法によれば、上述の第１実施形態と同様に、半絶縁性ＳｉＣ基板と比較して安価に入手することができる導電性ＳｉＣ基板１を使用してコストを低く抑えながら、良好な出力特性及び高周波特性が得られるという利点がある。つまり、安価な導電性ＳｉＣ基板１を用いながら、ＧａＮ系電界効果トランジスタの活性領域に対応する位置に導電性ＳｉＣ基板１に代えてＤＬＣ層３を形成することで、良好な出力特性を有し、高周波動作するデバイスを実現することが可能となる。
［第４実施形態］
次に、第４実施形態にかかる窒化物半導体装置及びその製造方法について、図９，１０を参照しながら説明する。 Therefore, according to the nitride semiconductor device (GaN-based field effect transistor) and the manufacturing method thereof according to the present embodiment, as with the above-described first embodiment, the nitride semiconductor device can be obtained at a lower cost than the semi-insulating SiC substrate. There is an advantage that good output characteristics and high-frequency characteristics can be obtained while keeping the cost low by using the conductive SiC substrate 1 capable of performing the above. In other words, the DLC layer 3 is formed in place of the conductive SiC substrate 1 at a position corresponding to the active region of the GaN-based field effect transistor while using an inexpensive conductive SiC substrate 1, thereby providing good output characteristics. It becomes possible to realize a device that operates at a high frequency.
[Fourth Embodiment]
Next, a nitride semiconductor device and a manufacturing method thereof according to the fourth embodiment will be described with reference to FIGS.

本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）は、上述の第１実施形態のものに対し、図９に示すように、表面配線と裏面配線とを接続する接続配線（ビア配線を含む）を備えない点が異なり、ＧａＮ系電界効果トランジスタの活性領域以外の領域に対応する位置に残される導電性ＳｉＣ基板１の位置が異なる。つまり、本発明は、表面配線と裏面配線とを接続する接続配線（ビア配線を含む）を備えない窒化物半導体装置（ＧａＮ系電界効果トランジスタ）にも適用することができる。   The nitride semiconductor device (GaN-based field effect transistor) according to the present embodiment is a connection wiring (via wiring) for connecting the front surface wiring and the back surface wiring as shown in FIG. And the position of the conductive SiC substrate 1 left at a position corresponding to a region other than the active region of the GaN-based field effect transistor is different. That is, the present invention can also be applied to a nitride semiconductor device (GaN-based field effect transistor) that does not include connection wiring (including via wiring) that connects the front surface wiring and the back surface wiring.

本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）は、図９に示すように、導電性ＳｉＣ基板１上に形成された窒化物半導体積層構造（ＧａＮ系半導体積層構造を含む；ＧａＮ−ＨＥＭＴ構造）２と、窒化物半導体積層構造２の活性領域の下方の領域に窒化物半導体積層構造２の裏面に接するように形成された（ここでは窒化物半導体積層構造２の活性領域となる領域に対応する位置に導電性ＳｉＣ基板１に代えて形成された）ダイヤモンドライクカーボン層（ＤＬＣ層；アモルファスカーボン層）３とを備える。そして、窒化物半導体積層構造２の表面上に、ソース電極４、ドレイン電極５、ゲート電極６が形成されており、表面がパッシベーション膜（ここではＳｉＮパッシベーション膜）７で覆われている。なお、図９では、上述の第１実施形態のもの（図１参照）と同一のものには同一の符号を付している。   As shown in FIG. 9, the nitride semiconductor device (GaN-based field effect transistor) includes a nitride semiconductor multilayer structure (including a GaN-based semiconductor multilayer structure; GaN-HEMT structure) formed on a conductive SiC substrate 1. 2 and a region below the active region of the nitride semiconductor multilayer structure 2 so as to be in contact with the back surface of the nitride semiconductor multilayer structure 2 (here, corresponding to the region that becomes the active region of the nitride semiconductor multilayer structure 2) And a diamond-like carbon layer (DLC layer; amorphous carbon layer) 3 formed in place of the conductive SiC substrate 1. A source electrode 4, a drain electrode 5, and a gate electrode 6 are formed on the surface of the nitride semiconductor multilayer structure 2, and the surface is covered with a passivation film (here, a SiN passivation film) 7. In FIG. 9, the same components as those in the first embodiment (see FIG. 1) are denoted by the same reference numerals.

本実施形態では、ＧａＮ系電界効果トランジスタの活性領域以外の領域に対応する位置に（ここでは活性領域に対応する領域を挟んで両側の位置に；ソース電極及びドレイン電極に対して外側の位置に）導電性ＳｉＣ基板１を残すことで、デバイスの強度が保持されるようにしている。
なお、その他の構成は上述の第１実施形態（図１参照）のものと同一であるため、ここでは説明を省略する。 In the present embodiment, at a position corresponding to a region other than the active region of the GaN-based field effect transistor (here, at positions on both sides of the region corresponding to the active region; at a position outside the source electrode and the drain electrode) ) The strength of the device is maintained by leaving the conductive SiC substrate 1.
Since other configurations are the same as those of the first embodiment (see FIG. 1), description thereof is omitted here.

次に、本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法について、図１０を参照しながら説明する。
まず、上述の第１実施形態［図２（Ａ）参照］と同様に、基本デバイス構造（ここではＧａＮ−ＨＥＭＴ構造）１８を作製する。そして、図示していないが、基本デバイス構造１８の表面上に表面配線１３を形成する。なお、本実施形態では、上述の第１実施形態のビア配線形成工程は行なわない。 Next, a method for manufacturing the nitride semiconductor device (GaN-based field effect transistor) according to the present embodiment will be described with reference to FIG.
First, a basic device structure (here, a GaN-HEMT structure) 18 is fabricated in the same manner as in the first embodiment described above (see FIG. 2A). Then, although not shown, the surface wiring 13 is formed on the surface of the basic device structure 18. In the present embodiment, the via wiring forming step of the first embodiment is not performed.

次に、上述の第１実施形態の裏面加工プロセス［図３（Ｄ）〜（Ｆ），図４（Ａ）参照］と同様に、基本デバイス構造１８の表面に表面保護膜（図示せず）を塗布し、図１０（Ａ）に示すように、この表面上に裏面加工用の支持基板２３を貼り付け、導電性ＳｉＣ基板１の裏面を研磨して薄くし、メタルマスク２４となるＮｉを電気めっきするためのシードメタル２５［Ｔｉ（１０ｎｍ）／Ｃｕ（２００ｎｍ）又はＴｉ（１０ｎｍ／Ｎｉ（１００ｎｍ）］を導電性ＳｉＣ基板１の裏面全面に形成する。   Next, a surface protective film (not shown) is formed on the surface of the basic device structure 18 in the same manner as the back surface processing process of the first embodiment described above (see FIGS. 3D to 3F and FIG. 4A). As shown in FIG. 10A, a support substrate 23 for back surface processing is pasted on this surface, the back surface of the conductive SiC substrate 1 is polished and thinned, and Ni serving as a metal mask 24 is formed. A seed metal 25 [Ti (10 nm) / Cu (200 nm) or Ti (10 nm / Ni (100 nm)) for electroplating is formed on the entire back surface of the conductive SiC substrate 1.

次いで、図１０（Ｂ）に示すように、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域に対応する位置にレジスト２６（例えば厚さ３μｍ）が残るようにパターニングを行なった後、Ｎｉ（例えば厚さ３μｍ）を電気めっきする。
次に、レジスト２６を剥離した後、Ｎｉめっき２４のシードメタル２５を例えばイオンミリングによって除去する。 Next, as shown in FIG. 10B, patterning is performed so that a resist 26 (for example, 3 μm in thickness) remains in a position corresponding to the active region of the GaN field effect transistor (basic device structure), and then Ni ( For example, a thickness of 3 μm) is electroplated.
Next, after removing the resist 26, the seed metal 25 of the Ni plating 24 is removed by, for example, ion milling.

このようにして、メタルマスク２４が形成される。
次に、このようにして形成されたメタルマスク２４を用い、導電性ＳｉＣ基板１をバッファ層８に達するまでドライエッチングして、図１０（Ｃ）に示すように、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域に対応する位置に形成されている導電性ＳｉＣ基板１を除去する。 In this way, the metal mask 24 is formed.
Next, using the metal mask 24 formed in this way, the conductive SiC substrate 1 is dry-etched until it reaches the buffer layer 8, and as shown in FIG. The conductive SiC substrate 1 formed at a position corresponding to the active region of the device structure is removed.

なお、この導電性ＳｉＣ基板１のエッチングの際に、メタルマスク２４としてのＮｉめっきも同時にエッチングされ、膜厚が減少する［図１０（Ｃ）参照］。
ここで、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域に対応する位置に形成されている導電性ＳｉＣ基板１（導電性ＳｉＣ基板１の所望の領域）を除去しているのは、この活性領域に対応する位置に形成されている導電性ＳｉＣ基板１がＧａＮ系電界効果トランジスタの特性に影響を与えるからである。一方、ＧａＮ系電界効果トランジスタ（基本デバイス構造）の活性領域以外の領域（ＧａＮ系電界効果トランジスタの特性に影響を与えない領域）に対応する位置に形成されている導電性ＳｉＣ基板１は残して、デバイスの強度を保持している。 When the conductive SiC substrate 1 is etched, the Ni plating as the metal mask 24 is also etched at the same time, and the film thickness is reduced [see FIG. 10C].
Here, the conductive SiC substrate 1 (desired region of the conductive SiC substrate 1) formed at a position corresponding to the active region of the GaN-based field effect transistor (basic device structure) is removed. This is because the conductive SiC substrate 1 formed at a position corresponding to the active region affects the characteristics of the GaN-based field effect transistor. On the other hand, the conductive SiC substrate 1 formed at a position corresponding to a region other than the active region of the GaN-based field effect transistor (basic device structure) (region that does not affect the characteristics of the GaN-based field effect transistor) remains. Holds the strength of the device.

次に、上述の第１実施形態［図４（Ｂ）参照］と同様に、図１０（Ｄ）に示すように、導電性ＳｉＣ基板１を除去した領域のバッファ層８の表面上にＤＬＣ層（アモルファスカーボン層）３を形成する（ＤＬＣ成膜工程；アモルファスカーボン層形成工程）。つまり、例えばプラズマイオン注入・成膜法（Plasma-Based Ion Implantation and Deposition；ＰＢＩＩ＆Ｄ法）によって、ウェハ全面にＤＬＣ層（ＤＬＣ膜）３を形成する。   Next, as in the first embodiment described above [see FIG. 4B], as shown in FIG. 10D, a DLC layer is formed on the surface of the buffer layer 8 in the region where the conductive SiC substrate 1 is removed. (Amorphous carbon layer) 3 is formed (DLC film forming step; amorphous carbon layer forming step). That is, for example, the DLC layer (DLC film) 3 is formed on the entire surface of the wafer by plasma ion implantation / deposition (PBII & D method).

なお、本実施形態では、上述の第１実施形態の裏面配線形成プロセス［図４（Ｃ），（Ｄ）参照］は行なわない。
最後に、上述の第１実施形態と同様に、仕上げ工程として、支持基板２３を剥離し、表面保護膜（図示せず）を除去する。
これにより、図１０（Ｅ）に示すように、本窒化物半導体装置（ＧａＮ系電界効果トランジスタ）が完成する。 In this embodiment, the back surface wiring formation process [see FIGS. 4C and 4D] of the first embodiment is not performed.
Finally, as in the first embodiment described above, as a finishing step, the support substrate 23 is peeled off, and the surface protective film (not shown) is removed.
As a result, the nitride semiconductor device (GaN-based field effect transistor) is completed as shown in FIG.

したがって、本実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）及びその製造方法によれば、上述の第１実施形態と同様に、半絶縁性ＳｉＣ基板と比較して安価に入手することができる導電性ＳｉＣ基板１を使用してコストを低く抑えながら、良好な出力特性及び高周波特性が得られるという利点がある。つまり、安価な導電性ＳｉＣ基板１を用いながら、ＧａＮ系電界効果トランジスタの活性領域に対応する位置に導電性ＳｉＣ基板１に代えてＤＬＣ層３を形成することで、良好な出力特性を有し、高周波動作するデバイスを実現することが可能となる。   Therefore, according to the nitride semiconductor device (GaN-based field effect transistor) and the manufacturing method thereof according to the present embodiment, as with the above-described first embodiment, the nitride semiconductor device can be obtained at a lower cost than the semi-insulating SiC substrate. There is an advantage that good output characteristics and high-frequency characteristics can be obtained while keeping the cost low by using the conductive SiC substrate 1 capable of performing the above. In other words, the DLC layer 3 is formed in place of the conductive SiC substrate 1 at a position corresponding to the active region of the GaN-based field effect transistor while using an inexpensive conductive SiC substrate 1, thereby providing good output characteristics. It becomes possible to realize a device that operates at a high frequency.

なお、本実施形態では、上述の第１実施形態の変形例として説明しているが、これに限られるものではなく、上述の第２実施形態や第３実施形態の変形例として構成することもできる。
［その他］
なお、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。 In addition, although this embodiment has been described as a modification of the above-described first embodiment, the present invention is not limited to this, and may be configured as a modification of the above-described second embodiment or third embodiment. it can.
[Others]
In addition, this invention is not limited to the structure described in each embodiment mentioned above, A various deformation | transformation is possible in the range which does not deviate from the meaning of this invention.

本発明の第１実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の構成を示す模式的断面図である。1 is a schematic cross-sectional view showing a configuration of a nitride semiconductor device (GaN-based field effect transistor) according to a first embodiment of the present invention. （Ａ）〜（Ｆ）は、本発明の第１実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法を説明するための模式的断面図である。(A)-(F) are typical sectional drawings for demonstrating the manufacturing method of the nitride semiconductor device (GaN-type field effect transistor) concerning 1st Embodiment of this invention. （Ａ）〜（Ｆ）は、本発明の第１実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法を説明するための模式的断面図である。(A)-(F) are typical sectional drawings for demonstrating the manufacturing method of the nitride semiconductor device (GaN-type field effect transistor) concerning 1st Embodiment of this invention. （Ａ）〜（Ｅ）は、本発明の第１実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法を説明するための模式的断面図である。(A)-(E) are typical sectional drawings for demonstrating the manufacturing method of the nitride semiconductor device (GaN-type field effect transistor) concerning 1st Embodiment of this invention. 本発明の第２実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の構成を示す模式的断面図である。It is typical sectional drawing which shows the structure of the nitride semiconductor device (GaN-type field effect transistor) concerning 2nd Embodiment of this invention. （Ａ）〜（Ｅ）は、本発明の第２実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法を説明するための模式的断面図である。(A)-(E) are typical sectional drawings for demonstrating the manufacturing method of the nitride semiconductor device (GaN-type field effect transistor) concerning 2nd Embodiment of this invention. 本発明の第３実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の構成を示す模式的断面図である。It is typical sectional drawing which shows the structure of the nitride semiconductor device (GaN-type field effect transistor) concerning 3rd Embodiment of this invention. （Ａ）〜（Ｄ）は、本発明の第３実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法を説明するための模式的断面図である。(A)-(D) are typical sectional drawings for demonstrating the manufacturing method of the nitride semiconductor device (GaN-type field effect transistor) concerning 3rd Embodiment of this invention. 本発明の第４実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の構成を示す模式的断面図である。It is typical sectional drawing which shows the structure of the nitride semiconductor device (GaN-type field effect transistor) concerning 4th Embodiment of this invention. （Ａ）〜（Ｅ）は、本発明の第４実施形態にかかる窒化物半導体装置（ＧａＮ系電界効果トランジスタ）の製造方法を説明するための模式的断面図である。(A)-(E) are typical sectional drawings for demonstrating the manufacturing method of the nitride semiconductor device (GaN-type field effect transistor) concerning 4th Embodiment of this invention.

符号の説明Explanation of symbols

１ 導電性ＳｉＣ基板
２ 窒化物半導体積層構造
３ ダイヤモンドライクカーボン層（ＤＬＣ層；アモルファスカーボン層）
４ ソース電極
５ ドレイン電極
６ ゲート電極
７ パッシベーション膜
８ バッファ層
９ ｉ−ＧａＮ電子走行層
１０ ｉ−ＡｌＧａＮ層
１１ ｎ−ＡｌＧａＮ電子供給層
１２ ｎ−ＧａＮ層
１３ 表面配線
１４ 裏面配線
１５ 接続配線
１６ ビアホール
１７ 配線金属（Ｎｉめっき）
１８ 基本デバイス構造
１９ シードメタル
２０ レジスト
２１ シードメタル
２２ レジスト
２３ 支持基板
２４ メタルマスク
２５ シードメタル
２６ レジスト
２７ コンタクトホール
２８ シードメタル
３０ アモルファスＳｉＣ層
３１ コンタクトホール
４０ 半絶縁性ＳｉＣ層 DESCRIPTION OF SYMBOLS 1 Conductive SiC substrate 2 Nitride semiconductor laminated structure 3 Diamond-like carbon layer (DLC layer; amorphous carbon layer)
4 Source electrode 5 Drain electrode 6 Gate electrode 7 Passivation film 8 Buffer layer 9 i-GaN electron transit layer 10 i-AlGaN layer 11 n-AlGaN electron supply layer 12 n-GaN layer 13 Surface wiring 14 Back surface wiring 15 Connection wiring 16 Via hole 17 Wiring metal (Ni plating)
18 Basic device structure 19 Seed metal 20 Resist 21 Seed metal 22 Resist 23 Support substrate 24 Metal mask 25 Seed metal 26 Resist 27 Contact hole 28 Seed metal 30 Amorphous SiC layer 31 Contact hole 40 Semi-insulating SiC layer

Claims (7)

窒化物半導体積層構造と、
前記窒化物半導体積層構造の活性領域の下方の領域に形成されたアモルファスカーボン層と、
前記窒化物半導体積層構造の活性領域以外の領域の下方に位置する導電性ＳｉＣ基板とを備え、
前記導電性ＳｉＣ基板は、表面配線と裏面配線とを接続する接続配線の一部を構成することを特徴とする窒化物半導体装置。 A nitride semiconductor multilayer structure;
An amorphous carbon layer formed in a region below the active region of the nitride semiconductor multilayer structure;
A conductive SiC substrate located below a region other than the active region of the nitride semiconductor multilayer structure,
The conductive SiC substrate, the surface wiring and backside interconnect the nitride compound semiconductor device you characterized in that it constitutes a part of a connection wiring that connects. 窒化物半導体積層構造と、
前記窒化物半導体積層構造の活性領域の下方の領域に形成されたアモルファスカーボン層と、
前記窒化物半導体積層構造の活性領域以外の領域の下方に位置する導電性ＳｉＣ基板とを備え、
前記窒化物半導体積層構造と前記アモルファスカーボン層との間に、アモルファスＳｉＣ層を備えることを特徴とする窒化物半導体装置。 A nitride semiconductor multilayer structure;
An amorphous carbon layer formed in a region below the active region of the nitride semiconductor multilayer structure;
A conductive SiC substrate located below a region other than the active region of the nitride semiconductor multilayer structure,
Between the amorphous carbon layer and the nitride semiconductor multilayer structure, nitride compound semiconductor device you characterized in that it comprises an amorphous SiC layer. 窒化物半導体積層構造と、
前記窒化物半導体積層構造の活性領域の下方の領域に形成されたアモルファスカーボン層と、
前記窒化物半導体積層構造の活性領域以外の領域の下方に位置する導電性ＳｉＣ基板とを備え、
前記窒化物半導体積層構造と前記アモルファスカーボン層との間に、半絶縁性ＳｉＣ層を備えることを特徴とする窒化物半導体装置。 A nitride semiconductor multilayer structure;
An amorphous carbon layer formed in a region below the active region of the nitride semiconductor multilayer structure;
A conductive SiC substrate located below a region other than the active region of the nitride semiconductor multilayer structure,
Between the amorphous carbon layer and the nitride semiconductor multilayer structure, nitride compound semiconductor device further comprising a semi-insulating SiC layer. 前記アモルファスカーボン層は、ダイヤモンドライクカーボン層であることを特徴とする、請求項１〜３のいずれか１項に記載の窒化物半導体装置。 The amorphous carbon layer is characterized by a diamond-like carbon layer, a nitride semiconductor device according to any one of claims 1-3. 導電性ＳｉＣ基板上に窒化物半導体積層構造を形成し、
前記窒化物半導体積層構造に、表面配線と裏面配線とを接続する接続配線の表面配線側の部分を形成し、
前記接続配線の表面配線側の部分に接続される前記接続配線の裏面配線側の部分が前記導電性ＳｉＣ基板によって構成されるように前記窒化物半導体積層構造の活性領域以外の領域の下方の領域に位置する前記導電性ＳｉＣ基板を残して前記窒化物半導体積層構造の活性領域の下方の領域に位置する前記導電性ＳｉＣ基板を除去し、
前記導電性ＳｉＣ基板を除去した領域にアモルファスカーボン層を形成することを特徴とする窒化物半導体装置の製造方法。 Forming a nitride semiconductor multilayer structure on a conductive SiC substrate;
Forming a portion on the surface wiring side of the connection wiring connecting the front surface wiring and the back surface wiring to the nitride semiconductor multilayer structure;
The region below the region other than the active region of the nitride semiconductor multilayer structure so that the portion on the back surface wiring side of the connection wiring connected to the surface wiring side portion of the connection wiring is constituted by the conductive SiC substrate the conductive SiC substrate leaving the conductive SiC substrate located in the region below the active region of the nitride semiconductor multilayer structure was removed located,
A method of manufacturing a nitride semiconductor device, comprising forming an amorphous carbon layer in a region from which the conductive SiC substrate has been removed. 導電性ＳｉＣ基板上に窒化物半導体積層構造を形成し、
前記窒化物半導体積層構造の活性領域以外の領域の下方の領域に位置する前記導電性ＳｉＣ基板を残して前記窒化物半導体積層構造の活性領域の下方の領域に位置する前記導電性ＳｉＣ基板を除去し、
前記導電性ＳｉＣ基板を除去した領域にアモルファスＳｉＣ層を形成し、
前記アモルファスＳｉＣ層上にアモルファスカーボン層を形成することを特徴とする窒化物半導体装置の製造方法。 Forming a nitride semiconductor multilayer structure on a conductive SiC substrate;
Removing the conductive SiC substrate located below the region of the active region of the nitride semiconductor laminated structure, leaving the conductive SiC substrate located below the area of the region other than the active region of the nitride semiconductor multilayer structure And
Forming an amorphous SiC layer in the region where the conductive SiC substrate is removed ;
A method of manufacturing a nitride semiconductor device, comprising forming an amorphous carbon layer on the amorphous SiC layer . 導電性ＳｉＣ基板上に半絶縁性ＳｉＣ層を形成し、
前記半絶縁性ＳｉＣ層上に窒化物半導体積層構造を形成し、
前記窒化物半導体積層構造の活性領域以外の領域の下方の領域に位置する導電性ＳｉＣ基板を残して前記窒化物半導体積層構造の活性領域の下方の領域に位置する前記導電性ＳｉＣ基板を除去し、
前記導電性ＳｉＣ基板を除去した領域の前記半絶縁性ＳｉＣ層上にアモルファスカーボン層を形成することを特徴とする窒化物半導体装置の製造方法。 Forming a semi-insulating SiC layer on a conductive SiC substrate;
Forming a nitride semiconductor multilayer structure on the semi-insulating SiC layer;
Removing the conductive SiC substrate located in a region below the active region of the nitride semiconductor multilayer structure, leaving a conductive SiC substrate located in a region below the region other than the active region of the nitride semiconductor multilayer structure; ,
A method for manufacturing a nitride semiconductor device, comprising: forming an amorphous carbon layer on the semi-insulating SiC layer in a region where the conductive SiC substrate is removed.
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