JP5262201B2

JP5262201B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5262201B2
Application number: JP2008060148A
Authority: JP
Inventors: 敦史山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-03-10
Filing date: 2008-03-10
Publication date: 2013-08-14
Anticipated expiration: 2028-03-10
Also published as: JP2009218370A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a production process of a semiconductor device that reduces its cost while assuring its performance. <P>SOLUTION: An AlN layer 3, a GaN layer 4, an i-AlGaN layer 5, an n-AlGaN layer 6, and an n-GaN layer 7 are formed on a substrate 1 on which a through-hole 2 is formed. Further, a source electrode 9s, a drain electrode 9d, and a gate electrode 9g are formed to form a semiconductor element. After that, ultraviolet rays are irradiated directed to the through-hole 2 in an HF solution to isolate the AlN layer 3 from the substrate 1. Later, the AlN layer 3 is removed, and an insulating substrate is laminated to the back of the GaN layer 4. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＧａＮ（窒化ガリウム）系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等を備えた半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device including a GaN (gallium nitride) -based high electron mobility transistor (HEMT).

近年、ＧａＮ系ＨＥＭＴ等のＧａＮ系半導体装置について、ＧａＮのバンドギャップが広いという特徴から高耐圧・高速デバイスとしての応用が期待されている。そして、これまでのところ、ＧａＮ系ＨＥＭＴでは、基板としてＳｉＣ基板を用いた場合に最も良好な出力特性が得られている。これは、ＧａＮとＳｉＣとの格子定数が近いためにＳｉＣ基板上に成長したＧａＮ層中の欠陥が少なく、また、ＳｉＣ基板の熱伝導性が高いために熱放射特性が高いためである。 In recent years, GaN-based semiconductor devices such as GaN-based HEMTs are expected to be applied as high breakdown voltage / high-speed devices because of the wide band gap of GaN. So far, in the GaN-based HEMT, the best output characteristics are obtained when a SiC substrate is used as the substrate. This is because the lattice constants of GaN and SiC are close, so there are few defects in the GaN layer grown on the SiC substrate, and because the thermal conductivity of the SiC substrate is high, the thermal radiation characteristics are high.

また、高周波動作が可能なＧａＮ系半導体装置では、特に半絶縁性のＳｉＣ基板が用いられている。これは、寄生容量を低く抑えるためである。しかしながら、半絶縁性のＳｉＣ基板の価格は、導電性のＳｉＣ基板と比較すると非常に高い。このことは、性能が優れているにも拘らず、ＧａＮ系ＨＥＭＴ等のＧａＮ系半導体装置の普及を阻害することにもなりかねない。 In addition, in a GaN-based semiconductor device capable of high-frequency operation, a semi-insulating SiC substrate is particularly used. This is to keep the parasitic capacitance low. However, the price of a semi-insulating SiC substrate is very high compared to a conductive SiC substrate. This may impede the spread of GaN-based semiconductor devices such as GaN-based HEMTs despite their excellent performance.

そこで、ＧａＮ系半導体装置を低コストで製造するための研究がなされている。例えば、ある製造方法では、先ず、ＳｉＣ基板上に窒化物系の半導体結晶層をエピタキシャル成長させ、その後、半導体結晶層に水素イオンを注入する。次いで、半導体結晶層の表面とシリコン基板等の支持基板の表面とを貼り合わせる。そして、水素イオンが注入された部分に沿って半導体結晶層を分離する。このようにして、支持基板上に半導体結晶層が位置する構造物を得る。その後、半導体結晶層に半導体素子等を形成すれば、半導体装置が得られる。 Therefore, research for manufacturing GaN-based semiconductor devices at low cost has been conducted. For example, in a manufacturing method, first, a nitride-based semiconductor crystal layer is epitaxially grown on a SiC substrate, and then hydrogen ions are implanted into the semiconductor crystal layer. Next, the surface of the semiconductor crystal layer is bonded to the surface of a support substrate such as a silicon substrate. Then, the semiconductor crystal layer is separated along the portion where hydrogen ions are implanted. In this way, a structure in which the semiconductor crystal layer is located on the support substrate is obtained. Thereafter, if a semiconductor element or the like is formed in the semiconductor crystal layer, a semiconductor device can be obtained.

しかしながら、この従来の方法では、放熱部材である支持基板上の半導体結晶層にも水素イオンが残存する。このため、この水素イオンが欠陥となって十分な性能を得ることができない。 However, in this conventional method, hydrogen ions remain in the semiconductor crystal layer on the support substrate, which is a heat dissipation member. For this reason, this hydrogen ion becomes a defect and sufficient performance cannot be obtained.

特開２００７−２２０８９９号公報JP 2007-220899 A

本発明の目的は、性能を確保しながらコストを低減することができる半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device manufacturing method capable of reducing cost while ensuring performance.

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。 As a result of intensive studies to solve the above-mentioned problems, the present inventor has come up with the following aspects of the invention.

半導体装置の製造方法の一態様では、貫通穴が形成された結晶成長基板の一方の面上に化合物半導体結晶層を形成して前記貫通穴の開口部を消失させ、その後、所定のエッチング溶液を前記貫通穴に侵入させると共に、前記結晶成長基板に紫外線を照射することにより、前記化合物半導体結晶層を前記結晶成長基板から分離する。 In one aspect of the method for manufacturing a semiconductor device, a compound semiconductor crystal layer is formed on one surface of the crystal growth substrate in which the through hole is formed to eliminate the opening of the through hole , and then a predetermined etching solution is used. The compound semiconductor crystal layer is separated from the crystal growth substrate by entering the through hole and irradiating the crystal growth substrate with ultraviolet rays.

上記の半導体装置の製造方法によれば、化合物半導体結晶層の結晶性に影響を及ぼす結晶成長基板として高価なものを選択しても、この結晶成長基板は半導体装置に含まれなくなるため、繰り返し使用することができる。従って、結晶成長基板の消費量を低減してコストを下げることができる。その一方で、化合物半導体結晶層の結晶性は確保されるため、性能を維持することもできる。 According to the above method for manufacturing a semiconductor device, even if an expensive crystal growth substrate that affects the crystallinity of the compound semiconductor crystal layer is selected, the crystal growth substrate is not included in the semiconductor device, so that it is repeatedly used. can do. Accordingly, the consumption of the crystal growth substrate can be reduced and the cost can be reduced. On the other hand, since the crystallinity of the compound semiconductor crystal layer is ensured, the performance can be maintained.

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings.

（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａ乃至図１Ｔは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。 (First embodiment)
First, the first embodiment will be described. 1A to 1T are cross-sectional views showing a method of manufacturing a GaN-based HEMT (semiconductor device) according to the first embodiment in the order of steps.

本実施形態では、先ず、図１Ａ及び図２に示すように、複数の貫通穴２が形成された基板１を結晶成長基板として作成する。例えば、貫通穴２の直径は５μｍとし、繰り返し周期（隣り合う貫通穴２同士の中心間隔）は１０μｍとする。基板１は、例えば半絶縁性のＳｉＣからなる。 In this embodiment, first, as shown in FIGS. 1A and 2, a substrate 1 in which a plurality of through holes 2 are formed is formed as a crystal growth substrate. For example, the diameter of the through hole 2 is 5 μm, and the repetition period (center distance between adjacent through holes 2) is 10 μm. The substrate 1 is made of, for example, semi-insulating SiC.

ここで、貫通穴２を形成する方法について説明する。先ず、円盤状の半絶縁性ＳｉＣ基板の裏面に、シードメタル層をスパッタリング法により形成する。シードメタル層の形成に当たっては、例えば、厚さが１０ｎｍのＴｉ層を形成し、その後、厚さが２００ｎｍのＣｕ層を形成する。また、例えば、厚さが１０ｎｍのＴｉ層を形成した後に厚さが１００ｎｍのＮｉ層を形成してもよい。シードメタル層の形成後には、その上に厚さが３μｍ程度のレジスト膜を形成し、このレジスト膜をパターニングすることにより、貫通穴２を形成する予定の領域を覆うレジストパターンを形成する。次いで、電気めっき法によりシードメタル層上に厚さが３μｍ程度のＮｉ層を形成する。このときの温浴層の温度は５０℃〜６０℃とし、めっきレートは０．５μｍ／ｍｉｎ程度とする。その後、レジストパターンを除去する。更に、Ｎｉ層から露出しているシードメタル層をイオンミリングにより除去する。この結果、貫通穴２を形成する予定の領域を開口するメタルマスクが形成される。なお、Ｔｉ層のミリングレートは１５ｎｍ／ｍｉｎ程度とし、Ｃｕ層のミリングレートは５３ｎｍ／ｍｉｎ程度とし、Ｎｉ層のミリングレートは２５ｎｍ／ｍｉｎ程度とする。 Here, a method of forming the through hole 2 will be described. First, a seed metal layer is formed on the back surface of a disk-shaped semi-insulating SiC substrate by a sputtering method. In forming the seed metal layer, for example, a Ti layer having a thickness of 10 nm is formed, and then a Cu layer having a thickness of 200 nm is formed. Further, for example, a Ni layer having a thickness of 100 nm may be formed after forming a Ti layer having a thickness of 10 nm. After the seed metal layer is formed, a resist film having a thickness of about 3 μm is formed thereon, and the resist film is patterned to form a resist pattern that covers a region where the through hole 2 is to be formed. Next, a Ni layer having a thickness of about 3 μm is formed on the seed metal layer by electroplating. At this time, the temperature of the warm bath layer is 50 ° C. to 60 ° C., and the plating rate is about 0.5 μm / min. Thereafter, the resist pattern is removed. Further, the seed metal layer exposed from the Ni layer is removed by ion milling. As a result, a metal mask that opens a region where the through hole 2 is to be formed is formed. The milling rate of the Ti layer is about 15 nm / min, the milling rate of the Cu layer is about 53 nm / min, and the milling rate of the Ni layer is about 25 nm / min.

続いて、ＳＦ₆及びＯ₂の混合ガスを用いて、アンテナパワーを９００Ｗとし、バイアスパワーを１５０Ｗと、Ｎｉ層をメタルマスクとして、裏面側から半絶縁性ＳｉＣ基板のエッチングを行う。エッチングレートは０．７５μｍ／ｍｉｎ程度とする。次いで、Ｎｉ層及びシードメタル層をイオンミリングにより除去する。このようにして貫通穴２を形成することができる。貫通穴２のＳＥＭ写真の一例を図３に示す。 Subsequently, using a mixed gas of SF ₆ and O ₂ , the semi-insulating SiC substrate is etched from the back side using an antenna power of 900 W, a bias power of 150 W, and a Ni layer as a metal mask. The etching rate is about 0.75 μm / min. Next, the Ni layer and the seed metal layer are removed by ion milling. In this way, the through hole 2 can be formed. An example of the SEM photograph of the through hole 2 is shown in FIG.

貫通穴２の形成後には、図１Ｂに示すように、基板１上にハイドライド気相成長（ＨＶＰＥ：hydride vapor phase epitaxy）法により、厚さが５０ｎｍ程度のＡｌＮ層３を核形成層として形成する。ＡｌＮ層３は化合物半導体結晶層の一部を構成する。 After the through hole 2 is formed, as shown in FIG. 1B, an AlN layer 3 having a thickness of about 50 nm is formed as a nucleation layer on the substrate 1 by hydride vapor phase epitaxy (HVPE). . The AlN layer 3 constitutes a part of the compound semiconductor crystal layer.

次いで、図１Ｃ〜図１Ｅに示すように、ＡｌＮ層３上にＨＶＰＥ法により、厚さが３μｍ程度のＧａＮ層４を形成する。原料ガスとしては、例えばＧａＣｌ及びＮＨ₃の混合ガスを用いる。また、圧力は常圧とし、成長温度は１０００℃とする。このような条件下では、ＧａＮ層４は、成長初期には、図１Ｃに示すように、円錐状に成長する。その後、ＧａＮ層４は横方向へも成長し、図１Ｄに示すように、貫通穴２に起因する開口部が消失する。更に、ＧａＮ層４が成長すると、図１Ｅに示すように、その表面が平坦なものとなる。ＧａＮ層４は、化合物半導体結晶層の一部を構成する。 Next, as shown in FIGS. 1C to 1E, a GaN layer 4 having a thickness of about 3 μm is formed on the AlN layer 3 by HVPE. As the source gas, for example, a mixed gas of GaCl and NH ₃ is used. The pressure is normal pressure and the growth temperature is 1000 ° C. Under such conditions, the GaN layer 4 grows in a conical shape at the initial stage of growth, as shown in FIG. 1C. Thereafter, the GaN layer 4 also grows in the lateral direction, and the opening due to the through hole 2 disappears as shown in FIG. 1D. Further, when the GaN layer 4 grows, the surface becomes flat as shown in FIG. 1E. The GaN layer 4 constitutes a part of the compound semiconductor crystal layer.

ＧａＮ層４の形成後には、図１Ｆに示すように、ＧａＮ層４上に、厚さが５ｎｍ程度のｉ−ＡｌＧａＮ層５を形成する。ｉ−ＡｌＧａＮ層５は、意図的に不純物のドーピングを行っていないＡｌＧａＮ層である。次いで、ｉ−ＡｌＧａＮ層５上に、厚さが３０ｎｍ程度のｎ−ＡｌＧａＮ層６を電子供給層として形成する。ｎ−ＡｌＧａＮ層６は、Ｓｉが５×１０¹⁸ｃｍ^-3程度の濃度でドーピングされたｎ型のＡｌＧａＮ層である。その後、ｎ−ＡｌＧａＮ層６上に、厚さが１０ｎｍ程度のｎ−ＧａＮ層７を形成する。ｎ−ＧａＮ層７は、Ｓｉが５×１０¹⁸ｃｍ^-3程度の濃度でドーピングされたｎ型のＧａＮ層である。ｉ−ＡｌＧａＮ層５、ｎ−ＡｌＧａＮ層６及びｎ−ＧａＮ層７は、化合物半導体結晶層の一部を構成する。 After the formation of the GaN layer 4, as shown in FIG. 1F, an i-AlGaN layer 5 having a thickness of about 5 nm is formed on the GaN layer 4. The i-AlGaN layer 5 is an AlGaN layer that is not intentionally doped with impurities. Next, an n-AlGaN layer 6 having a thickness of about 30 nm is formed on the i-AlGaN layer 5 as an electron supply layer. The n-AlGaN layer 6 is an n-type AlGaN layer doped with Si at a concentration of about 5 × 10 ¹⁸ cm ⁻³ . Thereafter, an n-GaN layer 7 having a thickness of about 10 nm is formed on the n-AlGaN layer 6. The n-GaN layer 7 is an n-type GaN layer doped with Si at a concentration of about 5 × 10 ¹⁸ cm ⁻³ . The i-AlGaN layer 5, the n-AlGaN layer 6, and the n-GaN layer 7 constitute a part of the compound semiconductor crystal layer.

続いて、図１Ｇに示すように、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を開口するレジストパターン５１をｎ−ＧａＮ層７上に形成する。 Subsequently, as shown in FIG. 1G, a resist pattern 51 is formed on the n-GaN layer 7 to open a region where a source electrode is to be formed and a region where a drain electrode is to be formed.

次いで、レジストパターン５１をマスクとして用い、塩素系ガスを用いたドライエッチングをｎ−ＧａＮ層７に対して行うことにより、図１Ｈに示すように、ｎ−ＧａＮ層７に２個の開口部８を形成する。なお、開口部８の深さに関し、ｎ−ＧａＮ層７の一部を残してもよく、また、ｎ−ＡｌＧａＮ層６の一部を除去してもよい。つまり、開口部８の深さはｎ−ＧａＮ層７の厚さと一致している必要はない。 Next, dry etching using a chlorine-based gas is performed on the n-GaN layer 7 using the resist pattern 51 as a mask, whereby two openings 8 are formed in the n-GaN layer 7 as shown in FIG. 1H. Form. In addition, regarding the depth of the opening 8, a part of the n-GaN layer 7 may be left, or a part of the n-AlGaN layer 6 may be removed. That is, the depth of the opening 8 does not need to match the thickness of the n-GaN layer 7.

その後、図１Ｉに示すように、一方の開口部８内にソース電極９ｓを形成し、他方の開口部８内にドレイン電極９ｄを形成する。ソース電極９ｓ及びドレイン電極９ｄの形成に当たっては、例えば、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。そして、レジストパターン５１を除去する。つまり、ソース電極９ｓ及びドレイン電極９ｄの形成では、例えば蒸着及びリフトオフの技術を用いる。 Thereafter, as shown in FIG. 1I, a source electrode 9 s is formed in one opening 8, and a drain electrode 9 d is formed in the other opening 8. In forming the source electrode 9s and the drain electrode 9d, for example, a Ti layer is formed by an evaporation method, and an Al layer is formed thereon by an evaporation method. Then, the resist pattern 51 is removed. That is, in forming the source electrode 9s and the drain electrode 9d, for example, vapor deposition and lift-off techniques are used.

続いて、窒素雰囲気中にて６００℃で熱処理を行い、ソース電極９ｓ及びドレイン電極９ｄのオーミック接触コンタクトを確立する。 Subsequently, heat treatment is performed at 600 ° C. in a nitrogen atmosphere to establish ohmic contact between the source electrode 9s and the drain electrode 9d.

次いで、図１Ｊに示すように、プラズマ増速化学気相成長（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）法により、ソース電極９ｓ及びドレイン電極９ｄを覆うパッシベーション膜１０をｎ−ＧａＮ層７上に形成する。パッシベーション膜１０としては、例えば窒化シリコン膜を形成する。 Next, as shown in FIG. 1J, a passivation film 10 covering the source electrode 9s and the drain electrode 9d is formed on the n-GaN layer 7 by plasma enhanced chemical vapor deposition (PECVD). . For example, a silicon nitride film is formed as the passivation film 10.

続いて、図１Ｋに示すように、ゲート電極を形成する予定の領域を開口するレジストパターン５２をパッシベーション膜１０上に形成する。 Subsequently, as shown in FIG. 1K, a resist pattern 52 that opens a region where a gate electrode is to be formed is formed on the passivation film 10.

次いで、レジストパターン５２をマスクとして用いてパッシベーション膜１０をエッチングすることにより、図１Ｌに示すように、パッシベーション膜１０に開口部１１を形成する。 Next, the passivation film 10 is etched using the resist pattern 52 as a mask, thereby forming an opening 11 in the passivation film 10 as shown in FIG. 1L.

その後、図１Ｍに示すように、開口部１１内にゲート電極９ｇを形成する。ゲート電極９ｇの形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。 Thereafter, as shown in FIG. 1M, a gate electrode 9g is formed in the opening 11. In forming the gate electrode 9g, for example, an Ni layer is formed by an evaporation method, and an Au layer is formed thereon by an evaporation method.

そして、図１Ｎに示すように、レジストパターン５２を除去する。つまり、ゲート電極９ｇの形成でも、例えば蒸着及びリフトオフの技術を用いる。 Then, as shown in FIG. 1N, the resist pattern 52 is removed. That is, for example, vapor deposition and lift-off techniques are used in forming the gate electrode 9g.

次いで、図１Ｏに示すように、ＰＥＣＶＤ法により、ドレイン電極９ｇを覆うパッシベーション膜１２をパッシベーション膜１０上に形成する。パッシベーション膜１２としては、例えば窒化シリコン膜を形成する。 Next, as shown in FIG. 1O, a passivation film 12 covering the drain electrode 9g is formed on the passivation film 10 by PECVD. For example, a silicon nitride film is formed as the passivation film 12.

その後、図１Ｐに示すように、パッシベーション膜１２上に表面保護層６１を形成する。表面保護層６１は、例えばワックス又はレジスト等のフッ酸耐性を有する材料からなる。続いて、表面保護層６１上に基板６２を貼り付ける。基板６２としては、例えばＳｉ基板又は樹脂基板等のフッ酸耐性を有する基板を用いる。 Thereafter, as shown in FIG. 1P, a surface protective layer 61 is formed on the passivation film 12. The surface protective layer 61 is made of a material having hydrofluoric acid resistance such as wax or resist. Subsequently, a substrate 62 is attached on the surface protective layer 61. As the substrate 62, for example, a substrate having hydrofluoric acid resistance such as a Si substrate or a resin substrate is used.

次いで、図１Ｑに示すように、ＡｌＮ層３を基板１から分離する。この分離に当たっては、図４に示すように、槽７１内のフッ酸（ＨＦ）溶液中に分離前の構造体を浸漬し、裏面から紫外線を照射する。紫外線の照射は、例えば水銀ランプを用いて行う。貫通穴２内に紫外線が照射されると、ＳｉＣからなる基板１とＡｌＮ層３との界面近傍に電子が溜まる。そして、この電子の影響により、図５に示すように、この界面近傍において、基板１のエッチングが促進される。この結果、基板１とＡｌＮ層３とが互いから分離されるのである。つまり、本実施形態では、光電気化学的エッチングにより、ＡｌＮ層３を基板１から分離する。 Next, as shown in FIG. 1Q, the AlN layer 3 is separated from the substrate 1. In this separation, as shown in FIG. 4, the structure before separation is immersed in a hydrofluoric acid (HF) solution in a tank 71, and ultraviolet rays are irradiated from the back surface. Irradiation with ultraviolet rays is performed using, for example, a mercury lamp. When ultraviolet rays are irradiated into the through hole 2, electrons accumulate in the vicinity of the interface between the SiC substrate 1 and the AlN layer 3. Due to the influence of the electrons, the etching of the substrate 1 is promoted near the interface as shown in FIG. As a result, the substrate 1 and the AlN layer 3 are separated from each other. That is, in this embodiment, the AlN layer 3 is separated from the substrate 1 by photoelectrochemical etching.

基板１とＡｌＮ層３との分離後には、図１Ｒに示すように、化学機械的研磨（ＣＭＰ：chemical mechanical polishing）法等により、ＧａＮ層４の裏面側を研磨する。この結果、ＡｌＮ層３が除去され、ＧａＮ層４の裏面が平坦になる。 After separation of the substrate 1 and the AlN layer 3, as shown in FIG. 1R, the back surface side of the GaN layer 4 is polished by a chemical mechanical polishing (CMP) method or the like. As a result, the AlN layer 3 is removed, and the back surface of the GaN layer 4 becomes flat.

次いで、例えば、ウェハ直接接合法により、図１Ｓに示すように、絶縁性の放熱部材として基板２１をＧａＮ層４の裏面に貼り合わせる。基板２１としては、ＡｌＮ基板、アモルファスＳｉＣ基板又はアモルファスＣ（ダイヤモンドライクカーボン（ＤＬＣ：diamond like carbon））基板等を用いる。この貼り合わせに当たっては、ＧａＮ層４の裏面を酸洗浄により清浄化し、その後、Ｏ₂プラズマ処理等によりこの裏面を親水性にする。同様に、基板２１の表面についても親水性処理を行う。そして、親水性処理を行った面同士を重ね合わせて接合する。その後、ゲート電極９ｇ、ソース電極９ｓ及びドレイン電極９ｄを備えたＨＥＭＴが破壊されない範囲の温度、例えば４００℃で熱処理を行い、基板２１とＧａＮ層４との間の接合強度を向上させる。 Next, for example, as shown in FIG. 1S, the substrate 21 is bonded to the back surface of the GaN layer 4 as an insulating heat dissipation member by a wafer direct bonding method. As the substrate 21, an AlN substrate, an amorphous SiC substrate, an amorphous C (diamond like carbon (DLC)) substrate, or the like is used. In this bonding, the back surface of the GaN layer 4 is cleaned by acid cleaning, and then the back surface is made hydrophilic by O ₂ plasma treatment or the like. Similarly, hydrophilic treatment is performed on the surface of the substrate 21. Then, the surfaces subjected to the hydrophilic treatment are overlapped and joined. Thereafter, heat treatment is performed at a temperature within a range where the HEMT including the gate electrode 9g, the source electrode 9s, and the drain electrode 9d is not destroyed, for example, 400 ° C., thereby improving the bonding strength between the substrate 21 and the GaN layer 4.

続いて、図１Ｔに示すように、表面保護層６１及び基板６２を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。 Subsequently, as shown in FIG. 1T, the surface protective layer 61 and the substrate 62 are removed. Then, if necessary, wiring (not shown) or the like is formed to complete the GaN-based HEMT.

一方、ＡｌＮ層３から分離した基板１については、そのＡｌＮ層３と接していた表面をＣＭＰ法等により研磨して、平坦にする。平坦化後の基板１の状態は、ＡｌＮ層３の形成前と比較して、ほんの僅かだけ薄くなっていることを除けば、変化していないといえる。従って、この基板１に対してＡｌＮ層３の形成以降の処理を行えば、繰り返しＧａＮ系ＨＥＭＴを形成することができる。 On the other hand, for the substrate 1 separated from the AlN layer 3, the surface in contact with the AlN layer 3 is polished and flattened by a CMP method or the like. It can be said that the state of the substrate 1 after planarization has not changed except that it is slightly thinner than before the formation of the AlN layer 3. Therefore, if the substrate 1 is processed after the formation of the AlN layer 3, a GaN-based HEMT can be formed repeatedly.

また、基板２１の特性はＧａＮ層４の結晶性に影響を及ぼさないので、絶縁性及び高い放熱性（熱伝導性）の確保さえ可能であればよい。従って、ＡｌＮ基板、アモルファスＳｉＣ基板又はアモルファスＣ基板等の半絶縁性ＳｉＣ基板よりも安価なものを用いても、ＧａＮ系ＨＥＭＴの性能が低下することはない。このように、第１の実施形態では、結晶成長基板である基板１として高価なものを用いたとしても、基板１はＧａＮ系ＨＥＭＴの構成要素とはならず、また、基板２１として安価なものを用いても十分な性能を得ることができるので、高い性能を得ながらコストを下げることができる。 Further, since the characteristics of the substrate 21 do not affect the crystallinity of the GaN layer 4, it is only necessary to ensure insulation and high heat dissipation (thermal conductivity). Therefore, the performance of the GaN-based HEMT does not deteriorate even when a less expensive one than a semi-insulating SiC substrate such as an AlN substrate, an amorphous SiC substrate, or an amorphous C substrate is used. As described above, in the first embodiment, even if an expensive substrate 1 as a crystal growth substrate is used, the substrate 1 is not a constituent element of the GaN-based HEMT, and the substrate 21 is inexpensive. Since sufficient performance can be obtained even when using, cost can be reduced while obtaining high performance.

なお、基板２１としてダイヤモンド基板を用いることも可能である。この場合には、コストが上昇する可能性があるが、半絶縁性のＳｉＣ基板と比較して高い放熱性を得ることができる。また、ＢＮ基板を基板２１として用いることも可能である。 It is also possible to use a diamond substrate as the substrate 21. In this case, the cost may increase, but higher heat dissipation can be obtained as compared with a semi-insulating SiC substrate. It is also possible to use a BN substrate as the substrate 21.

このような方法により製造された半導体装置では、化合物半導体結晶層であるＧａＮ層４等の結晶性（結晶欠陥の有無等）は、基板１の原子配列に依存し、放熱部材である基板２１中の原子配列からは独立したものとなる。 In the semiconductor device manufactured by such a method, the crystallinity (the presence or absence of crystal defects, etc.) of the GaN layer 4 or the like that is a compound semiconductor crystal layer depends on the atomic arrangement of the substrate 1 and in the substrate 21 that is a heat dissipation member. It is independent from the atomic arrangement.

（第２の実施形態）
次に、第２の実施形態について説明する。図６Ａ乃至図６Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。 (Second Embodiment)
Next, a second embodiment will be described. 6A to 6B are cross-sectional views illustrating a method of manufacturing a GaN-based HEMT (semiconductor device) according to the second embodiment in the order of steps.

本実施形態では、先ず、第１の実施形態と同様にして、ＡｌＮ層３の基板１からの分離までの処理を行う（図１Ｑ）。次いで、図６Ａに示すように、プラズマイオン注入・堆積（ＰＢＩＩ＆Ｄ：plasma-based ion implantation. and deposition）法により、ＡｌＮ層３を覆うＤＬＣ膜２２を絶縁性の放熱部材としてＧａＮ層４の裏面上に形成する。ＤＬＣ膜２２の形成に当たっては、例えば、チャンバ内に基板６２及びＧａＮ層４を含む構造体を入れ、このチャンバ内に、高周波（パルス電圧：２０ｋＶ、パルス幅：１０μｓ）によりＣ₂Ｈ₂プラズマを励起する。続いて、負の高電圧パルス（パルス電圧：−２０ｋＶ、パルス幅：５μｓ）を印加する。そして、このようなプラズマの励起及び電圧の印加を、所定の厚さのＤＬＣ膜２２が得られるまで繰り返す。 In the present embodiment, first, similarly to the first embodiment, processing up to separation of the AlN layer 3 from the substrate 1 is performed (FIG. 1Q). Next, as shown in FIG. 6A, a plasma-based ion implantation and deposition (PBII & D) method is used to form the DLC film 22 covering the AlN layer 3 on the back surface of the GaN layer 4 as an insulating heat dissipation member. To form. In forming the DLC film 22, for example, a structure including the substrate 62 and the GaN layer 4 is placed in a chamber, and C ₂ H ₂ plasma is generated in the chamber at a high frequency (pulse voltage: 20 kV, pulse width: 10 μs). Excited. Subsequently, a negative high voltage pulse (pulse voltage: −20 kV, pulse width: 5 μs) is applied. Such plasma excitation and voltage application are repeated until a DLC film 22 having a predetermined thickness is obtained.

ＤＬＣ膜２２の形成後には、図６Ｂに示すように、表面保護層６１及び基板６２を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。 After the formation of the DLC film 22, as shown in FIG. 6B, the surface protective layer 61 and the substrate 62 are removed. Then, if necessary, wiring (not shown) or the like is formed to complete the GaN-based HEMT.

このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、ＡｌＮ層３を除去する必要がないため、第１の実施形態と比較して工程数を減らすことが可能である。 The effect similar to 1st Embodiment can be acquired also by such 2nd Embodiment. Further, since it is not necessary to remove the AlN layer 3, the number of steps can be reduced as compared with the first embodiment.

なお、負の高電圧パルスの印加の際には、高電圧パルスのデューティー比を調節して、プロセス温度が２００℃以下になるようにすることが好ましい。このためには、デューティー比を例えば１０％以下とする。 When applying a negative high voltage pulse, it is preferable to adjust the duty ratio of the high voltage pulse so that the process temperature is 200 ° C. or lower. For this purpose, the duty ratio is set to 10% or less, for example.

また、ＤＬＣ膜２２の形成前には、Ａｒガスを用いてＧａＮ層４の裏面を清浄化することが好ましい。また、ＣＨ₄ガスを用いて炭素原子及び水素原子をＧａＮ層４の裏面に付着させ、ＤＬＣ膜２２との密着性を向上させておくことも好ましい。また、窒素原子をＧａＮ層４の裏面にイオン注入し、その後に、炭素原子をＧａＮ層４の裏面にイオン注入することにより、炭素原子のＧａＮ層４中への拡散を防止しながら密着性を向上させておくことも好ましい。 Moreover, it is preferable to clean the back surface of the GaN layer 4 using Ar gas before the DLC film 22 is formed. In addition, it is also preferable to improve adhesion with the DLC film 22 by attaching carbon atoms and hydrogen atoms to the back surface of the GaN layer 4 using CH ₄ gas. Also, nitrogen atoms are ion-implanted into the back surface of the GaN layer 4, and then carbon atoms are ion-implanted into the back surface of the GaN layer 4, thereby preventing adhesion of carbon atoms into the GaN layer 4. It is also preferable to improve it.

また、同じく密着性を向上させるため、ＤＬＣ膜２２の形成前に、中間層としてアモルファスＳｉＣ層をＧａＮ層４の裏面上にスパッタリング法により形成しておくことも好ましい。 Similarly, in order to improve adhesion, it is also preferable to form an amorphous SiC layer as an intermediate layer on the back surface of the GaN layer 4 by sputtering before forming the DLC film 22.

（第３の実施形態）
次に、第３の実施形態について説明する。図７Ａ乃至図７Ｆは、第３の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。 (Third embodiment)
Next, a third embodiment will be described. 7A to 7F are cross-sectional views showing a method of manufacturing a GaN-based HEMT (semiconductor device) according to the third embodiment in the order of steps.

本実施形態では、先ず、第１の実施形態と同様にして、ｎ−ＧａＮ層７の形成までの処理を行う（図１Ｆ）。次いで、図７Ａに示すように、ｎ−ＧａＮ層７上に表面保護層６１を形成し、その上に基板６２を貼り付ける。 In the present embodiment, first, similarly to the first embodiment, processing up to the formation of the n-GaN layer 7 is performed (FIG. 1F). Next, as shown in FIG. 7A, a surface protective layer 61 is formed on the n-GaN layer 7, and a substrate 62 is attached thereon.

その後、図７Ｂに示すように、基板１とＡｌＮ層３とを分離する。この分離は、第１の実施形態と同様にして行う。 Thereafter, as shown in FIG. 7B, the substrate 1 and the AlN layer 3 are separated. This separation is performed in the same manner as in the first embodiment.

続いて、図７Ｃに示すように、ＣＭＰ法等によりＧａＮ層４の裏面側を研磨する。この結果、ＡｌＮ層３が除去され、ＧａＮ層４の裏面が平坦になる。 Subsequently, as shown in FIG. 7C, the back surface side of the GaN layer 4 is polished by a CMP method or the like. As a result, the AlN layer 3 is removed, and the back surface of the GaN layer 4 becomes flat.

次いで、例えば、ウェハ直接接合法により、図７Ｄに示すように、基板２１をＧａＮ層４の裏面に貼り合わせる。 Next, as shown in FIG. 7D, for example, the substrate 21 is bonded to the back surface of the GaN layer 4 by a wafer direct bonding method.

その後、図７Ｅに示すように、表面保護層６１及び基板６２を除去する。 Thereafter, as shown in FIG. 7E, the surface protective layer 61 and the substrate 62 are removed.

続いて、図７Ｆに示すように、第１の実施形態と同様にして、ソース電極９ｓ及びドレイン電極９ｄの形成、ゲート電極９の形成、並びにパッシベーション膜１０及び１２の形成等を行う。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。 Subsequently, as shown in FIG. 7F, similarly to the first embodiment, the source electrode 9s and the drain electrode 9d are formed, the gate electrode 9 is formed, and the passivation films 10 and 12 are formed. Then, if necessary, wiring (not shown) or the like is formed to complete the GaN-based HEMT.

このような第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。つまり、ゲート電極９ｇ、ソース電極９ｓ及びドレイン電極９ｄの形成前に基板の貼り替えを行っても、第１の実施形態と同様の効果を得ることができる。また、第２の実施形態のように、ＡｌＮ層３を残したままＤＬＣ膜２２を形成してもよい。 According to the third embodiment as described above, the same effect as that of the first embodiment can be obtained. That is, even if the substrate is replaced before forming the gate electrode 9g, the source electrode 9s, and the drain electrode 9d, the same effect as that of the first embodiment can be obtained. Further, as in the second embodiment, the DLC film 22 may be formed with the AlN layer 3 left.

なお、これらの方法により製造されたＧａＮ系ＨＥＭＴは、例えば無線通信の基地局に含まれる高出力増幅器に用いることができる。また、電源用途として、ＡＣ−ＡＣコンバータ、ＡＣ−ＤＣコンバータ、高周波電源等に使用することができる。電源用途では、ＧａＮの高耐圧、低損失及び高速スイッチングの特性を活かして、高周波化による受動部品の小型化及び素子数の低減等が可能となり、また、熱抵抗低減によるヒートシンクの小型化等が可能となる。そして、これらにより、電力変換装置の小型化、軽量化及び低コスト化が実現できる。 Note that the GaN-based HEMT manufactured by these methods can be used, for example, for a high-power amplifier included in a base station for wireless communication. Moreover, it can be used for an AC-AC converter, an AC-DC converter, a high frequency power supply, etc. as a power supply application. In power supply applications, it is possible to reduce the size of passive components and reduce the number of elements by increasing the frequency by utilizing the high breakdown voltage, low loss, and high-speed switching characteristics of GaN. It becomes possible. And by these, size reduction, weight reduction, and cost reduction of a power converter device are realizable.

また、核形成層の材料はＡｌＮに限定されず、その上に形成する結晶層に応じて適宜選択することができる。例えば、その上に形成する結晶層がＧａＮ系結晶層である場合、核形成層として、ＡｌＮ系結晶層を用いることができる。また、化合物半導体結晶層の材料も限定されない。例えば、ＧａＮ、ＡｌＮ又はＩｎＮ等の窒化物半導体を単独で用いてもよく、また、これらの二種以上の混晶を用いてもよい。 The material of the nucleation layer is not limited to AlN, and can be appropriately selected depending on the crystal layer formed thereon. For example, when the crystal layer formed thereon is a GaN-based crystal layer, an AlN-based crystal layer can be used as the nucleation layer. Further, the material of the compound semiconductor crystal layer is not limited. For example, a nitride semiconductor such as GaN, AlN, or InN may be used alone, or a mixed crystal of two or more of these may be used.

また、貫通穴２の大きさ、ピッチ及び形状も特に限定されない。但し、この貫通穴２に起因する化合物半導体結晶層の開口部が、当該化合物半導体結晶層の横方向への成長に伴って容易に消失する程度のものであることが好ましい。また、分離の際にエッチング溶液が容易に侵入できる程度のものであることも好ましい。 Further, the size, pitch and shape of the through holes 2 are not particularly limited. However, it is preferable that the opening of the compound semiconductor crystal layer due to the through hole 2 is such that it easily disappears as the compound semiconductor crystal layer grows in the lateral direction. It is also preferable that the etching solution can easily enter during separation.

また、結晶成長基板の材料も特に限定されず、半絶縁性のＳｉＣ基板の他に、サファイア基板、酸化亜鉛基板等を用いることもできる。但し、化合物半導体結晶層中の欠陥を抑制するためには、半絶縁性のＳｉＣ基板の使用が好ましい。 The material of the crystal growth substrate is not particularly limited, and a sapphire substrate, a zinc oxide substrate, or the like can be used in addition to the semi-insulating SiC substrate. However, in order to suppress defects in the compound semiconductor crystal layer, it is preferable to use a semi-insulating SiC substrate.

また、化合物半導体結晶層の成長条件も特に限定されない。但し、横方向への成長に伴って開口部が容易に消失する程度のものであることが好ましい。ＧａＮ系結晶層については、種々のエピタキシャル横方向成長（ＥＬＯ：epitaxial lateral overgrowth）技術が開発されている。例えば、上述のようなＨＶＰＥ法に基づくＦＩＥＬＯ（facet-initiated ELO）技術、及び有機金属気相成長（ＭＯＶＰＥ：metal-organic vapor phase epitaxy）法に基づくＦＡＣＥＬＯ（facet-controlled ELO）技術等が開発されている。 Further, the growth conditions of the compound semiconductor crystal layer are not particularly limited. However, it is preferable that the opening easily disappears with the lateral growth. Various epitaxial lateral overgrowth (ELO) techniques have been developed for GaN-based crystal layers. For example, FIELO (facet-initiated ELO) technology based on the HVPE method as described above, and FACELO (facet-controlled ELO) technology based on the metal-organic vapor phase epitaxy (MOVPE) method have been developed. ing.

また、化合物半導体結晶層上に形成する半導体素子はＨＥＭＴに限定されない。例えば、ＩＧＢＴ（insulated gate bipolar transistor）を形成してもよい。 Further, the semiconductor element formed on the compound semiconductor crystal layer is not limited to HEMT. For example, an insulated gate bipolar transistor (IGBT) may be formed.

また、光電気化学的エッチングに用いるエッチング溶液もフッ酸溶液（ＨＦ溶液）に限定されない。 An etching solution used for photoelectrochemical etching is not limited to a hydrofluoric acid solution (HF solution).

また、貫通穴２を形成する方法も特に限定されず、例えばレーザエッチングを行ってもよい。なお、貫通穴２に伴う問題が生じることもあり得る。例えば、基板１を真空吸着した場合に、ＧａＮ層４にダメージが生じることもあり得る。このような場合には、貫通穴２の形成後に、貫通穴２に、例えば裏側から埋め込み材を埋め込んでもよい。そして、埋め込み材は、分離の前に除去すればよい。埋め込み材としては、例えばスピンオングラス（ＳＯＧ：spin on glass）を用いることができる。また、埋め込みの方法は特に限定されないが、例えば、基板１の裏面にＳＯＧを塗布し、これを焼結し、その後、ＣＭＰ等により裏面を平坦化すればよい。このような方法は、例えばマイクロパイプを埋め込む方法として特開２００６−２７８６０９号公報に記載されている。 Further, the method for forming the through hole 2 is not particularly limited, and for example, laser etching may be performed. In addition, the problem accompanying the through hole 2 may arise. For example, the GaN layer 4 may be damaged when the substrate 1 is vacuum-adsorbed. In such a case, an embedding material may be embedded in the through hole 2 from the back side after the through hole 2 is formed. The embedding material may be removed before separation. As the embedding material, for example, spin on glass (SOG) can be used. The embedding method is not particularly limited. For example, SOG may be applied to the back surface of the substrate 1 and sintered, and then the back surface may be flattened by CMP or the like. Such a method is described, for example, in Japanese Patent Application Laid-Open No. 2006-278609 as a method of embedding micropipes.

第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing GaN-type HEMT which concerns on 1st Embodiment. 図１Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 1B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1A. 図１Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1B. 図１Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。1C is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1C. 図１Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。2D is a cross-sectional view illustrating a method of manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1D. 図１Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。2E is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1E. 図１Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。1F is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1F. 図１Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1G. 図１Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1H. 図１Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1I. 図１Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1J. 図１Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1K. 図１Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1L. 図１Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1M. 図１Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。1N is a cross-sectional view illustrating a method of manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1N. 図１Ｏに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 10 is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 10. 図１Ｐに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1P. 図１Ｑに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1Q. 図１Ｒに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。1R is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1R. 図１Ｓに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating a method of manufacturing the GaN-based HEMT according to the first embodiment, following FIG. 1S. 基板１を示す平面図である。1 is a plan view showing a substrate 1. FIG. 貫通穴２のＳＥＭ写真の一例を示す図である。It is a figure which shows an example of the SEM photograph of the through hole. ＡｌＮ層３を基板１から分離する方法を示す図である。FIG. 3 is a diagram showing a method for separating an AlN layer 3 from a substrate 1. 光電気化学的エッチングの詳細を示す図である。It is a figure which shows the detail of photoelectrochemical etching. 第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing GaN-type HEMT which concerns on 2nd Embodiment. 図６Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 6B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the second embodiment following FIG. 6A. 第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。It is sectional drawing which shows the method of manufacturing GaN-type HEMT which concerns on 3rd Embodiment. 図７Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 7B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the third embodiment, following FIG. 7A. 図７Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 7B is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the third embodiment, following FIG. 7B. 図７Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。7C is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the third embodiment, following FIG. 7C. 図７Ｄに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 7D is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the third embodiment, following FIG. 7D. 図７Ｅに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。FIG. 7E is a cross-sectional view illustrating a method for manufacturing the GaN-based HEMT according to the third embodiment, following FIG. 7E.

Explanation of symbols

１：基板
２：貫通穴
３：ＡｌＮ層
４：ＧａＮ層
５：ｉ−ＡｌＧａＮ層
６：ｎ−ＡｌＧａＮ層
７：ｎ−ＧａＮ層
９ｄ：ドレイン電極
９ｇ：ゲート電極
９ｓ：ソース電極
１０：パッシベーション膜
１２：パッシベーション膜
２１：基板
２２：基板
６２：基板 1: Substrate 2: Through hole 3: AlN layer 4: GaN layer 5: i-AlGaN layer 6: n-AlGaN layer 7: n-GaN layer 9d: drain electrode 9g: gate electrode 9s: source electrode 10: passivation film 12 : Passivation film 21: Substrate 22: Substrate 62: Substrate

Claims

Forming a compound semiconductor crystal layer on one surface of the crystal growth substrate in which the through hole is formed, and eliminating the opening of the through hole ; and
Separating the compound semiconductor crystal layer from the crystal growth substrate by injecting a predetermined etching solution into the through hole and irradiating the crystal growth substrate with ultraviolet rays;
A method for manufacturing a semiconductor device, comprising:

The method for manufacturing a semiconductor device according to claim 1, wherein a nitride semiconductor crystal layer is used as the compound semiconductor crystal layer.

3. The method of manufacturing a semiconductor device according to claim 2, wherein the nitride semiconductor crystal layer is made of one or two or more mixed crystals selected from the group consisting of GaN, AlN and InN.

The method for manufacturing a semiconductor device according to claim 1, wherein a SiC substrate is used as the crystal growth substrate.

5. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of attaching a substrate to the compound semiconductor crystal layer after the step of separating.