JP5065186B2 - GaN-based semiconductor device and group III-V nitride semiconductor device - Google Patents

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JP5065186B2 JP2008176179A JP2008176179A JP5065186B2 JP 5065186 B2 JP5065186 B2 JP 5065186B2 JP 2008176179 A JP2008176179 A JP 2008176179A JP 2008176179 A JP2008176179 A JP 2008176179A JP 5065186 B2 JP5065186 B2 JP 5065186B2
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Description

本発明は、半導体装置に関し、特に、耐圧が高くオン抵抗が低いＧａＮ系半導体装置およびＩＩＩ−Ｖ族窒化物半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a GaN-based semiconductor device and a III-V group nitride semiconductor device having a high breakdown voltage and a low on-resistance.

半導体装置からなる電子デバイスは公知であり、例えば、高耐圧のバイポーラトランジスタによって構成された電力変換装置用スイッチング素子が知られている。この様な大電力用スイッチング素子には耐圧が高いことに加えてオン抵抗が低いことが求められる。さらに、ドレイン電流の立ち上がり特性の改善やゲート電圧によるドレイン電流の制御性を向上させることが望まれている。このため、近年、バイポーラトランジスタに代えて、オン抵抗の低いパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）や、バイポーラトランジスタとＭＯＳＦＥＴとを複合したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲート型のバイポーラトランジスタ）がスイッチング素子として使用されている（例えば、特許文献１参照。）。
特開平１０−２４２１６５号公報 Electronic devices made of semiconductor devices are well known, and for example, switching elements for power converters composed of high breakdown voltage bipolar transistors are known. Such a high power switching element is required to have a low on-resistance in addition to a high breakdown voltage. Further, it is desired to improve drain current rising characteristics and to improve drain current controllability by gate voltage. For this reason, in recent years, instead of bipolar transistors, switching elements include power MOSFETs (Metal Oxide Semiconductor FETs) with low on-resistance and IGBTs (Insulated Gate Bipolar Transistors) that combine bipolar transistors and MOSFETs. (For example, refer to Patent Document 1).
JP-A-10-242165

耐圧が高く且つオン抵抗が低い半導体装置としてＧａＮ系半導体装置などのＩＩＩ−Ｖ族窒化物半導体装置が知られており、ＩＩＩ−Ｖ族窒化物半導体装置の利点の更なる向上やその利点を活かした電子デバイスへの具体的な応用が望まれている。 III-V group nitride semiconductor devices such as GaN-based semiconductor devices are known as semiconductor devices with high breakdown voltage and low on-resistance. Further improvements of the advantages of group III-V nitride semiconductor devices and their advantages are utilized. Specific application to electronic devices is desired.

本発明の目的は、耐圧が高く且つオン電圧の低いＧａＮ系半導体装置およびＩＩＩ−Ｖ族窒化物半導体装置を提供することにある。 An object of the present invention is to provide a GaN-based semiconductor device and a III-V group nitride semiconductor device having a high breakdown voltage and a low on-voltage.

請求項１に記載の発明は、基板（６２）と基板（６２）上に形成されたＧａＮ層（６４）とを備え、ＧａＮ層（６４）は、平坦部（６４ａ）と平坦部の表面中央部に形成された凸部（６４ｂ）とを有し、ＧａＮ層（６４）の凸部（６４ｂ）の上面には高不純物濃度のｎ＋型ＧａＮ層（６６）が形成され、
ＧａＮ層（６４）の平坦部の表面及び凸部の両側面並びｎ＋型ＧａＮ層（６６）の側面は、ＧａＮ層（６４）よりもバンドギャップエネルギーの大きいアンドープのＡｌＧａＮ層（７０）によって被覆され、ＧａＮ層（６４）とＡｌＧａＮ層（７０）はヘテロ接合をなし、ＧａＮ層（６４）側のヘテロ接合面近傍には２次元電子ガスが発生するもので、
ｎ＋型ＧａＮ層（６６）の上側にはソース電極（７２）が形成されて、ソース電極（７２）はｎ＋型ＧａＮ層（６６）を介してＧａＮ層６４の凸部（６４ｂ）の上面にオーミック接合して、
ＧａＮ層（６４）の凸部（６４ｂ）の側面及び平坦部の上面にＡｌＧａＮ層（７０）を介して同側面にショットキー接合するショットキーゲート電極（７４）が形成されており、さらに基板（６２）の裏面にオーミック接合するドレイン電極（７６）が形成されていることを特徴とする。 The invention according to claim 1 includes a substrate (62) and a GaN layer (64) formed on the substrate (62), and the GaN layer (64) includes a flat portion (64a) and a center of the surface of the flat portion. A high impurity concentration n + -type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64).
The surface of the flat portion of the GaN layer (64) and both side surfaces of the convex portion and the side surface of the n + -type GaN layer (66) are covered with an undoped AlGaN layer (70) having a larger band gap energy than the GaN layer (64). The GaN layer (64) and the AlGaN layer (70) form a heterojunction, and a two-dimensional electron gas is generated near the heterojunction surface on the GaN layer (64) side.
A source electrode (72) is formed on the upper side of the n + -type GaN layer (66), and the source electrode (72) is an upper surface of the convex portion (64b) of the GaN layer 64 via the n + -type GaN layer (66). Ohmic junction to
Protrusion of the GaN layer (64) are shot to the upper surface of the side surface and the flat portion (64b) in the side surface through AlGaN layer (70) Schottky junction to the Schottky gate electrode (74) is formed, further the substrate ( 62), a drain electrode (76) that is in ohmic contact is formed on the back surface.

請求項２に記載の発明は、前記２次元電子ガスを発生させるヘテロ構造のＡｌＧａＮ層とＧａＮ系半導体層の組み合わせのＡｌＧａＮ層の代わりに、ＩｎＧａＮ層、ＡｌＩｎＧａＮ層、ＡｌＩｎＧａＰＮ層のいずれか１つのＧａＮ系半導体層を用いることを特徴とする。 According to a second aspect of the present invention, any one of the InGaN layer, the AlInGaN layer, and the AlInGaPN layer can be used instead of the AlGaN layer that is a combination of the heterostructure AlGaN layer that generates the two-dimensional electron gas and the GaN-based semiconductor layer. A system semiconductor layer is used.

請求項３に記載の発明は、基板（６２）としてＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮ，ＧａＰのいずれかからなる半導体基板を用いることを特徴とする。 The invention described in claim 3 is characterized in that a semiconductor substrate made of any one of SiC, Si, GaN, AlN, and GaP is used as the substrate (62).

請求項１に記載の発明は、基板（６２）と基板（６２）上に形成されたＧａＮ層（６４）とを備え、ＧａＮ層（６４）は、平坦部（６４ａ）と平坦部の表面中央部に形成された凸部（６４ｂ）とを有し、ＧａＮ層（６４）の凸部（６４ｂ）の上面には高不純物濃度のｎ＋型ＧａＮ層（６６）が形成され、
ＧａＮ層（６４）の平坦部の表面及び凸部の両側面並びｎ＋型ＧａＮ層（６６）の側面は、ＧａＮ層（６４）よりもバンドギャップエネルギーの大きいアンドープのＡｌＧａＮ層（７０）によって被覆され、ＧａＮ層（６４）とＡｌＧａＮ層（７０）はヘテロ接合をなし、ＧａＮ層（６４）側のヘテロ接合面近傍には２次元電子ガスが発生するもので、
ｎ＋型ＧａＮ層（６６）の上側にはソース電極（７２）が形成されて、ソース電極（７２）はｎ＋型ＧａＮ層（６６）を介してＧａＮ層６４の凸部（６４ｂ）の上面にオーミック接合して、
ＧａＮ層（６４）の凸部（６４ｂ）の側面及び平坦部の上面にＡｌＧａＮ層（７０）を介して同側面にショットキー接合するショットキーゲート電極（７４）が形成されており、さらに基板（６２）の裏面にオーミック接合するドレイン電極（７６）が形成されているので、オン抵抗が小さく且つ耐圧の高いＧａＮ系ショトキーゲートＦＥＴを実現することができ、さらにドレイン電流が良好な立ち上がり特性を示し、ゲート電圧によるドレイン電流の制御性が向上する効果がある。 The invention according to claim 1 includes a substrate (62) and a GaN layer (64) formed on the substrate (62), and the GaN layer (64) includes a flat portion (64a) and a center of the surface of the flat portion. A high impurity concentration n + -type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64).
The surface of the flat portion of the GaN layer (64) and both side surfaces of the convex portion and the side surface of the n + -type GaN layer (66) are covered with an undoped AlGaN layer (70) having a larger band gap energy than the GaN layer (64). The GaN layer (64) and the AlGaN layer (70) form a heterojunction, and a two-dimensional electron gas is generated near the heterojunction surface on the GaN layer (64) side.
A source electrode (72) is formed on the upper side of the n + -type GaN layer (66), and the source electrode (72) is an upper surface of the convex portion (64b) of the GaN layer 64 via the n + -type GaN layer (66). Ohmic junction to
Protrusion of the GaN layer (64) are shot to the upper surface of the side surface and the flat portion (64b) in the side surface through AlGaN layer (70) Schottky junction to the Schottky gate electrode (74) is formed, further the substrate ( 62) is formed on the back surface of the ohmic junction so that a GaN-based Schottky gate FET having a low on-resistance and a high withstand voltage can be realized, and the drain current has a good rise characteristic. As shown, the drain current controllability by the gate voltage is improved.

請求項２に記載の発明は、前記２次元電子ガスを発生させるヘテロ構造のＡｌＧａＮ層とＧａＮ系半導体層の組み合わせのＡｌＧａＮ層の代わりに、ＩｎＧａＮ層、ＡｌＩｎＧａＮ層、ＡｌＩｎＧａＰＮ層のいずれか１つのＧａＮ系半導体層を用いた場合にも、オン抵抗が小さく且つ耐圧の高いＧａＮ系ショトキーゲートＦＥＴを実現することができる。さらにドレイン電流が良好な立ち上がり特性を示し、ゲート電圧によるドレイン電流の制御性が向上する効果がある。 According to a second aspect of the present invention, any one of the InGaN layer, the AlInGaN layer, and the AlInGaPN layer can be used instead of the AlGaN layer that is a combination of the heterostructure AlGaN layer that generates the two-dimensional electron gas and the GaN-based semiconductor layer. Even when a semiconductor layer is used, a GaN-based Schottky gate FET having a low on-resistance and a high breakdown voltage can be realized. Further, the drain current exhibits a good rising characteristic, and there is an effect that the controllability of the drain current by the gate voltage is improved.

請求項３に記載の発明は、基板（６２）としてＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮ，ＧａＰのいずれかからなる半導体基板を用いても、オン抵抗が小さく且つ耐圧の高いＧａＮ系ショトキーゲートＦＥＴを実現することができる。さらにゲート電圧によるドレイン電流の制御性が向上する効果がある。 According to the third aspect of the present invention, even when a semiconductor substrate made of any one of SiC, Si, GaN, AlN, and GaP is used as the substrate (62), a GaN-based Schottky gate FET having a low on-resistance and a high breakdown voltage is provided. Can be realized. Furthermore, there is an effect that the controllability of the drain current by the gate voltage is improved.

以下、本発明の第１実施形態によるＩＩＩ−Ｖ族窒化物半導体装置を説明する。
図１に示すように、第１実施形態の半導体装置は、横型のＧａＮ系ショットキーダイオード１０として構成されている。このショットキーダイオード１０は、例えば絶縁性又は半絶縁性のサファイア基板１２と、基板１２上に形成された厚さ５０ｎｍのＧａＮバッファ層１４と、バッファ層１４上に形成された２０００ｎｍ厚のｎ＋型ＧａＮ層１６とを備えている。そして、ＧａＮ層１６上にはｎ型ＧａＮ層１８が形成されている。このＧａＮ層１８は、厚さ５００ｎｍの平坦部１８ａとこの平坦部１８ａの表面中央部に設けられた凸部１８ｂとを有し、凸部１８ｂは２０００ｎｍ幅で高さが２０００ｎｍである。ＧａＮバッファ層１４の不純物濃度が約５×１０１９ｃｍ−３と高い一方、ｎ型ＧａＮ層１８の不純物濃度は好ましくは２×１０１７ｃｍ−３以下たとえば約２×１０１７ｃｍ−３と低いものになっている。これは、以降説明するように、このＧａＮ系ショットキーダイオードに逆バイアスを加えるとｎ型ＧａＮ層１８内に空乏層が広がるが、不純物濃度が高すぎると、空乏層が広がらず、ピンチオフ状態を実現できないためである。 Hereinafter, the III-V nitride semiconductor device according to the first embodiment of the present invention will be described.
As shown in FIG. 1, the semiconductor device of the first embodiment is configured as a lateral GaN-based Schottky diode 10. The Schottky diode 10 includes, for example, an insulating or semi-insulating sapphire substrate 12, a 50 nm thick GaN buffer layer 14 formed on the substrate 12, and a 2000 nm thick n + formed on the buffer layer 14. And a type GaN layer 16. An n-type GaN layer 18 is formed on the GaN layer 16. The GaN layer 18 has a flat portion 18a having a thickness of 500 nm and a convex portion 18b provided at the center of the surface of the flat portion 18a. The convex portion 18b has a width of 2000 nm and a height of 2000 nm. While the impurity concentration of the GaN buffer layer 14 is as high as about 5 × 10 19 cm −3 , the impurity concentration of the n-type GaN layer 18 is preferably as low as 2 × 10 17 cm −3 or less, for example, as low as about 2 × 10 17 cm −3. It is a thing. As will be described later, when a reverse bias is applied to the GaN-based Schottky diode, a depletion layer spreads in the n-type GaN layer 18, but if the impurity concentration is too high, the depletion layer does not spread and a pinch-off state occurs. This is because it cannot be realized.

更に、ショットキーダイオード１０は、ｎ型ＧａＮ層１８の平坦部１８ａの表面及び凸部１８ｂの側面を被覆し且つｎ型ＧａＮ層１８よりもバンドギャップエネルギーの大きい厚さ３０ｎｍのアンドープのＡｌ０．２Ｇａ０．８Ｎ層２２と、ｎ型ＧａＮ層１８の凸部１８ｂの上面にショットキー接合して凸部上面に形成され且つ第１アノード電極として機能するＴｉ（チタン）電極２６と、Ｔｉ電極２６上及びＡｌ０．２Ｇａ０．８Ｎ層２２上に形成され且つ第２アノード電極として機能するＰｔ（白金）電極２８とを備えている。Ｐｔ電極２８は、Ｔｉ電極２６に電気的に接続されると共にｎ型ＧａＮ層１８の凸部側面にＡｌ０．２Ｇａ０．８Ｎ層２２を介してショットキー接合し、また、Ｔｉ電極２６と共同して複合アノード電極３０を構成している。 Further, the Schottky diode 10 covers the surface of the flat portion 18 a and the side surface of the convex portion 18 b of the n-type GaN layer 18 and has a band gap energy larger than that of the n-type GaN layer 18 and has a thickness of 30 nm . A 2 Ga 0.8 N layer 22, a Ti (titanium) electrode 26 formed on the upper surface of the convex portion by Schottky bonding to the upper surface of the convex portion 18 b of the n-type GaN layer 18, and functioning as a first anode electrode; A Pt (platinum) electrode 28 formed on the electrode 26 and the Al 0.2 Ga 0.8 N layer 22 and functioning as a second anode electrode is provided. The Pt electrode 28 is electrically connected to the Ti electrode 26 and is Schottky-bonded to the side surface of the convex portion of the n-type GaN layer 18 via the Al 0.2 Ga 0.8 N layer 22. The composite anode electrode 30 is configured in cooperation with the above.

そして、Ｐｔ電極２８、Ａｌ０．２Ｇａ０．８Ｎ層２２およびｎ型ＧａＮ層１８の平坦部１８ａの各側面とｎ＋型ＧａＮ層１６の表面の内方部分は、ＳｉＯ２膜３２によって被覆されている。また、ｎ＋型ＧａＮ層１６の表面の外方部分（ＳｉＯ２膜３２に形成された開口部内）には、ＴａＳｉ層からなり且つｎ＋型ＧａＮ層１６にオーミック接合するカソード電極３４が設けられている。 Each side surface of the flat portion 18a of the Pt electrode 28, the Al 0.2 Ga 0.8 N layer 22 and the n-type GaN layer 18 and the inner portion of the surface of the n + -type GaN layer 16 are formed by the SiO 2 film 32. It is covered. In addition, a cathode electrode 34 made of a TaSi layer and in ohmic contact with the n + -type GaN layer 16 is provided on the outer portion of the surface of the n + -type GaN layer 16 (in the opening formed in the SiO 2 film 32). ing.

上記構成のショットキーダイオード１０において、ｎ型ＧａＮ層１８とＡｌ０．２Ｇａ０．８Ｎ層２２はヘテロ接合され、そのヘテロ接合面近傍には図１中に破線で模式的に示すように２次元電子ガスが発生する。また、Ｔｉ電極２６とＧａＮ層１８との接触面には高さ０．３ｅＶのショットキーバリアが形成される。本実施形態のＰｔ電極２８はｎ型ＧａＮ層１８に直接にはショットキー接合していないが、Ｐｔ電極２８をＧａＮ層１８に直接にショットキー接合させた構成では両者の接触面に１．０ｅＶのショットキーバリアが形成されることになる。 In the Schottky diode 10 having the above-described configuration, the n-type GaN layer 18 and the Al 0.2 Ga 0.8 N layer 22 are heterojunction, and the vicinity of the heterojunction surface is schematically shown by a broken line in FIG. Two-dimensional electron gas is generated. Further, a Schottky barrier having a height of 0.3 eV is formed on the contact surface between the Ti electrode 26 and the GaN layer 18. The Pt electrode 28 of the present embodiment is not directly Schottky bonded to the n-type GaN layer 18, but in the configuration in which the Pt electrode 28 is directly Schottky bonded to the GaN layer 18, the contact surface of both is 1.0 eV. Thus, a Schottky barrier is formed.

なお、第１アノード電極をなす材質はＴｉに限定されず、例えばＷ（タングステン）やＡｇ（銀）等の、ｎ型ＧａＮ層１８に対して０．８ｅＶより低いショットキーバリアを形成する金属であればよい。また、第２アノード電極をなす材質はＰｔに限定されず、例えばＮｉ（ニッケル）やＰｄ（パラジウム）やＡｕ（金）等の、ｎ型ＧａＮ層１８に対して０．８ｅＶより高いショットキーバリアを形成する金属であればよい。 The material forming the first anode electrode is not limited to Ti, and is a metal that forms a Schottky barrier lower than 0.8 eV with respect to the n-type GaN layer 18 such as W (tungsten) or Ag (silver). I just need it. The material forming the second anode electrode is not limited to Pt. For example, a Schottky barrier higher than 0.8 eV with respect to the n-type GaN layer 18 such as Ni (nickel), Pd (palladium), or Au (gold). Any metal can be used.

次に、図１のＧａＮ系ショットキーダイオード１０の電流−電圧特性を説明する。
複合アノード電極３０とカソード電極３４との間に順方向バイアスを印加したところ、０．１〜０．３Ｖのオン電圧で順方向電流が急激に増大する良好な立ち上りが観測された。この様な良好な順方向電流立ち上り特性が得られた理由は次のように考えられる。 Next, the current-voltage characteristics of the GaN-based Schottky diode 10 in FIG. 1 will be described.
When a forward bias was applied between the composite anode electrode 30 and the cathode electrode 34, a good rise in which the forward current rapidly increased at an on-voltage of 0.1 to 0.3 V was observed. The reason why such a good forward current rising characteristic is obtained is considered as follows.

互いにショットキー接合したＴｉ電極とｎ型ＧａＮ層との間に順方向バイアスを印加した場合、順方向電流の立ち上りに必要なオン電圧は一般には０．３〜０．５Ｖ程度である。一方、Ｐｔ電極とｎ型ＧａＮ層とをショットキー接合させた場合のオン電圧は一般に１．０〜１．５Ｖ程度である。
本実施形態に係るＧａＮ系ショットキーダイオード１０において、順方向電流の立ち上りの最初の段階では、複合アノード電極３０のうち、ｎ型ＧａＮ層１８とショットキー接合するＴｉ電極２６がアノード電極として主に機能する。このため、ショットキーダイオード１０のオン電圧は、ｎ型ＧａＮ層とショットキー接合するＰｔ電極に対応する約１．０〜１．５Ｖよりもｎ型ＧａＮ層とショットキー接合するＴｉ電極に対応する約０．３〜０．５Ｖに近い値となる。更に、ｎ型ＧａＮ層１８とＡｌ０．２Ｇａ０．８Ｎ層２２とのヘテロ接合面近傍に発生する２次元電子ガスがキャリアとなって順方向電流の増大に寄与するので、オン電圧は、Ａｌ０．２Ｇａ０．８Ｎ層２２を設けない場合の約０．３〜０．５Ｖよりも低い０．１〜０．３Ｖになり、これにより良好な順方向電流立ち上がり特性が奏されるのである。そして、順方向バイアスが１．０〜１．５Ｖ程度になった段階で、Ｔｉ電極２６及びＰｔ電極２８の双方がアノード電極として機能するようになる。 When a forward bias is applied between the Ti electrode and the n-type GaN layer that are in Schottky junction with each other, the on-voltage required for the rising of the forward current is generally about 0.3 to 0.5V. On the other hand, the on-voltage when the Pt electrode and the n-type GaN layer are subjected to Schottky junction is generally about 1.0 to 1.5V.
In the GaN-based Schottky diode 10 according to the present embodiment, in the first stage of rising of the forward current, the Ti electrode 26 that mainly forms a Schottky junction with the n-type GaN layer 18 in the composite anode electrode 30 is mainly used as the anode electrode. Function. For this reason, the ON voltage of the Schottky diode 10 corresponds to the Ti electrode that is in Schottky junction with the n-type GaN layer than about 1.0 to 1.5 V corresponding to the Pt electrode that is in Schottky junction with the n-type GaN layer. It becomes a value close to about 0.3 to 0.5V. Furthermore, since the two-dimensional electron gas generated in the vicinity of the heterojunction surface between the n-type GaN layer 18 and the Al 0.2 Ga 0.8 N layer 22 becomes a carrier and contributes to an increase in forward current, the on-voltage is , 0.1 to 0.3 V, which is lower than about 0.3 to 0.5 V in the case where the Al 0.2 Ga 0.8 N layer 22 is not provided, thereby providing a favorable forward current rising characteristic. It is. Then, when the forward bias becomes about 1.0 to 1.5 V, both the Ti electrode 26 and the Pt electrode 28 function as anode electrodes.

また、複合アノード電極３０とカソード電極３４間に逆方向バイアスを印加したところ、約５００Ｖという大きな耐圧が観測された。この様な高耐圧が得られた理由は、次のように考えられる。
互いにショットキー接合したＴｉ電極とｎ型ＧａＮ層との間に−１０Ｖの逆方向バイアスを印加した場合、一般に１０−６〜１０−５Ａ程度の逆方向リーク電流が発生する。一方、Ｐｔ電極とｎ型ＧａＮ層とをショットキー接合させた場合の逆方向リーク電流はそれよりも遙に小さく、約５００Ｖの耐圧が得られる。 When a reverse bias was applied between the composite anode electrode 30 and the cathode electrode 34, a large breakdown voltage of about 500 V was observed. The reason why such a high breakdown voltage is obtained is considered as follows.
When a reverse bias of −10 V is applied between the Ti electrodes and the n-type GaN layer that are Schottky-bonded to each other, a reverse leakage current of about 10 −6 to 10 −5 A is generally generated. On the other hand, the reverse leakage current when the Pt electrode and the n-type GaN layer are subjected to Schottky junction is much smaller than that, and a breakdown voltage of about 500 V is obtained.

本実施形態に係るＧａＮ系ショットキーダイオード１０に逆方向バイアスを印加すると、Ｔｉ電極２６にショットキー接合しているｎ型ＧａＮ層１８の凸部１８ｂの上面付近に第１空乏層が広がり、また、Ａｌ０．２Ｇａ０．８Ｎ層２２を介してＰｔ電極２８にショットキー接合している凸部１８ｂの側面付近には第２空乏層が広がる。 When a reverse bias is applied to the GaN-based Schottky diode 10 according to the present embodiment, the first depletion layer spreads near the upper surface of the convex portion 18b of the n-type GaN layer 18 that is Schottky-bonded to the Ti electrode 26, and The second depletion layer spreads in the vicinity of the side surface of the convex portion 18b that is in Schottky junction with the Pt electrode 28 via the Al 0.2 Ga 0.8 N layer 22.

逆方向バイアス電圧が−１０Ｖより小さい段階では、凸部１８ｂの側面に形成される第２空乏層を通り抜ける逆方向リーク電流は殆どないが、凸部１８ｂの上面に形成される第１空乏層を通り抜ける逆方向リーク電流は逆方向バイアスの増大につれて徐々に増大する。そして、凸部上面とＴｉ電極２６とのショットキー接合による第１空乏層の広がりの程度よりも、凸部側面とＰｔ電極２８とのショットキー接合による第２空乏層の広がりの程度の方が大きくなる。そして、Ｐｔ電極２８と凸部１８ｂの側面間にはｎ型ＧａＮ層１８よりもバンドギャップエネルギーが大きなＡｌ０．２Ｇａ０．８Ｎ層２２が介在しているため、第２空乏層の広がりは更に大きくなる。その結果、逆方向バイアス電圧が約−１０Ｖまで増大すると、凸部１８ｂの両側面から広がる第２空乏層が互いに接触してピンチオフ状態となる。このため、ｎ型ＧａＮ層１８の凸部１８ｂの上面近傍の第１空乏層を通り抜ける逆方向リーク電流は阻止される。そして、これ以上に逆方向バイアスが増大すると、複合アノード電極３０のうちのＰｔ電極２８のみがアノード電極として機能し、従って、５００Ｖ程度という良好な耐圧特性が得られる。 At the stage where the reverse bias voltage is smaller than −10V, there is almost no reverse leakage current passing through the second depletion layer formed on the side surface of the convex portion 18b, but the first depletion layer formed on the upper surface of the convex portion 18b The reverse leakage current that passes through gradually increases as the reverse bias increases. The extent of the second depletion layer due to the Schottky junction between the convex side surface and the Pt electrode 28 is greater than the extent of the first depletion layer due to the Schottky junction between the upper surface of the convex portion and the Ti electrode 26. growing. Since the Al 0.2 Ga 0.8 N layer 22 having a larger band gap energy than that of the n-type GaN layer 18 is interposed between the side surfaces of the Pt electrode 28 and the protrusion 18b, the second depletion layer is expanded. Becomes even larger. As a result, when the reverse bias voltage increases to about −10V, the second depletion layers spreading from both side surfaces of the convex portion 18b come into contact with each other to be in a pinch-off state. For this reason, the reverse leakage current passing through the first depletion layer in the vicinity of the upper surface of the protrusion 18b of the n-type GaN layer 18 is prevented. When the reverse bias is further increased, only the Pt electrode 28 of the composite anode electrode 30 functions as an anode electrode, and therefore, a favorable breakdown voltage characteristic of about 500 V is obtained.

以下、図２（ａ）〜図２（ｅ）及び図３（ａ）〜図３（ｃ）を参照して、図１のショットキーダイオード１０の製造方法の一例を説明する。
先ず、絶縁性又は半絶縁性のサファイア基板１２上に、超真空成長装置を用いた例えばガスソースＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；分子線エピタキシャル成長）法により、例えば成長温度６４０℃において一連の結晶成長を行う。 Hereinafter, an example of a method for manufacturing the Schottky diode 10 of FIG. 1 will be described with reference to FIGS. 2 (a) to 2 (e) and FIGS. 3 (a) to 3 (c).
First, a series of crystal growth is performed on the insulating or semi-insulating sapphire substrate 12 by, for example, a gas source MBE (Molecular Beam Epitaxy) method using an ultra vacuum growth apparatus at a growth temperature of 640 ° C., for example. .

即ち、原料ガスとして分圧６．６５×１０−５ＰａのＧａ（ガリウム）とラジカル化した分圧４．０×１０−４ＰａのＮ（窒素）を用い、ＧａＮバッファ層１４を厚さ５０ｎｍに成長させる。連続して、例えば分圧１．３３×１０−４ＰａのＧａと分圧６．６５×１０−４ＰａのＮＨ３（アンモニア）と分圧１．３３×１０−６ＰａのドーパントとしてのＳｉ（シリコン）を用いて、５×１０１９ｃｍ−３程度の高不純物濃度のｎ＋型ＧａＮ層１６を厚さ２０００ｎｍに成長させる。更に連続して、例えば分圧１．３３×１０−４ＰａのＧａと分圧６×１０−４ＰａのＮＨ３と分圧２×１０−７ＰａのドーパントとしてのＳｉを用いて、２×１０１７ｃｍ−３程度の低不純物濃度のｎ型ＧａＮ層１８を厚さ２５００ｎｍに成長させる。こうして、サファイア基板１２上に、ＧａＮバッファ層１４、ｎ＋型ＧａＮ層１６およびｎ型ＧａＮ層１８が順に積層された第１中間体を形成する（図２（ａ）参照）。 That is, Ga (gallium) having a partial pressure of 6.65 × 10 −5 Pa and N (nitrogen) having a radical partial pressure of 4.0 × 10 −4 Pa are used as the source gas, and the GaN buffer layer 14 is formed to a thickness of 50 nm. To grow. Continuously, for example, Ga having a partial pressure of 1.33 × 10 −4 Pa, NH 3 (ammonia) having a partial pressure of 6.65 × 10 −4 Pa, and Si as a dopant having a partial pressure of 1.33 × 10 −6 Pa. Using (silicon), an n + -type GaN layer 16 having a high impurity concentration of about 5 × 10 19 cm −3 is grown to a thickness of 2000 nm. Further continuously, for example, using Ga as a partial pressure of 1.33 × 10 −4 Pa, NH 3 of a partial pressure of 6 × 10 −4 Pa, and Si as a dopant of a partial pressure of 2 × 10 −7 Pa, 2 × An n-type GaN layer 18 having a low impurity concentration of about 10 17 cm −3 is grown to a thickness of 2500 nm. Thus, a first intermediate body in which the GaN buffer layer 14, the n + -type GaN layer 16, and the n-type GaN layer 18 are sequentially stacked is formed on the sapphire substrate 12 (see FIG. 2A).

次いで、第１中間体を超真空成長装置から一旦取り出した後、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ；化学的気相成長）法により、ｎ型ＧａＮ層１８上にＳｉＯ２膜を形成する。なお、ＳｉＯ２膜の代わりに例えばＳｉＮＸ膜やＡｌＮ膜を形成してもよい。続いて、例えばＢＨＦを用いたウエットエッチング法又はＣＦ４を用いたドライエッチング法によりＳｉＯ２膜をパターニングして、例えば２μｍ幅のＳｉＯ２パターン２０を形成する（図２（ｂ）参照）。 Next, after the first intermediate is once taken out from the ultra-vacuum growth apparatus, a SiO 2 film is formed on the n-type GaN layer 18 by, for example, plasma CVD (Chemical Vapor Deposition). For example, a SiN X film or an AlN film may be formed instead of the SiO 2 film. Subsequently, the SiO 2 film is patterned by, for example, a wet etching method using BHF or a dry etching method using CF 4 to form a SiO 2 pattern 20 having a width of 2 μm, for example (see FIG. 2B).

次いで、例えばメタン系ガスを用いたＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ；電子サイクロトロン共鳴）プラズマエッチング法又はＲＩＢＥ（Ｒｅａｃｔｉｖｅ ＩｏｎＢｅａｍ Ｅｔｃｈｉｎｇ；反応性イオンビームエッチング）法により、ＳｉＯ２パターン２０をマスクとしてｎ型ＧａＮ層１８を選択的に除去し、ｎ型ＧａＮ層１８の平坦部（図１に符号１８ａで示す）の表面中央部に高さ２０００ｎｍの凸部（図１に符号１８ｂで示す）を形成する。こうして、平坦部と凸部とを有したＧａＮ層１８を備えた第２中間体を形成する（図２（ｃ）参照）。 Next, the n-type GaN layer 18 using the SiO 2 pattern 20 as a mask by, for example, ECR (Electron Cyclotron Resonance) plasma etching method or RIBE (Reactive Ion Beam Etching) method using methane-based gas. Are selectively removed, and a convex portion (indicated by reference numeral 18b in FIG. 1) having a height of 2000 nm is formed at the center of the surface of the flat portion (indicated by reference numeral 18a in FIG. 1) of the n-type GaN layer 18. Thus, the second intermediate body including the GaN layer 18 having the flat portion and the convex portion is formed (see FIG. 2C).

次いで、第２中間体を再び超真空成長装置内に装填する。そして、ＳｉＯ２パターン２０をマスクとし、例えば分圧６．６５×１０−５ＰａのＧａと分圧２．６６×１０−５ＰａのＡｌと分圧６．６５×１０−４ＰａのＮＨ３を原料ガスとして、厚さ３０ｎｍのアンドープのＡｌ０．２Ｇａ０．８Ｎ層２２をｎ型ＧａＮ層１８上に選択成長させる。こうして、ｎ型ＧａＮ層１８の平坦部の表面及び凸部の側面がＡｌ０．２Ｇａ０．８Ｎ層２２によって被覆された第３中間体を形成する（図２（ｄ）参照）。 The second intermediate is then loaded again into the ultra vacuum growth apparatus. Then, SiO 2 pattern 20 as a mask, for example, partial pressure 6.65 × 10 -5 Pa of Ga and partial pressure 2.66 × 10 -5 Pa NH 3 of Al and partial pressure 6.65 × 10 -4 Pa for As a source gas, an undoped Al 0.2 Ga 0.8 N layer 22 having a thickness of 30 nm is selectively grown on the n-type GaN layer 18. Thus, a third intermediate body is formed in which the surface of the flat portion and the side surface of the convex portion of the n-type GaN layer 18 are covered with the Al 0.2 Ga 0.8 N layer 22 (see FIG. 2D).

次いで、第３中間体を超真空成長装置から取り出した後、ＳｉＯ２パターン２０を除去する。続いて、第３中間体の全面にＳｉＯ２膜（図示せず）を形成した後、フォトリソグラフィ技術とエッチング技術を用いてパターニングして、ｎ型ＧａＮ層１８の凸部の上面及びＡｌ０．２Ｇａ０．８Ｎ層２２の表面の内方部分を被覆するＳｉＯ２パターン２４を形成する（図２（ｅ）参照）。 Next, after removing the third intermediate from the ultra-vacuum growth apparatus, the SiO 2 pattern 20 is removed. Subsequently, after forming an SiO 2 film (not shown) on the entire surface of the third intermediate, patterning is performed using a photolithography technique and an etching technique, and the upper surface of the protrusion of the n-type GaN layer 18 and Al 0. A SiO 2 pattern 24 that covers the inner part of the surface of the 2 Ga 0.8 N layer 22 is formed (see FIG. 2E).

次いで、例えばメタン系ガスを用いたＥＣＲプラズマエッチング法又はＲＩＢＥ法により、ＳｉＯ２パターン２４をマスクとして、Ａｌ０．２Ｇａ０．８Ｎ層２２及びｎ型ＧａＮ層１８を選択的に除去し、ｎ＋型ＧａＮ層１６の表面の外方部分を露出させる（図３（ａ）参照）。 Next, the Al 0.2 Ga 0.8 N layer 22 and the n-type GaN layer 18 are selectively removed using, for example, an ECR plasma etching method or a RIBE method using methane-based gas, using the SiO 2 pattern 24 as a mask, The outer portion of the surface of the n + -type GaN layer 16 is exposed (see FIG. 3A).

次いで、ＳｉＯ２パターン２４を除去する。続いて、リフトオフ法により、ｎ型ＧａＮ層１８の凸部上面にショットキー接合するＴｉ電極２６を形成する。具体的には、ｎ型ＧａＮ層１８の凸部上面ならびにＡｌ０．２Ｇａ０．８Ｎ層２２及びｎ＋型ＧａＮ層１６の各表面を全面的に被覆するレジスト膜（図示せず）を塗布した後、フォトリソグラフィ技術を用いて、ｎ型ＧａＮ層１８の凸部上面が露出する開口部をレジスト膜に形成するパターニングを行う。続いて、蒸着法により、Ｔｉ膜をレジスト膜上及び開口部内に堆積させる。その後、レジスト膜上のＴｉ膜をレジスト膜と共に除去する。こうして、ｎ型ＧａＮ層１８の凸部の上面上にＴｉ膜を残存させ、Ｔｉ電極２６を形成する（図３（ｂ）参照）。 Next, the SiO 2 pattern 24 is removed. Subsequently, a Ti electrode 26 that forms a Schottky junction is formed on the upper surface of the convex portion of the n-type GaN layer 18 by a lift-off method. Specifically, a resist film (not shown) that covers the upper surfaces of the convex portions of the n-type GaN layer 18 and the respective surfaces of the Al 0.2 Ga 0.8 N layer 22 and the n + -type GaN layer 16 is provided. After coating, patterning is performed to form an opening in the resist film through which the upper surface of the convex portion of the n-type GaN layer 18 is exposed, using a photolithography technique. Subsequently, a Ti film is deposited on the resist film and in the opening by an evaporation method. Thereafter, the Ti film on the resist film is removed together with the resist film. Thus, the Ti film is left on the upper surface of the convex portion of the n-type GaN layer 18 to form the Ti electrode 26 (see FIG. 3B).

次いで、図３（ｂ）に示す工程段階と同様に、リフトオフ法により、Ｔｉ電極２６上及びＡｌ０．２Ｇａ０．８Ｎ層２２上にＰｔ層を選択的に形成する。こうして、Ｔｉ電極２６に電気的に接続すると共にｎ型ＧａＮ層１８の凸部側面にＡｌ０．２Ｇａ０．８Ｎ層２２を介してショットキー接合するＰｔ電極２８を形成し、Ｔｉ電極２６とＰｔ電極２８とから複合アノード電極３０を構成する（図３（ｃ）参照）。 Next, similarly to the process step shown in FIG. 3B, a Pt layer is selectively formed on the Ti electrode 26 and the Al 0.2 Ga 0.8 N layer 22 by a lift-off method. In this way, the Pt electrode 28 that is electrically connected to the Ti electrode 26 and is Schottky-bonded via the Al 0.2 Ga 0.8 N layer 22 on the side surface of the n-type GaN layer 18 is formed. And the Pt electrode 28 constitute a composite anode electrode 30 (see FIG. 3C).

次いで、Ｐｔ電極２８、Ａｌ０．２Ｇａ０．８Ｎ層２２、ｎ型ＧａＮ層１８およびｎ＋型ＧａＮ層１６の表面や側面を被覆するＳｉＯ２膜３２（図１）を形成する。その後、フォトリソグラフィ技術とエッチング技術を用いてＳｉＯ２膜３２を選択的に除去し、Ｐｔ電極２８の表面を露出させると共にｎ＋型ＧａＮ層１６の表面の外方部分を露出させる。続いて、リフトオフ法により、ｎ＋型ＧａＮ層１６の露出部分の上にＴａＳｉ層を形成する。こうして、ｎ＋型ＧａＮ層１６上にオーミック接合し且つＴａＳｉ層からなるカソード電極３４を形成する。以上のような一連の工程を経て、図１に示すショットキーダイオード１０を作製する。 Next, an SiO 2 film 32 (FIG. 1) is formed to cover the surface and side surfaces of the Pt electrode 28, the Al 0.2 Ga 0.8 N layer 22, the n-type GaN layer 18 and the n + -type GaN layer 16. Thereafter, the SiO 2 film 32 is selectively removed by using a photolithography technique and an etching technique to expose the surface of the Pt electrode 28 and the outer portion of the surface of the n + -type GaN layer 16. Subsequently, a TaSi layer is formed on the exposed portion of the n + -type GaN layer 16 by a lift-off method. In this way, the cathode electrode 34 is formed on the n + -type GaN layer 16 in ohmic contact and made of a TaSi layer. Through a series of steps as described above, the Schottky diode 10 shown in FIG. 1 is manufactured.

次に、図１のショットキーダイオード１０の製造方法の他の例を説明する。
先ず、図２（ａ）に示す工程と略同様にして、サファイア基板１２上にＧａＮバッファ層１４及びｎ＋型ＧａＮ層１６を順に積層した後、ｎ＋型ＧａＮ層１６上に、図２（ａ）のｎ型ＧａＮ層１８と同じ成膜条件でｎ型ＧａＮ層１８ａ（図４（ａ））を厚さ５００ｎｍに積層する。 Next, another example of a method for manufacturing the Schottky diode 10 of FIG. 1 will be described.
First, as in step substantially shown in FIG. 2 (a), after stacking a GaN buffer layer 14 and n + -type GaN layer 16 are sequentially sapphire substrate 12, on n + -type GaN layer 16, FIG. 2 ( An n-type GaN layer 18a (FIG. 4A) is laminated to a thickness of 500 nm under the same film formation conditions as the n-type GaN layer 18a.

次いで、例えばプラズマＣＶＤ法により、ｎ型ＧａＮ層１８ａ上にＳｉＯ２膜３６を形成する。なお、このＳｉＯ２膜３６の代わりに、ＳｉＮＸ膜やＡｌＮ膜を形成してもよい。続いて、例えばＢＨＦを用いたウエットエッチング法又はＣＦ４を用いたドライエッチング法によりＳｉＯ２膜３６を選択的にエッチングして、幅２μｍの開口部を形成する（図４（ａ）参照）。 Next, a SiO 2 film 36 is formed on the n-type GaN layer 18a by, for example, plasma CVD. Instead of the SiO 2 film 36, a SiN X film or an AlN film may be formed. Subsequently, the SiO 2 film 36 is selectively etched by, for example, a wet etching method using BHF or a dry etching method using CF 4 to form an opening having a width of 2 μm (see FIG. 4A).

次いで、ＳｉＯ２膜３６をマスクとして、開口部内のｎ型ＧａＮ層１８ａ上に、ｎ型ＧａＮ層１８ａと同じ成膜条件で、厚さ２０００ｎｍのｎ型ＧａＮ層１８ｂを成長させる。ｎ型ＧａＮ層１８ａ、１８ｂは、表面中央部に高さ２０００ｎｍの凸部を有したｎ型ＧａＮ層１８を構成する（図４（ｂ）参照）。
次いで、図２（ｄ）、図２（ｅ）及び図３（ａ）〜図（ｃ）に示す諸工程と同様の諸工程を経て、図１に示すショットキーダイオード１０を作製する。 Next, using the SiO 2 film 36 as a mask, an n-type GaN layer 18b having a thickness of 2000 nm is grown on the n-type GaN layer 18a in the opening under the same film formation conditions as the n-type GaN layer 18a. The n-type GaN layers 18a and 18b constitute the n-type GaN layer 18 having a convex portion with a height of 2000 nm at the center of the surface (see FIG. 4B).
Next, the Schottky diode 10 shown in FIG. 1 is manufactured through the same steps as those shown in FIGS. 2D, 2E, and 3A to 3C.

ショットキーダイオード１０は、ｎ型ＧａＮ層１８の凸部上面にショットキー接合するＴｉ電極２６と凸部側面にショットキー接合するＰｔ電極２８との組み合わせからなる複合アノード電極３０を有して、低いオン電圧と高い耐圧とを同時に達成するものになっている。
更に、ｎ型ＧａＮ層１８の凸部の側面とＰｔ電極２８との間にバンドギャップエネルギーの大きなアンドープのＡｌ０．２Ｇａ０．８Ｎ層２２が設けられているため、ｎ型ＧａＮ層１８とＡｌ０．２Ｇａ０．８Ｎ層２２とのヘテロ接合面近傍に２次元電子ガスを発生させて順方向電流を増大させ順方向電流の良好な立ち上り特性を更に向上させることができ、また、ｎ型ＧａＮ層１８の凸部側面とＰｔ電極２８とのショットキー接合により空乏層を広げて良好な耐圧特性を更に向上させることができる。 The Schottky diode 10 has a composite anode electrode 30 composed of a combination of a Ti electrode 26 that is Schottky-bonded to the upper surface of the convex portion of the n-type GaN layer 18 and a Pt electrode 28 that is Schottky-bonded to the side surface of the convex portion. The on-voltage and the high breakdown voltage are achieved at the same time.
Furthermore, since the undoped Al 0.2 Ga 0.8 N layer 22 having a large band gap energy is provided between the side surface of the convex portion of the n-type GaN layer 18 and the Pt electrode 28, the n-type GaN layer 18. And the Al 0.2 Ga 0.8 N layer 22 can generate a two-dimensional electron gas in the vicinity of the heterojunction plane to increase the forward current, thereby further improving the good rising characteristics of the forward current. The depletion layer can be expanded by the Schottky junction between the convex side surface of the n-type GaN layer 18 and the Pt electrode 28 to further improve the favorable breakdown voltage characteristics.

なお、ｎ型ＧａＮ層１８の凸部１８ｂの幅は第１実施形態では２０００ｎｍの値になっているが、ショットキーダイオード１０に要求される特性によって変化するものである。即ち、凸部１８ｂの幅は、順方向電流を増大させるためには広い方が好ましい一方、凸部１８ｂの両側面から広がる空乏層同士が接触するピンチオフ状態を達成して凸部１８ｂの上面の空乏層を通り抜ける逆方向リーク電流を阻止するに必要な逆方向バイアスを可能な限り小さくするためには狭い方が好ましい。従って、実際には、トレードオフの関係になる２つの特性（順方向電流特性および逆方向リーク電流特性）に対する要求を勘案して、ｎ型ＧａＮ層１８の凸部の幅が決定される。以上のことは、後述の実施形態や変形例においても同様である。 The width of the protrusion 18b of the n-type GaN layer 18 is 2000 nm in the first embodiment, but varies depending on the characteristics required for the Schottky diode 10. That is, the width of the convex portion 18b is preferably wide in order to increase the forward current. On the other hand, a pinch-off state in which depletion layers extending from both side surfaces of the convex portion 18b are in contact with each other is achieved. In order to make the reverse bias necessary for preventing the reverse leakage current passing through the depletion layer as small as possible, the narrower one is preferable. Therefore, actually, the width of the convex portion of the n-type GaN layer 18 is determined in consideration of requirements for two characteristics (forward current characteristics and reverse leakage current characteristics) that are in a trade-off relationship. The above also applies to embodiments and modifications described later.

上記第１実施形態のショットキーダイオード１０は種々に変形可能である。
例えば、ショットキーダイオード１０におけるＡｌ０．２Ｇａ０．８Ｎ層２２の代わりに厚さ５０ｎｍのアンドープのＧａＮ層を設け、このＧａＮ層をｎ型ＧａＮ層１８の凸部側面とＰｔ電極２８との間に介在させても良い。この第１変形例に係るショットキーダイオードは、第１実施形態のものと略同様に製造可能であるので、その製造方法の説明を省略する。後述の変形例についても同様である。 The Schottky diode 10 of the first embodiment can be variously modified.
For example, an undoped GaN layer having a thickness of 50 nm is provided in place of the Al 0.2 Ga 0.8 N layer 22 in the Schottky diode 10, and this GaN layer is formed on the convex side surface of the n-type GaN layer 18 and the Pt electrode 28. You may interpose between. Since the Schottky diode according to the first modification can be manufactured in substantially the same manner as that of the first embodiment, description of the manufacturing method is omitted. The same applies to modified examples described later.

第１変形例に係るショットキーダイオードでは、複合アノード電極３０とカソード電極３４との間に逆方向バイアスを印加する際に、ｎ型ＧａＮ層１８の凸部の側面に形成される空乏層の広がり方がアンドープＧａＮ層の存在によってより大きくなる。このため、第１実施形態の場合と同様に低いオン電圧と高い耐圧とが同時に達成されることはもとより、アンドープＧａＮ層とＰｔ電極２８とのショットキー接合により空乏層の広がり方が更に大きくなり、良好な耐圧特性を更に向上させることができる。 In the Schottky diode according to the first modification, when a reverse bias is applied between the composite anode electrode 30 and the cathode electrode 34, the depletion layer formed on the side surface of the convex portion of the n-type GaN layer 18 is expanded. It becomes larger due to the presence of the undoped GaN layer. For this reason, as in the case of the first embodiment, a low on-voltage and a high breakdown voltage can be achieved at the same time, and the depletion layer spreads further by the Schottky junction between the undoped GaN layer and the Pt electrode 28. Therefore, it is possible to further improve the good pressure resistance characteristics.

図５は、第１実施形態の第２変形例に係るＧａＮ系ショットキーダイオード１０Ａを示す。このショットキーダイオード１０Ａは、第１実施形態のショットキーダイオード１０（図１）に比べてＡｌ０．２Ｇａ０．８Ｎ層２２を除去した点が異なり、Ｐｔ電極２８はｎ型ＧａＮ層１８の凸部側面に直接にショットキー接合している。ショットキーダイオード１０ＡはＡｌ０．２Ｇａ０．８Ｎ層２２が不要な分だけ構造が簡易であり、その製造プロセスを簡略化することができる。 FIG. 5 shows a GaN-based Schottky diode 10A according to a second modification of the first embodiment. This Schottky diode 10A differs from the Schottky diode 10 (FIG. 1) of the first embodiment in that the Al 0.2 Ga 0.8 N layer 22 is removed, and the Pt electrode 28 is formed of an n-type GaN layer 18. Is directly Schottky bonded to the side of the convex portion. The Schottky diode 10A has a simple structure as much as the Al 0.2 Ga 0.8 N layer 22 is unnecessary, and the manufacturing process can be simplified.

図６は、第１実施形態の第３変形例に係るショットキーダイオード１０Ｂを示す。このショットキーダイオード１０Ｂは、ショットキーダイオード１０（図１）に比べてｎ型ＧａＮ層１８の表面に凸部を２個形成した点が主に異なる。そして、Ａｌ０．２Ｇａ０．８Ｎ層２２はｎ型ＧａＮ層１８の平坦部の表面及び２つの凸部の側面に形成され、また、２つのＴｉ電極２６が２つの凸部の上面にそれぞれ形成され、Ｐｔ電極２８は２つのＴｉ電極２６及びＡｌ０．２Ｇａ０．８Ｎ層２２上に形成されている。 FIG. 6 shows a Schottky diode 10B according to a third modification of the first embodiment. The Schottky diode 10B is mainly different from the Schottky diode 10 (FIG. 1) in that two convex portions are formed on the surface of the n-type GaN layer 18. The Al 0.2 Ga 0.8 N layer 22 is formed on the surface of the flat portion of the n-type GaN layer 18 and the side surfaces of the two convex portions, and the two Ti electrodes 26 are formed on the upper surfaces of the two convex portions. The Pt electrode 28 is formed on each of the two Ti electrodes 26 and the Al 0.2 Ga 0.8 N layer 22.

ショットキーダイオード１０Ｂは、ショットキーダイオード１０に比べて、電流経路となる凸部の数が１個から２個に増加しているため、複合アノード電極３０とカソード電極３４との間に順方向バイアスを印加した際の順方向電流が更に増大するという効果を奏する。
なお、ショットキーダイオード１０Ｂによれば、凸部の幅をショットキーダイオード１０のものよりも狭くして、より小さな逆方向バイアスで凸部上面に沿って形成される空乏層を通り抜ける逆方向リーク電流を阻止し、耐圧特性を向上することができる。即ち、凸部の数を増加させると共に凸部の幅を狭くすることにより、上述のようにトレードオフの関係になる順方向電流特性および逆方向リーク電流特性を同時に満たすことが可能になる。ｎ型ＧａＮ層１８の凸部の数は、２つに限定されず、３つ以上であってもよい。以上のことは、後述の実施形態や変形例においても同様である。 The Schottky diode 10B has a forward bias between the composite anode electrode 30 and the cathode electrode 34 because the number of convex portions serving as current paths is increased from one to two compared to the Schottky diode 10. There is an effect that the forward current is further increased when the voltage is applied.
Note that, according to the Schottky diode 10B, the width of the convex portion is narrower than that of the Schottky diode 10, and the reverse leakage current passing through the depletion layer formed along the upper surface of the convex portion with a smaller reverse bias. Can be prevented and the breakdown voltage characteristics can be improved. That is, by increasing the number of protrusions and reducing the width of the protrusions, it is possible to simultaneously satisfy the forward current characteristics and the reverse leakage current characteristics that are in a trade-off relationship as described above. The number of convex portions of the n-type GaN layer 18 is not limited to two, and may be three or more. The above also applies to embodiments and modifications described later.

次に、第１実施形態の第４変形例に係るショットキーダイオードでは、第３変形例のショットキーダイオード１０Ｂ（図６）におけるＡｌ０．２Ｇａ０．８Ｎ層２２の代わりに第１変形例で述べたアンドープＧａＮ層が設けられる。この様に、第４変形例に係るショットキーダイオードは、第１および第３変形例を組み合わせた構成となっているため、良好な耐圧性を有すると共に順方向電流を増大させることができる。 Next, in the Schottky diode according to the fourth modification of the first embodiment, the first modification is used instead of the Al 0.2 Ga 0.8 N layer 22 in the Schottky diode 10B (FIG. 6) of the third modification. The undoped GaN layer described in the example is provided. As described above, the Schottky diode according to the fourth modified example has a configuration in which the first and third modified examples are combined, so that it has a good breakdown voltage and can increase the forward current.

図７は、第１実施形態の第５変形例に係るショットキーダイオード１０Ｃを示す。
このショットキーダイオード１０Ｃは、第３変形例によるショットキーダイオード１０Ｂ（図６）に比べてＡｌ０．２Ｇａ０．８Ｎ層２２を除去した点が異なり、Ｐｔ電極２８は、第２変形例の場合と同様にＧａＮ層１８の凸部側面に直接にショットキー接合している。この様に、ショットキーダイオード１０Ｃは、第２及び第３変形例を組み合わせた構成となっているため、構成が簡易で簡単な製造プロセスにより製造可能であり、また、順方向電流を増大させることができるという効果を奏する。 FIG. 7 shows a Schottky diode 10C according to a fifth modification of the first embodiment.
This Schottky diode 10C differs from the Schottky diode 10B (FIG. 6) according to the third modification in that the Al 0.2 Ga 0.8 N layer 22 is removed, and the Pt electrode 28 is different from the second modification. As in the case of, the Schottky junction is directly made on the convex side surface of the GaN layer 18. As described above, since the Schottky diode 10C has a configuration in which the second and third modifications are combined, the configuration is simple and can be manufactured by a simple manufacturing process, and the forward current is increased. There is an effect that can be.

以下、本発明の第２実施形態に係る縦型のＧａＮ系ショットキーダイオードを説明する。
図８に示すように、第２実施形態のショットキーダイオード４０は、第１実施形態に係る横型のショットキーダイオード１０（図１）のサファイア基板１２、ＧａＮバッファ層１４及びｎ＋型ＧａＮ層１６の代わりに、例えば、導電性のｎ型ＳｉＣ基板４２を備えると共に、図１に示すカソード電極３４に代えて、ＳｉＣ基板４２の裏面にオーミック接合するＴａＳｉ層からなるカソード電極４４を形成して、縦型構造としたものである。 Hereinafter, a vertical GaN-based Schottky diode according to a second embodiment of the present invention will be described.
As shown in FIG. 8, the Schottky diode 40 of the second embodiment includes a sapphire substrate 12, a GaN buffer layer 14 and an n + -type GaN layer 16 of the lateral Schottky diode 10 (FIG. 1) according to the first embodiment. Instead of, for example, a conductive n-type SiC substrate 42 is provided, and instead of the cathode electrode 34 shown in FIG. 1, a cathode electrode 44 made of a TaSi layer that is in ohmic contact with the back surface of the SiC substrate 42 is formed. It has a vertical structure.

ＳｉＣ基板４２上には、ＧａＮ層１８、アンドープのＡｌ０．２Ｇａ０．８Ｎ層２２、Ｔｉ電極２６、Ｐｔ電極２８およびＳｉＯ２膜３２が設けられ、電極２６，２８により複合電極３０が構成されている。要素１８，２２、２６、２８及び３２は、第１実施形態のショットキーダイオード１０のものと構成および作用が同一であるので、説明を省略する。 A GaN layer 18, an undoped Al 0.2 Ga 0.8 N layer 22, a Ti electrode 26, a Pt electrode 28, and a SiO 2 film 32 are provided on the SiC substrate 42, and the composite electrode 30 is formed by the electrodes 26 and 28. It is configured. Since the elements 18, 22, 26, 28, and 32 have the same configuration and operation as those of the Schottky diode 10 of the first embodiment, the description thereof is omitted.

ショットキーダイオード４０は、第１実施形態のものと略同一の電流−電圧特性を備えている。すなわち、複合アノード電極３０とカソード電極４４との間に順方向バイアスを印加したところ、第１実施形態の場合と略同様に、０．１〜０．３Ｖのオン電圧で順方向電流が急激に増大する良好な立ち上りが観測された。また、複合アノード電極３０とカソード電極４４との間に逆方向バイアスを印加したところ、約５００Ｖという大きな耐圧が観測された。第１実施形態について述べた理由と同様の理由で、ショットキーダイオード４０が低いオン電圧と高い耐圧を有するものと考えられる。 The Schottky diode 40 has substantially the same current-voltage characteristic as that of the first embodiment. That is, when a forward bias is applied between the composite anode electrode 30 and the cathode electrode 44, the forward current suddenly increases with an ON voltage of 0.1 to 0.3 V, as in the case of the first embodiment. An increasing good rise was observed. When a reverse bias was applied between the composite anode electrode 30 and the cathode electrode 44, a large breakdown voltage of about 500 V was observed. For the same reason as described in the first embodiment, the Schottky diode 40 is considered to have a low on-voltage and a high breakdown voltage.

ショットキーダイオード４０は、第１実施形態のものと略同様に製造可能である。簡略に説明すれば、超真空成長装置を用いた例えばガスソースＭＢＥ法により、導電性のｎ型ＳｉＣ基板４２上にｎ型ＧａＮ層１８を成長させ、次いで、ｎ型ＧａＮ層１８を選択的にエッチング除去して凸部１８ｂを形成し、更に、アンドープのＡｌ０．２Ｇａ０．８Ｎ層２２を成長させる。続いて、ｎ型ＧａＮ層４４の凸部の上面および側面にＴｉ電極２６およびＰｔ電極２８を形成し、更に、ＳｉＯ２膜３２を形成する。最後に、ｎ型ＳｉＣ基板４２の裏面にカソード電極４４を形成し、これによりショットキーダイオード４０の作製を終了する。 The Schottky diode 40 can be manufactured in substantially the same manner as in the first embodiment. Briefly, the n-type GaN layer 18 is grown on the conductive n-type SiC substrate 42 by, for example, a gas source MBE method using an ultra-vacuum growth apparatus, and then the n-type GaN layer 18 is selectively formed. The protrusion 18b is formed by etching and an undoped Al 0.2 Ga 0.8 N layer 22 is grown. Subsequently, the Ti electrode 26 and the Pt electrode 28 are formed on the upper surface and the side surface of the convex portion of the n-type GaN layer 44, and the SiO 2 film 32 is further formed. Finally, the cathode electrode 44 is formed on the back surface of the n-type SiC substrate 42, thereby completing the production of the Schottky diode 40.

第２実施形態のショットキーダイオード４０が縦型構造である一方、第１実施形態のショットキーダイオード１０が横型構造であるという差異はあるものの、両ショットキーダイオードは、ｎ型ＧａＮ層１８の凸部上面にショットキー接合するＴｉ電極２６と凸部側面にＡｌ０．２Ｇａ０．８Ｎ層２２を介してショットキー接合するＰｔ電極２８とからから構成された複合アノード電極３０を有した共通の基本構造を有する。従って、ショットキーダイオード４０は、ショットキーダイオード１０と同様の効果を奏する。 Although the Schottky diode 40 of the second embodiment has a vertical structure, while the Schottky diode 10 of the first embodiment has a horizontal structure, the two Schottky diodes are not convex of the n-type GaN layer 18. Common having a composite anode electrode 30 composed of a Ti electrode 26 which is Schottky-bonded to the upper surface of the part and a Pt electrode 28 which is Schottky-bonded to the side surface of the convex portion via the Al 0.2 Ga 0.8 N layer 22 It has the basic structure. Therefore, the Schottky diode 40 has the same effect as the Schottky diode 10.

上記第２実施形態のショットキーダイオード４０は種々に変形可能である。
第２実施形態の下記第１〜第５変形例は第１実施形態の第１〜第５変形例にそれぞれ対応する。各変形例のショットキーダイオードは、第１実施形態の変形例の対応するものにおけるサファイア基板１２の代わりにｎ型ＳｉＣ基板（図８に４２で示す）を備えると共にＳｉＣ基板４２の裏面に形成されたカソード電極（図８に４４で示す）を備える。換言すれば、各ショットキーダイオードは、第１実施形態の対応する変形例のものを横型構造から縦型構造に更に変形したものであり、当該対応する変形例のものと同様の特性を備え、同様に製造可能である。 The Schottky diode 40 of the second embodiment can be variously modified.
The following first to fifth modifications of the second embodiment correspond to the first to fifth modifications of the first embodiment, respectively. The Schottky diode of each modification includes an n-type SiC substrate (indicated by 42 in FIG. 8) instead of the sapphire substrate 12 in the corresponding one of the modification of the first embodiment, and is formed on the back surface of the SiC substrate 42. Cathode electrode (indicated by 44 in FIG. 8). In other words, each Schottky diode is a further modification of the corresponding modification of the first embodiment from a horizontal structure to a vertical structure, and has the same characteristics as the corresponding modification. Similarly, it can be manufactured.

すなわち、第２実施形態の第１変形例によるショットキーダイオードは、ショットキーダイオード４０におけるＡｌ０．２Ｇａ０．８Ｎ層２２の代わりに設けられたアンドープＧａＮ層を備え、このアンドープＧａＮ層をｎ型ＧａＮ層１８の凸部側面とＰｔ電極２８との間に介在させ、これにより耐圧特性が向上する。
図９を参照すると、第２実施形態の第２変形例に係るショットキーダイオード４０Ａは、第２実施形態のショットキーダイオード（図８に符号４０で示す）に比べてＡｌ０．２Ｇａ０．８Ｎ層２２を除去した点が異なり、構造が簡易である。 That is, the Schottky diode according to the first modification of the second embodiment includes an undoped GaN layer provided in place of the Al 0.2 Ga 0.8 N layer 22 in the Schottky diode 40, and this undoped GaN layer is provided. It is interposed between the convex side surface of the n-type GaN layer 18 and the Pt electrode 28, thereby improving the breakdown voltage characteristics.
Referring to FIG. 9, a Schottky diode 40A according to a second modification of the second embodiment has an Al 0.2 Ga 0.. , Compared to the Schottky diode (denoted by reference numeral 40 in FIG. 8) of the second embodiment . 8 The difference is that the N layer 22 is removed, and the structure is simple.

図１０にに示すように、第２実施形態の第３変形例に係るショットキーダイオード４０Ｂは、ショットキーダイオード４０に比べてｎ型ＧａＮ層１８の表面に凸部を２個形成した点が主に異なり、複合アノード電極３０とカソード電極４４との間に順方向バイアスを印加した際の順方向電流を増大可能である。
第２実施形態の第４変形例に係るショットキーダイオードは、図１０に示すショットキーダイオード４０ＢにおけるＡｌ０．２Ｇａ０．８Ｎ層２２の代わりに設けられたアンドープＧａＮ層を備え、これにより耐圧性を向上すると共に順方向電流を増大可能である。 As shown in FIG. 10, the Schottky diode 40B according to the third modification of the second embodiment is mainly characterized in that two protrusions are formed on the surface of the n-type GaN layer 18 compared to the Schottky diode 40. In contrast, it is possible to increase the forward current when a forward bias is applied between the composite anode electrode 30 and the cathode electrode 44.
A Schottky diode according to a fourth modification of the second embodiment includes an undoped GaN layer provided in place of the Al 0.2 Ga 0.8 N layer 22 in the Schottky diode 40B shown in FIG. The withstand voltage can be improved and the forward current can be increased.

図１１を参照すると、第２実施形態の第５変形例に係る縦型のＧａＮ系ショットキーダイオード４０Ｃは、図１０のショットキーダイオード４０Ｂに比べてＡｌ０．２Ｇａ０．８Ｎ層２２を除去した点が異なり、これにより構成を簡易にしたものである。
以下、本発明の第３実施形態に係る縦型のＧａＮ系ショットキーゲートＦＥＴを説明する。 Referring to FIG. 11, a vertical GaN-based Schottky diode 40C according to a fifth modification of the second embodiment includes an Al 0.2 Ga 0.8 N layer 22 as compared with the Schottky diode 40B of FIG. The difference is that the configuration is simplified.
Hereinafter, a vertical GaN-based Schottky gate FET according to a third embodiment of the present invention will be described.

図１２に示すように、このショットキーゲートＦＥＴ６０は、例えば導電性のｎ型ＳｉＣ基板６２と、基板６２上に形成されたｎ型ＧａＮ層６４とを備え、ｎ型ＧａＮ層６４は、５００ｎｍ厚の平坦部６４ａと平坦部の表面中央部に形成され２０００ｎｍ幅でかつ２０００ｎｍ高さの凸部６４ｂとを有している。ｎ型ＧａＮ層６４の不純物濃度は２×１０１７ｃｍ−３以下たとえば２×１０１７ｃｍ−３である。 As shown in FIG. 12, the Schottky gate FET 60 includes, for example, a conductive n-type SiC substrate 62 and an n-type GaN layer 64 formed on the substrate 62. The n-type GaN layer 64 has a thickness of 500 nm. The flat portion 64a and the convex portion 64b formed at the center of the surface of the flat portion and having a width of 2000 nm and a height of 2000 nm. The impurity concentration of the n-type GaN layer 64 is 2 × 10 17 cm −3 or less, for example, 2 × 10 17 cm −3 .

ｎ型ＧａＮ層６４の凸部６４ｂの上面には５０ｎｍ厚で且つ約５×１０１９ｃｍ−３と高不純物濃度のｎ＋型ＧａＮ層６６が形成されている。そして、ｎ型ＧａＮ層６４の平坦部の表面及び凸部の両側面並びｎ＋型ＧａＮ層６６の側面は、ｎ型ＧａＮ層６４よりもバンドギャップエネルギーの大きい厚さ３０ｎｍのアンドープのＡｌ０．２Ｇａ０．８Ｎ層７０によって被覆され、ｎ型ＧａＮ層６４とＡｌ０．２Ｇａ０．８Ｎ層７０はヘテロ接合をなし、このヘテロ接合面近傍には図１２中に破線で模式的に表した２次元電子ガスが発生する。 An n + -type GaN layer 66 having a thickness of 50 nm and a high impurity concentration of about 5 × 10 19 cm −3 is formed on the upper surface of the convex portion 64 b of the n-type GaN layer 64. The surface of the flat portion of the n-type GaN layer 64 and both side surfaces of the convex portion and the side surface of the n + -type GaN layer 66 are 30 nm thick undoped Al 0. The n-type GaN layer 64 and the Al 0.2 Ga 0.8 N layer 70 are heterojunction covered with the 2 Ga 0.8 N layer 70, and this heterojunction plane is schematically illustrated by a broken line in FIG. The two-dimensional electron gas shown in FIG.

後述のように、ｎ型ＧａＮ層６４の凸部６４ｂはドレイン電流ＩＤが縦方向に流れるチャネル領域を構成し、このチャネル領域をドレイン電流ＩＤが流れる際に２次元電子ガスがキャリアとして寄与する。即ち、ショットキーゲートＦＥＴ６０は、一種の縦型のＨＥＭＴ構造となっている。
また、ｎ＋型ＧａＮ層６６にはＴａＳｉ層からなるソース電極７２が形成されている。即ち、ソース電極７２が、ｎ＋型ＧａＮ層６６を介してｎ型ＧａＮ層６４の凸部６４ｂの上面にオーミック接合している。また、凸部６４ｂの側面にはＡｌ０．２Ｇａ０．８Ｎ層７０を介して同側面にショットキー接合し且つＰｔ層からなるショットキーゲート電極７４が形成されている。なお、ショットキーゲート電極７４をなす材料は、Ｐｔに限定されず、例えばＴｉ、Ｎｉ、Ｗ、Ａｇ、Ｐｄ、Ａｕ等の、ｎ型ＧａＮ層６４に対してショットキーバリアを形成する金属であれば良く、好ましくは、より高いショットキーバリアを形成する金属でショットキーゲート電極７４を構成する。また、ｎ型ＳｉＣ基板６２の裏面には同裏面にオーミック接合するＴａＳｉ層からなるドレイン電極７６が形成されている。 As described later, the convex portion 64b of the n-type GaN layer 64 constitutes the channel region through the drain current I D is the longitudinal direction, contributes two-dimensional electron gas the channel region when the drain current flows I D as a carrier To do. That is, the Schottky gate FET 60 has a kind of vertical HEMT structure.
A source electrode 72 made of a TaSi layer is formed on the n + -type GaN layer 66. That is, the source electrode 72 is in ohmic contact with the upper surface of the convex portion 64 b of the n-type GaN layer 64 via the n + -type GaN layer 66. Further, a Schottky gate electrode 74 made of a Pt layer and having a Schottky junction is formed on the side surface of the convex portion 64 b via the Al 0.2 Ga 0.8 N layer 70. The material forming the Schottky gate electrode 74 is not limited to Pt, and may be a metal that forms a Schottky barrier with respect to the n-type GaN layer 64, such as Ti, Ni, W, Ag, Pd, and Au. The Schottky gate electrode 74 is preferably made of a metal that forms a higher Schottky barrier. A drain electrode 76 made of a TaSi layer that is in ohmic contact with the back surface of the n-type SiC substrate 62 is formed.

次に、図１２のショットキーゲートＦＥＴ６０の電流−電圧特性について説明する。
ｎ型ＧａＮ層６４の凸部の側面にはＡｌ０．２Ｇａ０．８Ｎ層７０を介してショットキーゲート電極７４が形成されているため、ショットキーゲート電極７４に印加するゲート電圧ＶＧが零ボルトであっても、凸部の両側面近傍には空乏層が形成されている。この状態でソース電極７２とドレイン電極７６との間に所定のドレイン電圧ＶＤを印加すると、ドレイン電流ＩＤが、ｎ型ＧａＮ層６４の凸部の両側面の空乏層に挟まれた領域をチャネルとして縦方向に流れる。ドレイン電圧ＶＤを増大するとチャネルの幅が増大して、ドレイン電流ＩＤも増大する。 Next, the current-voltage characteristics of the Schottky gate FET 60 in FIG. 12 will be described.
Since the Schottky gate electrode 74 is formed on the side surface of the convex portion of the n-type GaN layer 64 via the Al 0.2 Ga 0.8 N layer 70, the gate voltage V G applied to the Schottky gate electrode 74. Is zero volts, depletion layers are formed in the vicinity of both side surfaces of the convex portion. In this state, when a predetermined drain voltage V D is applied between the source electrode 72 and the drain electrode 76, the drain current ID passes through a region sandwiched between depletion layers on both sides of the convex portion of the n-type GaN layer 64. It flows in the vertical direction as a channel. When the drain voltage V D is increased, the channel width is increased and the drain current ID is also increased.

また、ゲート電圧ＶＧの大きさを増減すると、ｎ型ＧａＮ層６４の凸部の両側面の空乏層の広がりが大きくなったり小さくなったりして、２方向から広がる空乏層に挟まれたチャネルの幅が変化する。このため、ゲート電圧ＶＧによってチャネルの幅が制御され、そこを流れるドレイン電流ＩＤが制御される。
このとき、ｎ型ＧａＮ層６４とＡｌ０．２Ｇａ０．８Ｎ層７０とのヘテロ接合面近傍に発生する２次元電子ガスがキャリアとしてドレイン電流ＩＤに寄与するため、小さなドレイン電圧ＶＤでドレイン電流ＩＤが急速に立ち上る良好な立ち上り特性が得られる。 Further, when the magnitude of the gate voltage V G is increased or decreased, the depletion layer on both sides of the convex portion of the n-type GaN layer 64 expands or decreases, and the channel sandwiched between the depletion layers extending from two directions The width of changes. Therefore, the width of the channel is controlled by the gate voltage V G, the drain current I D flowing therethrough is controlled.
At this time, since the two-dimensional electron gas generated in the vicinity of the heterojunction surface between the n-type GaN layer 64 and the Al 0.2 Ga 0.8 N layer 70 contributes to the drain current ID as a carrier, a small drain voltage V D As a result, a good rise characteristic in which the drain current ID rises rapidly can be obtained.

また、ショットキーゲート電極７４とｎ型ＧａＮ層６４の凸部の側面との間には、ｎ型ＧａＮ層６４のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有するアンドープのＡｌ０．２Ｇａ０．８Ｎ層７０が介在しているため、小さなゲート電圧ＶＧでも空乏層は大きく広がる。その結果、ゲート電圧ＶＧによるドレイン電流ＩＤの制御性が向上する。 Further, between the Schottky gate electrode 74 and the side surface of the convex portion of the n-type GaN layer 64, undoped Al 0.2 Ga 0. since 8 N layer 70 is interposed, the depletion layer even small gate voltage V G is widely spread. As a result, control of the drain current I D by the gate voltage V G is increased.

次に、図１３（ａ）〜図１３（ｄ）、図１４（ａ）及び図１４（ｂ）を参照して、図１２のショットキーゲートＦＥＴ６０の製造方法の一例を説明する。
先ず、導電性のｎ型ＳｉＣ基板６２上に、超真空成長装置を用いた例えばガスソースＭＢＥ法により、一連の結晶成長を行う。
即ち、原料ガスとして例えば分圧１．３３×１０−５ＰａのＧａと分圧６．６５×１０−４ＰａのＮＨ３と分圧２×１０−７ＰａのドーパントとしてのＳｉを用いて、２×１０１７ｃｍ−３程度の低不純物濃度のｎ型ＧａＮ層６４を厚さ２５００ｎｍに成長させる。連続して、例えば分圧１．３３×１０−５ＰａのＧａと分圧６．６５×１０−４ＰａのＮＨ３と分圧１．３３×１０−６ＰａのドーパントとしてのＳｉを用いて、５×１０１９ｃｍ−３程度の高不純物濃度のｎ＋型ＧａＮ層６６を厚さ５０ｎｍに成長させる（図１３（ａ）参照）。 Next, an example of a method for manufacturing the Schottky gate FET 60 of FIG. 12 will be described with reference to FIGS. 13 (a) to 13 (d), 14 (a), and 14 (b).
First, a series of crystal growth is performed on the conductive n-type SiC substrate 62 by, for example, the gas source MBE method using an ultra vacuum growth apparatus.
That is, using, for example, Ga having a partial pressure of 1.33 × 10 −5 Pa, NH 3 having a partial pressure of 6.65 × 10 −4 Pa, and Si as a dopant having a partial pressure of 2 × 10 −7 Pa as source gases, An n-type GaN layer 64 having a low impurity concentration of about 2 × 10 17 cm −3 is grown to a thickness of 2500 nm. Continuously, for example, using Ga as a partial pressure of 1.33 × 10 −5 Pa, NH 3 of a partial pressure of 6.65 × 10 −4 Pa, and Si as a dopant of a partial pressure of 1.33 × 10 −6 Pa. An n + -type GaN layer 66 having a high impurity concentration of about 5 × 10 19 cm −3 is grown to a thickness of 50 nm (see FIG. 13A).

次いで、例えばプラズマＣＶＤ法により、ｎ＋型ＧａＮ層６６上にＳｉＯ２膜を形成する。続いて、例えばＢＨＦを用いたウエットエッチング法又はＣＦ４を用いたドライエッチング法によりＳｉＯ２膜をパターニングして、例えば幅２μｍをもつＳｉＯ２パターン６８を形成する（図１３（ｂ）参照）。 Next, a SiO 2 film is formed on the n + -type GaN layer 66 by, eg, plasma CVD. Subsequently, the SiO 2 film is patterned by, for example, a wet etching method using BHF or a dry etching method using CF 4 to form, for example, a SiO 2 pattern 68 having a width of 2 μm (see FIG. 13B).

次いで、例えばメタン系ガスを用いたＥＣＲプラズマエッチング法又はＲＩＢＥ法により、ＳｉＯ２パターン６８をマスクとしてｎ＋型ＧａＮ層６６及びｎ型ＧａＮ層６４を選択的に除去する。こうして、ｎ型ＧａＮ層１８の表面中央部に高さ２０００ｎｍ、幅２０００ｎｍの凸部を形成すると共に、凸部上面にｎ＋型ＧａＮ層６６を残存させる（図１３（ｃ）参照）。 Next, the n + -type GaN layer 66 and the n-type GaN layer 64 are selectively removed using the SiO 2 pattern 68 as a mask by, for example, an ECR plasma etching method or a RIBE method using a methane-based gas. Thus, a convex portion having a height of 2000 nm and a width of 2000 nm is formed at the center of the surface of the n-type GaN layer 18, and the n + -type GaN layer 66 is left on the upper surface of the convex portion (see FIG. 13C).

次いで、ＳｉＯ２ パターン６８をマスクとすると共に例えば分圧６．６５×１０−５ＰａのＧａと分圧２．６６×１０−５ＰａのＡｌと分圧６．６５×１０−４ＰａのＮＨ３ を原料ガスとして、アンドープのＡｌ０．２Ｇａ０．８Ｎ層７０を厚さ３０ｎｍに選択成長させる。こうして、ｎ型ＧａＮ層６４の平坦部の表面及び凸部の側面並びにｎ＋型ＧａＮ層６６の側面をＡｌ０．２Ｇａ０．８Ｎ層７０によって被覆する（図１３（ｄ）参照）。 Then, NH along with example partial pressure 6.65 × 10 -5 Pa of Ga and a partial pressure 2.66 × 10 -5 Pa Al and partial pressure 6.65 × 10 -4 Pa to the SiO 2 pattern 68 as a mask An undoped Al 0.2 Ga 0.8 N layer 70 is selectively grown to a thickness of 30 nm using 3 as a source gas. Thus, the surface of the flat portion and the side surface of the convex portion of the n-type GaN layer 64 and the side surface of the n + -type GaN layer 66 are covered with the Al 0.2 Ga 0.8 N layer 70 (see FIG. 13D).

次いで、ＳｉＯ２パターン６８を除去する。続いて、リフトオフ法により、ｎ＋型ＧａＮ層６６の上面上にＴａＳｉ層を選択的に形成する。こうして、ｎ型ＧａＮ層１８の凸部の上面にｎ＋型ＧａＮ層６６を介してオーミック接合するＴａＳｉ層からなるソース電極７２を形成する（図１４（ａ）参照）。 Next, the SiO 2 pattern 68 is removed. Subsequently, a TaSi layer is selectively formed on the upper surface of the n + -type GaN layer 66 by a lift-off method. In this way, the source electrode 72 made of the TaSi layer that is in ohmic contact with the upper surface of the convex portion of the n-type GaN layer 18 via the n + -type GaN layer 66 is formed (see FIG. 14A).

次いで、リフトオフ法により、Ａｌ０．２Ｇａ０．８Ｎ層７０上にＰｔ層を選択的に形成する。こうして、ｎ型ＧａＮ層６４の凸部の側面にＡｌ０．２Ｇａ０．８Ｎ層７０を介してショットキー接合するＰｔ層からなるショットキーゲート電極７４を形成する（図１４（ｂ）参照）。 Next, a Pt layer is selectively formed on the Al 0.2 Ga 0.8 N layer 70 by a lift-off method. Thus, a Schottky gate electrode 74 composed of a Pt layer that forms a Schottky junction via the Al 0.2 Ga 0.8 N layer 70 is formed on the side surface of the convex portion of the n-type GaN layer 64 (see FIG. 14B). ).

次いで、ｎ型ＳｉＣ基板６２の裏面にオーミック接合するＴａＳｉ層からなるドレイン電極７６（図１２）を形成する。以上のような一連の工程を経て、図１２に示すショットキーゲートＦＥＴ６０の作製を完了する。
第３実施形態によれば、チャネル領域をなすｎ型ＧａＮ層６４の凸部の上面にソース電極７２がオーミック接合し、凸部側面にショットキーゲート電極７４がショットキー接合し、ｎ型ＳｉＣ基板６２の裏面にドレイン電極７６がオーミック接合した基本構造をもつ縦型のＧａＮ系ショットキーゲートＦＥＴ６０を実現することができる。 Next, a drain electrode 76 (FIG. 12) made of a TaSi layer that is in ohmic contact is formed on the back surface of the n-type SiC substrate 62. Through a series of steps as described above, the fabrication of the Schottky gate FET 60 shown in FIG. 12 is completed.
According to the third embodiment, the source electrode 72 is ohmic-bonded to the upper surface of the convex portion of the n-type GaN layer 64 forming the channel region, and the Schottky gate electrode 74 is Schottky-bonded to the side surface of the convex portion. A vertical GaN-based Schottky gate FET 60 having a basic structure in which the drain electrode 76 is in ohmic contact with the back surface of 62 can be realized.

更に、ｎ型ＧａＮ層６４の凸部の側面とショットキーゲート電極７４との間にバンドギャップエネルギーの大きなアンドープのＡｌ０．２Ｇａ０．８Ｎ層７０が設けられているため、次のような効果を奏する。即ち、ｎ型ＧａＮ層６４とＡｌ０．２Ｇａ０．８Ｎ層７０とのヘテロ接合面近傍に発生する２次元電子ガスがドレイン電流ＩＤに寄与するため、ドレイン電流ＩＤ の良好な立ち上り特性が得られる。また、ショットキーゲート電極７４とｎ型ＧａＮ層６４の凸部側面とのショットキー接合により空乏層の広がり方が更に大きくなるため、ゲート電圧ＶＧによるドレイン電流ＩＤの制御性を向上させることができる。 Further, since an undoped Al 0.2 Ga 0.8 N layer 70 having a large band gap energy is provided between the side surface of the convex portion of the n-type GaN layer 64 and the Schottky gate electrode 74, the following is performed. Has an effect. That is, since the two-dimensional electron gas generated in the vicinity of the heterojunction surface between the n-type GaN layer 64 and the Al 0.2 Ga 0.8 N layer 70 contributes to the drain current ID, a good rise of the drain current ID is achieved. Characteristics are obtained. Further, since the spread of the depletion layer by Schottky junction between the convex portion side surface of the Schottky gate electrode 74 and the n-type GaN layer 64 is further increased, improving the controllability of the drain current I D by the gate voltage V G Can do.

上記第３実施形態のショットキーゲートＦＥＴ６０は種々に変形可能である。
例えば、ショットキーゲートＦＥＴ６０におけるＡｌ０．２Ｇａ０．８Ｎ層７０の代わりに厚さ５０ｎｍのアンドープのＧａＮ層を設け、このＧａＮ層をｎ型ＧａＮ層６４の凸部の側面とショットキーゲート電極７４との間に介在させても良く、これにより、空乏層の広がり方が更に大きくなり、ドレイン電流ＩＤの制御性を向上させることができる。 The Schottky gate FET 60 of the third embodiment can be variously modified.
For example, an undoped GaN layer having a thickness of 50 nm is provided in place of the Al 0.2 Ga 0.8 N layer 70 in the Schottky gate FET 60, and this GaN layer is formed on the side surface of the convex portion of the n-type GaN layer 64 and the Schottky gate. It may be interposed between the electrode 74 and the depletion layer is further expanded, thereby improving the controllability of the drain current ID .

図１５は、第３実施形態の第２変形例に係る縦型のＧａＮ系ショットキーゲートＦＥＴ６０Ａを示し、このＦＥＴ６０Ａは、図１２のＦＥＴ６０に比べてＡｌ０．２Ｇａ０．８Ｎ層７０を除去して、ｎ型ＧａＮ層６４の凸部の側面にショットキーゲート電極７４を直接にショットキー接合させて構成を簡易化した点が異なる。 FIG. 15 shows a vertical GaN-based Schottky gate FET 60A according to a second modification of the third embodiment. This FET 60A has an Al 0.2 Ga 0.8 N layer 70 as compared with the FET 60 of FIG. The difference is that the configuration is simplified by removing the Schottky gate electrode 74 directly on the side surface of the convex portion of the n-type GaN layer 64 and making the Schottky junction.

上記第１、第２及び第３実施形態およびその変形例において、ｎ型ＧａＮ層１８、４４、６４の凸部の幅は２０００ｎｍとなっているが、例えば５ｎｍ〜１０μｍの範囲内にあればよく、好ましくは１０ｎｍ〜５μｍの範囲内に、更に好ましくは５０ｎｍ〜３μｍの範囲内にあればよい。また、ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層を結晶成長する際にガスソースＭＢＥ法に代えて例えばＭＯＣＶＤ法やハイドライド気相成長法等を用いてもよい。また、２次元電子ガスを発生させるヘテロ接合構造として、ｎ型ＧａＮ層１８、６４とＡｌＧａＮ層２２、７０の組み合わせによるＧａＮ／ＡｌＧａＮ接合に代えて、例えばＩｎＧａＮ、ＡｌＩｎＧａＮ、ＡｌＩｎＧａＮＰ、ＡｌＧａＮ、ＡｌＧａＮ等のＩＩＩ−Ｖ族窒化物半導体層を組み合わせたヘテロ接合を用いてもよい。 In the first, second, and third embodiments and the modifications thereof, the width of the protrusions of the n-type GaN layers 18, 44, 64 is 2000 nm, but may be in the range of, for example, 5 nm to 10 μm. Preferably, it may be in the range of 10 nm to 5 μm, more preferably in the range of 50 nm to 3 μm. Further, when the GaN-based III-V group nitride semiconductor layer is crystal-grown, for example, an MOCVD method or a hydride vapor phase growth method may be used instead of the gas source MBE method. Further, as a heterojunction structure for generating a two-dimensional electron gas, instead of a GaN / AlGaN junction formed by a combination of n-type GaN layers 18 and 64 and AlGaN layers 22 and 70, for example, InGaN, AlInGaN, AlInGaNP, AlGaN, AlGaN, etc. A heterojunction combining a group III-V nitride semiconductor layer may be used.

また、第２及び第３実施形態ならびにその変形例においては、導電性のｎ型ＳｉＣ基板４２、６２を用いているが、例えばＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮ、ＧａＡｓ、ＧａＰ等からなる半導体基板を用いてもよい。
以下、本発明の第４実施形態に係る横型のＧａＮ系ショットキーダイオードを説明する。 In the second and third embodiments and the modifications thereof, conductive n-type SiC substrates 42 and 62 are used. For example, a semiconductor substrate made of SiC, Si, GaN, AlN, GaAs, GaP or the like is used. It may be used.
Hereinafter, a lateral GaN-based Schottky diode according to a fourth embodiment of the present invention will be described.

ｎ型ＧａＮ層の表面の一部を凸部形状に形成した上記第１〜第３実施形態に係るショットキーダイオードに比べ、第４実施形態のショットキーダイオードは、ｎ型ＧａＮ層の表面を平坦にした点が主に異なり、これにより製造工程が簡略になると共に、凸部側面の加工精度による電流−電圧特性への影響がなくなる。
図１６に示すように、第４実施形態の横型のＧａＮ系ショットキーダイオード３００は、例えば絶縁性又は半絶縁性のサファイア基板３１２と、基板３１２上に形成された厚さ５０ｎｍのＧａＮバッファ層３１４と、バッファ層３１４上に形成された２０００ｎｍ厚のｎ＋型ＧａＮ層３１６とを備えている。そして、ＧａＮ層１６上には、所定の幅Ｄ（好ましくは６ミクロン以下たとえば６ミクロン）を有する厚さ１０００ｎｍのｎ型ＧａＮ層３１８が形成されている。ｎ型ＧａＮ層３１８の不純物濃度は好ましくは２×１０１７ｃｍ−３以下たとえば約２×１０１７ｃｍ−３と低いものになっている。 Compared with the Schottky diodes according to the first to third embodiments in which a part of the surface of the n-type GaN layer is formed in a convex shape, the Schottky diode of the fourth embodiment has a flat surface of the n-type GaN layer. This is mainly different, and this simplifies the manufacturing process and eliminates the influence on the current-voltage characteristics due to the processing accuracy of the convex side surface.
As shown in FIG. 16, the lateral GaN-based Schottky diode 300 of the fourth embodiment includes, for example, an insulating or semi-insulating sapphire substrate 312 and a GaN buffer layer 314 having a thickness of 50 nm formed on the substrate 312. And an n + -type GaN layer 316 having a thickness of 2000 nm formed on the buffer layer 314. An n-type GaN layer 318 having a predetermined width D (preferably 6 microns or less, for example, 6 microns) and a thickness of 1000 nm is formed on the GaN layer 16. The impurity concentration of the n-type GaN layer 318 is preferably 2 × 10 17 cm −3 or less, for example, about 2 × 10 17 cm −3 or so.

更に、ショットキーダイオード３００は、ｎ型ＧａＮ層３１８の幅Ｄよりも狭い幅ｄ（好ましくは０．３〜２ミクロンたとえば２ミクロン）でｎ型ＧａＮ層３１８の上面にショットキー接合し且つ第１アノード電極として機能するＴｉ電極３２６と、Ｔｉ電極３２６で覆われた部分以外のｎ型ＧａＮ層３１８の表面にショットキー接合して形成されたＰｔ電極３２８とを備えている。Ｐｔ電極３２８は、Ｔｉ電極３２６に電気的に接続されており、第２アノード電極として機能し、また、Ｔｉ電極３２６と共同して複合アノード電極３３０を構成している。そして、ｎ＋型ＧａＮ層３１６の表面の外方部分には、ＴａＳｉ層からなり且つｎ＋型ＧａＮ層３１６にオーミック接合するカソード電極３３４が設けられている。 Further, the Schottky diode 300 is Schottky-junctioned to the upper surface of the n-type GaN layer 318 with a width d (preferably 0.3 to 2 microns, for example, 2 microns) smaller than the width D of the n-type GaN layer 318, and the first A Ti electrode 326 functioning as an anode electrode and a Pt electrode 328 formed by Schottky junction on the surface of the n-type GaN layer 318 other than the portion covered with the Ti electrode 326 are provided. The Pt electrode 328 is electrically connected to the Ti electrode 326, functions as a second anode electrode, and constitutes a composite anode electrode 330 in cooperation with the Ti electrode 326. Then, the outer portion of the surface of the n + -type GaN layer 316, a cathode electrode 334 for ohmic contact is provided and n + -type GaN layer 316 made of TaSi layer.

上記構成のショットキーダイオード１０において、第１〜第３実施形態の場合と同様、Ｔｉ電極３２６とＧａＮ層３１８との間で形成されるショットキーバリアの高さは、Ｐｔ電極３２８とＧａＮ層３１８との間で形成されるショットキーバリアの高さよりも低い。
なお、第１アノード電極をなす材質はＴｉに限定されず、例えばＷやＡｇ等のｎ型ＧａＮ層３１８に対して０．８ｅＶより低いショットキーバリアを形成する金属であればよい。また、第２アノード電極をなす材質はＰｔに限定されず、例えばＡｕ等のｎ型ＧａＮ層３１８に対して０．８ｅＶより高いショットキーバリアを形成する金属であればよい。 In the Schottky diode 10 having the above configuration, the height of the Schottky barrier formed between the Ti electrode 326 and the GaN layer 318 is the same as that in the first to third embodiments. Lower than the height of the Schottky barrier formed between the two.
The material forming the first anode electrode is not limited to Ti, and may be any metal that forms a Schottky barrier lower than 0.8 eV with respect to the n-type GaN layer 318 such as W or Ag. The material forming the second anode electrode is not limited to Pt, and may be any metal that forms a Schottky barrier higher than 0.8 eV with respect to the n-type GaN layer 318 such as Au.

次に、図１６のＧａＮ系ショットキーダイオード３００の電流−電圧特性を説明する。
複合アノード電極３３０とカソード電極３３４との間に順方向バイアスを印加したところ、０．１〜０．３Ｖのオン電圧で順方向電流が急激に増大する良好な立ち上りが観測された。この様な良好な順方向電流立ち上り特性が得られた理由は上記第１〜第３実施形態の場合と同様であると考えられる。 Next, the current-voltage characteristics of the GaN-based Schottky diode 300 in FIG. 16 will be described.
When a forward bias was applied between the composite anode electrode 330 and the cathode electrode 334, a good rise was observed in which the forward current increased rapidly at an on-voltage of 0.1 to 0.3V. The reason why such a good forward current rising characteristic is obtained is considered to be the same as in the first to third embodiments.

また、複合アノード電極３３０とカソード電極３３４間に逆方向バイアスを印加したところ、約５００Ｖという大きな耐圧が観測された。この様な高耐圧が得られた理由は、次のように考えられる。
第４実施形態に係るショットキーダイオード３００に逆方向バイアスを印加すると、第１及び第２アノード電極（Ｔｉ電極３２６及びＰｔ電極３２８）に接触するｎ型ＧａＮ層３１８の界面からｎ＋ＧａＮ層３１６に向かって空乏層が広がり、所定以上の逆方向バイアスでｎ型ＧａＮ層３１８全体が空乏化されピンチオフ状態になる。このため、第１〜第３実施形態のショットキーダイオードと同様に高い耐圧を得ることができる。 When a reverse bias was applied between the composite anode electrode 330 and the cathode electrode 334, a large breakdown voltage of about 500 V was observed. The reason why such a high breakdown voltage is obtained is considered as follows.
When a reverse bias is applied to the Schottky diode 300 according to the fourth embodiment, the n + GaN layer 316 from the interface of the n-type GaN layer 318 in contact with the first and second anode electrodes (Ti electrode 326 and Pt electrode 328). The depletion layer spreads toward the surface, and the entire n-type GaN layer 318 is depleted with a reverse bias of a predetermined level or more, and a pinch-off state is obtained. For this reason, high breakdown voltage can be obtained like the Schottky diodes of the first to third embodiments.

第４実施形態のショットキーダイオード３００（図１６）は、第１実施形態に係るショットキーダイオード１０（図１）と同様の製造方法により製造することができる。
簡略に説明すれば、先ず、図２（ａ）に示す工程と略同様にして、サファイア基板３１２上にＧａＮバッファ層３１４及びｎ＋型ＧａＮ層３１６を順に積層した後、ｎ＋型ＧａＮ層３１６上に、図２（ａ）のｎ型ＧａＮ層１８と同じ成膜条件でｎ型ＧａＮ層３１８（図１６）を厚さ１０００ｎｍに積層する。次いで、図２（ｅ）及び図３（ａ）〜図３（ｃ）に示す諸工程と同様の諸工程を実施してＴｉ電極３２６及びＰｔ電極３２８を形成し、更に、ｎ＋型ＧａＮ層３１６上にカソード電極３３４を形成することにより、図１６に示すショットキーダイオード３００を作製する。 The Schottky diode 300 (FIG. 16) of the fourth embodiment can be manufactured by the same manufacturing method as the Schottky diode 10 (FIG. 1) according to the first embodiment.
If briefly described, first, similarly he processes substantially shown in FIG. 2 (a), after stacking the GaN buffer layer 314 and the n + -type GaN layer 316 are sequentially formed on a sapphire substrate 312, n + -type GaN layer 316 On top of this, an n-type GaN layer 318 (FIG. 16) is laminated to a thickness of 1000 nm under the same film formation conditions as the n-type GaN layer 18 of FIG. Next, steps similar to those shown in FIGS. 2 (e) and 3 (a) to 3 (c) are performed to form a Ti electrode 326 and a Pt electrode 328, and an n + -type GaN layer. By forming a cathode electrode 334 on 316, a Schottky diode 300 shown in FIG. 16 is manufactured.

ショットキーダイオード３００は、ｎ型ＧａＮ層３１８にショットキー接合するＴｉ電極３２６及びＰｔ電極３２８の組み合わせからなる複合アノード電極３３０を有して、低いオン電圧と高い耐圧とを同時に達成するものになっている。
上記第４実施形態のショットキーダイオード３００は、上記第１〜第３実施形態の場合と同様、種々に変形可能である。 The Schottky diode 300 has a composite anode electrode 330 composed of a combination of a Ti electrode 326 and a Pt electrode 328 that are in Schottky junction with the n-type GaN layer 318, and achieves a low on-voltage and a high breakdown voltage at the same time. ing.
The Schottky diode 300 of the fourth embodiment can be variously modified as in the first to third embodiments.

例えば、ｎ型ＧａＮ層３１８とＰｔ電極３２８との間にバンドギャップエネルギーの大きなアンドープのＡｌ０．２Ｇａ０．８Ｎ層（図示略）やアンドープのＧａＮ層（図示略）を設けて順方向電流の立ち上り特性や耐圧特性を向上させることができる。
第４実施形態では、ｎ型ＧａＮ層３１８をｎ＋型ＧａＮ層３１６の上に積層したが、図１７に示すように、ｎ＋型ＧａＮ層３１６の表面の一部にイオンを打ち込んでｎ型ＧａＮ層３１８として利用しても良い。この変形例によれば、半導体面を平面化することができるので、集積化に有利である。ｎ＋型ＧａＮ層３１６をｎ型ＧａＮ層３１８にするには特開２００１−２１０６５７号公報に記載されているようにｎ＋型ＧａＮ層３１６の表面にマスクをかけ、ｎ型ＧａＮ層３１８が形成される部分に開口を設け、開口部にＣ、Ｍｇ、Ｚｎをイオン注入して補償すればよい。 For example, an undoped Al 0.2 Ga 0.8 N layer (not shown) or an undoped GaN layer (not shown) having a large band gap energy is provided between the n-type GaN layer 318 and the Pt electrode 328 in the forward direction. Current rising characteristics and breakdown voltage characteristics can be improved.
In the fourth embodiment, the n-type GaN layer 318 is stacked on the n + -type GaN layer 316, but as shown in FIG. 17, ions are implanted into a part of the surface of the n + -type GaN layer 316 to form the n-type GaN layer 316. The GaN layer 318 may be used. According to this modification, the semiconductor surface can be planarized, which is advantageous for integration. The n + -type GaN layer 316 by masking the surface of the n + -type GaN layer 316, as described in JP 2001-210657 to the n-type GaN layer 318, n-type GaN layer 318 is formed An opening may be provided in the portion to be compensated, and C, Mg, and Zn may be ion-implanted into the opening to compensate.

本発明の第１実施形態に係る横型のＧａＮ系ショットキーダイオードを示す概略断面図である。1 is a schematic cross-sectional view showing a lateral GaN-based Schottky diode according to a first embodiment of the present invention. 図１のＧａＮ系ショットキーダイオードの製造方法の工程段階を示す概略断面図であり、（ａ）ないし（ｅ）は同製造方法の第１ないし第５工程段階を示す。FIG. 2 is a schematic cross-sectional view showing process steps of a method for manufacturing the GaN-based Schottky diode of FIG. 1, wherein (a) to (e) show first to fifth process steps of the same manufacturing method. 図２に続く工程段階を示す断面図であり、（ａ）ないし（ｃ）は第６ないし第８工程段階を示す。FIG. 3 is a cross-sectional view showing process steps subsequent to FIG. 2, wherein (a) through (c) show sixth through eighth process steps. 図１のＧａＮ系ショットキーダイオードの別の製造方法の工程段階を示す概略断面図であり、（ａ）及び（ｂ）は、同製造方法の第２及び第３工程段階を示す。FIG. 6 is a schematic cross-sectional view showing process steps of another manufacturing method of the GaN-based Schottky diode of FIG. 1, and (a) and (b) show second and third process steps of the manufacturing method. 第１実施形態の第２変形例に係るショットキーダイオードを示す概略断面図である。It is a schematic sectional drawing which shows the Schottky diode which concerns on the 2nd modification of 1st Embodiment. 第１実施形態の第３変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 3rd modification of 1st Embodiment. 第１実施形態の第５変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 5th modification of 1st Embodiment. 本発明の第２実施形態に係る縦型のＧａＮ系ショットキーダイオードを示す概略断面図である。It is a schematic sectional drawing which shows the vertical GaN-type Schottky diode which concerns on 2nd Embodiment of this invention. 第２実施形態の第２変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 2nd modification of 2nd Embodiment. 第２実施形態の第３変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 3rd modification of 2nd Embodiment. 第２実施形態の第５変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 5th modification of 2nd Embodiment. 本発明の第３実施形態に係る縦型のＧａＮ系ショットキーゲートＦＥＴを示す概略断面図である。It is a schematic sectional drawing which shows the vertical GaN-type Schottky gate FET which concerns on 3rd Embodiment of this invention. 図１２のショットキーゲートＦＥＴの製造方法の工程段階を示す断面図であり、（ａ）ないし（ｄ）は同製造方法の第１ないし第４工程段階を示す。FIG. 13 is a cross-sectional view showing process steps of the manufacturing method of the Schottky gate FET of FIG. 12, wherein (a) to (d) show first to fourth process steps of the manufacturing method. 図１３に示す工程段階に続く工程段階を示す断面図であり、（ａ）および（ｂ）は第５及び第６工程段階を示す。FIG. 14 is a cross-sectional view showing process steps subsequent to the process steps shown in FIG. 13, wherein (a) and (b) show fifth and sixth process steps. 第３実施形態の第２変形例に係る縦型のＧａＮ系ショットキーゲートＦＥＴを示す概略断面図である。It is a schematic sectional drawing which shows the vertical GaN-type Schottky gate FET which concerns on the 2nd modification of 3rd Embodiment. 本発明の第４実施形態によるＧａＮ系ショットキーダイオードを示す概略断面図である。It is a schematic sectional drawing which shows the GaN-type Schottky diode by 4th Embodiment of this invention. 図１６のショットキーダイオードの変形例を示す概略断面図である。It is a schematic sectional drawing which shows the modification of the Schottky diode of FIG.

符号の説明Explanation of symbols

１０ ＧａＮ系ショットキーダイオード
１２ サファイア基板
１４ ＧａＮバッファ層
１６ ｎ＋型ＧａＮ層
１８ ｎ型ＧａＮ層
１８ｂ 凸部
２２ Ａｌ０．２Ｇａ０．８Ｎ層
２６ Ｔｉ電極
２８ Ｐｔ電極
３０ 複合アノード電極
３４ カソード電極
６２ 導電性のｎ型ＳｉＣ基板
６４ ｎ型ＧａＮ層
７０ Ａｌ０．２Ｇａ０．８Ｎ層
７２ ソース電極
７４ ゲート電極
７６ ドレイン電極
３１８ ｎ型ＧａＮ層
３２６ Ｔｉ電極
３２８ Ｐｔ電極 DESCRIPTION OF SYMBOLS 10 GaN-type Schottky diode 12 Sapphire substrate 14 GaN buffer layer 16 n + type GaN layer 18 n type GaN layer 18b Convex part 22 Al 0.2 Ga 0.8 N layer 26 Ti electrode 28 Pt electrode 30 Composite anode electrode 34 Cathode Electrode 62 Conductive n-type SiC substrate 64 n-type GaN layer 70 Al 0.2 Ga 0.8 N layer 72 Source electrode 74 Gate electrode 76 Drain electrode 318 n-type GaN layer 326 Ti electrode 328 Pt electrode

Claims (3)

基板（６２）と基板（６２）上に形成されたＧａＮ層（６４）とを備え、ＧａＮ層（６４）は、平坦部（６４ａ）と平坦部の表面中央部に形成された凸部（６４ｂ）とを有し、ＧａＮ層（６４）の凸部（６４ｂ）の上面には高不純物濃度のｎ＋型ＧａＮ層（６６）が形成され、
ＧａＮ層（６４）の平坦部の表面及び凸部の両側面並びｎ＋型ＧａＮ層（６６）の側面は、ＧａＮ層（６４）よりもバンドギャップエネルギーの大きいアンドープのＡｌＧａＮ層（７０）によって被覆され、ＧａＮ層（６４）とＡｌＧａＮ層（７０）はヘテロ接合をなし、ＧａＮ層（６４）側のヘテロ接合面近傍には２次元電子ガスが発生するもので、
ｎ＋型ＧａＮ層（６６）の上側にはソース電極（７２）が形成されて、ソース電極（７２）はｎ＋型ＧａＮ層（６６）を介してＧａＮ層６４の凸部（６４ｂ）の上面にオーミック接合して、
ＧａＮ層（６４）の凸部（６４ｂ）の側面及び平坦部の上面にＡｌＧａＮ層（７０）を介して同側面にショットキー接合するショットキーゲート電極（７４）が形成されており、さらに基板（６２）の裏面にオーミック接合するドレイン電極（７６）が形成されていることを特徴とするＧａＮ系ショトキーゲートＦＥＴ。 A substrate (62) and a GaN layer (64) formed on the substrate (62) are provided. The GaN layer (64) includes a flat portion (64a) and a convex portion (64b) formed at the center of the surface of the flat portion. And a high impurity concentration n + -type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64),
The surface of the flat portion of the GaN layer (64) and both side surfaces of the convex portion and the side surface of the n + -type GaN layer (66) are covered with an undoped AlGaN layer (70) having a larger band gap energy than the GaN layer (64). The GaN layer (64) and the AlGaN layer (70) form a heterojunction, and a two-dimensional electron gas is generated near the heterojunction surface on the GaN layer (64) side.
A source electrode (72) is formed on the upper side of the n + -type GaN layer (66), and the source electrode (72) is an upper surface of the convex portion (64b) of the GaN layer 64 via the n + -type GaN layer (66). Ohmic junction to
Protrusion of the GaN layer (64) are shot to the upper surface of the side surface and the flat portion (64b) in the side surface through AlGaN layer (70) Schottky junction to the Schottky gate electrode (74) is formed, further the substrate ( 62) A drain electrode (76) having an ohmic junction is formed on the back surface of the GaN-based Schottky gate FET. 前記２次元電子ガスを発生させるヘテロ構造のＡｌＧａＮ層とＧａＮ系半導体層の組み合わせのＡｌＧａＮ層の代わりに、ＩｎＧａＮ層、ＡｌＩｎＧａＮ層、ＡｌＩｎＧａＰＮ層のいずれか１つのＧａＮ系半導体層を用いることを特徴とする請求項１に記載のＧａＮ系ショトキーゲートＦＥＴ。 A GaN-based semiconductor layer of any one of an InGaN layer, an AlInGaN layer, and an AlInGaPN layer is used instead of the AlGaN layer that is a combination of a heterostructure AlGaN layer that generates a two-dimensional electron gas and a GaN-based semiconductor layer. The GaN-based Schottky gate FET according to claim 1 . 基板（６２）としてＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮ，ＧａＰのいずれかからなる半導体基板を用いることを特徴とする請求項１または請求項２に記載のショトキーゲートＦＥＴ。 The Schottky gate FET according to claim 1 or 2 , wherein a semiconductor substrate made of any one of SiC, Si, GaN, AlN, and GaP is used as the substrate (62).
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