JP2008244505A - GaN-BASED SEMICONDUCTOR DEVICE AND GROUP III-V NITRIDE SEMICONDUCTOR DEVICE - Google Patents

GaN-BASED SEMICONDUCTOR DEVICE AND GROUP III-V NITRIDE SEMICONDUCTOR DEVICE Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a GaN-based semiconductor device having high breakdown voltage and low on-voltage. <P>SOLUTION: The GaN-based semiconductor device includes a substrate (62) and a GaN layer (64) formed on the substrate (62), wherein the GaN layer (64) has a planar portion (64a) and a convex portion (64b) formed on the surface center of the planar portion, a high-impurity concentration n<SP>+</SP>-type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64), the front surface of the planar portion of the GaN layer (64) and both the side surfaces of the concave portion and the side surface of the n<SP>+</SP>-type GaN layer (66) are covered with an undoped AlGaN layer (70) having bandgap energy larger than that of the GaN layer (64), hetero junction is formed between the GaN layer (64) and the AlGaN layer (70) and two-dimensional electron gas is generated near the hetero junction surface of the GaN layer (64) side. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、耐圧が高くオン抵抗が低いGaN系半導体装置およびIII−V族窒化物半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a GaN-based semiconductor device and a III-V group nitride semiconductor device having a high breakdown voltage and a low on-resistance.

半導体装置からなる電子デバイスは公知であり、例えば、高耐圧のバイポーラトランジスタによって構成された電力変換装置用スイッチング素子が知られている。この様な大電力用スイッチング素子には耐圧が高いことに加えてオン抵抗が低いことが求められる。さらに、ドレイン電流の立ち上がり特性の改善やゲート電圧によるドレイン電流の制御性を向上させることが望まれている。このため、近年、バイポーラトランジスタに代えて、オン抵抗の低いパワーMOSFET(Metal Oxide Semiconductor FET)や、バイポーラトランジスタとMOSFETとを複合したIGBT(Insulated Gate Bipolar Transistor;絶縁ゲート型のバイポーラトランジスタ)がスイッチング素子として使用されている(例えば、特許文献1参照。)。
特開平10−242165号公報
Electronic devices made of semiconductor devices are well known, and for example, switching elements for power converters composed of high breakdown voltage bipolar transistors are known. Such a high power switching element is required to have a low on-resistance in addition to a high breakdown voltage. Further, it is desired to improve drain current rising characteristics and to improve drain current controllability by gate voltage. For this reason, in recent years, instead of bipolar transistors, switching elements include power MOSFETs (Metal Oxide Semiconductor FETs) with low on-resistance and IGBTs (Insulated Gate Bipolar Transistors) that combine bipolar transistors and MOSFETs. (For example, refer to Patent Document 1).
JP-A-10-242165

耐圧が高く且つオン抵抗が低い半導体装置としてGaN系半導体装置などのIII−V族窒化物半導体装置が知られており、III−V族窒化物半導体装置の利点の更なる向上やその利点を活かした電子デバイスへの具体的な応用が望まれている。 III-V group nitride semiconductor devices such as GaN-based semiconductor devices are known as semiconductor devices with high breakdown voltage and low on-resistance. Further improvements of the advantages of group III-V nitride semiconductor devices and their advantages are utilized. Specific application to electronic devices is desired.

本発明の目的は、耐圧が高く且つオン電圧の低いGaN系半導体装置およびIII−V族窒化物半導体装置を提供することにある。 An object of the present invention is to provide a GaN-based semiconductor device and a III-V group nitride semiconductor device having a high breakdown voltage and a low on-voltage.

請求項1に記載の発明は、基板(62)と基板(62)上に形成されたGaN層(64)とを備え、GaN層(64)は、平坦部(64a)と平坦部の表面中央部に形成された凸部(64b)とを有し、GaN層(64)の凸部(64b)の上面には高不純物濃度のn+ 型GaN層(66)が形成され、
GaN層(64)の平坦部の表面及び凸部の両側面並びn+ 型GaN層(66)の側面は、GaN層(64)よりもバンドギャップエネルギーの大きいアンドープのAlGaN層(70)によって被覆され、GaN層(64)とAlGaN層(70)はヘテロ接合をなし、GaN層(64)側のヘテロ接合面近傍には2次元電子ガスが発生するもので、
+ 型GaN層(66)の上側にはソース電極(72)が形成されて、ソース電極(72)はn+ 型GaN層(66)を介してGaN層64の凸部(64b)の上面にオーミック接合して、
GaN層(64)の凸部(64b)の側面及び平坦部の上面にAlGaN層(70)を介して同側面にショットキー接合するショットキーゲート電極(74)が形成されており、さらにSiC基板(62)の裏面にオーミック接合するドレイン電極(76)が形成されていることを特徴とする。
The invention according to claim 1 includes a substrate (62) and a GaN layer (64) formed on the substrate (62), and the GaN layer (64) includes a flat portion (64a) and a center of the surface of the flat portion. A high impurity concentration n + -type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64).
The surface of the flat portion of the GaN layer (64) and both side surfaces of the convex portion and the side surface of the n + -type GaN layer (66) are covered with an undoped AlGaN layer (70) having a larger band gap energy than the GaN layer (64). The GaN layer (64) and the AlGaN layer (70) form a heterojunction, and a two-dimensional electron gas is generated near the heterojunction surface on the GaN layer (64) side.
A source electrode (72) is formed on the upper side of the n + -type GaN layer (66), and the source electrode (72) is an upper surface of the convex portion (64b) of the GaN layer 64 via the n + -type GaN layer (66). Ohmic junction to
A Schottky gate electrode (74) is formed on the side surface of the convex portion (64b) of the GaN layer (64) and on the upper surface of the flat portion via the AlGaN layer (70). A drain electrode (76) that is in ohmic contact is formed on the back surface of (62).

請求項2に記載の発明は、アンドープのAlGaN層(70)の代わりに、アンドープのGaN層をGaN層(64)の凸部の側面とショットキーゲート電極(74)との間に介在させたことを特徴とする。 According to the second aspect of the present invention, an undoped GaN layer is interposed between the side surface of the convex portion of the GaN layer (64) and the Schottky gate electrode (74) instead of the undoped AlGaN layer (70). It is characterized by that.

請求項3に記載の発明は、前記2次元電子ガスを発生させるヘテロ構造のAlGaN層とGaN系半導体層の組み合わせのAlGaN層の代わりに、InGaN層、AlInGaN層、AlInGaPN層のいずれか1つのGaN系半導体層を用いることを特徴とする。 According to a third aspect of the present invention, any one of the InGaN layer, the AlInGaN layer, and the AlInGaPN layer can be used instead of the AlGaN layer that is a combination of the heterostructure AlGaN layer that generates the two-dimensional electron gas and the GaN-based semiconductor layer. A system semiconductor layer is used.

請求項4に記載の発明は、基板(62)と、基板62上に形成されたGaN層(64)とを備え、GaN層(64)は、平坦部(64a)と平坦部の表面中央部に形成された凸部(64b)とを有し、GaN層(64)の凸部(64b)の上面には高不純物濃度のn+ 型GaN層(66)が形成され、
+ 型GaN層(66)の上側にはソース電極(72)が形成されて、ソース電極(72)はn+ 型GaN層(66)を介してGaN層(64)の凸部(64b)の上面にオーミック接合して、GaN層(64)の凸部(64b)の側面及び平坦部の上面にショットキー接合するショットキーゲート電極(74)が形成されており、さらにSiC基板(62)の裏面には同裏面にオーミック接合するドレイン電極(76)が形成されていることを特徴とする。
The invention according to claim 4 includes a substrate (62) and a GaN layer (64) formed on the substrate 62, and the GaN layer (64) includes a flat portion (64a) and a central portion of the surface of the flat portion. A high impurity concentration n + -type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64),
A source electrode (72) is formed on the upper side of the n + -type GaN layer (66), and the source electrode (72) has a convex portion (64b) of the GaN layer (64) through the n + -type GaN layer (66). A Schottky gate electrode (74) is formed on the side surface of the convex portion (64b) of the GaN layer (64) and the upper surface of the flat portion, and is in contact with the upper surface of the GaN layer (64). A drain electrode (76) that is in ohmic contact with the back surface is formed on the back surface.

請求項5に記載の発明は、基板(62)としてSiC、Si、GaN、AlN,GaPのいずれかからなる半導体基板を用いることを特徴とする。 The invention described in claim 5 is characterized in that a semiconductor substrate made of any one of SiC, Si, GaN, AlN, and GaP is used as the substrate (62).

請求項1に記載の発明は、基板(62)と基板(62)上に形成されたGaN層(64)とを備え、GaN層(64)は、平坦部(64a)と平坦部の表面中央部に形成された凸部(64b)とを有し、GaN層(64)の凸部(64b)の上面には高不純物濃度のn+ 型GaN層(66)が形成され、
GaN層(64)の平坦部の表面及び凸部の両側面並びn+ 型GaN層(66)の側面は、GaN層(64)よりもバンドギャップエネルギーの大きいアンドープのAlGaN層(70)によって被覆され、GaN層(64)とAlGaN層(70)はヘテロ接合をなし、GaN層(64)側のヘテロ接合面近傍には2次元電子ガスが発生するもので、
+ 型GaN層(66)の上側にはソース電極(72)が形成されて、ソース電極(72)はn+ 型GaN層(66)を介してGaN層64の凸部(64b)の上面にオーミック接合して、
GaN層(64)の凸部(64b)の側面及び平坦部の上面にAlGaN層(70)を介して同側面にショットキー接合するショットキーゲート電極(74)が形成されており、さらにSiC基板(62)の裏面にオーミック接合するドレイン電極(76)が形成されているので、オン抵抗が小さく且つ耐圧の高いGaN系ショトキーゲートFETを実現することができ、さらにドレイン電流が良好な立ち上がり特性を示し、ゲート電圧によるドレイン電流の制御性が向上する効果がある。
The invention according to claim 1 includes a substrate (62) and a GaN layer (64) formed on the substrate (62), and the GaN layer (64) includes a flat portion (64a) and a center of the surface of the flat portion. A high impurity concentration n + -type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64).
The surface of the flat portion of the GaN layer (64) and both side surfaces of the convex portion and the side surface of the n + -type GaN layer (66) are covered with an undoped AlGaN layer (70) having a larger band gap energy than the GaN layer (64). The GaN layer (64) and the AlGaN layer (70) form a heterojunction, and a two-dimensional electron gas is generated near the heterojunction surface on the GaN layer (64) side.
A source electrode (72) is formed on the upper side of the n + -type GaN layer (66), and the source electrode (72) is an upper surface of the convex portion (64b) of the GaN layer 64 via the n + -type GaN layer (66). Ohmic junction to
A Schottky gate electrode (74) is formed on the side surface of the convex portion (64b) of the GaN layer (64) and on the upper surface of the flat portion via the AlGaN layer (70). Since the drain electrode (76) having an ohmic contact is formed on the back surface of (62), a GaN-based Schottky gate FET having a low on-resistance and a high withstand voltage can be realized, and the drain current has a good rise characteristic. The drain current controllability by the gate voltage is improved.

請求項2に記載の発明は、アンドープのAlGaN層(70)の代わりに、アンドープのGaN層をGaN層(64)の凸部の側面とショットキーゲート電極(74)との間に介在させたので、オン抵抗が小さく且つ耐圧の高いGaN系ショトキーゲートFETを実現することができる。さらにドレイン電流が良好な立ち上がり特性を示し、ゲート電圧によるドレイン電流の制御性が向上する効果がある。 According to the second aspect of the present invention, an undoped GaN layer is interposed between the side surface of the convex portion of the GaN layer (64) and the Schottky gate electrode (74) instead of the undoped AlGaN layer (70). Therefore, a GaN-based Schottky gate FET having a low on-resistance and a high breakdown voltage can be realized. Further, the drain current exhibits a good rising characteristic, and there is an effect that the controllability of the drain current by the gate voltage is improved.

請求項3に記載の発明は、前記2次元電子ガスを発生させるヘテロ構造のAlGaN層とGaN系半導体層の組み合わせのAlGaN層の代わりに、InGaN層、AlInGaN層、AlInGaPN層のいずれか1つのGaN系半導体層を用いた場合にも、オン抵抗が小さく且つ耐圧の高いGaN系ショトキーゲートFETを実現することができる。さらにドレイン電流が良好な立ち上がり特性を示し、ゲート電圧によるドレイン電流の制御性が向上する効果がある。 According to a third aspect of the present invention, any one of the InGaN layer, the AlInGaN layer, and the AlInGaPN layer can be used instead of the AlGaN layer that is a combination of the heterostructure AlGaN layer that generates the two-dimensional electron gas and the GaN-based semiconductor layer. Even when a semiconductor layer is used, a GaN-based Schottky gate FET having a low on-resistance and a high breakdown voltage can be realized. Further, the drain current exhibits a good rising characteristic, and there is an effect that the controllability of the drain current by the gate voltage is improved.

請求項4に記載の発明は、基板(62)と、基板62上に形成されたGaN層(64)とを備え、GaN層(64)は、平坦部(64a)と平坦部の表面中央部に形成された凸部(64b)とを有し、GaN層(64)の凸部(64b)の上面には高不純物濃度のn+ 型GaN層(66)が形成され、
+ 型GaN層(66)の上側にはソース電極(72)が形成されて、ソース電極(72)はn+ 型GaN層(66)を介してGaN層(64)の凸部(64b)の上面にオーミック接合して、GaN層(64)の凸部(64b)の側面及び平坦部の上面にショットキー接合するショットキーゲート電極(74)が形成されており、さらにSiC基板(62)の裏面には同裏面にオーミック接合するドレイン電極(76)が形成されているので、オン抵抗が小さく且つ耐圧の高いGaN系ショトキーゲートFETを実現することができる。さらにゲート電圧によるドレイン電流の制御性が向上する効果がある。
The invention according to claim 4 includes a substrate (62) and a GaN layer (64) formed on the substrate 62, and the GaN layer (64) includes a flat portion (64a) and a central portion of the surface of the flat portion. A high impurity concentration n + -type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64),
A source electrode (72) is formed on the upper side of the n + -type GaN layer (66), and the source electrode (72) has a convex portion (64b) of the GaN layer (64) through the n + -type GaN layer (66). A Schottky gate electrode (74) is formed on the side surface of the convex portion (64b) of the GaN layer (64) and the upper surface of the flat portion, and is in contact with the upper surface of the GaN layer (64). Since a drain electrode (76) that is in ohmic contact with the back surface is formed on the back surface, a GaN-based Schottky gate FET having a low on-resistance and a high breakdown voltage can be realized. Furthermore, there is an effect that the controllability of the drain current by the gate voltage is improved.

請求項5に記載の発明は、基板(62)としてSiC、Si、GaN、AlN,GaPのいずれかからなる半導体基板を用いても、オン抵抗が小さく且つ耐圧の高いGaN系ショトキーゲートFETを実現することができる。さらにゲート電圧によるドレイン電流の制御性が向上する効果がある。 According to the fifth aspect of the present invention, even when a semiconductor substrate made of any one of SiC, Si, GaN, AlN, and GaP is used as the substrate (62), a GaN-based Schottky gate FET having a low on-resistance and a high breakdown voltage Can be realized. Furthermore, there is an effect that the controllability of the drain current by the gate voltage is improved.

以下、本発明の第1実施形態によるIII−V族窒化物半導体装置を説明する。
図1に示すように、第1実施形態の半導体装置は、横型のGaN系ショットキーダイオード10として構成されている。このショットキーダイオード10は、例えば絶縁性又は半絶縁性のサファイア基板12と、基板12上に形成された厚さ50nmのGaNバッファ層14と、バッファ層14上に形成された2000nm厚のn型GaN層16とを備えている。そして、GaN層16上にはn型GaN層18が形成されている。このGaN層18は、厚さ500nmの平坦部18aとこの平坦部18aの表面中央部に設けられた凸部18bとを有し、凸部18bは2000nm幅で高さが2000nmである。GaNバッファ層14の不純物濃度が約5×1019cm−3と高い一方、n型GaN層18の不純物濃度は好ましくは2×1017cm−3以下たとえば約2×1017cm−3と低いものになっている。これは、以降説明するように、このGaN系ショットキーダイオードに逆バイアスを加えるとn型GaN層18内に空乏層が広がるが、不純物濃度が高すぎると、空乏層が広がらず、ピンチオフ状態を実現できないためである。
Hereinafter, the III-V nitride semiconductor device according to the first embodiment of the present invention will be described.
As shown in FIG. 1, the semiconductor device of the first embodiment is configured as a lateral GaN-based Schottky diode 10. The Schottky diode 10 includes, for example, an insulating or semi-insulating sapphire substrate 12, a 50 nm thick GaN buffer layer 14 formed on the substrate 12, and a 2000 nm thick n + formed on the buffer layer 14. And a type GaN layer 16. An n-type GaN layer 18 is formed on the GaN layer 16. The GaN layer 18 has a flat portion 18a having a thickness of 500 nm and a convex portion 18b provided at the center of the surface of the flat portion 18a. The convex portion 18b has a width of 2000 nm and a height of 2000 nm. While the impurity concentration of the GaN buffer layer 14 is as high as about 5 × 10 19 cm −3 , the impurity concentration of the n-type GaN layer 18 is preferably as low as 2 × 10 17 cm −3 or less, for example, as low as about 2 × 10 17 cm −3. It is a thing. As will be described later, when a reverse bias is applied to the GaN-based Schottky diode, a depletion layer spreads in the n-type GaN layer 18, but if the impurity concentration is too high, the depletion layer does not spread and a pinch-off state occurs. This is because it cannot be realized.

更に、ショットキーダイオード10は、n型GaN層18の平坦部18aの表面及び凸部18bの側面を被覆し且つn型GaN層18よりもバンドギャップエネルギーの大きい厚さ30nmのアンドープのAl0.2Ga0.8N層22と、n型GaN層18の凸部18bの上面にショットキー接合して凸部上面に形成され且つ第1アノード電極として機能するTi(チタン)電極26と、Ti電極26上及びAl0.2Ga0.8N層22上に形成され且つ第2アノード電極として機能するPt(白金)電極28とを備えている。Pt電極28は、Ti電極26に電気的に接続されると共にn型GaN層18の凸部側面にAl0.2Ga0.8N層22を介してショットキー接合し、また、Ti電極26と共同して複合アノード電極30を構成している。 Further, the Schottky diode 10 covers the surface of the flat portion 18 a and the side surface of the convex portion 18 b of the n-type GaN layer 18 and has a band gap energy larger than that of the n-type GaN layer 18 and has a thickness of 30 nm . A 2 Ga 0.8 N layer 22, a Ti (titanium) electrode 26 formed on the upper surface of the convex portion by Schottky bonding to the upper surface of the convex portion 18 b of the n-type GaN layer 18, and functioning as a first anode electrode; A Pt (platinum) electrode 28 formed on the electrode 26 and the Al 0.2 Ga 0.8 N layer 22 and functioning as a second anode electrode is provided. The Pt electrode 28 is electrically connected to the Ti electrode 26 and is Schottky-bonded to the side surface of the convex portion of the n-type GaN layer 18 via the Al 0.2 Ga 0.8 N layer 22. The composite anode electrode 30 is configured in cooperation with the above.

そして、Pt電極28、Al0.2Ga0.8N層22およびn型GaN層18の平坦部18aの各側面とn型GaN層16の表面の内方部分は、SiO膜32によって被覆されている。また、n型GaN層16の表面の外方部分(SiO膜32に形成された開口部内)には、TaSi層からなり且つn型GaN層16にオーミック接合するカソード電極34が設けられている。 Each side surface of the flat portion 18a of the Pt electrode 28, the Al 0.2 Ga 0.8 N layer 22 and the n-type GaN layer 18 and the inner portion of the surface of the n + -type GaN layer 16 are formed by the SiO 2 film 32. It is covered. In addition, a cathode electrode 34 made of a TaSi layer and in ohmic contact with the n + -type GaN layer 16 is provided on the outer portion of the surface of the n + -type GaN layer 16 (in the opening formed in the SiO 2 film 32). ing.

上記構成のショットキーダイオード10において、n型GaN層18とAl0.2Ga0.8N層22はヘテロ接合され、そのヘテロ接合面近傍には図1中に破線で模式的に示すように2次元電子ガスが発生する。また、Ti電極26とGaN層18との接触面には高さ0.3eVのショットキーバリアが形成される。本実施形態のPt電極28はn型GaN層18に直接にはショットキー接合していないが、Pt電極28をGaN層18に直接にショットキー接合させた構成では両者の接触面に1.0eVのショットキーバリアが形成されることになる。 In the Schottky diode 10 having the above-described configuration, the n-type GaN layer 18 and the Al 0.2 Ga 0.8 N layer 22 are heterojunction, and the vicinity of the heterojunction surface is schematically shown by a broken line in FIG. Two-dimensional electron gas is generated. Further, a Schottky barrier having a height of 0.3 eV is formed on the contact surface between the Ti electrode 26 and the GaN layer 18. The Pt electrode 28 of the present embodiment is not directly Schottky bonded to the n-type GaN layer 18, but in the configuration in which the Pt electrode 28 is directly Schottky bonded to the GaN layer 18, the contact surface of both is 1.0 eV. Thus, a Schottky barrier is formed.

なお、第1アノード電極をなす材質はTiに限定されず、例えばW(タングステン)やAg(銀)等の、n型GaN層18に対して0.8eVより低いショットキーバリアを形成する金属であればよい。また、第2アノード電極をなす材質はPtに限定されず、例えばNi(ニッケル)やPd(パラジウム)やAu(金)等の、n型GaN層18に対して0.8eVより高いショットキーバリアを形成する金属であればよい。 The material forming the first anode electrode is not limited to Ti, and is a metal that forms a Schottky barrier lower than 0.8 eV with respect to the n-type GaN layer 18 such as W (tungsten) or Ag (silver). I just need it. The material forming the second anode electrode is not limited to Pt. For example, a Schottky barrier higher than 0.8 eV with respect to the n-type GaN layer 18 such as Ni (nickel), Pd (palladium), or Au (gold). Any metal can be used.

次に、図1のGaN系ショットキーダイオード10の電流−電圧特性を説明する。
複合アノード電極30とカソード電極34との間に順方向バイアスを印加したところ、0.1〜0.3Vのオン電圧で順方向電流が急激に増大する良好な立ち上りが観測された。この様な良好な順方向電流立ち上り特性が得られた理由は次のように考えられる。
Next, the current-voltage characteristics of the GaN-based Schottky diode 10 in FIG. 1 will be described.
When a forward bias was applied between the composite anode electrode 30 and the cathode electrode 34, a good rise in which the forward current rapidly increased at an on-voltage of 0.1 to 0.3 V was observed. The reason why such a good forward current rising characteristic is obtained is considered as follows.

互いにショットキー接合したTi電極とn型GaN層との間に順方向バイアスを印加した場合、順方向電流の立ち上りに必要なオン電圧は一般には0.3〜0.5V程度である。一方、Pt電極とn型GaN層とをショットキー接合させた場合のオン電圧は一般に1.0〜1.5V程度である。
本実施形態に係るGaN系ショットキーダイオード10において、順方向電流の立ち上りの最初の段階では、複合アノード電極30のうち、n型GaN層18とショットキー接合するTi電極26がアノード電極として主に機能する。このため、ショットキーダイオード10のオン電圧は、n型GaN層とショットキー接合するPt電極に対応する約1.0〜1.5Vよりもn型GaN層とショットキー接合するTi電極に対応する約0.3〜0.5Vに近い値となる。更に、n型GaN層18とAl0.2Ga0.8N層22とのヘテロ接合面近傍に発生する2次元電子ガスがキャリアとなって順方向電流の増大に寄与するので、オン電圧は、Al0.2Ga0.8N層22を設けない場合の約0.3〜0.5Vよりも低い0.1〜0.3Vになり、これにより良好な順方向電流立ち上がり特性が奏されるのである。そして、順方向バイアスが1.0〜1.5V程度になった段階で、Ti電極26及びPt電極28の双方がアノード電極として機能するようになる。
When a forward bias is applied between the Ti electrode and the n-type GaN layer that are in Schottky junction with each other, the on-voltage required for the rising of the forward current is generally about 0.3 to 0.5V. On the other hand, the on-voltage when the Pt electrode and the n-type GaN layer are subjected to Schottky junction is generally about 1.0 to 1.5V.
In the GaN-based Schottky diode 10 according to the present embodiment, in the first stage of rising of the forward current, the Ti electrode 26 that mainly forms a Schottky junction with the n-type GaN layer 18 in the composite anode electrode 30 is mainly used as the anode electrode. Function. For this reason, the ON voltage of the Schottky diode 10 corresponds to the Ti electrode that is in Schottky junction with the n-type GaN layer than about 1.0 to 1.5 V corresponding to the Pt electrode that is in Schottky junction with the n-type GaN layer. It becomes a value close to about 0.3 to 0.5V. Furthermore, since the two-dimensional electron gas generated in the vicinity of the heterojunction surface between the n-type GaN layer 18 and the Al 0.2 Ga 0.8 N layer 22 becomes a carrier and contributes to an increase in forward current, the on-voltage is , 0.1 to 0.3 V, which is lower than about 0.3 to 0.5 V in the case where the Al 0.2 Ga 0.8 N layer 22 is not provided, thereby providing a favorable forward current rising characteristic. It is. Then, when the forward bias becomes about 1.0 to 1.5 V, both the Ti electrode 26 and the Pt electrode 28 function as anode electrodes.

また、複合アノード電極30とカソード電極34間に逆方向バイアスを印加したところ、約500Vという大きな耐圧が観測された。この様な高耐圧が得られた理由は、次のように考えられる。
互いにショットキー接合したTi電極とn型GaN層との間に−10Vの逆方向バイアスを印加した場合、一般に10−6〜10−5A程度の逆方向リーク電流が発生する。一方、Pt電極とn型GaN層とをショットキー接合させた場合の逆方向リーク電流はそれよりも遙に小さく、約500Vの耐圧が得られる。
When a reverse bias was applied between the composite anode electrode 30 and the cathode electrode 34, a large breakdown voltage of about 500 V was observed. The reason why such a high breakdown voltage is obtained is considered as follows.
When a reverse bias of −10 V is applied between the Ti electrodes and the n-type GaN layer that are Schottky-bonded to each other, a reverse leakage current of about 10 −6 to 10 −5 A is generally generated. On the other hand, the reverse leakage current when the Pt electrode and the n-type GaN layer are subjected to Schottky junction is much smaller than that, and a breakdown voltage of about 500 V is obtained.

本実施形態に係るGaN系ショットキーダイオード10に逆方向バイアスを印加すると、Ti電極26にショットキー接合しているn型GaN層18の凸部18bの上面付近に第1空乏層が広がり、また、Al0.2Ga0.8N層22を介してPt電極28にショットキー接合している凸部18bの側面付近には第2空乏層が広がる。 When a reverse bias is applied to the GaN-based Schottky diode 10 according to the present embodiment, the first depletion layer spreads near the upper surface of the convex portion 18b of the n-type GaN layer 18 that is Schottky-bonded to the Ti electrode 26, and The second depletion layer spreads in the vicinity of the side surface of the convex portion 18b that is in Schottky junction with the Pt electrode 28 via the Al 0.2 Ga 0.8 N layer 22.

逆方向バイアス電圧が−10Vより小さい段階では、凸部18bの側面に形成される第2空乏層を通り抜ける逆方向リーク電流は殆どないが、凸部18bの上面に形成される第1空乏層を通り抜ける逆方向リーク電流は逆方向バイアスの増大につれて徐々に増大する。そして、凸部上面とTi電極26とのショットキー接合による第1空乏層の広がりの程度よりも、凸部側面とPt電極28とのショットキー接合による第2空乏層の広がりの程度の方が大きくなる。そして、Pt電極28と凸部18bの側面間にはn型GaN層18よりもバンドギャップエネルギーが大きなAl0.2Ga0.8N層22が介在しているため、第2空乏層の広がりは更に大きくなる。その結果、逆方向バイアス電圧が約−10Vまで増大すると、凸部18bの両側面から広がる第2空乏層が互いに接触してピンチオフ状態となる。このため、n型GaN層18の凸部18bの上面近傍の第1空乏層を通り抜ける逆方向リーク電流は阻止される。そして、これ以上に逆方向バイアスが増大すると、複合アノード電極30のうちのPt電極28のみがアノード電極として機能し、従って、500V程度という良好な耐圧特性が得られる。 At the stage where the reverse bias voltage is smaller than −10V, there is almost no reverse leakage current passing through the second depletion layer formed on the side surface of the convex portion 18b, but the first depletion layer formed on the upper surface of the convex portion 18b The reverse leakage current that passes through gradually increases as the reverse bias increases. The extent of the second depletion layer due to the Schottky junction between the convex side surface and the Pt electrode 28 is greater than the extent of the first depletion layer due to the Schottky junction between the upper surface of the convex portion and the Ti electrode 26. growing. Since the Al 0.2 Ga 0.8 N layer 22 having a larger band gap energy than that of the n-type GaN layer 18 is interposed between the side surfaces of the Pt electrode 28 and the protrusion 18b, the second depletion layer is expanded. Becomes even larger. As a result, when the reverse bias voltage increases to about −10V, the second depletion layers spreading from both side surfaces of the convex portion 18b come into contact with each other to be in a pinch-off state. For this reason, the reverse leakage current passing through the first depletion layer in the vicinity of the upper surface of the protrusion 18b of the n-type GaN layer 18 is prevented. When the reverse bias is further increased, only the Pt electrode 28 of the composite anode electrode 30 functions as an anode electrode, and therefore, a favorable breakdown voltage characteristic of about 500 V is obtained.

以下、図2(a)〜図2(e)及び図3(a)〜図3(c)を参照して、図1のショットキーダイオード10の製造方法の一例を説明する。
先ず、絶縁性又は半絶縁性のサファイア基板12上に、超真空成長装置を用いた例えばガスソースMBE(Molecular Beam Epitaxy;分子線エピタキシャル成長)法により、例えば成長温度640℃において一連の結晶成長を行う。
Hereinafter, an example of a method for manufacturing the Schottky diode 10 of FIG. 1 will be described with reference to FIGS. 2 (a) to 2 (e) and FIGS. 3 (a) to 3 (c).
First, a series of crystal growth is performed on the insulating or semi-insulating sapphire substrate 12 by, for example, a gas source MBE (Molecular Beam Epitaxy) method using an ultra vacuum growth apparatus at a growth temperature of 640 ° C., for example. .

即ち、原料ガスとして分圧6.65×10−5PaのGa(ガリウム)とラジカル化した分圧4.0×10−4PaのN(窒素)を用い、GaNバッファ層14を厚さ50nmに成長させる。連続して、例えば分圧1.33×10−4PaのGaと分圧6.65×10−4PaのNH(アンモニア)と分圧1.33×10−6PaのドーパントとしてのSi(シリコン)を用いて、5×1019cm−3程度の高不純物濃度のn型GaN層16を厚さ2000nmに成長させる。更に連続して、例えば分圧1.33×10−4PaのGaと分圧6×10−4PaのNHと分圧2×10−7PaのドーパントとしてのSiを用いて、2×1017cm−3程度の低不純物濃度のn型GaN層18を厚さ2500nmに成長させる。こうして、サファイア基板12上に、GaNバッファ層14、n型GaN層16およびn型GaN層18が順に積層された第1中間体を形成する(図2(a)参照)。 That is, Ga (gallium) having a partial pressure of 6.65 × 10 −5 Pa and N (nitrogen) having a radical partial pressure of 4.0 × 10 −4 Pa are used as the source gas, and the GaN buffer layer 14 is formed to a thickness of 50 nm. To grow. Continuously, for example, Ga having a partial pressure of 1.33 × 10 −4 Pa, NH 3 (ammonia) having a partial pressure of 6.65 × 10 −4 Pa, and Si as a dopant having a partial pressure of 1.33 × 10 −6 Pa. Using (silicon), an n + -type GaN layer 16 having a high impurity concentration of about 5 × 10 19 cm −3 is grown to a thickness of 2000 nm. Further continuously, for example, using Ga as a partial pressure of 1.33 × 10 −4 Pa, NH 3 of a partial pressure of 6 × 10 −4 Pa, and Si as a dopant of a partial pressure of 2 × 10 −7 Pa, 2 × An n-type GaN layer 18 having a low impurity concentration of about 10 17 cm −3 is grown to a thickness of 2500 nm. Thus, a first intermediate body in which the GaN buffer layer 14, the n + -type GaN layer 16, and the n-type GaN layer 18 are sequentially stacked is formed on the sapphire substrate 12 (see FIG. 2A).

次いで、第1中間体を超真空成長装置から一旦取り出した後、例えばプラズマCVD(Chemical Vapor Deposition ;化学的気相成長)法により、n型GaN層18上にSiO膜を形成する。なお、SiO膜の代わりに例えばSiN膜やAlN膜を形成してもよい。続いて、例えばBHFを用いたウエットエッチング法又はCFを用いたドライエッチング法によりSiO膜をパターニングして、例えば2μm幅のSiOパターン20を形成する(図2(b)参照)。 Next, after the first intermediate is once taken out from the ultra-vacuum growth apparatus, a SiO 2 film is formed on the n-type GaN layer 18 by, for example, plasma CVD (Chemical Vapor Deposition). For example, a SiN X film or an AlN film may be formed instead of the SiO 2 film. Subsequently, the SiO 2 film is patterned by, for example, a wet etching method using BHF or a dry etching method using CF 4 to form a SiO 2 pattern 20 having a width of 2 μm, for example (see FIG. 2B).

次いで、例えばメタン系ガスを用いたECR(Electron Cyclotron Resonance;電子サイクロトロン共鳴)プラズマエッチング法又はRIBE(Reactive IonBeam Etching;反応性イオンビームエッチング)法により、SiOパターン20をマスクとしてn型GaN層18を選択的に除去し、n型GaN層18の平坦部(図1に符号18aで示す)の表面中央部に高さ2000nmの凸部(図1に符号18bで示す)を形成する。こうして、平坦部と凸部とを有したGaN層18を備えた第2中間体を形成する(図2(c)参照)。 Next, the n-type GaN layer 18 using the SiO 2 pattern 20 as a mask by, for example, ECR (Electron Cyclotron Resonance) plasma etching method or RIBE (Reactive Ion Beam Etching) method using methane-based gas. Are selectively removed, and a convex portion (indicated by reference numeral 18b in FIG. 1) having a height of 2000 nm is formed at the center of the surface of the flat portion (indicated by reference numeral 18a in FIG. 1) of the n-type GaN layer 18. Thus, the second intermediate body including the GaN layer 18 having the flat portion and the convex portion is formed (see FIG. 2C).

次いで、第2中間体を再び超真空成長装置内に装填する。そして、SiOパターン20をマスクとし、例えば分圧6.65×10−5PaのGaと分圧2.66×10−5PaのAlと分圧6.65×10−4PaのNHを原料ガスとして、厚さ30nmのアンドープのAl0.2Ga0.8N層22をn型GaN層18上に選択成長させる。こうして、n型GaN層18の平坦部の表面及び凸部の側面がAl0.2Ga0.8N層22によって被覆された第3中間体を形成する(図2(d)参照)。 The second intermediate is then loaded again into the ultra vacuum growth apparatus. Then, SiO 2 pattern 20 as a mask, for example, partial pressure 6.65 × 10 -5 Pa of Ga and partial pressure 2.66 × 10 -5 Pa NH 3 of Al and partial pressure 6.65 × 10 -4 Pa for As a source gas, an undoped Al 0.2 Ga 0.8 N layer 22 having a thickness of 30 nm is selectively grown on the n-type GaN layer 18. Thus, a third intermediate body is formed in which the surface of the flat portion and the side surface of the convex portion of the n-type GaN layer 18 are covered with the Al 0.2 Ga 0.8 N layer 22 (see FIG. 2D).

次いで、第3中間体を超真空成長装置から取り出した後、SiOパターン20を除去する。続いて、第3中間体の全面にSiO膜(図示せず)を形成した後、フォトリソグラフィ技術とエッチング技術を用いてパターニングして、n型GaN層18の凸部の上面及びAl0.2Ga0.8N層22の表面の内方部分を被覆するSiOパターン24を形成する(図2(e)参照)。 Next, after removing the third intermediate from the ultra-vacuum growth apparatus, the SiO 2 pattern 20 is removed. Subsequently, after forming an SiO 2 film (not shown) on the entire surface of the third intermediate, patterning is performed using a photolithography technique and an etching technique, and the upper surface of the protrusion of the n-type GaN layer 18 and Al 0. A SiO 2 pattern 24 that covers the inner part of the surface of the 2 Ga 0.8 N layer 22 is formed (see FIG. 2E).

次いで、例えばメタン系ガスを用いたECRプラズマエッチング法又はRIBE法により、SiOパターン24をマスクとして、Al0.2Ga0.8N層22及びn型GaN層18を選択的に除去し、n型GaN層16の表面の外方部分を露出させる(図3(a)参照)。 Next, the Al 0.2 Ga 0.8 N layer 22 and the n-type GaN layer 18 are selectively removed using, for example, an ECR plasma etching method or a RIBE method using methane-based gas, using the SiO 2 pattern 24 as a mask, The outer portion of the surface of the n + -type GaN layer 16 is exposed (see FIG. 3A).

次いで、SiOパターン24を除去する。続いて、リフトオフ法により、n型GaN層18の凸部上面にショットキー接合するTi電極26を形成する。具体的には、n型GaN層18の凸部上面ならびにAl0.2Ga0.8N層22及びn型GaN層16の各表面を全面的に被覆するレジスト膜(図示せず)を塗布した後、フォトリソグラフィ技術を用いて、n型GaN層18の凸部上面が露出する開口部をレジスト膜に形成するパターニングを行う。続いて、蒸着法により、Ti膜をレジスト膜上及び開口部内に堆積させる。その後、レジスト膜上のTi膜をレジスト膜と共に除去する。こうして、n型GaN層18の凸部の上面上にTi膜を残存させ、Ti電極26を形成する(図3(b)参照)。 Next, the SiO 2 pattern 24 is removed. Subsequently, a Ti electrode 26 that forms a Schottky junction is formed on the upper surface of the n-type GaN layer 18 by lift-off. Specifically, a resist film (not shown) that covers the upper surfaces of the convex portions of the n-type GaN layer 18 and the respective surfaces of the Al 0.2 Ga 0.8 N layer 22 and the n + -type GaN layer 16 is provided. After coating, patterning is performed to form an opening in the resist film through which the upper surface of the convex portion of the n-type GaN layer 18 is exposed, using a photolithography technique. Subsequently, a Ti film is deposited on the resist film and in the opening by an evaporation method. Thereafter, the Ti film on the resist film is removed together with the resist film. Thus, the Ti film is left on the upper surface of the convex portion of the n-type GaN layer 18 to form the Ti electrode 26 (see FIG. 3B).

次いで、図3(b)に示す工程段階と同様に、リフトオフ法により、Ti電極26上及びAl0.2Ga0.8N層22上にPt層を選択的に形成する。こうして、Ti電極26に電気的に接続すると共にn型GaN層18の凸部側面にAl0.2Ga0.8N層22を介してショットキー接合するPt電極28を形成し、Ti電極26とPt電極28とから複合アノード電極30を構成する(図3(c)参照)。 Next, similarly to the process step shown in FIG. 3B, a Pt layer is selectively formed on the Ti electrode 26 and the Al 0.2 Ga 0.8 N layer 22 by a lift-off method. In this way, the Pt electrode 28 that is electrically connected to the Ti electrode 26 and is Schottky-bonded via the Al 0.2 Ga 0.8 N layer 22 on the side surface of the n-type GaN layer 18 is formed. And the Pt electrode 28 constitute a composite anode electrode 30 (see FIG. 3C).

次いで、Pt電極28、Al0.2Ga0.8N層22、n型GaN層18およびn型GaN層16の表面や側面を被覆するSiO膜32(図1)を形成する。その後、フォトリソグラフィ技術とエッチング技術を用いてSiO膜32を選択的に除去し、Pt電極28の表面を露出させると共にn型GaN層16の表面の外方部分を露出させる。続いて、リフトオフ法により、n型GaN層16の露出部分の上にTaSi層を形成する。こうして、n型GaN層16上にオーミック接合し且つTaSi層からなるカソード電極34を形成する。以上のような一連の工程を経て、図1に示すショットキーダイオード10を作製する。 Next, an SiO 2 film 32 (FIG. 1) is formed to cover the surface and side surfaces of the Pt electrode 28, the Al 0.2 Ga 0.8 N layer 22, the n-type GaN layer 18 and the n + -type GaN layer 16. Thereafter, the SiO 2 film 32 is selectively removed by using a photolithography technique and an etching technique to expose the surface of the Pt electrode 28 and the outer portion of the surface of the n + -type GaN layer 16. Subsequently, a TaSi layer is formed on the exposed portion of the n + -type GaN layer 16 by a lift-off method. In this way, the cathode electrode 34 is formed on the n + -type GaN layer 16 in ohmic contact and made of a TaSi layer. Through a series of steps as described above, the Schottky diode 10 shown in FIG. 1 is manufactured.

次に、図1のショットキーダイオード10の製造方法の他の例を説明する。
先ず、図2(a)に示す工程と略同様にして、サファイア基板12上にGaNバッファ層14及びn型GaN層16を順に積層した後、n型GaN層16上に、図2(a)のn型GaN層18と同じ成膜条件でn型GaN層18a(図4(a))を厚さ500nmに積層する。
Next, another example of a method for manufacturing the Schottky diode 10 of FIG. 1 will be described.
First, as in step substantially shown in FIG. 2 (a), after stacking the GaN buffer layer 14 and n + -type GaN layer 16 are sequentially sapphire substrate 12, on the n + -type GaN layer 16, FIG. 2 ( An n-type GaN layer 18a (FIG. 4A) is laminated to a thickness of 500 nm under the same film formation conditions as the n-type GaN layer 18a.

次いで、例えばプラズマCVD法により、n型GaN層18a上にSiO膜36を形成する。なお、このSiO膜36の代わりに、SiN膜やAlN膜を形成してもよい。続いて、例えばBHFを用いたウエットエッチング法又はCFを用いたドライエッチング法によりSiO膜36を選択的にエッチングして、幅2μmの開口部を形成する(図4(a)参照)。 Next, a SiO 2 film 36 is formed on the n-type GaN layer 18a by, for example, plasma CVD. Instead of the SiO 2 film 36, a SiN X film or an AlN film may be formed. Subsequently, the SiO 2 film 36 is selectively etched by, for example, a wet etching method using BHF or a dry etching method using CF 4 to form an opening having a width of 2 μm (see FIG. 4A).

次いで、SiO膜36をマスクとして、開口部内のn型GaN層18a上に、n型GaN層18aと同じ成膜条件で、厚さ2000nmのn型GaN層18bを成長させる。n型GaN層18a、18bは、表面中央部に高さ2000nmの凸部を有したn型GaN層18を構成する(図4(b)参照)。
次いで、図2(d)、図2(e)及び図3(a)〜図(c)に示す諸工程と同様の諸工程を経て、図1に示すショットキーダイオード10を作製する。
Next, using the SiO 2 film 36 as a mask, an n-type GaN layer 18b having a thickness of 2000 nm is grown on the n-type GaN layer 18a in the opening under the same film formation conditions as the n-type GaN layer 18a. The n-type GaN layers 18a and 18b constitute the n-type GaN layer 18 having a convex portion with a height of 2000 nm at the center of the surface (see FIG. 4B).
Next, the Schottky diode 10 shown in FIG. 1 is manufactured through the same steps as those shown in FIGS. 2D, 2E, and 3A to 3C.

ショットキーダイオード10は、n型GaN層18の凸部上面にショットキー接合するTi電極26と凸部側面にショットキー接合するPt電極28との組み合わせからなる複合アノード電極30を有して、低いオン電圧と高い耐圧とを同時に達成するものになっている。
更に、n型GaN層18の凸部の側面とPt電極28との間にバンドギャップエネルギーの大きなアンドープのAl0.2Ga0.8N層22が設けられているため、n型GaN層18とAl0.2Ga0.8N層22とのヘテロ接合面近傍に2次元電子ガスを発生させて順方向電流を増大させ順方向電流の良好な立ち上り特性を更に向上させることができ、また、n型GaN層18の凸部側面とPt電極28とのショットキー接合により空乏層を広げて良好な耐圧特性を更に向上させることができる。
The Schottky diode 10 has a composite anode electrode 30 composed of a combination of a Ti electrode 26 that is Schottky-bonded to the upper surface of the convex portion of the n-type GaN layer 18 and a Pt electrode 28 that is Schottky-bonded to the side surface of the convex portion. The on-voltage and the high breakdown voltage are achieved at the same time.
Furthermore, since the undoped Al 0.2 Ga 0.8 N layer 22 having a large band gap energy is provided between the side surface of the convex portion of the n-type GaN layer 18 and the Pt electrode 28, the n-type GaN layer 18. And the Al 0.2 Ga 0.8 N layer 22 can generate a two-dimensional electron gas in the vicinity of the heterojunction plane to increase the forward current, thereby further improving the good rising characteristics of the forward current. The depletion layer can be expanded by the Schottky junction between the convex side surface of the n-type GaN layer 18 and the Pt electrode 28 to further improve the favorable breakdown voltage characteristics.

なお、n型GaN層18の凸部18bの幅は第1実施形態では2000nmの値になっているが、ショットキーダイオード10に要求される特性によって変化するものである。即ち、凸部18bの幅は、順方向電流を増大させるためには広い方が好ましい一方、凸部18bの両側面から広がる空乏層同士が接触するピンチオフ状態を達成して凸部18bの上面の空乏層を通り抜ける逆方向リーク電流を阻止するに必要な逆方向バイアスを可能な限り小さくするためには狭い方が好ましい。従って、実際には、トレードオフの関係になる2つの特性(順方向電流特性および逆方向リーク電流特性)に対する要求を勘案して、n型GaN層18の凸部の幅が決定される。以上のことは、後述の実施形態や変形例においても同様である。 The width of the protrusion 18b of the n-type GaN layer 18 is 2000 nm in the first embodiment, but varies depending on the characteristics required for the Schottky diode 10. That is, the width of the convex portion 18b is preferably wide in order to increase the forward current. On the other hand, a pinch-off state in which depletion layers extending from both side surfaces of the convex portion 18b are in contact with each other is achieved. In order to make the reverse bias necessary for preventing the reverse leakage current passing through the depletion layer as small as possible, the narrower one is preferable. Therefore, actually, the width of the convex portion of the n-type GaN layer 18 is determined in consideration of requirements for two characteristics (forward current characteristics and reverse leakage current characteristics) that are in a trade-off relationship. The above also applies to embodiments and modifications described later.

上記第1実施形態のショットキーダイオード10は種々に変形可能である。
例えば、ショットキーダイオード10におけるAl0.2Ga0.8N層22の代わりに厚さ50nmのアンドープのGaN層を設け、このGaN層をn型GaN層18の凸部側面とPt電極28との間に介在させても良い。この第1変形例に係るショットキーダイオードは、第1実施形態のものと略同様に製造可能であるので、その製造方法の説明を省略する。後述の変形例についても同様である。
The Schottky diode 10 of the first embodiment can be variously modified.
For example, an undoped GaN layer having a thickness of 50 nm is provided in place of the Al 0.2 Ga 0.8 N layer 22 in the Schottky diode 10, and this GaN layer is formed on the convex side surface of the n-type GaN layer 18 and the Pt electrode 28. You may interpose between. Since the Schottky diode according to the first modification can be manufactured in substantially the same manner as that of the first embodiment, description of the manufacturing method is omitted. The same applies to modified examples described later.

第1変形例に係るショットキーダイオードでは、複合アノード電極30とカソード電極34との間に逆方向バイアスを印加する際に、n型GaN層18の凸部の側面に形成される空乏層の広がり方がアンドープGaN層の存在によってより大きくなる。このため、第1実施形態の場合と同様に低いオン電圧と高い耐圧とが同時に達成されることはもとより、アンドープGaN層とPt電極28とのショットキー接合により空乏層の広がり方が更に大きくなり、良好な耐圧特性を更に向上させることができる。 In the Schottky diode according to the first modification, when a reverse bias is applied between the composite anode electrode 30 and the cathode electrode 34, the depletion layer formed on the side surface of the convex portion of the n-type GaN layer 18 is expanded. It becomes larger due to the presence of the undoped GaN layer. For this reason, as in the case of the first embodiment, a low on-voltage and a high breakdown voltage can be achieved at the same time, and the depletion layer spreads further by the Schottky junction between the undoped GaN layer and the Pt electrode 28. Therefore, it is possible to further improve the good pressure resistance characteristics.

図5は、第1実施形態の第2変形例に係るGaN系ショットキーダイオード10Aを示す。このショットキーダイオード10Aは、第1実施形態のショットキーダイオード10(図1)に比べてAl0.2Ga0.8N層22を除去した点が異なり、Pt電極28はn型GaN層18の凸部側面に直接にショットキー接合している。ショットキーダイオード10AはAl0.2Ga0.8N層22が不要な分だけ構造が簡易であり、その製造プロセスを簡略化することができる。 FIG. 5 shows a GaN-based Schottky diode 10A according to a second modification of the first embodiment. This Schottky diode 10A differs from the Schottky diode 10 (FIG. 1) of the first embodiment in that the Al 0.2 Ga 0.8 N layer 22 is removed, and the Pt electrode 28 is formed of an n-type GaN layer 18. Is directly Schottky bonded to the side of the convex portion. The Schottky diode 10A has a simple structure as much as the Al 0.2 Ga 0.8 N layer 22 is unnecessary, and the manufacturing process can be simplified.

図6は、第1実施形態の第3変形例に係るショットキーダイオード10Bを示す。このショットキーダイオード10Bは、ショットキーダイオード10(図1)に比べてn型GaN層18の表面に凸部を2個形成した点が主に異なる。そして、Al0.2Ga0.8N層22はn型GaN層18の平坦部の表面及び2つの凸部の側面に形成され、また、2つのTi電極26が2つの凸部の上面にそれぞれ形成され、Pt電極28は2つのTi電極26及びAl0.2Ga0.8N層22上に形成されている。 FIG. 6 shows a Schottky diode 10B according to a third modification of the first embodiment. The Schottky diode 10B is mainly different from the Schottky diode 10 (FIG. 1) in that two convex portions are formed on the surface of the n-type GaN layer 18. The Al 0.2 Ga 0.8 N layer 22 is formed on the surface of the flat portion of the n-type GaN layer 18 and the side surfaces of the two convex portions, and the two Ti electrodes 26 are formed on the upper surfaces of the two convex portions. The Pt electrode 28 is formed on each of the two Ti electrodes 26 and the Al 0.2 Ga 0.8 N layer 22.

ショットキーダイオード10Bは、ショットキーダイオード10に比べて、電流経路となる凸部の数が1個から2個に増加しているため、複合アノード電極30とカソード電極34との間に順方向バイアスを印加した際の順方向電流が更に増大するという効果を奏する。
なお、ショットキーダイオード10Bによれば、凸部の幅をショットキーダイオード10のものよりも狭くして、より小さな逆方向バイアスで凸部上面に沿って形成される空乏層を通り抜ける逆方向リーク電流を阻止し、耐圧特性を向上することができる。即ち、凸部の数を増加させると共に凸部の幅を狭くすることにより、上述のようにトレードオフの関係になる順方向電流特性および逆方向リーク電流特性を同時に満たすことが可能になる。n型GaN層18の凸部の数は、2つに限定されず、3つ以上であってもよい。以上のことは、後述の実施形態や変形例においても同様である。
The Schottky diode 10B has a forward bias between the composite anode electrode 30 and the cathode electrode 34 because the number of convex portions serving as current paths is increased from one to two compared to the Schottky diode 10. There is an effect that the forward current is further increased when the voltage is applied.
Note that, according to the Schottky diode 10B, the width of the convex portion is narrower than that of the Schottky diode 10, and the reverse leakage current passing through the depletion layer formed along the upper surface of the convex portion with a smaller reverse bias. Can be prevented and the breakdown voltage characteristics can be improved. That is, by increasing the number of protrusions and reducing the width of the protrusions, it is possible to simultaneously satisfy the forward current characteristics and the reverse leakage current characteristics that are in a trade-off relationship as described above. The number of convex portions of the n-type GaN layer 18 is not limited to two, and may be three or more. The above also applies to embodiments and modifications described later.

次に、第1実施形態の第4変形例に係るショットキーダイオードでは、第3変形例のショットキーダイオード10B(図6)におけるAl0.2Ga0.8N層22の代わりに第1変形例で述べたアンドープGaN層が設けられる。この様に、第4変形例に係るショットキーダイオードは、第1および第3変形例を組み合わせた構成となっているため、良好な耐圧性を有すると共に順方向電流を増大させることができる。 Next, in the Schottky diode according to the fourth modification of the first embodiment, the first modification is used instead of the Al 0.2 Ga 0.8 N layer 22 in the Schottky diode 10B (FIG. 6) of the third modification. The undoped GaN layer described in the example is provided. As described above, the Schottky diode according to the fourth modified example has a configuration in which the first and third modified examples are combined, so that it has a good breakdown voltage and can increase the forward current.

図7は、第1実施形態の第5変形例に係るショットキーダイオード10Cを示す。
このショットキーダイオード10Cは、第3変形例によるショットキーダイオード10B(図6)に比べてAl0.2Ga0.8N層22を除去した点が異なり、Pt電極28は、第2変形例の場合と同様にGaN層18の凸部側面に直接にショットキー接合している。この様に、ショットキーダイオード10Cは、第2及び第3変形例を組み合わせた構成となっているため、構成が簡易で簡単な製造プロセスにより製造可能であり、また、順方向電流を増大させることができるという効果を奏する。
FIG. 7 shows a Schottky diode 10C according to a fifth modification of the first embodiment.
This Schottky diode 10C differs from the Schottky diode 10B (FIG. 6) according to the third modification in that the Al 0.2 Ga 0.8 N layer 22 is removed, and the Pt electrode 28 is different from the second modification. As in the case of, the Schottky junction is directly made on the convex side surface of the GaN layer 18. As described above, since the Schottky diode 10C has a configuration in which the second and third modifications are combined, the configuration is simple and can be manufactured by a simple manufacturing process, and the forward current is increased. There is an effect that can be.

以下、本発明の第2実施形態に係る縦型のGaN系ショットキーダイオードを説明する。
図8に示すように、第2実施形態のショットキーダイオード40は、第1実施形態に係る横型のショットキーダイオード10(図1)のサファイア基板12、GaNバッファ層14及びn型GaN層16の代わりに、例えば、導電性のn型SiC基板42を備えると共に、図1に示すカソード電極34に代えて、SiC基板42の裏面にオーミック接合するTaSi層からなるカソード電極44を形成して、縦型構造としたものである。
Hereinafter, a vertical GaN-based Schottky diode according to a second embodiment of the present invention will be described.
As shown in FIG. 8, the Schottky diode 40 of the second embodiment includes a sapphire substrate 12, a GaN buffer layer 14 and an n + -type GaN layer 16 of the lateral Schottky diode 10 (FIG. 1) according to the first embodiment. Instead of, for example, a conductive n-type SiC substrate 42 is provided, and instead of the cathode electrode 34 shown in FIG. 1, a cathode electrode 44 made of a TaSi layer that is in ohmic contact with the back surface of the SiC substrate 42 is formed. It has a vertical structure.

SiC基板42上には、GaN層18、アンドープのAl0.2Ga0.8N層22、Ti電極26、Pt電極28およびSiO膜32が設けられ、電極26,28により複合電極30が構成されている。要素18,22、26、28及び32は、第1実施形態のショットキーダイオード10のものと構成および作用が同一であるので、説明を省略する。 A GaN layer 18, an undoped Al 0.2 Ga 0.8 N layer 22, a Ti electrode 26, a Pt electrode 28, and a SiO 2 film 32 are provided on the SiC substrate 42, and the composite electrode 30 is formed by the electrodes 26 and 28. It is configured. Since the elements 18, 22, 26, 28, and 32 have the same configuration and operation as those of the Schottky diode 10 of the first embodiment, the description thereof is omitted.

ショットキーダイオード40は、第1実施形態のものと略同一の電流−電圧特性を備えている。すなわち、複合アノード電極30とカソード電極44との間に順方向バイアスを印加したところ、第1実施形態の場合と略同様に、0.1〜0.3Vのオン電圧で順方向電流が急激に増大する良好な立ち上りが観測された。また、複合アノード電極30とカソード電極44との間に逆方向バイアスを印加したところ、約500Vという大きな耐圧が観測された。第1実施形態について述べた理由と同様の理由で、ショットキーダイオード40が低いオン電圧と高い耐圧を有するものと考えられる。 The Schottky diode 40 has substantially the same current-voltage characteristic as that of the first embodiment. That is, when a forward bias is applied between the composite anode electrode 30 and the cathode electrode 44, the forward current suddenly increases with an ON voltage of 0.1 to 0.3 V, as in the case of the first embodiment. An increasing good rise was observed. When a reverse bias was applied between the composite anode electrode 30 and the cathode electrode 44, a large breakdown voltage of about 500 V was observed. For the same reason as described in the first embodiment, the Schottky diode 40 is considered to have a low on-voltage and a high breakdown voltage.

ショットキーダイオード40は、第1実施形態のものと略同様に製造可能である。簡略に説明すれば、超真空成長装置を用いた例えばガスソースMBE法により、導電性のn型SiC基板42上にn型GaN層18を成長させ、次いで、n型GaN層18を選択的にエッチング除去して凸部18bを形成し、更に、アンドープのAl0.2Ga0.8N層22を成長させる。続いて、n型GaN層44の凸部の上面および側面にTi電極26およびPt電極28を形成し、更に、SiO膜32を形成する。最後に、n型SiC基板42の裏面にカソード電極44を形成し、これによりショットキーダイオード40の作製を終了する。 The Schottky diode 40 can be manufactured in substantially the same manner as in the first embodiment. Briefly, the n-type GaN layer 18 is grown on the conductive n-type SiC substrate 42 by, for example, a gas source MBE method using an ultra-vacuum growth apparatus, and then the n-type GaN layer 18 is selectively formed. The protrusion 18b is formed by etching and an undoped Al 0.2 Ga 0.8 N layer 22 is grown. Subsequently, the Ti electrode 26 and the Pt electrode 28 are formed on the upper surface and the side surface of the convex portion of the n-type GaN layer 44, and the SiO 2 film 32 is further formed. Finally, the cathode electrode 44 is formed on the back surface of the n-type SiC substrate 42, thereby completing the production of the Schottky diode 40.

第2実施形態のショットキーダイオード40が縦型構造である一方、第1実施形態のショットキーダイオード10が横型構造であるという差異はあるものの、両ショットキーダイオードは、n型GaN層18の凸部上面にショットキー接合するTi電極26と凸部側面にAl0.2Ga0.8N層22を介してショットキー接合するPt電極28とからから構成された複合アノード電極30を有した共通の基本構造を有する。従って、ショットキーダイオード40は、ショットキーダイオード10と同様の効果を奏する。 Although the Schottky diode 40 of the second embodiment has a vertical structure, while the Schottky diode 10 of the first embodiment has a horizontal structure, the two Schottky diodes are not convex of the n-type GaN layer 18. Common having a composite anode electrode 30 composed of a Ti electrode 26 which is Schottky-bonded to the upper surface of the part and a Pt electrode 28 which is Schottky-bonded to the side surface of the convex portion via the Al 0.2 Ga 0.8 N layer 22 It has the basic structure. Therefore, the Schottky diode 40 has the same effect as the Schottky diode 10.

上記第2実施形態のショットキーダイオード40は種々に変形可能である。
第2実施形態の下記第1〜第5変形例は第1実施形態の第1〜第5変形例にそれぞれ対応する。各変形例のショットキーダイオードは、第1実施形態の変形例の対応するものにおけるサファイア基板12の代わりにn型SiC基板(図8に42で示す)を備えると共にSiC基板42の裏面に形成されたカソード電極(図8に44で示す)を備える。換言すれば、各ショットキーダイオードは、第1実施形態の対応する変形例のものを横型構造から縦型構造に更に変形したものであり、当該対応する変形例のものと同様の特性を備え、同様に製造可能である。
The Schottky diode 40 of the second embodiment can be variously modified.
The following first to fifth modifications of the second embodiment correspond to the first to fifth modifications of the first embodiment, respectively. The Schottky diode of each modification includes an n-type SiC substrate (indicated by 42 in FIG. 8) instead of the sapphire substrate 12 in the corresponding one of the modification of the first embodiment, and is formed on the back surface of the SiC substrate 42. Cathode electrode (indicated by 44 in FIG. 8). In other words, each Schottky diode is a further modification of the corresponding modification of the first embodiment from a horizontal structure to a vertical structure, and has the same characteristics as the corresponding modification. Similarly, it can be manufactured.

すなわち、第2実施形態の第1変形例によるショットキーダイオードは、ショットキーダイオード40におけるAl0.2Ga0.8N層22の代わりに設けられたアンドープGaN層を備え、このアンドープGaN層をn型GaN層18の凸部側面とPt電極28との間に介在させ、これにより耐圧特性が向上する。
図9を参照すると、第2実施形態の第2変形例に係るショットキーダイオード40Aは、第2実施形態のショットキーダイオード(図8に符号40で示す)に比べてAl0.2Ga0.8N層22を除去した点が異なり、構造が簡易である。
That is, the Schottky diode according to the first modification of the second embodiment includes an undoped GaN layer provided in place of the Al 0.2 Ga 0.8 N layer 22 in the Schottky diode 40, and this undoped GaN layer is provided. It is interposed between the convex side surface of the n-type GaN layer 18 and the Pt electrode 28, thereby improving the breakdown voltage characteristics.
Referring to FIG. 9, a Schottky diode 40A according to a second modification of the second embodiment has an Al 0.2 Ga 0.. , Compared to the Schottky diode (denoted by reference numeral 40 in FIG. 8) of the second embodiment . 8 The difference is that the N layer 22 is removed, and the structure is simple.

図10にに示すように、第2実施形態の第3変形例に係るショットキーダイオード40Bは、ショットキーダイオード40に比べてn型GaN層18の表面に凸部を2個形成した点が主に異なり、複合アノード電極30とカソード電極44との間に順方向バイアスを印加した際の順方向電流を増大可能である。
第2実施形態の第4変形例に係るショットキーダイオードは、図10に示すショットキーダイオード40BにおけるAl0.2Ga0.8N層22の代わりに設けられたアンドープGaN層を備え、これにより耐圧性を向上すると共に順方向電流を増大可能である。
As shown in FIG. 10, the Schottky diode 40B according to the third modification of the second embodiment is mainly characterized in that two protrusions are formed on the surface of the n-type GaN layer 18 compared to the Schottky diode 40. In contrast, it is possible to increase the forward current when a forward bias is applied between the composite anode electrode 30 and the cathode electrode 44.
A Schottky diode according to a fourth modification of the second embodiment includes an undoped GaN layer provided in place of the Al 0.2 Ga 0.8 N layer 22 in the Schottky diode 40B shown in FIG. The withstand voltage can be improved and the forward current can be increased.

図11を参照すると、第2実施形態の第5変形例に係る縦型のGaN系ショットキーダイオード40Cは、図10のショットキーダイオード40Bに比べてAl0.2Ga0.8N層22を除去した点が異なり、これにより構成を簡易にしたものである。
以下、本発明の第3実施形態に係る縦型のGaN系ショットキーゲートFETを説明する。
Referring to FIG. 11, a vertical GaN-based Schottky diode 40C according to a fifth modification of the second embodiment includes an Al 0.2 Ga 0.8 N layer 22 as compared with the Schottky diode 40B of FIG. The difference is that the configuration is simplified.
Hereinafter, a vertical GaN-based Schottky gate FET according to a third embodiment of the present invention will be described.

図12に示すように、このショットキーゲートFET60は、例えば導電性のn型SiC基板62と、基板62上に形成されたn型GaN層64とを備え、n型GaN層64は、500nm厚の平坦部64aと平坦部の表面中央部に形成され2000nm幅でかつ2000nm高さの凸部64bとを有している。n型GaN層64の不純物濃度は2×1017cm−3以下たとえば2×1017cm−3である。 As shown in FIG. 12, the Schottky gate FET 60 includes, for example, a conductive n-type SiC substrate 62 and an n-type GaN layer 64 formed on the substrate 62. The n-type GaN layer 64 has a thickness of 500 nm. The flat portion 64a and the convex portion 64b formed at the center of the surface of the flat portion and having a width of 2000 nm and a height of 2000 nm. The impurity concentration of the n-type GaN layer 64 is 2 × 10 17 cm −3 or less, for example, 2 × 10 17 cm −3 .

n型GaN層64の凸部64bの上面には50nm厚で且つ約5×1019cm−3と高不純物濃度のn型GaN層66が形成されている。そして、n型GaN層64の平坦部の表面及び凸部の両側面並びn型GaN層66の側面は、n型GaN層64よりもバンドギャップエネルギーの大きい厚さ30nmのアンドープのAl0.2Ga0.8N層70によって被覆され、n型GaN層64とAl0.2Ga0.8N層70はヘテロ接合をなし、このヘテロ接合面近傍には図12中に破線で模式的に表した2次元電子ガスが発生する。 An n + -type GaN layer 66 having a thickness of 50 nm and a high impurity concentration of about 5 × 10 19 cm −3 is formed on the upper surface of the convex portion 64 b of the n-type GaN layer 64. The surface of the flat portion of the n-type GaN layer 64 and both side surfaces of the convex portion and the side surface of the n + -type GaN layer 66 are 30 nm thick undoped Al 0. The n-type GaN layer 64 and the Al 0.2 Ga 0.8 N layer 70 are heterojunction covered with the 2 Ga 0.8 N layer 70, and this heterojunction plane is schematically illustrated by a broken line in FIG. The two-dimensional electron gas shown in FIG.

後述のように、n型GaN層64の凸部64bはドレイン電流Iが縦方向に流れるチャネル領域を構成し、このチャネル領域をドレイン電流Iが流れる際に2次元電子ガスがキャリアとして寄与する。即ち、ショットキーゲートFET60は、一種の縦型のHEMT構造となっている。
また、n型GaN層66にはTaSi層からなるソース電極72が形成されている。即ち、ソース電極72が、n型GaN層66を介してn型GaN層64の凸部64bの上面にオーミック接合している。また、凸部64bの側面にはAl0.2Ga0.8N層70を介して同側面にショットキー接合し且つPt層からなるショットキーゲート電極74が形成されている。なお、ショットキーゲート電極74をなす材料は、Ptに限定されず、例えばTi、Ni、W、Ag、Pd、Au等の、n型GaN層64に対してショットキーバリアを形成する金属であれば良く、好ましくは、より高いショットキーバリアを形成する金属でショットキーゲート電極74を構成する。また、n型SiC基板62の裏面には同裏面にオーミック接合するTaSi層からなるドレイン電極76が形成されている。
As described later, the convex portion 64b of the n-type GaN layer 64 constitutes the channel region through the drain current I D is the longitudinal direction, contributes two-dimensional electron gas the channel region when the drain current flows I D as a carrier To do. That is, the Schottky gate FET 60 has a kind of vertical HEMT structure.
A source electrode 72 made of a TaSi layer is formed on the n + -type GaN layer 66. That is, the source electrode 72 is in ohmic contact with the upper surface of the convex portion 64 b of the n-type GaN layer 64 via the n + -type GaN layer 66. Further, a Schottky gate electrode 74 made of a Pt layer and having a Schottky junction is formed on the side surface of the convex portion 64 b via the Al 0.2 Ga 0.8 N layer 70. The material forming the Schottky gate electrode 74 is not limited to Pt, and may be a metal that forms a Schottky barrier with respect to the n-type GaN layer 64, such as Ti, Ni, W, Ag, Pd, and Au. The Schottky gate electrode 74 is preferably made of a metal that forms a higher Schottky barrier. A drain electrode 76 made of a TaSi layer that is in ohmic contact with the back surface of the n-type SiC substrate 62 is formed.

次に、図12のショットキーゲートFET60の電流−電圧特性について説明する。
n型GaN層64の凸部の側面にはAl0.2Ga0.8N層70を介してショットキーゲート電極74が形成されているため、ショットキーゲート電極74に印加するゲート電圧Vが零ボルトであっても、凸部の両側面近傍には空乏層が形成されている。この状態でソース電極72とドレイン電極76との間に所定のドレイン電圧Vを印加すると、ドレイン電流Iが、n型GaN層64の凸部の両側面の空乏層に挟まれた領域をチャネルとして縦方向に流れる。ドレイン電圧Vを増大するとチャネルの幅が増大して、ドレイン電流Iも増大する。
Next, the current-voltage characteristics of the Schottky gate FET 60 in FIG. 12 will be described.
Since the Schottky gate electrode 74 is formed on the side surface of the convex portion of the n-type GaN layer 64 via the Al 0.2 Ga 0.8 N layer 70, the gate voltage V G applied to the Schottky gate electrode 74. Is zero volts, depletion layers are formed in the vicinity of both side surfaces of the convex portion. In this state, when a predetermined drain voltage V D is applied between the source electrode 72 and the drain electrode 76, the drain current ID passes through a region sandwiched between depletion layers on both sides of the convex portion of the n-type GaN layer 64. It flows in the vertical direction as a channel. When the drain voltage V D is increased, the channel width is increased and the drain current ID is also increased.

また、ゲート電圧Vの大きさを増減すると、n型GaN層64の凸部の両側面の空乏層の広がりが大きくなったり小さくなったりして、2方向から広がる空乏層に挟まれたチャネルの幅が変化する。このため、ゲート電圧Vによってチャネルの幅が制御され、そこを流れるドレイン電流Iが制御される。
このとき、n型GaN層64とAl0.2Ga0.8N層70とのヘテロ接合面近傍に発生する2次元電子ガスがキャリアとしてドレイン電流Iに寄与するため、小さなドレイン電圧Vでドレイン電流Iが急速に立ち上る良好な立ち上り特性が得られる。
Further, when the magnitude of the gate voltage V G is increased or decreased, the depletion layer on both sides of the convex portion of the n-type GaN layer 64 expands or decreases, and the channel sandwiched between the depletion layers extending from two directions The width of changes. Therefore, the width of the channel is controlled by the gate voltage V G, the drain current I D flowing therethrough is controlled.
At this time, since the two-dimensional electron gas generated in the vicinity of the heterojunction surface between the n-type GaN layer 64 and the Al 0.2 Ga 0.8 N layer 70 contributes to the drain current ID as a carrier, a small drain voltage V D As a result, a good rise characteristic in which the drain current ID rises rapidly can be obtained.

また、ショットキーゲート電極74とn型GaN層64の凸部の側面との間には、n型GaN層64のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有するアンドープのAl0.2Ga0.8N層70が介在しているため、小さなゲート電圧Vでも空乏層は大きく広がる。その結果、ゲート電圧Vによるドレイン電流Iの制御性が向上する。 Further, between the Schottky gate electrode 74 and the side surface of the convex portion of the n-type GaN layer 64, undoped Al 0.2 Ga 0. since 8 N layer 70 is interposed, the depletion layer even small gate voltage V G is widely spread. As a result, control of the drain current I D by the gate voltage V G is increased.

次に、図13(a)〜図13(d)、図14(a)及び図14(b)を参照して、図12のショットキーゲートFET60の製造方法の一例を説明する。
先ず、導電性のn型SiC基板62上に、超真空成長装置を用いた例えばガスソースMBE法により、一連の結晶成長を行う。
即ち、原料ガスとして例えば分圧1.33×10−5PaのGaと分圧6.65×10−4PaのNHと分圧2×10−7PaのドーパントとしてのSiを用いて、2×1017cm−3程度の低不純物濃度のn型GaN層64を厚さ2500nmに成長させる。連続して、例えば分圧1.33×10−5PaのGaと分圧6.65×10−4PaのNHと分圧1.33×10−6PaのドーパントとしてのSiを用いて、5×1019cm−3程度の高不純物濃度のn型GaN層66を厚さ50nmに成長させる(図13(a)参照)。
Next, an example of a method for manufacturing the Schottky gate FET 60 of FIG. 12 will be described with reference to FIGS. 13 (a) to 13 (d), 14 (a), and 14 (b).
First, a series of crystal growth is performed on the conductive n-type SiC substrate 62 by, for example, the gas source MBE method using an ultra vacuum growth apparatus.
That is, using, for example, Ga having a partial pressure of 1.33 × 10 −5 Pa, NH 3 having a partial pressure of 6.65 × 10 −4 Pa, and Si as a dopant having a partial pressure of 2 × 10 −7 Pa as source gases, An n-type GaN layer 64 having a low impurity concentration of about 2 × 10 17 cm −3 is grown to a thickness of 2500 nm. Continuously, for example, using Ga as a partial pressure of 1.33 × 10 −5 Pa, NH 3 of a partial pressure of 6.65 × 10 −4 Pa, and Si as a dopant of a partial pressure of 1.33 × 10 −6 Pa. An n + -type GaN layer 66 having a high impurity concentration of about 5 × 10 19 cm −3 is grown to a thickness of 50 nm (see FIG. 13A).

次いで、例えばプラズマCVD法により、n型GaN層66上にSiO膜を形成する。続いて、例えばBHFを用いたウエットエッチング法又はCFを用いたドライエッチング法によりSiO膜をパターニングして、例えば幅2μmをもつSiOパターン68を形成する(図13(b)参照)。 Next, a SiO 2 film is formed on the n + -type GaN layer 66 by, eg, plasma CVD. Subsequently, the SiO 2 film is patterned by, for example, a wet etching method using BHF or a dry etching method using CF 4 to form, for example, a SiO 2 pattern 68 having a width of 2 μm (see FIG. 13B).

次いで、例えばメタン系ガスを用いたECRプラズマエッチング法又はRIBE法により、SiOパターン68をマスクとしてn型GaN層66及びn型GaN層64を選択的に除去する。こうして、n型GaN層18の表面中央部に高さ2000nm、幅2000nmの凸部を形成すると共に、凸部上面にn型GaN層66を残存させる(図13(c)参照)。 Next, the n + -type GaN layer 66 and the n-type GaN layer 64 are selectively removed using the SiO 2 pattern 68 as a mask by, for example, an ECR plasma etching method or a RIBE method using a methane-based gas. Thus, a convex portion having a height of 2000 nm and a width of 2000 nm is formed at the center of the surface of the n-type GaN layer 18, and the n + -type GaN layer 66 is left on the upper surface of the convex portion (see FIG. 13C).

次いで、SiOパターン68をマスクとすると共に例えば分圧6.65×10−5PaのGaと分圧2.66×10−5PaのAlと分圧6.65×10−4PaのNHを原料ガスとして、アンドープのAl0.2Ga0.8N層70を厚さ30nmに選択成長させる。こうして、n型GaN層64の平坦部の表面及び凸部の側面並びにn型GaN層66の側面をAl0.2Ga0.8N層70によって被覆する(図13(d)参照)。 Then, NH along with example partial pressure 6.65 × 10 -5 Pa of Ga and a partial pressure 2.66 × 10 -5 Pa Al and partial pressure 6.65 × 10 -4 Pa to the SiO 2 pattern 68 as a mask An undoped Al 0.2 Ga 0.8 N layer 70 is selectively grown to a thickness of 30 nm using 3 as a source gas. Thus, the surface of the flat portion and the side surface of the convex portion of the n-type GaN layer 64 and the side surface of the n + -type GaN layer 66 are covered with the Al 0.2 Ga 0.8 N layer 70 (see FIG. 13D).

次いで、SiOパターン68を除去する。続いて、リフトオフ法により、n型GaN層66の上面上にTaSi層を選択的に形成する。こうして、n型GaN層18の凸部の上面にn型GaN層66を介してオーミック接合するTaSi層からなるソース電極72を形成する(図14(a)参照)。 Next, the SiO 2 pattern 68 is removed. Subsequently, a TaSi layer is selectively formed on the upper surface of the n + -type GaN layer 66 by a lift-off method. In this way, the source electrode 72 made of the TaSi layer that is in ohmic contact with the upper surface of the convex portion of the n-type GaN layer 18 via the n + -type GaN layer 66 is formed (see FIG. 14A).

次いで、リフトオフ法により、Al0.2Ga0.8N層70上にPt層を選択的に形成する。こうして、n型GaN層64の凸部の側面にAl0.2Ga0.8N層70を介してショットキー接合するPt層からなるショットキーゲート電極74を形成する(図14(b)参照)。 Next, a Pt layer is selectively formed on the Al 0.2 Ga 0.8 N layer 70 by a lift-off method. Thus, a Schottky gate electrode 74 composed of a Pt layer that forms a Schottky junction via the Al 0.2 Ga 0.8 N layer 70 is formed on the side surface of the convex portion of the n-type GaN layer 64 (see FIG. 14B). ).

次いで、n型SiC基板62の裏面にオーミック接合するTaSi層からなるドレイン電極76(図12)を形成する。以上のような一連の工程を経て、図12に示すショットキーゲートFET60の作製を完了する。
第3実施形態によれば、チャネル領域をなすn型GaN層64の凸部の上面にソース電極72がオーミック接合し、凸部側面にショットキーゲート電極74がショットキー接合し、n型SiC基板62の裏面にドレイン電極76がオーミック接合した基本構造をもつ縦型のGaN系ショットキーゲートFET60を実現することができる。
Next, a drain electrode 76 (FIG. 12) made of a TaSi layer that is in ohmic contact is formed on the back surface of the n-type SiC substrate 62. Through a series of steps as described above, the fabrication of the Schottky gate FET 60 shown in FIG. 12 is completed.
According to the third embodiment, the source electrode 72 is ohmic-bonded to the upper surface of the convex portion of the n-type GaN layer 64 forming the channel region, and the Schottky gate electrode 74 is Schottky-bonded to the side surface of the convex portion. A vertical GaN-based Schottky gate FET 60 having a basic structure in which the drain electrode 76 is in ohmic contact with the back surface of 62 can be realized.

更に、n型GaN層64の凸部の側面とショットキーゲート電極74との間にバンドギャップエネルギーの大きなアンドープのAl0.2Ga0.8N層70が設けられているため、次のような効果を奏する。即ち、n型GaN層64とAl0.2Ga0.8N層70とのヘテロ接合面近傍に発生する2次元電子ガスがドレイン電流Iに寄与するため、ドレイン電流Iの良好な立ち上り特性が得られる。また、ショットキーゲート電極74とn型GaN層64の凸部側面とのショットキー接合により空乏層の広がり方が更に大きくなるため、ゲート電圧Vによるドレイン電流Iの制御性を向上させることができる。 Further, since an undoped Al 0.2 Ga 0.8 N layer 70 having a large band gap energy is provided between the side surface of the convex portion of the n-type GaN layer 64 and the Schottky gate electrode 74, the following is performed. Has an effect. That is, since the two-dimensional electron gas generated in the vicinity of the heterojunction surface between the n-type GaN layer 64 and the Al 0.2 Ga 0.8 N layer 70 contributes to the drain current ID, a good rise of the drain current ID is achieved. Characteristics are obtained. Further, since the spread of the depletion layer by Schottky junction between the convex portion side surface of the Schottky gate electrode 74 and the n-type GaN layer 64 is further increased, improving the controllability of the drain current I D by the gate voltage V G Can do.

上記第3実施形態のショットキーゲートFET60は種々に変形可能である。
例えば、ショットキーゲートFET60におけるAl0.2Ga0.8N層70の代わりに厚さ50nmのアンドープのGaN層を設け、このGaN層をn型GaN層64の凸部の側面とショットキーゲート電極74との間に介在させても良く、これにより、空乏層の広がり方が更に大きくなり、ドレイン電流Iの制御性を向上させることができる。
The Schottky gate FET 60 of the third embodiment can be variously modified.
For example, an undoped GaN layer having a thickness of 50 nm is provided in place of the Al 0.2 Ga 0.8 N layer 70 in the Schottky gate FET 60, and this GaN layer is formed on the side surface of the convex portion of the n-type GaN layer 64 and the Schottky gate. It may be interposed between the electrode 74 and the depletion layer is further expanded, thereby improving the controllability of the drain current ID .

図15は、第3実施形態の第2変形例に係る縦型のGaN系ショットキーゲートFET60Aを示し、このFET60Aは、図12のFET60に比べてAl0.2Ga0.8N層70を除去して、n型GaN層64の凸部の側面にショットキーゲート電極74を直接にショットキー接合させて構成を簡易化した点が異なる。 FIG. 15 shows a vertical GaN-based Schottky gate FET 60A according to a second modification of the third embodiment. This FET 60A has an Al 0.2 Ga 0.8 N layer 70 as compared with the FET 60 of FIG. The difference is that the configuration is simplified by removing the Schottky gate electrode 74 directly on the side surface of the convex portion of the n-type GaN layer 64 and making the Schottky junction.

上記第1、第2及び第3実施形態およびその変形例において、n型GaN層18、44、64の凸部の幅は2000nmとなっているが、例えば5nm〜10μmの範囲内にあればよく、好ましくは10nm〜5μmの範囲内に、更に好ましくは50nm〜3μmの範囲内にあればよい。また、GaN系III−V族窒化物半導体層を結晶成長する際にガスソースMBE法に代えて例えばMOCVD法やハイドライド気相成長法等を用いてもよい。また、2次元電子ガスを発生させるヘテロ接合構造として、n型GaN層18、64とAlGaN層22、70の組み合わせによるGaN/AlGaN接合に代えて、例えばInGaN、AlInGaN、AlInGaNP、AlGaN、AlGaN等のIII−V族窒化物半導体層を組み合わせたヘテロ接合を用いてもよい。 In the first, second, and third embodiments and the modifications thereof, the width of the protrusions of the n-type GaN layers 18, 44, 64 is 2000 nm, but may be in the range of, for example, 5 nm to 10 μm. Preferably, it may be in the range of 10 nm to 5 μm, more preferably in the range of 50 nm to 3 μm. Further, when the GaN-based III-V group nitride semiconductor layer is crystal-grown, for example, an MOCVD method or a hydride vapor phase growth method may be used instead of the gas source MBE method. Further, as a heterojunction structure for generating a two-dimensional electron gas, instead of a GaN / AlGaN junction formed by a combination of n-type GaN layers 18 and 64 and AlGaN layers 22 and 70, for example, InGaN, AlInGaN, AlInGaNP, AlGaN, AlGaN, etc. A heterojunction combining a group III-V nitride semiconductor layer may be used.

また、第2及び第3実施形態ならびにその変形例においては、導電性のn型SiC基板42、62を用いているが、例えばSiC、Si、GaN、AlN、GaAs、GaP等からなる半導体基板を用いてもよい。
以下、本発明の第4実施形態に係る横型のGaN系ショットキーダイオードを説明する。
In the second and third embodiments and the modifications thereof, conductive n-type SiC substrates 42 and 62 are used. For example, a semiconductor substrate made of SiC, Si, GaN, AlN, GaAs, GaP or the like is used. It may be used.
Hereinafter, a lateral GaN-based Schottky diode according to a fourth embodiment of the present invention will be described.

n型GaN層の表面の一部を凸部形状に形成した上記第1〜第3実施形態に係るショットキーダイオードに比べ、第4実施形態のショットキーダイオードは、n型GaN層の表面を平坦にした点が主に異なり、これにより製造工程が簡略になると共に、凸部側面の加工精度による電流−電圧特性への影響がなくなる。
図16に示すように、第4実施形態の横型のGaN系ショットキーダイオード300は、例えば絶縁性又は半絶縁性のサファイア基板312と、基板312上に形成された厚さ50nmのGaNバッファ層314と、バッファ層314上に形成された2000nm厚のn型GaN層316とを備えている。そして、GaN層16上には、所定の幅D(好ましくは6ミクロン以下たとえば6ミクロン)を有する厚さ1000nmのn型GaN層318が形成されている。n型GaN層318の不純物濃度は好ましくは2×1017cm−3以下たとえば約2×1017cm−3と低いものになっている。
Compared with the Schottky diodes according to the first to third embodiments in which a part of the surface of the n-type GaN layer is formed in a convex shape, the Schottky diode of the fourth embodiment has a flat surface of the n-type GaN layer. This is mainly different, and this simplifies the manufacturing process and eliminates the influence on the current-voltage characteristics due to the processing accuracy of the convex side surface.
As shown in FIG. 16, the lateral GaN-based Schottky diode 300 of the fourth embodiment includes, for example, an insulating or semi-insulating sapphire substrate 312 and a GaN buffer layer 314 having a thickness of 50 nm formed on the substrate 312. And an n + -type GaN layer 316 having a thickness of 2000 nm formed on the buffer layer 314. An n-type GaN layer 318 having a predetermined width D (preferably 6 microns or less, for example, 6 microns) and a thickness of 1000 nm is formed on the GaN layer 16. The impurity concentration of the n-type GaN layer 318 is preferably 2 × 10 17 cm −3 or less, for example, about 2 × 10 17 cm −3 or so.

更に、ショットキーダイオード300は、n型GaN層318の幅Dよりも狭い幅d(好ましくは0.3〜2ミクロンたとえば2ミクロン)でn型GaN層318の上面にショットキー接合し且つ第1アノード電極として機能するTi電極326と、Ti電極326で覆われた部分以外のn型GaN層318の表面にショットキー接合して形成されたPt電極328とを備えている。Pt電極328は、Ti電極326に電気的に接続されており、第2アノード電極として機能し、また、Ti電極326と共同して複合アノード電極330を構成している。そして、n型GaN層316の表面の外方部分には、TaSi層からなり且つn型GaN層316にオーミック接合するカソード電極334が設けられている。 Further, the Schottky diode 300 is Schottky-junctioned to the upper surface of the n-type GaN layer 318 with a width d (preferably 0.3 to 2 microns, for example, 2 microns) smaller than the width D of the n-type GaN layer 318, and the first A Ti electrode 326 functioning as an anode electrode and a Pt electrode 328 formed by Schottky junction on the surface of the n-type GaN layer 318 other than the portion covered with the Ti electrode 326 are provided. The Pt electrode 328 is electrically connected to the Ti electrode 326, functions as a second anode electrode, and constitutes a composite anode electrode 330 in cooperation with the Ti electrode 326. Then, the outer portion of the surface of the n + -type GaN layer 316, a cathode electrode 334 for ohmic contact is provided and n + -type GaN layer 316 made of TaSi layer.

上記構成のショットキーダイオード10において、第1〜第3実施形態の場合と同様、Ti電極326とGaN層318との間で形成されるショットキーバリアの高さは、Pt電極328とGaN層318との間で形成されるショットキーバリアの高さよりも低い。
なお、第1アノード電極をなす材質はTiに限定されず、例えばWやAg等のn型GaN層318に対して0.8eVより低いショットキーバリアを形成する金属であればよい。また、第2アノード電極をなす材質はPtに限定されず、例えばAu等のn型GaN層318に対して0.8eVより高いショットキーバリアを形成する金属であればよい。
In the Schottky diode 10 having the above configuration, the height of the Schottky barrier formed between the Ti electrode 326 and the GaN layer 318 is the same as that in the first to third embodiments. Lower than the height of the Schottky barrier formed between the two.
The material forming the first anode electrode is not limited to Ti, and may be any metal that forms a Schottky barrier lower than 0.8 eV with respect to the n-type GaN layer 318 such as W or Ag. The material forming the second anode electrode is not limited to Pt, and may be any metal that forms a Schottky barrier higher than 0.8 eV with respect to the n-type GaN layer 318 such as Au.

次に、図16のGaN系ショットキーダイオード300の電流−電圧特性を説明する。
複合アノード電極330とカソード電極334との間に順方向バイアスを印加したところ、0.1〜0.3Vのオン電圧で順方向電流が急激に増大する良好な立ち上りが観測された。この様な良好な順方向電流立ち上り特性が得られた理由は上記第1〜第3実施形態の場合と同様であると考えられる。
Next, the current-voltage characteristics of the GaN-based Schottky diode 300 in FIG. 16 will be described.
When a forward bias was applied between the composite anode electrode 330 and the cathode electrode 334, a good rise was observed in which the forward current increased rapidly at an on-voltage of 0.1 to 0.3V. The reason why such a good forward current rising characteristic is obtained is considered to be the same as in the first to third embodiments.

また、複合アノード電極330とカソード電極334間に逆方向バイアスを印加したところ、約500Vという大きな耐圧が観測された。この様な高耐圧が得られた理由は、次のように考えられる。
第4実施形態に係るショットキーダイオード300に逆方向バイアスを印加すると、第1及び第2アノード電極(Ti電極326及びPt電極328)に接触するn型GaN層318の界面からnGaN層316に向かって空乏層が広がり、所定以上の逆方向バイアスでn型GaN層318全体が空乏化されピンチオフ状態になる。このため、第1〜第3実施形態のショットキーダイオードと同様に高い耐圧を得ることができる。
When a reverse bias was applied between the composite anode electrode 330 and the cathode electrode 334, a large breakdown voltage of about 500 V was observed. The reason why such a high breakdown voltage is obtained is considered as follows.
When a reverse bias is applied to the Schottky diode 300 according to the fourth embodiment, the n + GaN layer 316 from the interface of the n-type GaN layer 318 in contact with the first and second anode electrodes (Ti electrode 326 and Pt electrode 328). The depletion layer spreads toward the surface, and the entire n-type GaN layer 318 is depleted with a reverse bias of a predetermined level or more, and a pinch-off state is obtained. For this reason, high breakdown voltage can be obtained like the Schottky diodes of the first to third embodiments.

第4実施形態のショットキーダイオード300(図16)は、第1実施形態に係るショットキーダイオード10(図1)と同様の製造方法により製造することができる。
簡略に説明すれば、先ず、図2(a)に示す工程と略同様にして、サファイア基板312上にGaNバッファ層314及びn型GaN層316を順に積層した後、n型GaN層316上に、図2(a)のn型GaN層18と同じ成膜条件でn型GaN層318(図16)を厚さ1000nmに積層する。次いで、図2(e)及び図3(a)〜図3(c)に示す諸工程と同様の諸工程を実施してTi電極326及びPt電極328を形成し、更に、n型GaN層316上にカソード電極334を形成することにより、図16に示すショットキーダイオード300を作製する。
The Schottky diode 300 (FIG. 16) of the fourth embodiment can be manufactured by the same manufacturing method as the Schottky diode 10 (FIG. 1) according to the first embodiment.
If briefly described, first, similarly process substantially shown in FIG. 2 (a), after stacking the GaN buffer layer 314 and the n + -type GaN layer 316 are sequentially formed on a sapphire substrate 312, n + -type GaN layer 316 On top of this, an n-type GaN layer 318 (FIG. 16) is laminated to a thickness of 1000 nm under the same film formation conditions as the n-type GaN layer 18 of FIG. Next, steps similar to those shown in FIGS. 2 (e) and 3 (a) to 3 (c) are performed to form a Ti electrode 326 and a Pt electrode 328, and an n + -type GaN layer. By forming a cathode electrode 334 on 316, a Schottky diode 300 shown in FIG. 16 is manufactured.

ショットキーダイオード300は、n型GaN層318にショットキー接合するTi電極326及びPt電極328の組み合わせからなる複合アノード電極330を有して、低いオン電圧と高い耐圧とを同時に達成するものになっている。
上記第4実施形態のショットキーダイオード300は、上記第1〜第3実施形態の場合と同様、種々に変形可能である。
The Schottky diode 300 has a composite anode electrode 330 composed of a combination of a Ti electrode 326 and a Pt electrode 328 that are in Schottky junction with the n-type GaN layer 318, and achieves a low on-voltage and a high breakdown voltage at the same time. ing.
The Schottky diode 300 of the fourth embodiment can be variously modified as in the first to third embodiments.

例えば、n型GaN層318とPt電極328との間にバンドギャップエネルギーの大きなアンドープのAl0.2Ga0.8N層(図示略)やアンドープのGaN層(図示略)を設けて順方向電流の立ち上り特性や耐圧特性を向上させることができる。
第4実施形態では、n型GaN層318をn型GaN層316の上に積層したが、図17に示すように、n型GaN層316の表面の一部にイオンを打ち込んでn型GaN層318として利用しても良い。この変形例によれば、半導体面を平面化することができるので、集積化に有利である。n型GaN層316をn型GaN層318にするには特開2001−210657号公報に記載されているようにn型GaN層316の表面にマスクをかけ、n型GaN層318が形成される部分に開口を設け、開口部にC、Mg、Znをイオン注入して補償すればよい。
For example, an undoped Al 0.2 Ga 0.8 N layer (not shown) or an undoped GaN layer (not shown) having a large band gap energy is provided between the n-type GaN layer 318 and the Pt electrode 328 in the forward direction. Current rising characteristics and breakdown voltage characteristics can be improved.
In the fourth embodiment, the n-type GaN layer 318 is stacked on the n + -type GaN layer 316, but as shown in FIG. 17, ions are implanted into a part of the surface of the n + -type GaN layer 316 to form the n-type GaN layer 316. The GaN layer 318 may be used. According to this modification, the semiconductor surface can be planarized, which is advantageous for integration. The n + -type GaN layer 316 by masking the surface of the n + -type GaN layer 316, as described in JP 2001-210657 to the n-type GaN layer 318, n-type GaN layer 318 is formed An opening may be provided in the portion to be compensated, and C, Mg, and Zn may be ion-implanted into the opening to compensate.

本発明の第1実施形態に係る横型のGaN系ショットキーダイオードを示す概略断面図である。1 is a schematic cross-sectional view showing a lateral GaN-based Schottky diode according to a first embodiment of the present invention. 図1のGaN系ショットキーダイオードの製造方法の工程段階を示す概略断面図であり、(a)ないし(e)は同製造方法の第1ないし第5工程段階を示す。FIG. 2 is a schematic cross-sectional view showing process steps of a method for manufacturing the GaN-based Schottky diode of FIG. 1, wherein (a) to (e) show first to fifth process steps of the same manufacturing method. 図2に続く工程段階を示す断面図であり、(a)ないし(c)は第6ないし第8工程段階を示す。FIG. 3 is a cross-sectional view showing process steps subsequent to FIG. 図1のGaN系ショットキーダイオードの別の製造方法の工程段階を示す概略断面図であり、(a)及び(b)は、同製造方法の第2及び第3工程段階を示す。FIG. 6 is a schematic cross-sectional view showing process steps of another manufacturing method of the GaN-based Schottky diode of FIG. 1, and (a) and (b) show second and third process steps of the manufacturing method. 第1実施形態の第2変形例に係るショットキーダイオードを示す概略断面図である。It is a schematic sectional drawing which shows the Schottky diode which concerns on the 2nd modification of 1st Embodiment. 第1実施形態の第3変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 3rd modification of 1st Embodiment. 第1実施形態の第5変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 5th modification of 1st Embodiment. 本発明の第2実施形態に係る縦型のGaN系ショットキーダイオードを示す概略断面図である。It is a schematic sectional drawing which shows the vertical GaN-type Schottky diode which concerns on 2nd Embodiment of this invention. 第2実施形態の第2変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 2nd modification of 2nd Embodiment. 第2実施形態の第3変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 3rd modification of 2nd Embodiment. 第2実施形態の第5変形例に係るショットキーダイオードの概略断面図である。It is a schematic sectional drawing of the Schottky diode which concerns on the 5th modification of 2nd Embodiment. 本発明の第3実施形態に係る縦型のGaN系ショットキーゲートFETを示す概略断面図である。It is a schematic sectional drawing which shows the vertical GaN-type Schottky gate FET which concerns on 3rd Embodiment of this invention. 図12のショットキーゲートFETの製造方法の工程段階を示す断面図であり、(a)ないし(d)は同製造方法の第1ないし第4工程段階を示す。FIG. 13 is a cross-sectional view showing process steps of the manufacturing method of the Schottky gate FET of FIG. 12, wherein (a) to (d) show first to fourth process steps of the manufacturing method. 図13に示す工程段階に続く工程段階を示す断面図であり、(a)および(b)は第5及び第6工程段階を示す。FIG. 14 is a cross-sectional view showing process steps subsequent to the process steps shown in FIG. 13, wherein (a) and (b) show fifth and sixth process steps. 第3実施形態の第2変形例に係る縦型のGaN系ショットキーゲートFETを示す概略断面図である。It is a schematic sectional drawing which shows the vertical GaN-type Schottky gate FET which concerns on the 2nd modification of 3rd Embodiment. 本発明の第4実施形態によるGaN系ショットキーダイオードを示す概略断面図である。It is a schematic sectional drawing which shows the GaN-type Schottky diode by 4th Embodiment of this invention. 図16のショットキーダイオードの変形例を示す概略断面図である。It is a schematic sectional drawing which shows the modification of the Schottky diode of FIG.

符号の説明Explanation of symbols

10 GaN系ショットキーダイオード
12 サファイア基板
14 GaNバッファ層
16 n型GaN層
18 n型GaN層
18b 凸部
22 Al0.2Ga0.8N層
26 Ti電極
28 Pt電極
30 複合アノード電極
34 カソード電極
62 導電性のn型SiC基板
64 n型GaN層
70 Al0.2Ga0.8N層
72 ソース電極
74 ゲート電極
76 ドレイン電極
318 n型GaN層
326 Ti電極
328 Pt電極
DESCRIPTION OF SYMBOLS 10 GaN-type Schottky diode 12 Sapphire substrate 14 GaN buffer layer 16 n + type GaN layer 18 n type GaN layer 18b Convex part 22 Al 0.2 Ga 0.8 N layer 26 Ti electrode 28 Pt electrode 30 Composite anode electrode 34 Cathode Electrode 62 Conductive n-type SiC substrate 64 n-type GaN layer 70 Al 0.2 Ga 0.8 N layer 72 Source electrode 74 Gate electrode 76 Drain electrode 318 n-type GaN layer 326 Ti electrode 328 Pt electrode

Claims (5)

基板(62)と基板(62)上に形成されたGaN層(64)とを備え、GaN層(64)は、平坦部(64a)と平坦部の表面中央部に形成された凸部(64b)とを有し、GaN層(64)の凸部(64b)の上面には高不純物濃度のn+ 型GaN層(66)が形成され、
GaN層(64)の平坦部の表面及び凸部の両側面並びn+ 型GaN層(66)の側面は、GaN層(64)よりもバンドギャップエネルギーの大きいアンドープのAlGaN層(70)によって被覆され、GaN層(64)とAlGaN層(70)はヘテロ接合をなし、GaN層(64)側のヘテロ接合面近傍には2次元電子ガスが発生するもので、
+ 型GaN層(66)の上側にはソース電極(72)が形成されて、ソース電極(72)はn+ 型GaN層(66)を介してGaN層64の凸部(64b)の上面にオーミック接合して、
GaN層(64)の凸部(64b)の側面及び平坦部の上面にAlGaN層(70)を介して同側面にショットキー接合するショットキーゲート電極(74)が形成されており、さらにSiC基板(62)の裏面にオーミック接合するドレイン電極(76)が形成されていることを特徴とするGaN系ショトキーゲートFET。
A substrate (62) and a GaN layer (64) formed on the substrate (62) are provided. The GaN layer (64) includes a flat portion (64a) and a convex portion (64b) formed at the center of the surface of the flat portion. And a high impurity concentration n + -type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64),
The surface of the flat portion of the GaN layer (64) and both side surfaces of the convex portion and the side surface of the n + -type GaN layer (66) are covered with an undoped AlGaN layer (70) having a larger band gap energy than the GaN layer (64). The GaN layer (64) and the AlGaN layer (70) form a heterojunction, and a two-dimensional electron gas is generated near the heterojunction surface on the GaN layer (64) side.
A source electrode (72) is formed on the upper side of the n + -type GaN layer (66), and the source electrode (72) is an upper surface of the convex portion (64b) of the GaN layer 64 via the n + -type GaN layer (66). Ohmic junction to
A Schottky gate electrode (74) is formed on the side surface of the convex portion (64b) of the GaN layer (64) and on the upper surface of the flat portion via the AlGaN layer (70). A drain electrode (76) having an ohmic junction is formed on the back surface of (62), and a GaN-based Schottky gate FET.
請求項1に記載のショトキーゲートFETおいて、アンドープのAlGaN層(70)の代わりに、アンドープのGaN層をGaN層(64)の凸部の側面とショットキーゲート電極(74)との間に介在させたことを特徴とするGaN系ショトキーゲートFET。   2. The Schottky gate FET according to claim 1, wherein instead of the undoped AlGaN layer (70), an undoped GaN layer is formed between the side surface of the convex portion of the GaN layer (64) and the Schottky gate electrode (74). A GaN-based Schottky gate FET, which is characterized by interposing in 前記2次元電子ガスを発生させるヘテロ構造のAlGaN層とGaN系半導体層の組み合わせのAlGaN層の代わりに、InGaN層、AlInGaN層、AlInGaPN層のいずれか1つのGaN系半導体層を用いることを特徴とする請求項2に記載のGaN系ショトキーゲートFET。   A GaN-based semiconductor layer of any one of an InGaN layer, an AlInGaN layer, and an AlInGaPN layer is used instead of the AlGaN layer that is a combination of a heterostructure AlGaN layer that generates a two-dimensional electron gas and a GaN-based semiconductor layer. The GaN-based Schottky gate FET according to claim 2. 基板(62)と、基板62上に形成されたGaN層(64)とを備え、GaN層(64)は、平坦部(64a)と平坦部の表面中央部に形成された凸部(64b)とを有し、GaN層(64)の凸部(64b)の上面には高不純物濃度のn+ 型GaN層(66)が形成され、
+ 型GaN層(66)の上側にはソース電極(72)が形成されて、ソース電極(72)はn+ 型GaN層(66)を介してGaN層(64)の凸部(64b)の上面にオーミック接合して、GaN層(64)の凸部(64b)の側面及び平坦部の上面にショットキー接合するショットキーゲート電極(74)が形成されており、さらにSiC基板(62)の裏面には同裏面にオーミック接合するドレイン電極(76)が形成されていることを特徴とするGaN系ショトキーゲートFET。
A substrate (62) and a GaN layer (64) formed on the substrate 62 are provided. The GaN layer (64) includes a flat portion (64a) and a convex portion (64b) formed at the center of the surface of the flat portion. A high impurity concentration n + -type GaN layer (66) is formed on the upper surface of the convex portion (64b) of the GaN layer (64),
A source electrode (72) is formed on the upper side of the n + -type GaN layer (66), and the source electrode (72) has a convex portion (64b) of the GaN layer (64) through the n + -type GaN layer (66). A Schottky gate electrode (74) is formed on the side surface of the convex portion (64b) of the GaN layer (64) and the upper surface of the flat portion, and is in contact with the upper surface of the GaN layer (64). A GaN-based Schottky gate FET characterized in that a drain electrode (76) is formed on the back surface of the first electrode so as to make ohmic contact with the back surface.
基板(62)としてSiC、Si、GaN、AlN,GaPのいずれかからなる半導体基板を用いることを特徴とする請求項1〜請求項4のいずれか1項に記載のショトキーゲートFET。   The Schottky gate FET according to any one of claims 1 to 4, wherein a semiconductor substrate made of any one of SiC, Si, GaN, AlN, and GaP is used as the substrate (62).
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