JP4850993B2

JP4850993B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP4850993B2
Application number: JP2000015878A
Authority: JP
Inventors: 宏辰石井
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2000-01-25
Filing date: 2000-01-25
Publication date: 2012-01-11
Anticipated expiration: 2020-01-25
Also published as: JP2001210657A

Abstract

PROBLEM TO BE SOLVED: To provide a field effect transistor of a GaN system, which is superior in an operation characteristic in a high-temperature environment, and to provide a semiconductor device suitable for realizing an inverter circuit and the manufacturing method. SOLUTION: An AlN or AlGaN layer 30 is formed by the heterojunction of them on a GaN layer 20. The prescribed quantity of impurity atoms are ion implanted into a channel region formed in the GaN layer, prior to the formation of a gate electrode 40. The gate electrode is formed on the AlN or AlGaN layer at the upper part of the channel, to which the ions are implanted. A source region S and a drain region a D are formed by making them position on both sides of the channel region. The carriers of high concentration are ion implanted only to one of channel regions in a FET, which are installed adjacently. Thus, depression-type FET and enhancement-type FET are manufactured simultaneously.

Description

【０００１】
【発明の属する技術分野】
本発明は、高温環境での動作特性に優れたＧaＮ系材料からなる半導体装置、特に論理回路素子をなす電界効果トランジスタを実現するに好適な半導体装置およびその製造方法に関する。
【０００２】
【関連する背景技術】
デジタル回路技術で用いられる基本論理回路は、一般に入力信号値を反転するインバータ回路により実現され、このインバータ回路を組み合わせることで種々の論理演算回路が構築される。このような基本論理回路（インバータ回路）を構成する論理回路素子は、一般的にはＳiを材料とするバイポーラトランジスタや電界効果トランジスタ（ＦＥＴ）からなるが、最近では高速動作可能なＧaＡsやＩnＰを材料としたものも注目されている。
【０００３】
しかしながらこれらの半導体材料は、そのバンドギャップが１.０〜１.５eＶ程度と小さいために、例えば２００℃を越える温度環境においては真性キャリアが増大し、いわゆる熱暴走が生じると言う不具合がある。これに対してＧaＮを材料とする半導体装置、例えば電界効果トランジスタ（ＦＥＴ）は、４００℃に近い高温下でも熱暴走を招来することなく動作することが知られている。
【０００４】
この種のＧaＮ系のＦＥＴは、例えばｎ型またはアンドープのＧaＮの上にＡlＮまたはＡlＧaＮ層を成長させたヘテロ構造を有し、ＡlＮまたはＡlＧaＮによるＭＩＳ構造のゲートを設けた素子構造を備える。このＧaＮ系のＦＥＴの動作特性については未だに解明されていない点もあるが、ＡlＮ（またはＡlＧaＮ）とＧaＮとの界面にピエゾ分極や自発分極が発生し、高濃度のキャリアが誘起された界面を利用することで高い駆動能力を備えるものと考えられている。
【０００５】
尚、ＡlＧaＡs／ＧaＡs系のヘテロ接合においては、ＡlＧaＡsに対して高濃度のドーピングを行っても、その電子濃度（キャリア面密度）は高々１０¹²／ｃｍ²のオーダーである。これに対してＡlＧaＮ／ＧaＮ系のヘテロ接合では、故意にドーピングを行わなくても１０¹³／ｃｍ²のオーダーの電子濃度が得られる。しかも短ゲート化した場合にはその移動度の差が殆ど問題とならないので、専ら、ＡlＧaＮ／ＧaＮ系材料の電子濃度が大きい分、半導体素子（ＦＥＴ）としての駆動能力が高いと考えられている。
【０００６】
【発明が解決しようとする課題】
ところでＧaＮ系のＦＥＴを実現する場合、一般にその動作閾値を制御することが困難であると言う問題がある。例えばＡlＧaＡs／ＧaＡs系のヘテロ接合を利用したＦＥＴにおいては、ＡlＧaＡs層の上部をエッチングする等して、ゲートショットキ接合とヘテロ接合界面との距離を調整し、これによって閾値の設定が行われる。しかしながらＡlＧaＮ／ＧaＮ系のＦＥＴにおいては、ＡlＧaＮ層のエッチング自体が困難である。仮にプラズマプロセスを利用してＡlＧaＮ層をエッチングしても、そのエッチング表面にプラズマダメージが生じ易い。しかもＡlＧaＮ層は、その格子整合が大きいことから、通常、２０ｎｍ程度以下の薄い膜として形成されるので、エッチング後の閾値の制御が困難である。
【０００７】
これに対してＡlＧaＮよりもプラズマエッチング性の良好なＧaＮ層をＡlＧaＮ層の上部に形成しておき、このＧaＮ層にゲートショットキ電極を形成することも考えられている。しかしＧaＮ／ＡlＧaＮ界面には、ＡlＧaＮ／ＧaＮ界面とは逆向きの分極が生じるので、ゲート電極に印加する電圧によりキャリア濃度を良好に制御することが困難になると言う不具合がある。
【０００８】
本発明はこのような事情を考慮してなされたもので、その目的は、高温環境での動作特性に優れたＧaＮ系の電界効果トランジスタ（ＦＥＴ）を実現するに好適で、特にその動作閾値を簡易に、しかも制御性良く最適設定した、或いは最適設定することのできる素子構造の半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述した目的を達成するべく本発明に係る半導体装置は、請求項１に記載するようにＧaＮ層上にヘテロ接合するＡlＮまたはＡlＧaＮ層を成長させてなり、このＡlＮまたはＡlＧaＮ層を介してＭＩＳ構造のゲートを形成してなるものであって、特にゲートの直下に形成されるチャネル領域を、イオン注入により前記へテロ接合界面のキャリアが打ち消し、前記チャネル領域の両側に形成されたソース領域およびドレイン領域の前記へテロ接合界面のキャリアは存在させたままであることを特徴としている。
【００１０】
また或いは本発明に係る半導体装置は、請求項２に記載するようにＧaＮ層上にヘテロ接合するＡlＮまたはＡlＧaＮ層を成長させてなり、このＡlＮまたはＡlＧaＮ層を介してＭＩＳ構造をなす複数のゲートを隣接させて形成してなるものであって、互いに隣接するゲートの一方の、そのゲート直下に形成されるチャネル領域を、イオン注入により前記へテロ接合界面のキャリアが打ち消し、前記チャネル領域の両側に形成されたソース領域およびドレイン領域の前記へテロ接合界面のキャリアは存在させたままであることを特徴としている。
【００１１】
特に好ましくは、請求項３に記載するように前記互いに隣接するゲートは、エンハンスメント動作する電界効果トランジスタのゲート、およびデプレッション動作する電界効果トランジスタのゲートからなり、エンハンスメント型の電界効果トランジスタとデプレッション型の電界効果トランジスタとを隣接して設けることを特徴としている。
【００１２】
また本発明に係る半導体装置の製造方法は、請求項４に記載するようにＧaＮ層上にヘテロ接合させてＡlＮまたはＡlＧaＮ層を形成した後、前記ＧaＮ層に形成するチャネル領域に少なくとも前記へテロ接合界面のキャリアが打ち消される量の不純物原子をイオン注入してそのキャリア濃度を調整した後、イオン注入したチャネル領域の上部の前記ＡlＮまたはＡlＧaＮ層上にゲート電極を形成し、更に前記チャネル領域の両側のイオン注入がなされていない領域にソース領域およびドレイン領域をそれぞれ形成することを特徴としている。
【００１３】
また或いは本発明に係る半導体装置の製造方法は、請求項５に記載するようにＧaＮ系材料からなる基板上にヘテロ接合させてＡlＮまたはＡlＧaＮ層を形成した後、前記基板に設定する複数のチャネル領域中の互いに隣接するチャネル領域の一方に少なくとも前記へテロ接合界面のキャリアが打ち消される量の不純物原子をイオン注入して該チャネル領域のキャリア濃度を調整した後、前記各チャネル領域の上部の前記ＡlＮまたはＡlＧaＮ層上にそれぞれゲート電極を形成すると共に、前記各チャネル領域の両側のイオン注入がなされていない領域にソース領域およびドレイン領域をそれぞれ形成することを特徴としている。
【００１４】
即ち、本発明に係る半導体装置の製造方法は、ＡlＮまたはＡlＧaＮ層上にゲート電極を設けてＭＩＳ構造のゲートを形成するに先立ち、該ゲート直下のチャネル領域に少なくとも前記へテロ接合界面のキャリアが打ち消される量の不純物原子をイオン注入してそのキャリア濃度を調整し、これによって上記ゲートを備えて構成される電界効果トランジスタ（ＦＥＴ）の閾値を最適設定することを特徴としている。尚、キャリア濃度を調整するべくイオン注入する不純物原子の少なくとも前記へテロ接合界面のキャリアが打ち消される量とは、イオン注入を施さない場合にチャネル領域に誘起されているキャリアをほぼ補償する、つまり電気的に相殺するに足るイオン化不純物を発生させる不純物原子量である。
【００１５】
具体的にはキャリアが電子である場合にはＭgやＣ等のアクセプタ型の不純物元素を、またキャリアが正孔である場合にはＳi等のドナー型不純物元素を、主としてキャリアが発生している領域、即ち、ＧaＮ層の上部にピークを有して分布するようにイオン注入する。この際、イオン注入する不純物原子の面密度については該不純物原子の活性化率を考慮し、イオン注入前のキャリア面密度と概略一致するようにする。
【００１６】
ちなみにソース領域およびドレイン領域の形成は、前記チャネル領域の両側に位置付けられる領域に誘起されているキャリアの濃度をより高める不純物原子を、つまり上記キャリアが電子の場合にはドナー型の不純物原子を、また上記キャリアが正孔の場合にはアクセプタ型の不純物原子をイオン注入することによって達せられる。
【００１７】
但し、不純物原子の活性化率が低い場合、所望とするイオン化不純物量を発生させるためには極めて多量の不純物原子を注入しなければならないことがある。するとイオン注入により導入される結晶欠陥の量が増大し、デバイスの特性が劣化することが懸念される。そこでこのような不具合を回避するべく、請求項６に記載するように基板温度を４００℃程度、或いはそれ以上に加熱した状態で上述したイオン注入を行うようにし、注入不純物原子の活性化率を上昇させるようにすることが望ましい。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明に係る半導体装置およびその製造方法の一実施形態について、エンハンスメント型の電界効果トランジスタ（Ｅ・ＦＥＴ）とデプレッション型の電界効果トランジスタ（Ｄ・ＦＥＴ）とを隣接して設けた素子構造を有し、所謂ＥＤ型インバータ回路を構築した半導体装置を例に説明する。
【００１９】
図１はエンハンスメント型の電界効果トランジスタ（Ｅ・ＦＥＴ）１をドライバとし、デプレッション型の電界効果トランジスタ（Ｄ・ＦＥＴ）２をその負荷として構成されるインバータ回路の例を示している。このインバータ回路は、ソースを接地したＥ・ＦＥＴ１のドレインにＤ・ＦＥＴ２のソースを接続し、Ｄ・ＦＥＴ２のドレインを電源電圧Ｖddに接続すると共に、該Ｄ・ＦＥＴ２のゲートにそのドレインと同じ電位を与えるように共通接続することで、Ｄ・ＦＥＴ２をＥ・ＦＥＴ１の負荷とし、Ｅ・ＦＥＴ１のゲートに加えられる入力電圧Ｖinの反転出力Ｖoutをそのドレインから得るように構成される。
【００２０】
ちなみにエンハンスメント動作するＥ・ＦＥＴ１の閾値は、例えば０.５Ｖに設定され、入力電圧Ｖinが上記閾値を上回ったときにオン（導通）し、上記閾値よりも低いときにはオフ（遮断）する。これに対してデプレッション動作するＤ・ＦＥＴ２の閾値は、例えば−１.０Ｖに設定され、そのソース電位に対してマイナスの電位がゲートに加えられない限りオン（導通）状態が保たれる。従ってこのようなＥ・ＦＥＴ１とＤ・ＦＥＴ２とを同一基板上に隣接させて形成してインバータ回路を実現する場合、特に前述したように高温環境下における動作特性に優れたＧaＮを用いてＦＥＴ１,２を実現する場合、各ＦＥＴ１,２の閾値を如何にして設定（調整）するかが大きな課題となる。
【００２１】
そこで本発明においては次のようにしてＥ・ＦＥＴ１とＤ・ＦＥＴ２とを製作することで各ＦＥＴ１,２の閾値をそれぞれ最適化し、動作特性に優れたインバータ回路を実現するものとなっている。
図２は第１の実施形態に係る半導体装置の製造方法の概略的な手順を分解して示している。半導体装置の製造に際しては、先ず、例えばサファイヤ、ＳiＣ、ＳiまたはＧaＮの単結晶基板（サブストレイト）１０上に、アンドープまたはアクセプタ（ＭgやＣ等）をドープした半絶縁性またはｐ型のＧaＮ層１５を形成し、このＧaＮ層１５上にＳi等のドナーをドープしたｎ型のＧaＮ層２０を積層してなり、更にこのＧaＮ層２０上にヘテロ接合させてＡlＧaＮ層３０を積層形成したエピタキシャル層を素子形成材料として準備する。尚、上記ＡlＧaＮ層３０に代えてＡlＮ層を形成したものを用いることも可能である。またＡlＧaＮ（ＡlＮ）層３０の膜厚は、１０〜３０ｎｍ程度に設定される。
【００２２】
しかしてＦＥＴは、基本的には上記ＡlＧaＮ層３０の上にゲート電極（金属電極）４０を設けることで、該ＡlＧaＮ層３０を介するＭＩＳ構造のゲートを形成することにより実現される。即ち、図２(ｂ)に示すようにＦＥＴを形成する領域のＡlＧaＮ層３０上に金属からなるゲート電極４０を形成してＭＩＳ構造のゲートＧを構成し、その後、図２(ｃ)に示すように上記ゲートＧの両側に高濃度のドナーをイオン注入してｎ⁺型のソース領域Ｓとドレイン領域Ｄとを形成する。次いで図２(ｄ)に示すようにソース領域Ｓおよびドレイン領域Ｄ上にソース電極およびドレイン電極をなすオーミック電極５０を形成することでＦＥＴが製作される。尚、ソース電極およびドレイン電極をなすオーミック電極５０は、ソース領域Ｓおよびドレイン領域ＤのＡlＧaＮ層３０を、アルカリ性のウェットエッチング等を利用してエッチング除去した後に形成される。
【００２３】
ちなみにこのようにして製作されるＦＥＴによれば、ゲート電極４０の直下のヘテロ界面には、ゲート電極４０に０Ｖ（接地電位）を加えた場合であってもキャリア（電子）が蓄積されているので、このＦＥＴは常にオン状態をとり、ソース電位に比較してマイナスとなる電位をゲート電極４０に加えたときにだけオフ状態となる。従ってデプレッション動作するＤ型のＦＥＴが実現されることになる。
【００２４】
そこでこの実施形態においてはゲート電極４０を形成するに先立ち、図２(ａ)に示すようにエンハンスメント動作するＥ・ＦＥＴ１を実現するべく、該Ｅ・ＦＥＴ１のゲートＧを形成する予定の領域の直下（ゲート直下のチャネル領域Ｃ）にアクセプタをイオン注入し、チャネル領域のヘテロ界面に誘起されるキャリア（電子）を打ち消すようにしている。このイオン注入は、ヘテロ界面に誘起されている電子濃度と同量のアクセプタを、ＡlＧaＮ層３０に近いＧaＮ層２０の上部にピークを持つように行われる。尚、Ｄ・ＦＥＴ２を形成する予定の領域には、アクセプタのイオン注入を行わないことは勿論のことである。
【００２５】
このようにしてＥ・ＦＥＴ１のゲート直下に予めアクセプタをイオン注入して当該領域のキャリア濃度を調整した後、前述した図２(ｂ)〜(ｄ)に示す手順に従ってＥ・ＦＥＴ１およびＤ・ＦＥＴ２の各ゲート電極４０を設け、これらのゲート電極４０により形成されるゲートＧの両側に高濃度のドナーを注入してｎ⁺型のソース領域とＳとドレイン領域Ｄとをそれぞれ形成する。そしてソース領域とＳとドレイン領域Ｄ上にオーミック電極５０を形成することで、Ｅ・ＦＥＴ１およびＤ・ＦＥＴ２がそれぞれ製作される。
【００２６】
かくして上述した如くゲート直下のチャネル領域Ｃにアクセプタをイオン注入して製作されるＥ・ＦＥＴ１によれば、そのヘテロ界面に誘起されていた電子がイオン化アクセプタにより打ち消されるので、ゲート電極４０に０Ｖ（接地電位）を加えることにより該Ｅ・ＦＥＴ１はオフ状態となる。そしてソース電位に比較してプラスとなる電位をゲート電極４０に加えると、これによって電子が誘起されて該Ｅ・ＦＥＴ１がオン状態となる。従ってエンハンスメント動作するＥ型のＦＥＴが実現されることになる。しかも上述した製作手順に従えば、Ｅ・ＦＥＴ１とＤ・ＦＥＴ２とを隣接させて形成することが可能となる。
【００２７】
尚、上記Ｅ・ＦＥＴ１とＤ・ＦＥＴ２とを電気的に接続して図１に示す如きインバータ回路を実現する場合には、図２(ｄ)に示すようにＥ・ＦＥＴ１のドレイン領域ＤとＤ・ＦＥＴ２のソース領域Ｓとを共通に形成し、更にこれらの領域の上に形成されるオーミック電極５０をＤ・ＦＥＴ２のゲート電極４０に電気的に配線接続するようにすれば良い。
【００２８】
また実際には図２(ｄ)に示すように、ＧaＮ層２０にサブストレイト電極６０を設け、Ｅ・ＦＥＴ１およびＤ・ＦＥＴ２に対して共通にサブストレイト電位Ｖsubを加えるように構成される。更にインバータ回路としての適切な動作特性を確保する上で、Ｅ・ＦＥＴ１およびＤ・ＦＥＴ２のゲート長やイオン注入濃度等を適切に設定（設計）する必要があることは言うまでもない。
【００２９】
ところで上述した第１の実施形態は、ｎ型のＧaＮ層２０をベースとしてＥ・ＦＥＴ１およびＤ・ＦＥＴ２を形成したが、ｐ型のＧaＮ層をベースとしてＥ・ＦＥＴ１およびＤ・ＦＥＴ２を形成するようにしても良い。
図３はこのｐ型のＧaＮ層２１をベースとして製作される第２の実施形態を示している。この場合には、サファイア、ＳiＣ、ＳiまたはＧaＮの単結晶基板（サブストレイト）１０上に、アンドープまたはドナー（Ｓi等）をドープした半絶縁性またはｎ型のＧaＮ層１６を形成し、このＧaＮ層１６上にＭgやＣをドープしたｐ型のＧaＮ層２１を積層してなり、更にこのＧaＮ層２１上にヘテロ接合させてＡlＧaＮ層３０を積層形成したエピタキシャル層を素子形成材料として準備する。そして基本的には先の第１の実施形態と同様にして図３(ｂ)に示すようにゲート電極４０を形成してＭＩＳ構造のゲートＧを形成し、次いで図３(ｃ)に示すようにイオン注入によりソース領域Ｓとドレイン領域Ｄを形成し、その上で図３(ｄ)に示すようにソース領域Ｓおよびドレイン領域Ｄ上にオーミック電極５０を形成することでＦＥＴが製作される。
【００３０】
但し、この場合には、予めＧaＮ層２１に導入されているイオン化アクセプタにより電子が打ち消されるので、ゲート電極４０に電圧を加えない状態においてはゲート直下のヘテロ界面には電子が誘起されることはない。そしてゲート電極４０にプラスの電圧を印加すると、これによってイオン化アクセプタにより打ち消されていた電子が誘起されてＦＥＴがオン動作することになる。即ち、エンハンスメント型のＦＥＴが構成されることになる。
【００３１】
そこでこの第２の実施形態においては、ゲート電極４０を形成するに先立ち、図３(ａ)に示すようにデプレッション動作するＤ・ＦＥＴ２を実現するべく、該Ｄ・ＦＥＴ２のゲートＧを形成する予定の領域の直下（ゲート直下のチャネル領域Ｃ）にドナーをイオン注入し、チャネル領域のヘテロ界面に存在するイオン化アクセプタを打ち消すようにしている。このイオン注入は、イオン化アクセプタの濃度と同量のドナーを、ＡlＧaＮ層３０に近いＧaＮ層２０の上部にピークを持つように行われる。そしてゲートＧに電圧を加えない状態で、そのヘテロ界面に最初から電子が誘起されているように設定される。尚、Ｅ・ＦＥＴ１を形成する予定の領域には、上述したドナーのイオン注入を行わないことは勿論のことである。
【００３２】
このようにしてＤ・ＦＥＴ２のゲートＧを形成する予定の領域の直下に予めドナーをイオン注入し、当該領域におけるイオン化アクセプタを打ち消して電子が誘起されるように設定することで、当該領域に形成されるＦＥＴをデプレッション型のものに変更することが可能となり、先の実施形態と同様にＥ・ＦＥＴ１とＤ・ＦＥＴ２とを隣接して形成することができる等の効果が奏せられる。
【００３３】
また上述した第１および第２の実施形態に示したイオン注入は、その注入元素の打ち込み深さや注入量を制御性良く、しかも高精度に制御することができるので、イオン注入の制御によりＦＥＴとしての動作閾値を精度良くコントロールすることができる。従ってエッチングによりゲートＧの厚みを変えてその閾値を調整することに比較して、格段に高い精度で、しかも広範囲に亘ってその閾値を調整することができる。
【００３４】
また上述したイオン注入を行うに際して、例えばその基板温度を４００℃程度、或いはそれ以上に加熱して行えば、イオン注入の活性効率が著しく上昇する。但し、このイオン注入はＦＥＴのチャネル領域に対して行われるため、チャネル領域における注入損傷やイオン化不純物量の増加が避けられない。これ故、チャネル長等の構造的（幾何的）条件を同じくして製作されたＡlＧaＡs／ＧaＡs系や、Ｓi-ＭＯＳ系のＦＥＴに比較して、その動作応答性（動作速度）が劣ることが否めない。
【００３５】
しかしながらこれらのＦＥＴに比較してＧaＮ系のＦＥＴによれば、その動作可能温度が圧倒的に高く、例えば４００℃の動作環境においてもインバータ動作が可能なので、動作応答性（動作速度）が劣ることを踏まえても、高温環境下での使用が可能である等の絶大なる効果が発揮される。特にＥ・ＦＥＴ１とＤ・ＦＥＴ２とを隣接して形成して、デジタル処理における基本論理回路であるインバータ回路を容易に構成することができるので、その用途は極めて広い。
【００３６】
尚、本発明は上述した実施形態に限定されるものではない。例えばソース領域Ｓおよびドレイン領域Ｄを形成する上での高濃度不純物のドーピングは、必要に応じて行うようにすれば良い。またドナーをドーピングすることでチャネル電子密度を高めたり、逆にアクセプタをドーピングすることでチャネル電子密度を低下させるようにしても良い。またこれらのドナーまたはアクセプタのドーピングを、前述したチャネル領域Ｃへのイオン注入によるドーピング量とバランスさせることで、その動作特性（インバータ特性）の最適化を図るようにすることも可能である。
【００３７】
またここではｎチャネル型のＦＥＴを例に説明したが、ｐチャネル型のＦＥＴを製作する場合にも、同様な技術思想を適用することができる。更にはＤＥ型のインバータ回路のみならず、ＥＥ型のインバータ回路を構成する場合でも、チャネル領域にイオン注入するドナー／アクセプタの調整により、その動作閾値を最適化するようにすれば良い。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【００３８】
【発明の効果】
以上説明したように本発明によれば、ＧaＮ層上にヘテロ接合したＡlＮまたはＡlＧaＮ層を介してＭＩＳ構造のゲートを形成して電界効果トランジスタを製作するに際し、ゲート電極の形成に先立ってゲートの直下のチャネル領域にイオン注入してそのキャリア濃度を調整するので、その閾値を容易に、しかも精度良く調整することができる。この結果、デプレッション動作する電界効果トランジスタまたはエンハンスメント動作する電界効果トランジスタを選択的に、しかも容易に製作することができる。更には高温環境下でデプレッション動作する電界効果トランジスタとエンハンスメント動作する電界効果トランジスタとを隣接させて製作することが可能となる等の実用上多大なる効果が奏せられる。
【図面の簡単な説明】
【図１】デジタル処理における基本論理回路として用いられるインバータ回路の構成例を示す図。
【図２】本発明の第１の実施形態に係る半導体装置（電界効果トランジスタ）と、その製造手順を示す図。
【図３】本発明の第２の実施形態に係る半導体装置（電界効果トランジスタ）と、その製造手順を示す図。
【符号の説明】
１エンハンスメント型の電界効果トランジスタ（Ｅ・ＦＥＴ）
２デプレッション型の電界効果トランジスタ（Ｄ・ＦＥＴ）
１０単結晶基板（サブストレイト）
１５半絶縁性またはｎ型のＧaＮ層
１６半絶縁性またはｐ型のＧaＮ層
２０ｎ型のＧaＮ層
２１ｐ型のＧaＮ層
３０ＡlＧaＮ層（ＡlＮ層）
４０ゲート電極（金属電極）
５０オーミック電極
６０サブストレイト電極
Ｇゲート
Ｓソース領域
Ｄドレイン領域
Ｃチャネル領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device made of a GaN-based material having excellent operating characteristics in a high temperature environment, and more particularly to a semiconductor device suitable for realizing a field effect transistor forming a logic circuit element and a manufacturing method thereof.
[0002]
[Related background]
A basic logic circuit used in digital circuit technology is generally realized by an inverter circuit that inverts an input signal value, and various logic operation circuits are constructed by combining the inverter circuits. The logic circuit elements constituting such a basic logic circuit (inverter circuit) are generally composed of bipolar transistors and field effect transistors (FETs) made of Si. Recently, however, GaAs and InP capable of high-speed operation are used. The material is also attracting attention.
[0003]
However, since these semiconductor materials have a small band gap of about 1.0 to 1.5 eV, intrinsic carriers increase in a temperature environment exceeding 200 ° C., for example, and so-called thermal runaway occurs. On the other hand, it is known that a semiconductor device made of GaN as a material, for example, a field effect transistor (FET), operates without causing thermal runaway even at a high temperature close to 400 ° C.
[0004]
This type of GaN-based FET has, for example, an element structure having a heterostructure in which an AlN or AlGaN layer is grown on an n-type or undoped GaN and having a gate having a MIS structure made of AlN or AlGaN. Although the operating characteristics of this GaN-based FET have not yet been elucidated, an interface where piezo-polarization or spontaneous polarization occurs at the interface between AlN (or AlGaN) and GaN and a high concentration of carriers is induced. It is considered to have high driving ability when used.
[0005]
In an AlGaAs / GaAs heterojunction, even if AlGaAs is doped at a high concentration, the electron concentration (carrier surface density) is at most on the order of 10 ¹² / cm ² . On the other hand, in an AlGaN / GaN heterojunction, an electron concentration of the order of 10 ¹³ / cm ² can be obtained without intentional doping. In addition, when the gate length is shortened, the difference in mobility hardly becomes a problem. Therefore, it is considered that the driving capability as a semiconductor element (FET) is high because the electron concentration of the AlGaN / GaN-based material is high. .
[0006]
[Problems to be solved by the invention]
By the way, when realizing a GaN-based FET, there is a problem that it is generally difficult to control the operation threshold. For example, in an FET using an AlGaAs / GaAs heterojunction, the upper portion of the AlGaAs layer is etched to adjust the distance between the gate Schottky junction and the heterojunction interface, thereby setting the threshold value. However, in an AlGaN / GaN FET, the AlGaN layer itself is difficult to etch. Even if the AlGaN layer is etched using a plasma process, plasma damage tends to occur on the etched surface. In addition, since the AlGaN layer has a large lattice matching, it is usually formed as a thin film of about 20 nm or less, so that it is difficult to control the threshold after etching.
[0007]
On the other hand, it is also considered that a GaN layer having a better plasma etching property than AlGaN is formed on the AlGaN layer and a gate Schottky electrode is formed on the GaN layer. However, since the polarization opposite to that of the AlGaN / GaN interface occurs at the GaN / AlGaN interface, it is difficult to control the carrier concentration well by the voltage applied to the gate electrode.
[0008]
The present invention has been made in view of such circumstances, and its purpose is suitable for realizing a GaN-based field effect transistor (FET) excellent in operating characteristics in a high temperature environment. An object of the present invention is to provide a semiconductor device having an element structure which can be set optimally or simply with good controllability and a method for manufacturing the same.
[0009]
[Means for Solving the Problems]
In order to achieve the above-described object, a semiconductor device according to the present invention is formed by growing an AlN or AlGaN layer heterojunction on a GaN layer as described in claim 1, and the MIS structure is formed via the AlN or AlGaN layer. A source region and a drain formed on both sides of the channel region , in particular, a channel region formed immediately below the gate is canceled by carriers at the heterojunction interface by ion implantation. It is characterized in that the carriers at the heterojunction interface in the region remain present.
[0010]
Alternatively, in the semiconductor device according to the present invention, an AlN or AlGaN layer hetero-junctioned on the GaN layer is grown as described in claim 2, and a plurality of gates having a MIS structure are formed through the AlN or AlGaN layer. The channel region formed immediately below one of the adjacent gates is canceled by carriers at the heterojunction interface by ion implantation , so that both sides of the channel region are formed. The carriers at the heterojunction interface of the source region and the drain region formed in FIG.
[0011]
Particularly preferably, the gates adjacent to each other are composed of a gate of a field effect transistor that performs enhancement operation and a gate of a field effect transistor that operates depletion, and includes an enhancement type field effect transistor and a depletion type gate effect. A field effect transistor is provided adjacent to the field effect transistor.
[0012]
According to a fourth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a heterojunction on a GaN layer to form an AlN or AlGaN layer and then forming at least the heterogeneous in a channel region formed in the GaN layer. After ion implantation of impurity atoms in such an amount that carriers at the junction interface are canceled and adjusting the carrier concentration, a gate electrode is formed on the AlN or AlGaN layer above the ion-implanted channel region. A source region and a drain region are respectively formed in regions where ion implantation is not performed on both sides.
[0013]
Alternatively, the method of manufacturing a semiconductor device according to the present invention includes a plurality of channels set on the substrate after heterojunction is formed on the substrate made of a GaN-based material to form an AlN or AlGaN layer. After adjusting the carrier concentration of the channel region by ion-implanting at least an amount of impurity atoms that can cancel carriers at the heterojunction interface into one of the channel regions adjacent to each other in the region, A gate electrode is formed on the AlN or AlGaN layer, and a source region and a drain region are formed in regions where ion implantation is not performed on both sides of each channel region.
[0014]
That is, in the method of manufacturing a semiconductor device according to the present invention, prior to forming a gate having a MIS structure by providing a gate electrode on an AlN or AlGaN layer, at least the heterojunction interface carriers are present in the channel region immediately below the gate. The amount of impurity atoms to be canceled is ion-implanted to adjust the carrier concentration, thereby optimally setting the threshold value of the field effect transistor (FET) configured to include the gate. The amount of impurity atoms to be ion-implanted to adjust the carrier concentration is at least compensated for the carriers induced in the channel region when the ion implantation is not performed. It is the amount of impurity atoms that generates ionized impurities that can be electrically offset.
[0015]
Specifically, when carriers are electrons, acceptor-type impurity elements such as Mg and C are generated, and when carriers are holes, donor-type impurity elements such as Si are mainly generated. Ions are implanted so as to be distributed with a peak in the region, that is, the upper portion of the GaN layer. At this time, the surface density of the impurity atoms to be ion-implanted is approximately equal to the carrier surface density before the ion implantation in consideration of the activation rate of the impurity atoms.
[0016]
Incidentally, the formation of the source region and the drain region is performed by using impurity atoms that increase the concentration of carriers induced in regions positioned on both sides of the channel region, that is, donor-type impurity atoms when the carriers are electrons. When the carrier is a hole, it can be achieved by ion-implanting acceptor-type impurity atoms.
[0017]
However, when the activation rate of impurity atoms is low, it may be necessary to implant a very large amount of impurity atoms in order to generate a desired amount of ionized impurities. Then, there is a concern that the amount of crystal defects introduced by ion implantation increases and the device characteristics deteriorate. Therefore, in order to avoid such a problem, the ion implantation described above is performed in a state where the substrate temperature is heated to about 400 ° C. or higher as described in claim 6, and the activation rate of the implanted impurity atoms is increased. It is desirable to raise it.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, with reference to the drawings, an enhancement type field effect transistor (E.FET) and a depletion type field effect transistor (D.FET) are adjacent to each other in an embodiment of a semiconductor device and a manufacturing method thereof according to the present invention. An example of a semiconductor device having a so-called ED type inverter circuit having an element structure provided in the above manner will be described.
[0019]
FIG. 1 shows an example of an inverter circuit configured with an enhancement type field effect transistor (E • FET) 1 as a driver and a depletion type field effect transistor (D • FET) 2 as a load. In this inverter circuit, the source of D.FET 2 is connected to the drain of E.FET 1 whose source is grounded, the drain of D.FET 2 is connected to the power supply voltage Vdd, and the same potential as the drain is connected to the gate of D.FET 2. Are connected to each other so that D · FET2 is a load of E · FET1, and an inverted output Vout of the input voltage Vin applied to the gate of E · FET1 is obtained from its drain.
[0020]
Incidentally, the threshold value of the E · FET 1 that performs the enhancement operation is set to 0.5 V, for example, and is turned on (conductive) when the input voltage Vin exceeds the threshold value, and turned off (cut off) when the input voltage Vin is lower than the threshold value. On the other hand, the threshold value of the D · FET 2 that performs the depletion operation is set to −1.0 V, for example, and is kept on (conductive) unless a negative potential is applied to the gate with respect to the source potential. Therefore, when the inverter circuit is realized by forming the E • FET 1 and the D • FET 2 adjacent to each other on the same substrate, the FET 1, which uses GaN excellent in operating characteristics in a high temperature environment as described above. When 2 is realized, how to set (adjust) the threshold values of the FETs 1 and 2 is a big problem.
[0021]
Therefore, in the present invention, the E · FET 1 and the D · FET 2 are manufactured as follows to optimize the threshold values of the FETs 1 and 2 and realize an inverter circuit with excellent operating characteristics.
FIG. 2 shows an exploded schematic procedure of the semiconductor device manufacturing method according to the first embodiment. In manufacturing a semiconductor device, first, for example, a semi-insulating or p-type GaN layer doped with undoped or acceptor (such as Mg or C) on a sapphire, SiC, Si or GaN single crystal substrate (substrate) 10. 15 is formed, and an n-type GaN layer 20 doped with a donor such as Si is laminated on the GaN layer 15, and an AlGaN layer 30 is laminated on the GaN layer 20 by heterojunction. Is prepared as an element forming material. It is also possible to use an AlN layer formed in place of the AlGaN layer 30. The film thickness of the AlGaN (AlN) layer 30 is set to about 10 to 30 nm.
[0022]
Thus, the FET is basically realized by providing a gate electrode (metal electrode) 40 on the AlGaN layer 30 to form a MIS structure gate via the AlGaN layer 30. That is, as shown in FIG. 2B, the gate electrode 40 made of metal is formed on the AlGaN layer 30 in the region where the FET is to be formed to constitute the gate G having the MIS structure, and thereafter, as shown in FIG. Thus, a high concentration donor is ion-implanted on both sides of the gate G to form an n ⁺ -type source region S and drain region D. Next, as shown in FIG. 2D, an ohmic electrode 50 forming a source electrode and a drain electrode is formed on the source region S and the drain region D, thereby manufacturing the FET. The ohmic electrode 50 that forms the source electrode and the drain electrode is formed after the AlGaN layer 30 in the source region S and the drain region D is removed by etching using alkaline wet etching or the like.
[0023]
Incidentally, according to the FET manufactured in this manner, carriers (electrons) are accumulated at the heterointerface immediately below the gate electrode 40 even when 0 V (ground potential) is applied to the gate electrode 40. Therefore, this FET is always in an on state, and is in an off state only when a potential that is negative compared to the source potential is applied to the gate electrode 40. Therefore, a D-type FET that performs a depletion operation is realized.
[0024]
Therefore, in this embodiment, prior to the formation of the gate electrode 40, as shown in FIG. 2 (a), in order to realize the E • FET 1 that performs the enhancement operation, the region immediately below the region where the gate G of the E • FET 1 is to be formed. An acceptor is ion-implanted into (channel region C immediately under the gate) to cancel carriers (electrons) induced at the heterointerface of the channel region. This ion implantation is performed so that the same amount of acceptor as the electron concentration induced at the heterointerface has a peak at the top of the GaN layer 20 close to the AlGaN layer 30. Of course, acceptor ion implantation is not performed in the region where the D.FET 2 is to be formed.
[0025]
In this way, after acceptor is ion-implanted immediately under the gate of E · FET 1 to adjust the carrier concentration in the region, E · FET 1 and D · FET 2 are followed according to the procedure shown in FIGS. Each of the gate electrodes 40 is provided, and a high-concentration donor is implanted on both sides of the gate G formed by these gate electrodes 40 to form an n ⁺ -type source region, S, and drain region D, respectively. Then, the ohmic electrode 50 is formed on the source region, the S, and the drain region D, whereby the E • FET 1 and the D • FET 2 are manufactured.
[0026]
Thus, according to the E · FET 1 manufactured by ion-implanting the acceptor into the channel region C immediately below the gate as described above, the electrons induced at the heterointerface are canceled out by the ionized acceptor. When the ground potential is applied, the E • FET 1 is turned off. When a potential that is positive compared to the source potential is applied to the gate electrode 40, electrons are thereby induced and the E • FET 1 is turned on. Therefore, an E-type FET that performs enhancement operation is realized. Moreover, according to the manufacturing procedure described above, it is possible to form the E • FET 1 and the D • FET 2 adjacent to each other.
[0027]
When the inverter circuit as shown in FIG. 1 is realized by electrically connecting the E.FET 1 and the D.FET 2, the drain regions D and D of the E.FET 1 are shown in FIG. The source region S of the FET 2 may be formed in common, and the ohmic electrode 50 formed on these regions may be electrically connected to the gate electrode 40 of the D • FET 2.
[0028]
In practice, as shown in FIG. 2 (d), a substrate electrode 60 is provided on the GaN layer 20, and the substrate potential Vsub is commonly applied to the E • FET1 and the D • FET2. Furthermore, it goes without saying that the gate lengths, ion implantation concentrations, and the like of E • FET 1 and D • FET 2 need to be appropriately set (designed) in order to ensure appropriate operating characteristics as an inverter circuit.
[0029]
In the first embodiment described above, the E.FET 1 and the D.FET 2 are formed based on the n-type GaN layer 20, but the E.FET 1 and the D.FET 2 are formed based on the p-type GaN layer. Anyway.
FIG. 3 shows a second embodiment manufactured based on the p-type GaN layer 21. In this case, a semi-insulating or n-type GaN layer 16 doped with undoped or donor (such as Si) is formed on a single crystal substrate (substrate) 10 of sapphire, SiC, Si or GaN. An epitaxial layer formed by laminating a p-type GaN layer 21 doped with Mg or C on the layer 16 and further forming a heterojunction on the GaN layer 21 to form an AlGaN layer 30 is prepared as an element forming material. Basically, as in the first embodiment, the gate electrode 40 is formed as shown in FIG. 3B to form the gate G having the MIS structure, and then as shown in FIG. 3C. Then, a source region S and a drain region D are formed by ion implantation, and then an ohmic electrode 50 is formed on the source region S and the drain region D as shown in FIG.
[0030]
However, in this case, the electrons are canceled by the ionization acceptor previously introduced into the GaN layer 21, so that no electrons are induced at the heterointerface immediately below the gate when no voltage is applied to the gate electrode 40. Absent. Then, when a positive voltage is applied to the gate electrode 40, this induces electrons that have been canceled by the ionization acceptor, and the FET is turned on. That is, an enhancement type FET is configured.
[0031]
Therefore, in this second embodiment, prior to forming the gate electrode 40, the gate G of the D · FET 2 is to be formed in order to realize the D · FET 2 that performs a depletion operation as shown in FIG. The donor is ion-implanted immediately below this region (channel region C immediately below the gate) to cancel the ionization acceptor present at the heterointerface of the channel region. This ion implantation is performed so that a donor having the same amount as the concentration of the ionized acceptor has a peak at the upper part of the GaN layer 20 close to the AlGaN layer 30. Then, in a state where no voltage is applied to the gate G, settings are made so that electrons are induced from the beginning at the heterointerface. Of course, the donor ion implantation described above is not performed in the region where the E • FET 1 is to be formed.
[0032]
In this way, the donor is ion-implanted immediately below the region where the gate G of the D.FET 2 is to be formed, and the ionization acceptor in the region is canceled and electrons are induced to form the region. It is possible to change the FET to be a depletion type, and the effects of being able to form the E • FET 1 and the D • FET 2 adjacent to each other are obtained as in the previous embodiment.
[0033]
In addition, since the ion implantation shown in the first and second embodiments described above can control the implantation depth and implantation amount of the implanted element with high controllability and high accuracy, the FET can be controlled by controlling the ion implantation. Can be controlled with high accuracy. Accordingly, the threshold value can be adjusted over a wide range with a much higher accuracy than when the threshold value is adjusted by changing the thickness of the gate G by etching.
[0034]
Further, when performing the above-described ion implantation, for example, if the substrate temperature is heated to about 400 ° C. or higher, the ion implantation activity efficiency is remarkably increased. However, since this ion implantation is performed in the channel region of the FET, implantation damage in the channel region and an increase in the amount of ionized impurities are unavoidable. Therefore, the operation response (operation speed) may be inferior to the AlGaAs / GaAs-based Si / MOS-based FET manufactured under the same structural (geometric) conditions such as the channel length. can not deny.
[0035]
However, in comparison with these FETs, GaN-based FETs have an overwhelmingly high operating temperature. For example, inverter operation is possible even in an operating environment of 400 ° C., resulting in poor operation responsiveness (operation speed). Even in view of the above, a great effect such as being usable in a high temperature environment is exhibited. In particular, E · FET 1 and D · FET 2 are formed adjacent to each other, and an inverter circuit, which is a basic logic circuit in digital processing, can be easily configured.
[0036]
The present invention is not limited to the embodiment described above. For example, high-concentration impurity doping for forming the source region S and the drain region D may be performed as necessary. Further, the channel electron density may be increased by doping with a donor, or the channel electron density may be decreased by doping with an acceptor. It is also possible to optimize the operating characteristics (inverter characteristics) by balancing the doping of these donors or acceptors with the doping amount by ion implantation into the channel region C described above.
[0037]
Although an n-channel FET has been described here as an example, the same technical idea can be applied to the production of a p-channel FET. Furthermore, not only the DE type inverter circuit but also the EE type inverter circuit may be configured by optimizing the operation threshold by adjusting the donor / acceptor for ion implantation into the channel region. In addition, the present invention can be variously modified and implemented without departing from the scope of the invention.
[0038]
【The invention's effect】
As described above, according to the present invention, when a field effect transistor is manufactured by forming a gate having a MIS structure via an AlN or AlGaN layer heterojunction on a GaN layer, the gate is formed prior to the formation of the gate electrode. Since the carrier concentration is adjusted by ion implantation into the channel region immediately below, the threshold value can be adjusted easily and accurately. As a result, a field effect transistor that performs depletion operation or a field effect transistor that performs enhancement operation can be selectively and easily manufactured. Furthermore, there are significant practical effects such as the fact that a field effect transistor that performs a depletion operation in a high temperature environment and a field effect transistor that performs an enhancement operation can be adjacent to each other.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration example of an inverter circuit used as a basic logic circuit in digital processing.
FIG. 2 is a diagram showing a semiconductor device (field effect transistor) according to the first embodiment of the present invention and a manufacturing procedure thereof.
FIG. 3 is a diagram showing a semiconductor device (field effect transistor) according to a second embodiment of the present invention and a manufacturing procedure thereof.
[Explanation of symbols]
1 Enhancement-type field effect transistor (E • FET)
2. Depletion type field effect transistor (D-FET)
10 Single crystal substrate (Substrate)
15 Semi-insulating or n-type GaN layer 16 Semi-insulating or p-type GaN layer 20 n-type GaN layer 21 p-type GaN layer 30 AlGaN layer (AlN layer)
40 Gate electrode (metal electrode)
50 Ohmic electrode 60 Substrate electrode G Gate S Source region D Drain region C Channel region

Claims

Lamination of a GaN layer doped with a first impurity atom and a GaN layer doped with a second impurity atom having a polarity opposite to that of the first impurity atom formed on the GaN layer doped with the first impurity atom. A semiconductor device in which a gate having a MIS structure is formed via an AlN or AlGaN layer heterojunction on a GaN layer having a structure,
In the channel region immediately below the gate, carriers at the heterojunction interface are canceled by ion implantation, and carriers at the heterojunction interface in the source region and the drain region formed on both sides of the channel region are present. And the ion implantation extends to the GaN layer doped with the first impurity atoms .

Lamination of a GaN layer doped with a first impurity atom and a GaN layer doped with a second impurity atom having a polarity opposite to that of the first impurity atom formed on the GaN layer doped with the first impurity atom. A semiconductor device in which a plurality of gates forming a MIS structure are formed adjacent to each other via an AlN or AlGaN layer heterojunctioned on a GaN layer having a structure,
One of the gates adjacent to each other is such that the channel region immediately below the gate has the carriers at the heterojunction interface canceled by ion implantation, and the heterojunction of the source region and the drain region formed on both sides of the channel region An interface carrier exists , and the ion implantation extends to the GaN layer doped with the first impurity atoms .

The semiconductor device according to claim 2, wherein the adjacent gates include a gate of a field effect transistor that performs an enhancement operation and a gate of a field effect transistor that performs a depletion operation.

Lamination of a GaN layer doped with a first impurity atom and a GaN layer doped with a second impurity atom having a polarity opposite to that of the first impurity atom formed on the GaN layer doped with the first impurity atom. After heterojunction on the GaN layer with the structure to form the AlN or AlGaN layer,
Ion-implanting at least a third impurity atom in the channel region formed in the GaN layer doped with the second impurity atom having a polarity opposite to that of the first impurity atom so that carriers at the heterojunction interface are canceled, The ion implantation extends to the GaN layer doped with the first impurity atoms,
Thereafter, a gate electrode is formed on the AlN or AlGaN layer above the ion-implanted channel region, and further, the source region is located on both sides of the channel region and is not ion-implanted in the AlN or AlGaN layer. And a drain region, respectively, and a method for manufacturing a semiconductor device.

Lamination of a GaN layer doped with a first impurity atom and a GaN layer doped with a second impurity atom having a polarity opposite to that of the first impurity atom formed on the GaN layer doped with the first impurity atom. After heterojunction on the GaN layer with the structure to form the AlN or AlGaN layer,
An amount by which carriers at least at the heterojunction interface are canceled in one of channel regions adjacent to each other in a plurality of channel regions formed in a GaN layer doped with a second impurity atom having a polarity opposite to that of the first impurity atom. The third impurity atoms are implanted, and the ion implantation extends to the GaN layer doped with the first impurity atoms,
Thereafter, a gate electrode is formed on each AlN or AlGaN layer above each channel region, and a source is formed on the AlN or AlGaN layer that is located on both sides of each channel region and is not ion-implanted. A method for manufacturing a semiconductor device, comprising forming a region and a drain region.

6. The semiconductor device according to claim 4, wherein the ion implantation of impurity atoms into the channel region is performed by heating the temperature of the substrate on which the GaN layer is formed to about 400 ° C. or higher. Manufacturing method.