JP5400345B2 - 配線パターン設計方法およびプログラム - Google Patents
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Description
本発明は、半導体集積回路の配線パターン設計方法、およびその設計方法をコンピュータに実行させるためのプログラムに関する。
半導体集積回路の設計は一部が自動設計で行われるようになった。しかし、自動設計や通常のレイアウト設計等で固定の入力端子または出力端子(以下では、入出力端子と総称する)をもつセルを用いた設計手法においては、次のような問題がある。
通常、自動設計や通常のレイアウト設計で配置するセルは、レイアウト配線の接続位置によっては冗長な配線ができてしまう。そして、冗長配線の負荷が各入出力端子に付いてしまい、内部信号の遅延を引き起こし、回路特性の悪化を招くことである。この問題の発生は、自動設計や通常のレイアウト設計で配置するセルの入出力端子が、レイアウト配線時の配線接続自由度を上げるため、一般的にセル端まで伸ばした冗長な形状で設けられていることに起因する。
この問題に対して、冗長配線の負荷を解決するための回路変更が考えられる。しかし、回路変更によって、配置セル数や配置セルサイズの増加を招き、レイアウトサイズやチップサイズが大きくなるという新たな問題が発生する。この問題の発生は、各入出力端子についた配線付加による内部信号遅延を改善するための論理追加による回路方式の変更や、対象となる信号の立ち上がりを速くするためのトランジスタのサイズの大型化に起因する。
チップサイズが大きくなることを抑制できれば、レイアウト内の冗長配線をなくすことは、回路特性をよくしたり、面積増加を抑制したり、他の配線の配線性を高めたりする上でのメリットがあるため、冗長配線を削減するための手法がいくつか提案されている。その手法の一例として、セル配置結果をもとに冗長となっている電源配線を削除し、削除した領域を配線領域として使用することで冗長になりやすい配線の配線性を高めて冗長を少なくする手法が、特許文献1に開示されている。
特開2000−114385号公報
しかし、特許文献1には、具体的に配線を削除する技術は開示されていない。また、配線の冗長領域はセル内の構成またはセルの配置に依存するため、特許文献1に開示されているような、並列に配置された複数の配線パターンを対象とする方法をセルに適用するのは困難であり、配線の電気特性に対して必ずしも期待通りの効果が得られるとは限らない。
上記目的を達成するための本発明の配線パターン設計方法は、情報処理装置の制御部による配線パターン設計方法であって、
回路の構成に関する情報を含む回路情報および前記構成のパターンに関する情報を含むセル情報に基づいて、回路の単位であるセル内に、該セルの枠にその両端が接する線分の第1の配線パターンと、少なくとも該第1の配線パターンに第1のビアを介して接続される第2の配線パターンおよび該第1の配線パターンに第2のビアを介して接続される第3の配線パターンとを配置するセル配置を行い、
前記第1および第2のビアのそれぞれの位置を特定し、
前記第1のビアおよび前記第2のビアに対して互いに対向する側にそれぞれサイズを拡大して1つにしたリサイズパターンを生成し、
前記リサイズパターンに対応する、前記第1の配線パターンの部位を該第1の配線パターンのマスクパターンに決定するものである。
回路の構成に関する情報を含む回路情報および前記構成のパターンに関する情報を含むセル情報に基づいて、回路の単位であるセル内に、該セルの枠にその両端が接する線分の第1の配線パターンと、少なくとも該第1の配線パターンに第1のビアを介して接続される第2の配線パターンおよび該第1の配線パターンに第2のビアを介して接続される第3の配線パターンとを配置するセル配置を行い、
前記第1および第2のビアのそれぞれの位置を特定し、
前記第1のビアおよび前記第2のビアに対して互いに対向する側にそれぞれサイズを拡大して1つにしたリサイズパターンを生成し、
前記リサイズパターンに対応する、前記第1の配線パターンの部位を該第1の配線パターンのマスクパターンに決定するものである。
本発明によれば、両端がセルの枠に達する線分の配線パターンを仮に配置し、その配線パターンに接続されるビアを特定し、配線パターンのうちビア間を結ぶ部位をマスクパターンとして残すことで、配線パターンの冗長部分が削除される。
本発明によれば、レイアウトの配線自由度を維持しながら、配線パターンの冗長部分を削除でき、配線の信号遅延の発生を抑制できる。
(第1の実施形態)
本実施形態の半導体集積回路の設計手法を実行するための装置の構成を説明する。
本実施形態の半導体集積回路の設計手法を実行するための装置の構成を説明する。
図1は本実施形態の設計手法を実行するための情報処理装置の一構成例を示すブロック図である。図1に示すように、情報処理装置10は、記憶部11と、制御部12とを有する構成である。記憶部11には、回路の構成に関する情報を含む回路情報および各構成のパターンに関する情報を含むセル情報が格納されている。これらの情報がレイアウト構築のための基本データとなる。
図2は回路情報とセル情報を説明するための図である。回路情報は、回路図について、入出力端子の種類およびそれぞれの数の情報である入出力端子情報と、トランジスタおよび抵抗を含む素子の種類およびそれぞれの数の情報を含む素子情報と、各素子と各入出力端子の接続関係を示す接続情報とを含む。
図2(a)は回路図の一例を示す。図2(a)には、インバータ回路を2通りの方法で表している。図2(a)に示す回路図の回路情報には、入力端子Aおよび出力端子Bを有する旨の入出力端子情報と、1つのNMOSトランジスタおよび1つのPMOSトランジスタを有する旨の素子情報と、入力端子Aにそれら2つのMOSトランジスタのゲート電極が接続され、出力端子Bにそれら2つのMOSトランジスタのドレイン電極が接続されている旨の接続情報とが含まれている。
セル情報は、一般的なポリゴンエディタを使って作成した、特定規模の回路図に1対1で対応するマスクパターンを示す情報であるマスクパターン情報と、どのパターンがセルの入力および出力であるかを示す情報であるポート情報とを含んでいる。マスクパターン情報には、各パターンについてその長さおよび位置についての情報が含まれている。特定規模の回路図とは、例えば、INV(インバータ)、NAND(ナンド)またはNOR(ノア)などの単体の基本回路であってもよく、それらを組み合わせて作られた論理回路であってもよい。ここでは、特定規模の論理を形成するマスクパターンを「セル」と称する。「セル」は、メモリセルも含む概念である。
図2(b)はセルの一例を示す図である。図2(b)に示すセルは、インバータ回路を含んでいる。図2(b)に示すセルのセル情報には、ゲート電極接続配線、ドレイン電極接続配線およびソース電極引き出し配線を形成するための導電性パターンならびにN型不純物拡散層およびP型不純物拡散層の拡散層パターンに関するマスクパターン情報と、ゲート電極接続配線が入力端子Aに相当し、ドレイン電極接続配線が出力端子Bに相当する旨のポート情報とが含まれている。
図2(b)では、配線層が1層の場合を示したが、複数の配線層が階層化している場合には、上下の配線層を接続するためのビアのパターンに関する情報がマスクパターン情報に含まれる。また、図に示していないが、セルの枠外に伸び、他のセルと接続される配線であるレイアウト配線がセル内に配置される場合もあり、その配線に関する情報も回路情報およびセル情報に含まれている。
なお、回路情報およびセル情報は、特定の決まったフォーマットにしたがって素子情報、入出力端子情報、および接続情報などの各種情報をまとめたテキスト形式のファイルであってもよい。
制御部12には、プログラムにしたがって所定の処理を実行するCPU(Central Processing Unit)121と、プログラムを格納するためのメモリ122とが設けられている。制御部12は、動作指示が入力されると、回路情報およびセル情報を記憶部11から読み出し、セル配置、レイアウト配線接続、入出力端子ビア抽出、冗長配線削除、入出力端子層変換および入出力端子配置の各処理を実行する。
セル配置処理では、指定された回路情報と回路情報に対応するセル情報から設計対象のセルをレイアウトデータ上に配置する。レイアウトデータは複数のセルの情報を含み得る。レイアウト配線接続処理では、セル配置処理で配置されたセルの入出力端子を接続する。その際、冗長となる部位を含む、仮の入出力端子用の配線層である入出力端子専用層を配置する。入出力端子ビア抽出処理では、入出力端子専用層に接続されるビアを抽出する。
冗長配線削除処理では、抽出したビアの接続関係に基づいて入出力端子専用層から冗長な部位を削除する。入出力端子層変換処理では、入出力端子専用層のうち冗長配線削除処理で残った部位を、最終的にマスクパターンとして出力する入出力端子配線に変換する。入出力端子配置処理では、変換された入出力端子配線を元のレイアウトデータに配置する。最終的に、制御部12は、入出力端子配置処理後のセルのレイアウトを出力する。
次に、図1に示した情報処理装置が実行する設計手法の手順を詳細に説明する。
図3は本実施形態の設計手法の手順を示すフローチャートである。図4は本実施形態の設計手法の対象となるセルの一構成例を示す図である。図4は、図3に示すステップS2のレイアウト配線処理を実行した後のセルの状態を示す。
図3に示すように、制御部12は、指定された回路の回路情報とその回路に対応するセル情報を記憶部11から読み出し、一般的な自動配置配線ツールを用いてセル配置処理(ステップS1)とレイアウト配線接続処理(ステップS2)を実行し、セルのレイアウトとセル間を接続するレイアウト配線の接続を行ってレイアウトデータを作成する。セルに配置される入出力端子専用層は、最終的にマスクパターンとして出力されない部位を含んでいる。
図4を用いて、レイアウト配線接続処理後のセルの構成を説明する。図4(a)はセルの上面図であり、図4(b)はセルの側面透視図であり、図4(c)はセルの外観斜視図である。
図4(a)のセルC1に示すように、通常の配線層として使用され、最終的にマスクパターンとして出力されない入出力端子専用層L1は、セルの境界まで伸ばして配置されている。図4(a)に示すセルC1では、入出力端子専用層L1のパターンは長手方向の両端がそれぞれセルの枠に達している。
図4(a)に示すように、セルC1には、入出力端子専用層L1の他に、素子D1、ビアV1、ビアV21、ビアV22、ビアV3、配線Lg、配線L21、レイアウト配線L22およびレイアウト配線L30が回路情報およびセル情報にしたがって配置されている。配線Lgは素子D1に設けられている。レイアウト配線L22およびレイアウト配線L30はセル枠外の他の配線(不図示)と接続される。図4(a)から図4(c)に示すように、ビアV1は配線Lgと入出力端子専用層L1とを接続し、ビアV21は配線L21と入出力端子専用層L1とを接続している。また、ビアV22はレイアウト配線L22と入出力端子専用層L1とを接続し、ビアV3はレイアウト配線L22とレイアウト配線L30とを接続している。
なお、ここでは、セル配置処理およびレイアウト配線接続処理を情報処理装置に実行させる場合で説明したが、設計者が情報処理装置を操作して設計してもよい。この場合でも、入出力端子専用層は冗長な部分を含んでいる。
図5Aから図5Dは図3に示すフローチャートのステップS3およびステップS4の処理を説明するための図である。
ステップS2の後、制御部12は、セルC1の入出力端子専用層L1と、それに接するビアV1、ビアV21およびビアV22のパターンの枠を抽出する(ステップS3)。それぞれの枠について、枠の大きさおよび位置に関する情報である枠情報がセル情報に含まれている。図5Aで説明すると、制御部12は、入出力端子専用層L1のパターン、ビアV1の枠W11、ビアV21の枠W12、およびビアV22の枠W13をセルC1から抽出する。
続いて、図5Bに示すように、制御部12は、抽出したビアV1の枠W11、ビアV21の枠W12、およびビアV22の枠W13のそれぞれを他の配線に被らない程度に、入出力端子専用層L1の長手方向に垂直な方向である横方向に広げるリサイズ処理を行う。続いて、図5Cに示すように、リサイズ後の枠W11と入出力端子専用層L1との重なり部分を重なり部W21とし、リサイズ後の枠W12と入出力端子専用層L1との重なり部分を重なり部W22とし、リサイズ後の枠W13と入出力端子専用層L1との重なり部分を重なり部W23とすると、制御部12はそれぞれを抽出する。
さらに、制御部12は、抽出した枠W21、枠W22および枠W23に対して互いに対向する側にリサイズして、図5Dに示すように、1つの枠パターンW3を生成する。枠パターンW3が本発明のリサイズパターンに相当する。枠パターンW3の大きさおよび位置に関する情報である枠データを制御部12は記憶部11に格納する。このようにして、ビアと接続される入出力端子配線として必要な部位を残し、かつ、入出力端子専用層L1から冗長部分を取り除いた配線パターンを抽出することができる(ステップS4)。
図6は図3に示すステップS5およびステップS6の処理を説明するための図である。図6に示すように、制御部12は、抽出した枠パターンW3を、マスクパターンとして最終的に出力する入出力端子配線L2に変換する(ステップS5)。入出力端子配線L2は、入出力端子専用層L1から冗長部分を削除した後の残りのパターンとなる。
制御部12は、図6に示すように、セルC1の抽出元であるレイアウトデータA1の座標位置に入出力端子配線L2を配置する(ステップS6)。そして、制御部12は、レイアウトデータA1と入出力端子配線L2の合成データをレイアウト結果として出力する。なお、セル上に設けた入出力端子専用層L1と入出力端子配線L2はデータ上重なっているが、入出力端子配線L2だけが最終的にマスクパターンとして出力されるので、結果的にセルC1の入出力端子専用層にある冗長な部分はパターンとして形成されないことになる。
本実施形態によれば、両端がセルの枠に達する線分の入出力端子専用層を仮に配置し、その入出力端子専用層に接続されるビアを特定し、入出力端子専用層のうちビア間を結ぶ部位がマスクパターンとして残り、入出力端子配線の冗長部分が削除される。そのため、以下のような効果が得られる。
レイアウトの配線自由度を維持しながら入出力端子の冗長部分を削除できる。その理由は、設計初期の段階では、レイアウト配線接続自由度を上げるために、セル内の入出力端子のパターンをセル枠まで広げておき、接続範囲を拡張しているからである。
また、セルの入出力端子の冗長部分はレイアウト配線の状況で容易に削除できる。その理由は、通常、レイアウト配線後の入出力端子の冗長部分は、レイアウト配線の接続状態を確認しながらセル毎に修正する手間が必要であるが、上記実施形態においては、入出力端子の接続情報を利用して一括で処理を行い、基のレイアウト配線データにそのまま反映することができるからである。
また、入出力端子に付く配線冗長分の負荷によって信号遅延が発生するのを極力抑えることができる。その理由は、レイアウト配線の接続状態によって、余分となる冗長部分を入出力端子から削除できるからである。
さらに、信号遅延を極力抑えることができるという効果によって、余分な負荷による回路特性悪化の回路改善を少なくでき、それによるセルサイズの増加を抑えられる。その理由は、レイアウト配線の接続以外の冗長部分の負荷による信号遅延を招くことを低減することができ、本来の配線接続によってできた信号遅延で回路の調整を行うことができるからである。
(第2の実施形態)
第1の実施形態が仮のパターンとして入出力端子専用層を用いて設計を行うものであるのに対し、本実施形態の設計方法は、入出力端子専用層を使用しないものである。なお、本実施形態の設計手法を実行するための装置構成は、第1の実施形態で説明した情報処理装置と同様であるため、その詳細な説明を省略する。
第1の実施形態が仮のパターンとして入出力端子専用層を用いて設計を行うものであるのに対し、本実施形態の設計方法は、入出力端子専用層を使用しないものである。なお、本実施形態の設計手法を実行するための装置構成は、第1の実施形態で説明した情報処理装置と同様であるため、その詳細な説明を省略する。
本実施形態の設計方法では、通常の入出力端子配線に、セルのポート情報を持たせるための目印を設定する。以下では、その目印をピンと称する。ここで、ピンの役割について簡単に説明する。
一般的なマスク設計では、設計効率と接続ミスによる検証および修正工数の増加を防ぐために、セル間の接続関係を示す情報としてネット情報を設計データに付加し、ネット情報を視覚的に確認できるようにしたり、違う信号同士が重なったときにエラーとして確認できるようにしたりしている。このネット情報を付加するには、レイアウト上に配置した個々のセルに設けられた入出力端子を、ネット情報としてレイアウト上で認識させる必要がある。そのために、セル上の入出力端子パターンにピンという目印を付けて入出力端子を認識させるようにしている。
ピンにはポート情報が設定されている。つまり、回路の入力端子に対応する入力名または出力端子に対応する出力名の情報がピンに設定されている。レイアウト上に複数のセルがあると、配線パターンにピンが設定されることで、制御部12は、ピンに設定された入力名または出力名から、ピンの位置がレイアウト上でセルの入口または出口として認識し、ネット情報にしたがって複数のセルにわたって配線を接続することが可能になる。
本実施形態の設計手法の手順を詳細に説明する。図7は本実施形態の設計手法の手順を示すフローチャートである。
本実施形態の設計方法は、第1の実施形態と比べて、入出力端子配線にピンを設定すること以外にも、図3に示したステップS5の入出力端子層変換処理の代わりに入出力端子削除処理(ステップS15)を実行するという違いがある。以下では、図3に示したステップS1からS6と同様な処理についてはその詳細な説明を省略し、第1の実施形態と異なる部分について詳しく説明する。
図8は本実施形態の設計手法の対象となるセルの一構成例を示す図である。図8(a)はセルの上面図であり、図8(b)はセルの側面透視図であり、図8(c)はセルの外観斜視図である。
図8(a)は、制御部12が図7に示すステップS11およびステップS12を実行した後のセルのレイアウトである。図8(a)に示すように、セルC1には、素子D1、ビアV1、ビアV21、ビアV22、ビアV23、配線Lg、入出力端子配線L3、配線L4、配線L21および配線L22が回路情報およびセル情報にしたがって配置されている。本実施形態では、入出力端子配線L3に、セルのポート情報を含むピンP1が設定されている。
図8(a)から図8(c)に示すように、ビアV1は配線Lgと入出力端子配線L3とを接続し、ビアV21は配線L21と入出力端子配線L3とを接続している。また、ビアV22は配線L22と入出力端子配線L3とを接続し、ビアV23は配線L21と配線L4とを接続している。
図9は図7に示すステップS13の入出力端子ビア抽出処理を説明するための図である。制御部12は、配線L4とセルの入出力端子配線L3を図8(a)に示したピンP1で区別し、図9に示すように、入出力端子配線L3と接続されるビアV1、ビアV21およびビアV22のそれぞれの枠W11、枠W12および枠W13を抽出する(ステップS13)。なお、各枠の大きさと位置の情報がセル情報に含まれているのは第1の実施形態と同様である。
制御部12は、抽出した入出力端子配線L3、枠W11、枠W12および枠W13を基にして、図3のステップS4と同様にして、入出力端子配線L3の冗長部分を削除する(ステップS14)。
続いて、制御部12は、冗長部分を含んだままの入出力端子配線L3をレイアウトデータ上の元のセルから削除する(ステップS15)。そして、制御部12は、ステップS14で入出力端子配線L3から冗長部分を削除した後の配線パターンをレイアウトデータ上の元のセルの座標位置に配置する(ステップS16)。なお、入出力の区別をするためのポート情報はテキストなどの情報であってもよい。
本実施形態では、第1の実施形態で用いた入出力端子専用の層を設けることなく、通常の配線パターンを対象にして冗長部分を削除する処理が可能となる。
(第3の実施形態)
本実施形態の設計方法は、複数のセルに対して配線の冗長部分を削除するものである。なお、本実施形態の設計手法を実行するための装置構成は、第1の実施形態で説明した情報処理装置と同様であるため、その詳細な説明を省略する。
本実施形態の設計方法は、複数のセルに対して配線の冗長部分を削除するものである。なお、本実施形態の設計手法を実行するための装置構成は、第1の実施形態で説明した情報処理装置と同様であるため、その詳細な説明を省略する。
本実施形態の設計手法を図7のフローチャートを参照して説明する。レイアウト上に同じセルが隣接して配置され、これらのセルの入出力端子配線から冗長部分を削除する場合である。なお、図7に示す処理と同様な処理については詳細な説明を省略する。
図10Aから図10Bは本実施形態における冗長配線削除処理を説明するための図である。また、図10Aには、本実施形態の設計手法の対象となるセルの一構成例を示し、図7に示すステップS12のレイアウト配線接続処理後の2つのセルの構成の上面図を示す。
図10AのセルC2aおよびセルC2bに示すように、入出力端子配線L4は、セルの境界まで伸ばして配置され、入出力端子配線L4のパターンは長手方向の両端がそれぞれセルの枠に達している。
図10Aに示すように、セルC2aには、入出力端子配線L4の他に、ビアV4、ビアV41、配線L41およびレイアウト配線L42が回路情報およびセル情報にしたがって配置されている。入出力端子配線L4はビアV4を介して配線L41と接続され、ビアV41を介してレイアウト配線L42と接続されている。入出力端子配線L4にはピンP2が設定されている。
また、セルC2bには、入出力端子配線L4の他に、ビアV4、ビアV42、配線L41およびレイアウト配線L43が回路情報およびセル情報にしたがって配置されている。入出力端子配線L4はビアV4を介して配線L41と接続され、ビアV42を介してレイアウト配線L43と接続されている。レイアウト配線L42およびレイアウト配線L43はセル枠外の他の配線(不図示)と接続される。セル内の構成はセルC2aとセルC2bは同じであるが、2つのセルを比べると、それぞれの入出力端子配線L4に対するレイアウト配線L42,L43のそれぞれの接続位置が対応していない。
制御部12は図10Aでビアを抽出した後(ステップS13)、図10Aに示すように複数の同じセルのレイアウト配線の接続状態が異なっていると、次のような処理を行う。図10Bに示すように、制御部12は、セルC2aについて、ビアV4の枠情報とビアV41の枠情報とでビアの枠W41を抽出する。この抽出方法は、第1の実施形態で説明したように、ビアV4の枠とビアV41の枠の対向する側を広げて1つにするものである。同様にして、制御部12は、セルC2bについて、ビアV4の枠情報とビアV42の枠情報とでビアの枠W42を抽出する。その際、制御部12は、セルC2aおよびセルC2bのそれぞれの枠であるセル枠WC2a,WC2bをそれぞれ抽出する。枠W41および枠W42のそれぞれがリサイズパターンに相当する。
続いて、制御部12は、セル枠WC2aに囲まれるビアの枠W41とセル枠WC2bに囲まれる枠W42とにOR処理を行って2つのリサイズパターンを合成し、その結果、図10Cに示すように、最終的に枠W43の配線パターンをマスクパターンとして抽出する(ステップS14)。その後、制御部12は、第2の実施形態で説明したのと同様にして、ステップS15およびステップS16の処理を実行する。
本実施形態では、同じセルが複数配置され、レイアウト上で各セルへの入力の位置または各セルからの出力の位置が異なる場合、それぞれのビア位置を考慮して、配線パターンの長手方向で一番外側に位置するビアで、削除対象となる冗長部分を決定しているので、複数のセルで共通のパターンの入出力端子配線を内部配線として使用できる。
上述の実施形態では、冗長部分の削除対象となる配線パターンを入出力端子配線の場合で説明したが、他の配線であってもよい。他の配線であっても、上述の効果が得られる。
10 情報処理装置
11 記憶部
12 制御部
L1 入出力端子専用層
L2、L3、L4 入出力端子配線
P1、P2 ピン
11 記憶部
12 制御部
L1 入出力端子専用層
L2、L3、L4 入出力端子配線
P1、P2 ピン
Claims (6)
- 情報処理装置の制御部による配線パターン設計方法であって、
回路の構成に関する情報を含む回路情報および前記構成のパターンに関する情報を含むセル情報に基づいて、回路の単位であるセル内に、該セルの枠にその両端が接する線分の第1の配線パターンと、少なくとも該第1の配線パターンに第1のビアを介して接続される第2の配線パターンおよび該第1の配線パターンに第2のビアを介して接続される第3の配線パターンとを配置するセル配置を行い、
前記第1および第2のビアのそれぞれの位置を特定し、
前記第1のビアおよび前記第2のビアに対して互いに対向する側にそれぞれサイズを拡大して1つにしたリサイズパターンを生成し、
前記リサイズパターンに対応する、前記第1の配線パターンの部位を該第1の配線パターンのマスクパターンに決定する、配線パターン設計方法。 - 前記制御部は、
前記第1の配線パターンが入力端子または出力端子の配線であると、前記セル配置の際、前記セルの入力または出力を示すポート情報を前記第1の配線パターンに設定する、請求項1記載の配線パターン設計方法。 - 前記回路情報および前記セル情報が少なくとも第1のセルと第2のセルの情報を含み、
前記制御部は、
前記第1のセルについて前記第1および第2のビアを拡大した第1のリサイズパターンを生成し、
前記第2のセルについて前記第1および第2のビアを拡大した第2のリサイズパターンを生成し、
前記第1および第2のリサイズパターンを合成したパターンに対応する、前記第1の配線パターンの部位を前記第1および第2のセルのそれぞれにおける前記第1の配線パターンのマスクパターンに決定する、請求項1または2記載の配線パターン設計方法。 - コンピュータに実行させるためのプログラムであって、
回路の構成に関する情報を含む回路情報および前記構成のパターンに関する情報を含むセル情報に基づいて、回路の単位であるセル内に、該セルの枠にその両端が接する線分の第1の配線パターンと、少なくとも該第1の配線パターンに第1のビアを介して接続される第2の配線パターンおよび該第1の配線パターンに第2のビアを介して接続される第3の配線パターンとを配置するセル配置を行い、
前記第1および第2のビアのそれぞれの位置を特定し、
前記第1のビアおよび前記第2のビアに対して互いに対向する側にそれぞれサイズを拡大して1つにしたリサイズパターンを生成し、
前記リサイズパターンに対応する、前記第1の配線パターンの部位を該第1の配線パターンのマスクパターンに決定する処理を前記コンピュータに実行させるためのプログラム。 - 前記第1の配線パターンが入力端子または出力端子の配線であると、前記セル配置の際、前記セルの入力または出力を示すポート情報を前記第1の配線パターンに設定する処理をさらに有する請求項4記載のプログラム。
- 前記回路情報および前記セル情報が少なくとも第1のセルと第2のセルの情報を含み、
前記第1のセルについて前記第1および第2のビアを拡大した第1のリサイズパターンを生成し、
前記第2のセルについて前記第1および第2のビアを拡大した第2のリサイズパターンを生成し、
前記第1および第2のリサイズパターンを合成したパターンに対応する、前記第1の配線パターンの部位を前記第1および第2のセルのそれぞれにおける前記第1の配線パターンのマスクパターンに決定する処理をさらに有する請求項4または5記載のプログラム。
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