JP5385438B2 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP5385438B2
JP5385438B2 JP2012172342A JP2012172342A JP5385438B2 JP 5385438 B2 JP5385438 B2 JP 5385438B2 JP 2012172342 A JP2012172342 A JP 2012172342A JP 2012172342 A JP2012172342 A JP 2012172342A JP 5385438 B2 JP5385438 B2 JP 5385438B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
die pad
semiconductor device
diffusion plate
heat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012172342A
Other languages
Japanese (ja)
Other versions
JP2012209604A (en
Inventor
順一 有田
和子 花輪
純 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012172342A priority Critical patent/JP5385438B2/en
Publication of JP2012209604A publication Critical patent/JP2012209604A/en
Application granted granted Critical
Publication of JP5385438B2 publication Critical patent/JP5385438B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特に、樹脂封止型の半導体パッケージおよびその製造方法に適用して有効な技術に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a technology effective when applied to a resin-sealed semiconductor package and a manufacturing method thereof.

リードフレームのチップ搭載部上に半導体チップを搭載し、リードフレームの複数のリードと半導体チップの複数の電極とをボンディングワイヤで接続し、チップ搭載部、半導体チップ、ボンディングワイヤおよび複数のリードのインナリード部を封止する封止樹脂部を形成し、リードをリードフレームから切断して、リードのアウタリード部を折り曲げ加工することで、ＱＦＰ形態の半導体装置が製造される。   A semiconductor chip is mounted on a chip mounting portion of the lead frame, and a plurality of leads of the lead frame and a plurality of electrodes of the semiconductor chip are connected by bonding wires, and an inner portion of the chip mounting portion, the semiconductor chip, the bonding wires, and the plurality of leads is connected. A QFP-type semiconductor device is manufactured by forming a sealing resin portion for sealing the lead portion, cutting the lead from the lead frame, and bending the outer lead portion of the lead.

特開平６−２１６３０３号公報（特許文献１）には、ダイパッドの外形寸法を、その上に搭載する半導体チップの外形寸法よりも小さくする技術が記載されている。   Japanese Patent Laid-Open No. 6-216303 (Patent Document 1) describes a technique for making the outer dimensions of a die pad smaller than the outer dimensions of a semiconductor chip mounted thereon.

特開平１１−１６８１６９号公報（特許文献２）には、タブ吊りリードに電気的に接続されて支持されたグランド接続部を設ける技術が記載されている。   Japanese Patent Application Laid-Open No. 11-168169 (Patent Document 2) describes a technique of providing a ground connection portion that is electrically connected to and supported by a tab suspension lead.

特開平８−７８６０５号公報（特許文献３）には、ダイパッド部の中央にスリットを設けると共に、ダイパッド部の外周に上記スリットを囲む複数のスリットを設ける技術が記載されている。   Japanese Patent Application Laid-Open No. 8-78605 (Patent Document 3) describes a technique in which a slit is provided at the center of a die pad portion and a plurality of slits are provided on the outer periphery of the die pad portion.

特開２００１−３４５４１２号公報（特許文献４）には、ダイパッドを支持するダイパッドサポートがダイパッドとインナリードの先端との間に位置する領域に応力緩和部を有する構成の半導体装置が記載されている。   Japanese Patent Application Laid-Open No. 2001-345412 (Patent Document 4) describes a semiconductor device having a structure in which a die pad support that supports a die pad has a stress relaxation portion in a region located between the die pad and the tip of the inner lead. .

特開２００５−１８３４９２号公報（特許文献５）には、ダイパッドが中央の接着部と開口したスリット部と周縁部とを有し、周縁部は接着部の外側周囲に形成され、スリット部は接着部を囲むように形成されて接着部と周縁部との間に位置し、接着部に接着された半導体チップの四隅が周縁部に重なって支持され、スリット部の一部分が半導体チップの外側へはみ出していることが記載されている。   In Japanese Patent Application Laid-Open No. 2005-183492 (Patent Document 5), a die pad has a central adhesive part, an open slit part and a peripheral part, the peripheral part is formed around the outside of the adhesive part, and the slit part is bonded. The four corners of the semiconductor chip bonded to the bonding portion are supported by overlapping the peripheral portion, and a part of the slit portion protrudes outside the semiconductor chip. It is described that.

特開平６−２１６３０３号公報JP-A-6-216303 特開平１１−１６８１６９号公報JP-A-11-168169 特開平８−７８６０５号公報JP-A-8-78605 特開２００１−３４５４１２号公報Japanese Patent Laid-Open No. 2001-345412 特開２００５−１８３４９２号公報JP 2005-183492 A

本発明者の検討によれば、次のことが分かった。   According to the study of the present inventor, the following has been found.

自動車用途などの半導体パッケージ（半導体装置）では、車載時に高温環境下に置かれるため、パッケージ内の半導体チップに形成されているＬＳＩを高温環境下で動作させることになる。また、ＬＳＩの高機能化や高速化に伴い、パッケージ内の半導体チップの消費電力が増加し、発熱量も大きくなる傾向にある。このため、半導体チップ内のＬＳＩを構成する半導体素子の動作時の温度は、高温の環境温度に発熱による温度上昇分を加えたものになるため、ますます高い温度になってきている。   A semiconductor package (semiconductor device) for automobile use or the like is placed in a high temperature environment when mounted on a vehicle. Therefore, an LSI formed on a semiconductor chip in the package is operated in a high temperature environment. In addition, with the higher functionality and higher speed of LSI, the power consumption of the semiconductor chip in the package increases and the amount of heat generation tends to increase. For this reason, the temperature at the time of operation of the semiconductor elements constituting the LSI in the semiconductor chip is higher than the high environmental temperature plus the temperature rise due to heat generation.

しかしながら、半導体チップ内のＬＳＩを構成する半導体素子（ＭＩＳＦＥＴ素子など）は、動作時の素子温度が高いほどゲート絶縁膜の劣化などが起こり、寿命が短くなる。また、高温での動作では、リーク電流などが増加することなどにより、誤動作が発生しやすくなる。このため、半導体パッケージの放熱特性を向上して、パッケージ内の半導体チップの温度上昇を抑制することが望まれる。例えば、自動車のエンジンやトランスミッションの制御用のマイコンとして用いられる半導体パッケージでは、消費電力が０．７Ｗで動作環境温度が１２５℃の条件下で、パッケージ内の半導体チップに形成されている半導体素子の温度を１５０℃以下に抑制する要求がある。   However, a semiconductor element (such as a MISFET element) that constitutes an LSI in a semiconductor chip has a shorter life because the gate insulating film is deteriorated as the element temperature during operation increases. Further, in the operation at a high temperature, a malfunction is likely to occur due to an increase in leakage current or the like. For this reason, it is desired to improve the heat dissipation characteristics of the semiconductor package and suppress the temperature rise of the semiconductor chip in the package. For example, in a semiconductor package used as a microcomputer for controlling an automobile engine or transmission, a semiconductor element formed on a semiconductor chip in the package under the conditions of power consumption of 0.7 W and an operating environment temperature of 125 ° C. There is a demand to keep the temperature below 150 ° C.

従って、信頼性が高く、放熱特性を向上させた（すなわち熱抵抗が低い）半導体パッケージが望まれる。   Therefore, a semiconductor package with high reliability and improved heat dissipation characteristics (that is, low thermal resistance) is desired.

本発明の目的は、半導体装置の放熱特性を向上させることができる技術を提供することにある。   The objective of this invention is providing the technique which can improve the thermal radiation characteristic of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

代表的な実施の形態による半導体装置は、半導体チップと、前記半導体チップの周囲に配置された複数のリードと、前記リードと前記電極とをそれぞれ電気的に接続するボンディングワイヤと、前記半導体チップが搭載されたチップ搭載部と、前記チップ搭載部と前記リードとの間に前記チップ搭載部を囲むように配置された枠体部と、前記枠体部の外縁に連結された複数の吊りリードとを有している。更に、前記半導体チップ、前記ボンディングワイヤ、前記チップ搭載部、前記枠体部、前記吊りリード、および前記リードの一部を封止する封止体も備えている。そして、前記チップ搭載部は、前記半導体チップの直下に位置し、且つ前記半導体チップの外形よりも小さい第１部分と、前記第１部分と前記枠体部の内縁とを繋ぐ複数の第２部分とを有し、前記第１部分の主面と、前記第２部分のうちの前記半導体チップの裏面に対向している部分の主面とは、全面が前記半導体チップの裏面に接着材により接着されているものである。   A semiconductor device according to a typical embodiment includes a semiconductor chip, a plurality of leads arranged around the semiconductor chip, a bonding wire that electrically connects the lead and the electrode, and the semiconductor chip A mounted chip mounting portion, a frame body portion disposed so as to surround the chip mounting portion between the chip mounting portion and the leads, and a plurality of suspension leads connected to an outer edge of the frame body portion; have. Furthermore, the semiconductor chip, the bonding wire, the chip mounting portion, the frame body portion, the suspension lead, and a sealing body for sealing a part of the lead are also provided. The chip mounting portion is located directly below the semiconductor chip and has a first portion smaller than the outer shape of the semiconductor chip, and a plurality of second portions connecting the first portion and the inner edge of the frame body portion. The main surface of the first portion and the main surface of the portion of the second portion facing the back surface of the semiconductor chip are bonded to the back surface of the semiconductor chip with an adhesive. It is what has been.

他の代表的な実施の形態による半導体装置は、半導体チップと、前記半導体チップの周囲に配置された複数のリードと、前記リードと前記電極とをそれぞれ電気的に接続するボンディングワイヤと、前記半導体チップが搭載されたチップ搭載部と、前記チップ搭載部と前記リードとの間に前記チップ搭載部を囲むように配置された枠体部と、前記枠体部の外縁に連結された複数の吊りリードとを有している。更に、前記半導体チップ、前記ボンディングワイヤ、前記チップ搭載部、前記枠体部、前記吊りリード、および前記リードの一部を封止する封止体も備えている。そして、前記チップ搭載部は、前記半導体チップの直下に位置し、且つ前記半導体チップの外形よりも小さい第１部分と、前記第１部分と前記枠体部の内縁とを繋ぐ複数の第２部分とを有し、前記第１部分の主面と、前記第２部分のうちの前記半導体チップの裏面に対向している部分の主面とは、全面が前記半導体チップの裏面に接着材により接着されており、前記接着材の熱伝導率は、前記封止体の熱伝導率よりも高いものである。   A semiconductor device according to another exemplary embodiment includes a semiconductor chip, a plurality of leads arranged around the semiconductor chip, a bonding wire that electrically connects the lead and the electrode, and the semiconductor A chip mounting portion on which a chip is mounted; a frame body portion disposed so as to surround the chip mounting portion between the chip mounting portion and the lead; and a plurality of suspensions connected to an outer edge of the frame body portion With leads. Furthermore, the semiconductor chip, the bonding wire, the chip mounting portion, the frame body portion, the suspension lead, and a sealing body for sealing a part of the lead are also provided. The chip mounting portion is located directly below the semiconductor chip and has a first portion smaller than the outer shape of the semiconductor chip, and a plurality of second portions connecting the first portion and the inner edge of the frame body portion. The main surface of the first portion and the main surface of the portion of the second portion facing the back surface of the semiconductor chip are bonded to the back surface of the semiconductor chip with an adhesive. The thermal conductivity of the adhesive is higher than the thermal conductivity of the sealing body.

更に他の代表的な実施の形態による半導体装置は、半導体チップと、前記半導体チップの周囲に配置された複数のリードと、前記リードと前記電極とをそれぞれ電気的に接続するボンディングワイヤと、前記半導体チップが搭載されたチップ搭載部と、前記チップ搭載部に連結された複数の吊りリードとを有している。更に、前記半導体チップ、前記ボンディングワイヤ、前記チップ搭載部、前記吊りリード、および前記リードの一部を封止する封止体も備えている。そして、前記チップ搭載部の外縁は前記半導体チップの外周よりも外側に位置し、前記チップ搭載部には主面から裏面まで貫通する複数の開口部が形成されており、前記開口部のそれぞれは前記半導体チップに平面的に重なる部分と平面的に重ならない部分とを有している。そして、前記チップ搭載部の主面のうち、前記半導体チップの前記裏面に対向している領域で、且つ前記複数の開口部が形成されていない領域は、全面が前記半導体チップの裏面に接着材により接着されているものである。   A semiconductor device according to still another exemplary embodiment includes a semiconductor chip, a plurality of leads arranged around the semiconductor chip, a bonding wire that electrically connects the lead and the electrode, and A chip mounting portion on which a semiconductor chip is mounted, and a plurality of suspension leads connected to the chip mounting portion. Furthermore, the semiconductor chip, the bonding wire, the chip mounting portion, the suspension lead, and a sealing body for sealing a part of the lead are also provided. And the outer edge of the chip mounting part is located outside the outer periphery of the semiconductor chip, the chip mounting part is formed with a plurality of openings penetrating from the main surface to the back surface, each of the openings The semiconductor chip has a portion that overlaps in plan and a portion that does not overlap in plan. The entire surface of the main surface of the chip mounting portion that is opposed to the back surface of the semiconductor chip and that is not formed with the plurality of openings is the back surface of the semiconductor chip. Are bonded together.

更に他の代表的な実施の形態による半導体装置の製造方法は、（ａ）枠体部と、前記枠体部に囲まれた領域の中央に位置する第１部分および前記第１部分と前記枠体部の内縁とを繋ぐ複数の第２部分を有するチップ搭載部と、前記枠体部の周囲に配置された複数のリードとを有するリードフレームを準備する工程と、（ｂ）前記リードフレームの前記チップ搭載部の主面上に接着材を塗布する工程とを有する。更に、（ｃ）前記（ｂ）工程の後、半導体チップの裏面が前記チップ搭載部の前記主面に対向するように、前記リードフレームの前記チップ搭載部の主面上に、前記接着材を介して前記半導体チップを配置し、前記半導体チップに荷重をかけて、前記チップ搭載部の主面と前記半導体チップの裏面とが対向している部分の全面に前記接着材を拡げる工程と、（ｄ）前記（ｃ）工程の後、前記接着材を硬化させる工程とを有するものである。   A method of manufacturing a semiconductor device according to still another representative embodiment includes: (a) a frame body portion, a first portion located in the center of a region surrounded by the frame body portion, and the first portion and the frame. Preparing a lead frame having a chip mounting portion having a plurality of second portions connecting the inner edges of the body portion and a plurality of leads disposed around the frame body portion; and (b) of the lead frame. Applying an adhesive on the main surface of the chip mounting portion. Further, (c) after the step (b), the adhesive is applied on the main surface of the chip mounting portion of the lead frame so that the back surface of the semiconductor chip faces the main surface of the chip mounting portion. Disposing the semiconductor chip through the substrate, applying a load to the semiconductor chip, and spreading the adhesive on the entire surface where the main surface of the chip mounting portion and the back surface of the semiconductor chip face each other; d) After the step (c), the step of curing the adhesive.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

代表的な実施の形態によれば、半導体装置の放熱特性を向上させることができる。   According to the representative embodiment, the heat dissipation characteristics of the semiconductor device can be improved.

本発明の実施の形態１の半導体装置の上面図である。1 is a top view of a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１の半導体装置の下面図である。It is a bottom view of the semiconductor device of Embodiment 1 of the present invention. 本発明の実施の形態１の半導体装置の平面透視図である。1 is a plan perspective view of a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１の半導体装置の部分拡大平面透視図である。1 is a partially enlarged plan perspective view of a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１の半導体装置の部分拡大平面透視図である。1 is a partially enlarged plan perspective view of a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 1 of this invention. ＱＦＰ形態の半導体装置の放熱経路の説明図である。It is explanatory drawing of the thermal radiation path | route of the semiconductor device of a QFP form. 第１の比較例のダイパッドを適用した場合の半導体装置の要部平面透視図である。It is a principal part perspective drawing of the semiconductor device at the time of applying the die pad of the 1st comparative example. 第２の比較例のダイパッドを適用した場合の半導体装置の要部平面透視図である。It is a principal part perspective drawing of the semiconductor device at the time of applying the die pad of the 2nd comparative example. 第３の比較例のダイパッドを適用した場合の半導体装置の要部平面透視図である。It is a principal part perspective drawing of the semiconductor device at the time of applying the die pad of the 3rd comparative example. 第４の比較例のダイパッドを適用した場合の半導体装置の要部平面透視図である。It is a principal part perspective drawing of the semiconductor device at the time of applying the die pad of the 4th comparative example. 本発明の実施の形態１の半導体装置の部分拡大平面透視図である。1 is a partially enlarged plan perspective view of a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１の半導体装置の部分拡大平面透視図である。1 is a partially enlarged plan perspective view of a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１の半導体装置の放熱についての説明図である。It is explanatory drawing about the heat dissipation of the semiconductor device of Embodiment 1 of this invention. 放熱についての説明図である。It is explanatory drawing about heat dissipation. 大きな半導体チップを搭載した場合の半導体装置の要部平面透視図である。It is a principal part perspective drawing of the semiconductor device at the time of mounting a big semiconductor chip. 本発明の実施の形態２の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の部分拡大平面透視図である。It is a partial expansion plane perspective view of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の部分拡大平面透視図である。It is a partial expansion plane perspective view of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の部分拡大平面透視図である。It is a partial expansion plane perspective view of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の部分拡大平面透視図である。It is a partial expansion plane perspective view of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の変形例を示す部分拡大平面透視図である。It is a partial expanded plane perspective view which shows the modification of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態３の半導体装置の要部平面透視図である。It is a principal part perspective drawing of the semiconductor device of Embodiment 3 of this invention. 本発明の実施の形態４の半導体装置の要部平面透視図である。It is a principal part perspective drawing of the semiconductor device of Embodiment 4 of this invention. 本発明の実施の形態５の半導体装置の要部平面透視図である。It is a principal part perspective drawing of the semiconductor device of Embodiment 5 of this invention. 本発明の実施の形態５の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 5 of this invention. 本発明の実施の形態５の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 5 of this invention. 本発明の実施の形態５の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 5 of this invention. 本発明の実施の形態２の半導体装置の製造工程を示す製造プロセスフロー図である。It is a manufacturing process flowchart which shows the manufacturing process of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の製造に用いられるリードフレームの平面図である。It is a top view of the lead frame used for manufacture of the semiconductor device of Embodiment 2 of this invention. 図３４のリードフレームの断面図である。FIG. 35 is a cross-sectional view of the lead frame of FIG. 34. 図３４のリードフレームの断面図である。FIG. 35 is a cross-sectional view of the lead frame of FIG. 34. 本発明の実施の形態２の半導体装置の製造工程中の断面図である。It is sectional drawing in the manufacturing process of the semiconductor device of Embodiment 2 of this invention. 図３７と同じ半導体装置の製造工程中の要部平面図である。FIG. 38 is an essential part plan view of the same semiconductor device as in FIG. 37 in manufacturing process; 図３７に続く半導体装置の製造工程中の断面図である。FIG. 38 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 37; 図３９と同じ半導体装置の製造工程中の断面図である。FIG. 40 is a cross-sectional view of the same semiconductor device as in FIG. 39 during a manufacturing step; 図３９と同じ半導体装置の製造工程中の要部平面図である。FIG. 40 is an essential part plan view of the same semiconductor device as in FIG. 39 in manufacturing process; 図３９に続く半導体装置の製造工程中の断面図である。FIG. 40 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 39; 図４２に続く半導体装置の製造工程中の断面図である。FIG. 43 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 42; 図４３に続く半導体装置の製造工程中の断面図である。FIG. 44 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 43; ワイヤボンディング工程の説明図である。It is explanatory drawing of a wire bonding process. ワイヤボンディング工程の説明図である。It is explanatory drawing of a wire bonding process. ワイヤボンディング工程の説明図である。It is explanatory drawing of a wire bonding process. ワイヤボンディング工程の説明図である。It is explanatory drawing of a wire bonding process. ワイヤボンディング工程の説明図である。It is explanatory drawing of a wire bonding process. ワイヤボンディング工程の説明図である。It is explanatory drawing of a wire bonding process. ワイヤボンディング工程の説明図である。It is explanatory drawing of a wire bonding process. ワイヤボンディング工程の説明図である。It is explanatory drawing of a wire bonding process. 第２の比較例のダイパッドを適用した場合のワイヤボンディング工程の説明図である。It is explanatory drawing of the wire bonding process at the time of applying the die pad of the 2nd comparative example. 第２の比較例のダイパッドを適用した場合のワイヤボンディング工程の説明図である。It is explanatory drawing of the wire bonding process at the time of applying the die pad of the 2nd comparative example. リードフレームを形成する手法の説明図である。It is explanatory drawing of the method of forming a lead frame. リードフレームを形成する手法の説明図である。It is explanatory drawing of the method of forming a lead frame. リードフレームを形成する手法の説明図である。It is explanatory drawing of the method of forming a lead frame. リードフレームを形成する手法の説明図である。It is explanatory drawing of the method of forming a lead frame. 本発明の実施の形態７の半導体装置の下面図である。It is a bottom view of the semiconductor device of Embodiment 7 of this invention. 本発明の実施の形態７の半導体装置の部分拡大平面透視図である。It is a partial expansion plane perspective view of the semiconductor device of Embodiment 7 of this invention. 本発明の実施の形態７の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 7 of this invention. 本発明の実施の形態７の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 7 of this invention. 本発明の実施の形態７の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 7 of this invention. 本発明の実施の形態８の半導体装置の上面図である。It is a top view of the semiconductor device of Embodiment 8 of this invention. 本発明の実施の形態８の半導体装置の下面図である。It is a bottom view of the semiconductor device of Embodiment 8 of this invention. 本発明の実施の形態８の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of Embodiment 8 of this invention. 本発明の実施の形態８の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of Embodiment 8 of this invention. 本発明の実施の形態８の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 8 of this invention. 本発明の実施の形態９の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of Embodiment 9 of this invention. 本発明の実施の形態９の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of Embodiment 9 of this invention. 本発明の実施の形態９の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 9 of this invention. 本発明の実施の形態９の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 9 of this invention. 本発明の実施の形態９の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Embodiment 9 of this invention.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。   In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

（実施の形態１）
＜半導体装置の構造について＞
本発明の一実施の形態の半導体装置を図面を参照して説明する。 (Embodiment 1)
<Structure of semiconductor device>
A semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.

図１は、本発明の一実施の形態である半導体装置１の上面図（平面図）であり、図２は、半導体装置１の下面図（裏面図）であり、図３は、封止樹脂部７を透視したときの半導体装置１の平面透視図（上面図）である。図４は、図３の部分拡大図（部分拡大平面透視図）であり、図３の中央部付近（半導体チップ２およびその近傍領域）の拡大図が示されている。図５は、図４において、半導体チップ２およびボンディングワイヤ５を外した（透視した）ときの半導体装置１の平面透視図（部分拡大平面透視図）である。なお、図５では、理解を簡単にするために、半導体チップ２が搭載（配置）される位置を、点線で示してある。また、図６および図７は、半導体装置１の断面図（側面断面図）であり、図１〜図３のＡ１−Ａ１線の位置の断面図が図６にほぼ対応し、図１〜図３のＢ１−Ｂ１線の位置の断面図が図７にほぼ対応する。また、各平面図（本実施の形態１および後述の実施の形態２〜９の平面図）に示される符号Ｘは第１方向（Ｘ方向）、符号Ｙは第１方向Ｘに直交する第２方向（Ｙ方向）を示している。   FIG. 1 is a top view (plan view) of a semiconductor device 1 according to an embodiment of the present invention, FIG. 2 is a bottom view (back view) of the semiconductor device 1, and FIG. 3 is a sealing resin. FIG. 6 is a plan perspective view (top view) of the semiconductor device 1 when a portion 7 is seen through. FIG. 4 is a partially enlarged view (partially enlarged plan perspective view) of FIG. 3, and shows an enlarged view of the vicinity of the central portion (semiconductor chip 2 and its vicinity region) of FIG. FIG. 5 is a plan perspective view (partially enlarged plan perspective view) of the semiconductor device 1 when the semiconductor chip 2 and the bonding wire 5 are removed (seen through) in FIG. 4. In FIG. 5, for easy understanding, the position where the semiconductor chip 2 is mounted (arranged) is indicated by a dotted line. 6 and 7 are cross-sectional views (side cross-sectional views) of the semiconductor device 1, and the cross-sectional view taken along the line A1-A1 in FIGS. 1 to 3 substantially corresponds to FIG. A cross-sectional view taken along line B1-B1 of FIG. Also, in each plan view (plan view of the first embodiment and later-described second to ninth embodiments), the symbol X is a first direction (X direction), and the symbol Y is a second orthogonal to the first direction X. The direction (Y direction) is shown.

図１〜図７に示される本実施の形態の半導体装置１は、樹脂封止型の半導体パッケージ形態の半導体装置であり、ＱＦＰ（Quad Flat Package）形態の半導体装置である。   The semiconductor device 1 of the present embodiment shown in FIGS. 1 to 7 is a semiconductor device in the form of a resin-encapsulated semiconductor package, and is a semiconductor device in the form of a QFP (Quad Flat Package).

本実施の形態の半導体装置１は、半導体チップ２と、半導体チップ２を支持または搭載するダイパッド３と、導電体によって形成された複数のリード４と、複数のリード４と半導体チップ２の表面２ａの複数の電極ＰＤとをそれぞれ電気的に接続する複数のボンディングワイヤ５と、半導体チップ２と複数のリード４との間に配置された熱拡散板６と、これらを封止する封止樹脂部７とを有している。   The semiconductor device 1 according to the present embodiment includes a semiconductor chip 2, a die pad 3 that supports or mounts the semiconductor chip 2, a plurality of leads 4 formed of a conductor, a plurality of leads 4, and a surface 2a of the semiconductor chip 2. A plurality of bonding wires 5 electrically connecting each of the plurality of electrodes PD, a heat diffusion plate 6 disposed between the semiconductor chip 2 and the plurality of leads 4, and a sealing resin portion for sealing them 7.

封止樹脂部（封止部、封止樹脂、封止体）７は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止樹脂部７により、半導体チップ２、リード４、ボンディングワイヤ５および熱拡散板６が封止され、電気的および機械的に保護される。封止樹脂部７は、一方の主面である上面７ａと、上面７ａの反対側の主面である下面（裏面、底面）７ｂとを有している。封止樹脂部７は、その厚さと交差する平面形状（外形形状）は矩形（四角形）であり、封止樹脂部７の平面矩形の各辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４は、Ｘ方向またはＹ方向に平行である。すなわち、封止樹脂部７の互いに対向する辺ＳＤ１と辺ＳＤ３とは、Ｙ方向に平行であり、封止樹脂部７の互いに対向する辺ＳＤ２と辺ＳＤ４とは、Ｙ方向に直交するＸ方向に平行である。   The sealing resin part (sealing part, sealing resin, sealing body) 7 consists of resin materials, such as a thermosetting resin material, etc., for example, and can also contain a filler. The semiconductor chip 2, the lead 4, the bonding wire 5, and the heat diffusion plate 6 are sealed by the sealing resin portion 7 and are electrically and mechanically protected. The sealing resin part 7 has the upper surface 7a which is one main surface, and the lower surface (back surface, bottom surface) 7b which is the main surface opposite to the upper surface 7a. The planar shape (outer shape) intersecting the thickness of the sealing resin portion 7 is a rectangle (square), and each side SD1, SD2, SD3, SD4 of the planar rectangle of the sealing resin portion 7 is in the X direction or the Y direction. Parallel to the direction. That is, the sides SD1 and SD3 facing each other of the sealing resin portion 7 are parallel to the Y direction, and the sides SD2 and SD4 facing each other of the sealing resin portion 7 are orthogonal to the Y direction. Parallel to

半導体チップ２は、その厚さと交差する平面形状が矩形（四角形）であり、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップ２内に形成された半導体素子には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）素子などが含まれている。また、以下では、平面形状が矩形であることを、平面矩形と呼ぶ場合もある。   The semiconductor chip 2 has a rectangular (quadrangle) planar shape that intersects its thickness. For example, after various semiconductor elements or semiconductor integrated circuits are formed on the main surface of a semiconductor substrate (semiconductor wafer) made of single crystal silicon or the like. The semiconductor substrate is manufactured by separating each semiconductor chip by dicing or the like. The semiconductor elements formed in the semiconductor chip 2 include MISFET (Metal Insulator Semiconductor Field Effect Transistor) elements and the like. In the following, the fact that the planar shape is rectangular may be referred to as a planar rectangle.

半導体チップ２の一方の主面であり、かつ半導体素子形成側の主面でもある表面（主面、上面）２ａには、複数の電極（パッド電極、ボンディングパッド）ＰＤが形成されている。半導体チップ２の各電極ＰＤは、半導体チップ２の内部または表層部分に形成された半導体素子または半導体集積回路に電気的に接続されている。なお、半導体チップ２において、電極ＰＤが形成された側の主面を表面２ａと呼び、電極ＰＤが形成された側の主面（すなわち表面２ａ）とは反対側の主面を、半導体チップ２の裏面２ｂと呼ぶものとする。複数の電極ＰＤは、半導体チップ２の表面２ａの周辺に沿って配置されている。   A plurality of electrodes (pad electrodes, bonding pads) PD are formed on a surface (main surface, upper surface) 2a which is one main surface of the semiconductor chip 2 and is also a main surface on the semiconductor element formation side. Each electrode PD of the semiconductor chip 2 is electrically connected to a semiconductor element or a semiconductor integrated circuit formed inside or on the surface layer of the semiconductor chip 2. In the semiconductor chip 2, the main surface on which the electrode PD is formed is referred to as a surface 2a, and the main surface on the side opposite to the main surface on which the electrode PD is formed (that is, the surface 2a) is referred to as the semiconductor chip 2. It shall be called the back surface 2b. The plurality of electrodes PD are arranged along the periphery of the surface 2 a of the semiconductor chip 2.

半導体チップ２は、半導体チップ２の表面２ａが上方を向くようにダイパッド３の上面３ａ上に搭載（配置）され、半導体チップ２の裏面２ｂがダイパッド３の上面３ａに接着材（ダイボンド材、接合材）８を介して接着（接合）されて固定されている。接着材８には、熱伝導性が高い接着材を用いる。特に、エポキシ樹脂に銀（Ａｇ）のフィラーを含有させた銀ペーストなどを接着材８として用いるとよい。また、接着材８の熱伝導率は、封止樹脂部７の熱伝導率よりも高い。例えば、封止樹脂部７がシリカフィラー入りのエポキシ樹脂であった場合、その熱伝導率は約１Ｗ／ｍ・Ｋ程度であり、接着材８が銀フィラー入りのエポキシ樹脂であった場合、その熱伝導率は約３〜６Ｗ／ｍ・Ｋ程度である。また、半導体チップ２は、封止樹脂部７内に封止されており、封止樹脂部７から露出されない。封止樹脂部７内において、半導体チップ２の各辺（平面矩形の半導体チップ２の四辺のそれぞれ）が、Ｘ方向またはＹ方向に平行になるように、配置されている。   The semiconductor chip 2 is mounted (arranged) on the upper surface 3a of the die pad 3 so that the surface 2a of the semiconductor chip 2 faces upward, and the back surface 2b of the semiconductor chip 2 is bonded to the upper surface 3a of the die pad 3 (die bond material, bonding). Material) 8 is bonded (joined) through 8 and fixed. As the adhesive 8, an adhesive having high thermal conductivity is used. In particular, a silver paste in which a silver (Ag) filler is contained in an epoxy resin may be used as the adhesive 8. Further, the thermal conductivity of the adhesive 8 is higher than the thermal conductivity of the sealing resin portion 7. For example, when the sealing resin portion 7 is an epoxy resin containing a silica filler, its thermal conductivity is about 1 W / m · K, and when the adhesive 8 is an epoxy resin containing a silver filler, The thermal conductivity is about 3 to 6 W / m · K. Further, the semiconductor chip 2 is sealed in the sealing resin portion 7 and is not exposed from the sealing resin portion 7. In the sealing resin portion 7, each side of the semiconductor chip 2 (each of the four sides of the planar rectangular semiconductor chip 2) is arranged so as to be parallel to the X direction or the Y direction.

リード（リード部）４は、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。各リード４は、リード４のうちの封止樹脂部７内に位置する部分であるインナリード部４ａと、リード４のうちの封止樹脂部７外に位置する部分であるアウタリード部４ｂとからなり、アウタリード部４ｂは、封止樹脂部７の側面から封止樹脂部７外に突出している。   The lead (lead portion) 4 is made of a conductor and is preferably made of a metal material such as copper (Cu) or a copper alloy. Each lead 4 includes an inner lead portion 4a that is a portion of the lead 4 that is located in the sealing resin portion 7 and an outer lead portion 4b that is a portion of the lead 4 that is located outside the sealing resin portion 7. Thus, the outer lead portion 4 b protrudes from the side surface of the sealing resin portion 7 to the outside of the sealing resin portion 7.

複数のリード４は、半導体チップ２の周囲に、各リード４の一方の端部（インナリード部４ａの先端部）が半導体チップ２と対向するように、配置されている。以下では、リード４の半導体チップ２に対向する側の端部を、インナリード部４ａの先端部と呼ぶものとする。   The plurality of leads 4 are arranged around the semiconductor chip 2 so that one end portion of each lead 4 (tip portion of the inner lead portion 4 a) faces the semiconductor chip 2. Hereinafter, the end portion of the lead 4 on the side facing the semiconductor chip 2 is referred to as a tip portion of the inner lead portion 4a.

隣り合うリード４のインナリード部４ａ間は、封止樹脂部７を構成する材料により満たされている。半導体チップ２の表面２ａの各電極ＰＤは、各リード４のインナリード部４ａに、導電性接続部材であるボンディングワイヤ５を介して電気的に接続されている。すなわち、各ボンディングワイヤ５の両端のうち、一方の端部は、半導体チップ２の各電極ＰＤに接続され、他方の端部は、各リード４のインナリード部４ａの上面４ｃに接続されている。ボンディングワイヤ５は、半導体チップ２の電極ＰＤとリード４とを電気的に接続するための導電性の接続部材であるが、より特定的には導電性のワイヤであり、好ましくは金（Ａｕ）線や銅（Ｃｕ）線などの金属細線からなる。ボンディングワイヤ５は、封止樹脂部７内に封止されており、封止樹脂部７から露出されない。   The space between the inner lead portions 4 a of the adjacent leads 4 is filled with the material constituting the sealing resin portion 7. Each electrode PD on the surface 2a of the semiconductor chip 2 is electrically connected to the inner lead portion 4a of each lead 4 via a bonding wire 5 which is a conductive connecting member. That is, one end of each bonding wire 5 is connected to each electrode PD of the semiconductor chip 2, and the other end is connected to the upper surface 4 c of the inner lead portion 4 a of each lead 4. . The bonding wire 5 is a conductive connecting member for electrically connecting the electrode PD of the semiconductor chip 2 and the lead 4, but more specifically is a conductive wire, preferably gold (Au). It consists of fine metal wires such as wires and copper (Cu) wires. The bonding wire 5 is sealed in the sealing resin portion 7 and is not exposed from the sealing resin portion 7.

各リード４のアウタリード部４ｂは、アウタリード部４ｂの端部近傍の下面が封止樹脂部７の下面７ｂよりも若干下に位置するように折り曲げ加工されている。リード４のアウタリード部４ｂは、半導体装置１の外部接続用端子部（外部端子）として機能する。   The outer lead portion 4b of each lead 4 is bent so that the lower surface near the end of the outer lead portion 4b is located slightly below the lower surface 7b of the sealing resin portion 7. The outer lead portion 4 b of the lead 4 functions as an external connection terminal portion (external terminal) of the semiconductor device 1.

また、平面的に見て、半導体チップ２と複数のリード４との間に位置し、半導体チップ２を囲むように、熱拡散板（枠体、枠体部）６が配置されている。熱拡散板６は、半導体チップ２を平面的に囲むような枠状の部材（すなわち枠体部）であり、好ましくは、半導体チップ２と平面的に重ならない位置および形状で配置されている。すなわち、平面的に見て、枠状の熱拡散板６の内縁（内周）６ｃよりも内側（ダイパッド３に近づく側を内側とする）に半導体チップ２の外周が位置するように、枠状の熱拡散板６の内縁６ｃよりも内側に半導体チップ２が配置されていることが好ましい。また、複数のリード４のインナリード部４ａは、平面的に見て、枠状の熱拡散板６の外縁（外周）６ｄに沿って、枠状の熱拡散板６の外縁６ｄを囲むように配置されている。熱拡散板６と複数のリード４とは平面的に重ならないことが好ましく、これにより、ダイパッド３および熱拡散板６の下げ加工が容易になる。   In addition, a heat diffusion plate (frame body, frame body portion) 6 is disposed so as to be positioned between the semiconductor chip 2 and the plurality of leads 4 so as to surround the semiconductor chip 2 in a plan view. The heat diffusing plate 6 is a frame-like member (that is, a frame body portion) that surrounds the semiconductor chip 2 in a planar manner, and is preferably disposed at a position and shape that does not overlap the semiconductor chip 2 in a planar manner. That is, when viewed in a plan view, the frame shape is such that the outer periphery of the semiconductor chip 2 is located inside the inner edge (inner periphery) 6c of the frame-shaped heat diffusion plate 6 (the side closer to the die pad 3 is the inner side). It is preferable that the semiconductor chip 2 is disposed inside the inner edge 6c of the heat diffusion plate 6. Further, the inner lead portions 4a of the plurality of leads 4 are arranged so as to surround the outer edge 6d of the frame-shaped heat diffusion plate 6 along the outer edge (outer periphery) 6d of the frame-shaped heat diffusion plate 6 in plan view. Has been placed. It is preferable that the heat diffusion plate 6 and the plurality of leads 4 do not overlap with each other in plan view. This makes it easy to lower the die pad 3 and the heat diffusion plate 6.

なお、本願において、「平面的」または「平面的に見て」と言うときは、半導体チップ２の表面２ａまたは裏面２ｂに平行な平面で見た場合を意味する。また、本願において、「平面的に囲む」または単に「囲む」と言うときは、半導体チップ２の表面２ａまたは裏面２ｂに平行な平面で見て囲んでいることを意味し、囲むものと囲まれるものとの高さ位置が異なる場合も含むものとする。   In the present application, the phrase “planar” or “viewed in a plane” means a case where the semiconductor chip 2 is viewed in a plane parallel to the front surface 2a or the back surface 2b. Further, in the present application, the phrase “surround in plane” or simply “surround” means that the semiconductor chip 2 is surrounded by a plane parallel to the front surface 2a or the back surface 2b of the semiconductor chip 2 and is surrounded by the surrounding. This includes cases where the height position of the object is different.

ダイパッド３は、枠状の熱拡散板６で平面的に囲まれており、枠状の熱拡散板６で囲まれた領域の中央にダイパッド（チップ搭載部の第１部分）３が配置され、熱拡散板６とダイパッド３との間は、複数のメンバ（チップ搭載部の第２部分）９によって連結されている。熱拡散板６とダイパッド３とメンバ９とは同じ材料によって一体的に形成されており、メンバ９は、熱拡散板６の内縁６ｂとダイパッド３とを繋ぐ（連結する）連結部である。   The die pad 3 is planarly surrounded by a frame-shaped heat diffusion plate 6, and the die pad (first portion of the chip mounting portion) 3 is arranged in the center of the region surrounded by the frame-shaped heat diffusion plate 6. The heat diffusion plate 6 and the die pad 3 are connected by a plurality of members (second portion of the chip mounting portion) 9. The heat diffusing plate 6, the die pad 3 and the member 9 are integrally formed of the same material, and the member 9 is a connecting portion that connects (connects) the inner edge 6 b of the heat diffusing plate 6 and the die pad 3.

なお、ダイパッド３、インナリード部４、熱拡散板６およびメンバ９のそれぞれにおいて、封止樹脂部７の上面７ａ側を向いた主面を上面と呼び、封止樹脂部７の下面７ｂ側を向いた主面を下面（または裏面）と呼ぶものとするが、上面と下面とは互いに反対側の主面である。また、ダイパッド３、インナリード部４ａ、熱拡散板６およびメンバ９のそれぞれの上面は、同じ方向（封止樹脂部７の上面７ａ側）を向いており、ダイパッド３、インナリード部４、熱拡散板６およびメンバ９のそれぞれの下面は、同じ方向（封止樹脂部７の下面７ｂ側）を向いている。従って、熱拡散板６は、封止樹脂部７の上面７ａ側を向いた上面（主面）６ａと、上面６ａとは反対側でかつ封止樹脂部７の下面７ｂ側を向いた下面（裏面）６ｂと、ダイパッド３側を向いた内縁６ｃと、内縁６ｃとは反対側の外縁６ｄとを有している。また、ダイパッド３の上面とメンバ９の上面とは連続的で平坦である。このため、ダイパッド３の上面とメンバ９の上面のいずれも、符号３ａを付して上面（主面）３ａと称し、また、ダイパッド３の下面とメンバ９の下面のいずれも、符号３ｂを付して下面（裏面）３ｂと称することとする。   In each of the die pad 3, the inner lead portion 4, the heat diffusion plate 6 and the member 9, the main surface facing the upper surface 7 a side of the sealing resin portion 7 is referred to as the upper surface, and the lower surface 7 b side of the sealing resin portion 7 is referred to. The facing main surface is referred to as a lower surface (or back surface), and the upper surface and the lower surface are main surfaces opposite to each other. Further, the upper surfaces of the die pad 3, the inner lead portion 4a, the heat diffusing plate 6 and the member 9 face the same direction (the upper surface 7a side of the sealing resin portion 7), and the die pad 3, the inner lead portion 4, the heat The lower surfaces of the diffusion plate 6 and the member 9 face the same direction (the lower surface 7b side of the sealing resin portion 7). Accordingly, the heat diffusion plate 6 includes an upper surface (main surface) 6a facing the upper surface 7a side of the sealing resin portion 7 and a lower surface (opposite side of the upper surface 6a and facing the lower surface 7b side of the sealing resin portion 7). Back surface) 6b, an inner edge 6c facing the die pad 3 side, and an outer edge 6d opposite to the inner edge 6c. The upper surface of the die pad 3 and the upper surface of the member 9 are continuous and flat. For this reason, both the upper surface of the die pad 3 and the upper surface of the member 9 are referred to as the upper surface (main surface) 3a with reference numeral 3a, and both the lower surface of the die pad 3 and the lower surface of the member 9 are labeled with reference numeral 3b. It will be referred to as a lower surface (back surface) 3b.

各メンバ９は、一端が熱拡散板６の内縁６ｃに一体的に形成（連結、接続）され、他端がダイパッド３に一体的に形成（連結、接続）されている。メンバ９は、複数形成されており、好ましくは４つ形成されている。本実施の形態では、熱拡散板６の四隅をダイパッド３に繋ぐ（連結する）ように、４つのメンバ９が形成されている。ダイパッド３の平面形状は、例えば円形状とされているが、ダイパッド３の平面寸法（外形、外形寸法）は半導体チップ２の平面寸法（外形、外形寸法）よりも小さく、ダイパッド３は、その上に搭載された半導体チップ２によって平面的に内包されている。   One end of each member 9 is integrally formed (connected or connected) to the inner edge 6 c of the heat diffusion plate 6, and the other end is integrally formed (connected or connected) to the die pad 3. A plurality of members 9 are formed, preferably four. In the present embodiment, four members 9 are formed so as to connect (connect) the four corners of the heat diffusion plate 6 to the die pad 3. The planar shape of the die pad 3 is, for example, a circular shape, but the planar dimensions (outer dimensions, outer dimensions) of the die pad 3 are smaller than the planar dimensions (outer dimensions, outer dimensions) of the semiconductor chip 2. The semiconductor chip 2 is embedded in a plane.

ダイパッド３は、半導体チップ２の直下に配置され、好ましくは、半導体チップ２の中央部（裏面２ｂの中央部）の直下に配置されている。しかしながら、ダイパッド３の平面寸法は、半導体チップ２の平面寸法（外形寸法）よりも小さいため、ダイパッド３の上面全面は半導体チップ２と平面的に重なっているが、半導体チップ２の裏面２ｂには、ダイパッド３に平面的に重なる領域と、メンバ９に平面的に重なる領域と、ダイパッド３、メンバ９および熱拡散板６のいずれにも平面的に重ならない領域とがある。   The die pad 3 is disposed immediately below the semiconductor chip 2, and is preferably disposed immediately below the center portion of the semiconductor chip 2 (center portion of the back surface 2 b). However, since the planar dimension of the die pad 3 is smaller than the planar dimension (outer dimension) of the semiconductor chip 2, the entire upper surface of the die pad 3 overlaps the semiconductor chip 2 in plan, but the back surface 2 b of the semiconductor chip 2 There are a region that overlaps the die pad 3 in a plane, a region that overlaps the member 9 in a plane, and a region that does not overlap any of the die pad 3, the member 9, and the heat diffusion plate 6.

半導体チップ２の裏面２ｂのうち、ダイパッド３に平面的に重なってダイパッド３の上面３ａに対向する領域は、その全領域が、接着材８を介してダイパッド３の上面３ａに接着されている。そして、半導体チップ２の裏面２ｂのうち、メンバ９に平面的に重なってメンバ９の上面３ａに対向する領域は、その全領域が、接着材８を介してメンバ９の上面３ａに接着されている。一方、半導体チップ２の裏面２ｂのうち、ダイパッド３、メンバ９および熱拡散板６のいずれにも平面的に重ならず、ダイパッド３の上面３ａにもメンバ９の上面３ａにも対向していない領域は、封止樹脂部７が接着されている。   Of the back surface 2b of the semiconductor chip 2, the entire region of the back surface 2b that overlaps the die pad 3 and faces the top surface 3a of the die pad 3 is bonded to the top surface 3a of the die pad 3 via the adhesive material 8. The entire area of the back surface 2 b of the semiconductor chip 2 that overlaps the member 9 and faces the top surface 3 a of the member 9 is bonded to the top surface 3 a of the member 9 via the adhesive 8. Yes. On the other hand, of the back surface 2b of the semiconductor chip 2, it does not overlap with any of the die pad 3, the member 9 and the heat diffusion plate 6 in a plan view, and does not face the upper surface 3a of the die pad 3 or the upper surface 3a of the member 9. In the region, the sealing resin portion 7 is bonded.

換言すれば、ダイパッド３の上面３ａ全部と各メンバ９の上面３ａの一部とが、半導体チップ２に平面的に重なって半導体チップ２の裏面２ｂに対向しており、半導体チップ２に平面的に重なって半導体チップ２の裏面２ｂに対向している領域では、ダイパッド３およびメンバ９の上面３ａ全面が半導体チップ２の裏面２ｂに接着材８で接着されている。また、枠状の熱拡散板６と半導体チップ２とは平面的に重なっていないため、各メンバ９の上面３ａのうち、熱拡散板６に連結された部分の近傍は、半導体チップ２と平面的に重なっていなくともよい。このため、半導体チップ２に平面的に重なっておらず、半導体チップ２の裏面２ｂに対向していない領域では、熱拡散板６の上面６ａ上および各メンバ９の上面３ａ上には、封止樹脂部７が接着している。すなわち、ダイパッド３および各メンバ９の上面３ａは、半導体チップ２の裏面２ｂに対向している領域は全て、接着材８を介して半導体チップ２の裏面２ｂに接着されているのである。   In other words, the entire upper surface 3a of the die pad 3 and a part of the upper surface 3a of each member 9 are planarly overlapped with the semiconductor chip 2 and opposed to the back surface 2b of the semiconductor chip 2, and are planar with respect to the semiconductor chip 2. In the region facing the back surface 2b of the semiconductor chip 2 so as to overlap with each other, the entire upper surface 3a of the die pad 3 and the member 9 is bonded to the back surface 2b of the semiconductor chip 2 with the adhesive 8. Further, since the frame-shaped heat diffusion plate 6 and the semiconductor chip 2 do not overlap with each other in plan view, the vicinity of the portion connected to the heat diffusion plate 6 in the upper surface 3a of each member 9 is flat with the semiconductor chip 2. It does not have to overlap. For this reason, in a region that does not overlap the semiconductor chip 2 in a plan view and does not face the back surface 2b of the semiconductor chip 2, the sealing is formed on the upper surface 6a of the heat diffusion plate 6 and the upper surface 3a of each member 9. The resin part 7 is bonded. That is, the die pad 3 and the upper surface 3 a of each member 9 are all bonded to the back surface 2 b of the semiconductor chip 2 with the adhesive 8 in the region facing the back surface 2 b of the semiconductor chip 2.

本実施の形態では、半導体チップ２は、接着材８によって、ダイパッド３だけでなく、メンバ９にも接着されているため、ダイパッド３およびメンバ９の両方を合わせたものを、チップ搭載部とみなすことができる。従って、ダイパッド３およびメンバ９の上面３ａは、チップ搭載面（半導体チップ２を搭載する面）である。また、メンバ９は、ダイパッド３を熱拡散板６に保持する機能と、半導体チップ２を搭載する機能に加えて、更に、半導体チップ２で生じた熱を、メンバ９を経由して熱拡散板６に伝導させる熱伝導経路（放熱経路）としての機能も有している。   In the present embodiment, since the semiconductor chip 2 is bonded not only to the die pad 3 but also to the member 9 by the adhesive 8, the combination of both the die pad 3 and the member 9 is regarded as the chip mounting portion. be able to. Therefore, the die pad 3 and the upper surface 3a of the member 9 are chip mounting surfaces (surfaces on which the semiconductor chip 2 is mounted). In addition to the function of holding the die pad 3 on the heat diffusing plate 6 and the function of mounting the semiconductor chip 2, the member 9 further transfers heat generated in the semiconductor chip 2 via the member 9 to the heat diffusing plate. 6 also has a function as a heat conduction path (heat radiation path) to be conducted to 6.

熱拡散板６の外縁（外周）６ｄには、複数の吊りリード１０が一体的に形成されている。吊りリード１０は、半導体装置１を製造する際に、ダイパッド３、メンバ９および熱拡散板６を、半導体装置１製造用のリードフレーム（のフレーム枠）に保持するために設けられている。   A plurality of suspension leads 10 are integrally formed on the outer edge (outer periphery) 6 d of the heat diffusion plate 6. The suspension lead 10 is provided to hold the die pad 3, the member 9, and the heat diffusing plate 6 on a lead frame (frame frame) for manufacturing the semiconductor device 1 when the semiconductor device 1 is manufactured.

各吊りリード１０は、熱拡散板６と同じ材料により熱拡散板６と一体的に形成されており、一端が熱拡散板６に一体的に形成（連結、接続）され、熱拡散板６の外方（熱拡散板６およびダイパッド３から平面的に離れる方向）に向かって延在しており、熱拡散板６に連結されている側とは反対側の端部が封止樹脂部７の側面に達するまで封止樹脂部７内を延在している。好ましくは、熱拡散板６の外縁６ｄの四隅のそれぞれに、吊りリード１０が一体的に形成され、各吊りリード１０の熱拡散板６に接続されている側とは反対側の端部が平面矩形状の封止樹脂部７の四隅（角部）側面に達するまで、封止樹脂部７内を延在している。換言すれば、各吊リード１０は、平面的に見て、封止樹脂部７の中央から封止樹脂部７の角部（四隅）に向かう方向に、封止樹脂部７内を延在しているのである。   Each suspension lead 10 is formed integrally with the heat diffusion plate 6 by the same material as the heat diffusion plate 6, and one end is integrally formed (connected or connected) to the heat diffusion plate 6. The end of the sealing resin portion 7 is extended outward (in a direction away from the heat diffusion plate 6 and the die pad 3 in a plan view), and the end opposite to the side connected to the heat diffusion plate 6 is the sealing resin portion 7. The inside of the sealing resin portion 7 extends until reaching the side surface. Preferably, the suspension leads 10 are integrally formed at each of the four corners of the outer edge 6d of the heat diffusion plate 6, and the ends of the suspension leads 10 opposite to the side connected to the heat diffusion plate 6 are flat. The inside of the sealing resin portion 7 is extended until reaching the four corners (corner portions) side surfaces of the rectangular sealing resin portion 7. In other words, each suspension lead 10 extends in the sealing resin part 7 in a direction from the center of the sealing resin part 7 toward the corners (four corners) of the sealing resin part 7 in plan view. -ing

吊りリード１０は、封止樹脂部７の形成後に封止樹脂部７から突出する部分が切断されており、吊りリード１０の切断により生じた切断面（端面）が封止樹脂部７の側面（ここでは四隅側面）で露出している。この封止樹脂部７の側面（ここでは四隅側面）で露出する吊りリード１０の切断面が、吊りリード１０の熱拡散板６に接続された側の端部とは逆側の端部となっている。複数（ここでは４つ）の吊りリード１０の各々は、ダイパッド３およびメンバ９の上面３ａと熱拡散板６の上面６ａとが、複数のリード４のインナリード部４ａの上面４ｃよりも低くなるように、折り曲げ部（屈曲部）１０ａで折り曲げられている。   The suspension lead 10 is cut at a portion protruding from the sealing resin portion 7 after the formation of the sealing resin portion 7, and a cut surface (end surface) generated by cutting the suspension lead 10 is a side surface of the sealing resin portion 7 ( Here it is exposed at the four corners). The cut surface of the suspension lead 10 exposed at the side surface (here, the four corner side surfaces) of the sealing resin portion 7 is the end portion opposite to the end portion of the suspension lead 10 on the side connected to the heat diffusion plate 6. ing. In each of the plurality (four in this case) of suspension leads 10, the upper surface 3 a of the die pad 3 and the member 9 and the upper surface 6 a of the heat diffusion plate 6 are lower than the upper surface 4 c of the inner lead portions 4 a of the plurality of leads 4. Thus, it is bent at the bent portion (bent portion) 10a.

ダイパッド３と複数（ここでは４つ）のメンバ９と熱拡散板６と複数（ここでは４つ）の吊りリード１０とは、同一材料によって一体的に形成されている。熱拡散板６は、半導体チップ２で発生した熱をリード４に放熱することを促進するために配置されている。そのため、ダイパッド３、メンバ９、熱拡散板６および吊りリード１０を構成する材料としては、熱伝導率が高い金属材料を用いることが好ましい。   The die pad 3, a plurality of (here, four) members 9, the heat diffusion plate 6, and the plurality of (here, four) suspension leads 10 are integrally formed of the same material. The heat diffusing plate 6 is disposed in order to promote the heat radiated to the leads 4 generated in the semiconductor chip 2. Therefore, it is preferable to use a metal material having a high thermal conductivity as a material constituting the die pad 3, the member 9, the heat diffusion plate 6 and the suspension lead 10.

また、吊りリード１０は、半導体装置１の製造時にダイパッド３、メンバ９および熱拡散板６をリードフレームに保持できるだけの剛性を有していれば、リード４の配列に邪魔にならないように細く形成することが好ましい。一方、メンバ９は、半導体チップ２で発生した熱を熱拡散板６に伝導（伝熱）させる機能を有しているため、細くしすぎると、放熱特性が低下する。このため、メンバ９の幅（ダイパッド３から熱拡散板６に向かうメンバ９の延在方向に直交する方向の幅）Ｗ１は、吊りリード１０の幅（吊りリード１０の延在方向に直交する方向の幅）Ｗ２よりも広い（すなわちＷ１＞Ｗ２）ことが好ましい。これにより、半導体チップ２から熱拡散板６へのメンバ９を経由した熱伝導性の向上と、リード４の配列のしやすさとを、両立させることができる。   Further, the suspension lead 10 is formed so as not to interfere with the arrangement of the leads 4 if it has sufficient rigidity to hold the die pad 3, the member 9, and the heat diffusion plate 6 on the lead frame when the semiconductor device 1 is manufactured. It is preferable to do. On the other hand, the member 9 has a function of conducting (heat transfer) the heat generated in the semiconductor chip 2 to the heat diffusion plate 6. For this reason, the width of the member 9 (width in the direction orthogonal to the extending direction of the member 9 from the die pad 3 toward the heat diffusion plate 6) W1 is the width of the suspension lead 10 (direction orthogonal to the extending direction of the suspension lead 10). The width is preferably wider than W2 (that is, W1> W2). Thereby, the improvement of the thermal conductivity through the member 9 from the semiconductor chip 2 to the thermal diffusion plate 6 and the ease of arrangement of the leads 4 can be made compatible.

また、リード４は、ダイパッド３、メンバ９、熱拡散板６および吊りリード１０とは分離されており、一体的には形成されていない。しかしながら、同じリードフレームにリード４と、ダイパッド３、メンバ９、熱拡散板６および吊りリード１０とを設けて、半導体装置１を製造すれば、半導体装置１の製造が容易である。このため、リード４と、ダイパッド３、メンバ９、熱拡散板６および吊りリード１０とは、同じ材料で形成されていることが好ましく、これにより、同じリードフレームにリード４と、ダイパッド３、メンバ９、熱拡散板６および吊りリード１０とを設けて半導体装置１を製造することができ、半導体装置１の製造が容易となる。リード４は、半導体チップ２内の回路を、半導体装置の外部に導出する機能を有するため、電気伝導率（導電率）が高い材料を用いることが好ましく、金属材料は電気伝導率が高いため、リード４を構成する材料として、金属材料を用いることが好ましい。このため、熱拡散板６の高熱伝導性とリード４の高電気伝導性の観点から、ダイパッド３、リード４、熱拡散板６、メンバ９および吊りリード１０は、同じ金属材料で形成されていることが好ましい。高熱伝導性、高電気伝導性、コストおよび加工しやすさの観点から、ダイパッド３、リード４、熱拡散板６、メンバ９および吊りリード１０が、銅（Ｃｕ）または銅合金のように銅（Ｃｕ）を主体とする金属材料により形成されていれば、特に好ましい。   Further, the lead 4 is separated from the die pad 3, the member 9, the heat diffusion plate 6 and the suspension lead 10, and is not integrally formed. However, if the semiconductor device 1 is manufactured by providing the lead 4, the die pad 3, the member 9, the heat diffusing plate 6 and the suspension lead 10 on the same lead frame, the semiconductor device 1 can be manufactured easily. For this reason, it is preferable that the lead 4, the die pad 3, the member 9, the heat diffusion plate 6, and the suspension lead 10 are formed of the same material, whereby the lead 4, the die pad 3, and the member are formed on the same lead frame. 9. The semiconductor device 1 can be manufactured by providing the heat diffusing plate 6 and the suspension leads 10, and the manufacturing of the semiconductor device 1 becomes easy. Since the lead 4 has a function of leading the circuit in the semiconductor chip 2 to the outside of the semiconductor device, it is preferable to use a material having high electrical conductivity (conductivity), and the metal material has high electrical conductivity. A metal material is preferably used as a material constituting the lead 4. For this reason, from the viewpoint of high thermal conductivity of the thermal diffusion plate 6 and high electrical conductivity of the lead 4, the die pad 3, the lead 4, the thermal diffusion plate 6, the member 9, and the suspension lead 10 are formed of the same metal material. It is preferable. From the viewpoint of high thermal conductivity, high electrical conductivity, cost, and ease of processing, the die pad 3, the lead 4, the thermal diffusion plate 6, the member 9, and the suspension lead 10 are made of copper (Cu) or copper (such as copper alloy). It is particularly preferable if it is made of a metal material mainly composed of Cu).

また、半導体チップ２、ダイパッド３、ボンディングワイヤ５、熱拡散板６およびメンバ９は、封止樹脂部７内に封止されており、封止樹脂部７からは露出されていない。一方、リード４は、上述のように、インナリード部４ａは、封止樹脂部７内に封止され、アウタリード部４ｂが封止樹脂部７から露出されている。また、吊りリード１０は、熱拡散板６に接続された側とは反対側の端面が、封止樹脂部７の角部側面で露出され、それ以外の部分は、封止樹脂部７内に封止されている。   Further, the semiconductor chip 2, the die pad 3, the bonding wire 5, the heat diffusion plate 6 and the member 9 are sealed in the sealing resin portion 7 and are not exposed from the sealing resin portion 7. On the other hand, as described above, in the lead 4, the inner lead portion 4 a is sealed in the sealing resin portion 7, and the outer lead portion 4 b is exposed from the sealing resin portion 7. In addition, the end surface of the suspension lead 10 opposite to the side connected to the heat diffusion plate 6 is exposed at the side surface of the corner of the sealing resin portion 7, and other portions are in the sealing resin portion 7. It is sealed.

＜ＱＦＰの放熱経路について＞
次に、ＱＦＰ形態の半導体装置の放熱経路について説明する。図８は、ＱＦＰ形態の半導体装置１０１の放熱経路の説明図である。 <QFP heat dissipation path>
Next, a heat dissipation path of the QFP semiconductor device will be described. FIG. 8 is an explanatory diagram of a heat dissipation path of the semiconductor device 101 of the QFP type.

半導体装置１０１は、リードフレームのダイパッド１０３上に半導体チップ１０２を搭載し、リードフレームのリード１０４と半導体チップ１０２の電極とをボンディングワイヤ１０５で接続し、ダイパッド１０３、半導体チップ１０２、ボンディングワイヤ１０５およびリード１０４のインナリード部を封止樹脂部１０７で封止し、リード１０４をリードフレームから切断し、リード１０４のアウタリード部を折り曲げ加工したものである。半導体装置１０１は、実装基板（配線基板）ＰＷＢ上に実装（半田実装）される。この際、半導体装置１０１のリード１０４のアウタリード部と実装基板ＰＷＢの上面の端子ＴＥとが、半田ＳＤを介して接合されて電気的に接続される。本実施の形態の上記半導体装置１も、実装基板ＰＷＢへの実装の方法は、半導体装置１０１と同様である。すなわち、上記半導体装置１を実装基板ＰＷＢに実装する際には、半導体装置１のリード４のアウタリード部４ｂ（の下面４ｃ）が、実装基板ＰＷＢの上面の端子ＴＥに、半田ＳＤを介して接合されて電気的に接続される。上記半導体装置１を実装基板ＰＷＢに実装した場合は、図８において、半導体装置１０１、半導体チップ１０２、ダイパッド１０３、リード１０４、ボンディングワイヤ１０５および封止樹脂部１０７を、それぞれ半導体装置１、半導体チップ２、ダイパッド３、リード４、ボンディングワイヤ５および封止樹脂部７と読み替えればよい。   A semiconductor device 101 has a semiconductor chip 102 mounted on a die pad 103 of a lead frame, and leads 104 of the lead frame and electrodes of the semiconductor chip 102 are connected by bonding wires 105. The die pad 103, the semiconductor chip 102, the bonding wires 105, and The inner lead portion of the lead 104 is sealed with the sealing resin portion 107, the lead 104 is cut from the lead frame, and the outer lead portion of the lead 104 is bent. The semiconductor device 101 is mounted (solder mounted) on a mounting substrate (wiring substrate) PWB. At this time, the outer lead portion of the lead 104 of the semiconductor device 101 and the terminal TE on the upper surface of the mounting substrate PWB are joined and electrically connected via the solder SD. The semiconductor device 1 of the present embodiment is also mounted in the same manner as the semiconductor device 101 on the mounting substrate PWB. That is, when the semiconductor device 1 is mounted on the mounting substrate PWB, the outer lead portion 4b (the lower surface 4c) of the lead 4 of the semiconductor device 1 is joined to the terminal TE on the upper surface of the mounting substrate PWB via the solder SD. To be electrically connected. When the semiconductor device 1 is mounted on the mounting substrate PWB, the semiconductor device 101, the semiconductor chip 102, the die pad 103, the lead 104, the bonding wire 105, and the sealing resin portion 107 in FIG. 2, die pad 3, lead 4, bonding wire 5, and sealing resin portion 7 may be read.

半導体装置１０１の封止樹脂部１０７の上面上に放熱用フィンなどを設けない図８のような一般的な実装方法の場合、半導体装置１０１内の半導体チップ２で発生した熱の大部分は、次の３つの経路（第１の放熱経路、第２の放熱経路、第３の放熱経路）で放散される。   In the case of a general mounting method as shown in FIG. 8 in which no heat dissipation fin is provided on the upper surface of the sealing resin portion 107 of the semiconductor device 101, most of the heat generated in the semiconductor chip 2 in the semiconductor device 101 is It is dissipated through the following three paths (first heat radiation path, second heat radiation path, and third heat radiation path).

第１の放熱経路は、図８において矢印Ｈ１で模式的に示される放熱経路であり、半導体チップ２で発生した熱は、半導体チップ２から半導体チップ２の真下に向かい、ダイパッド１０３および封止樹脂部１０７を経由し、封止樹脂部１０７の下面から空気を伝って実装基板ＰＷＢに流れ込む。そして、実装基板ＰＷＢに流れ込んだ熱は、更に実装基板ＰＷＢ内を面方向に拡散して、実装基板ＰＷＢから空気中に放散される。   The first heat dissipation path is a heat dissipation path schematically shown by an arrow H1 in FIG. 8, and the heat generated in the semiconductor chip 2 is directed from the semiconductor chip 2 directly below the semiconductor chip 2, and the die pad 103 and the sealing resin. The air flows from the lower surface of the sealing resin portion 107 through the portion 107 and flows into the mounting substrate PWB. The heat flowing into the mounting board PWB is further diffused in the surface direction in the mounting board PWB, and is dissipated from the mounting board PWB into the air.

第２の放熱経路は、図８において矢印Ｈ２で模式的に示される放熱経路であり、半導体チップ２で発生した熱は、半導体チップ２の周辺部から、ボンディングワイヤ１０５や封止樹脂部１０７を経由してリード１０４のインナリード部に流れ込み、リード１０４のアウタリード部を伝わって実装基板ＰＷＢに流れ込む。そして、実装基板ＰＷＢに流れ込んだ熱は、更に実装基板ＰＷＢ内を面方向に拡散して、実装基板ＰＷＢから空気中に放散される。   The second heat dissipation path is a heat dissipation path schematically shown by an arrow H2 in FIG. 8, and the heat generated in the semiconductor chip 2 passes through the bonding wire 105 and the sealing resin portion 107 from the peripheral portion of the semiconductor chip 2. Then, it flows into the inner lead portion of the lead 104 and then flows through the outer lead portion of the lead 104 to flow into the mounting board PWB. The heat flowing into the mounting board PWB is further diffused in the surface direction in the mounting board PWB, and is dissipated from the mounting board PWB into the air.

第３の放熱経路は、図８において矢印Ｈ３で模式的に示される放熱経路であり、半導体チップ２で発生した熱は、半導体チップ２から半導体チップ２の真上に向かい、封止樹脂部１０７を経由して、封止樹脂部１０７の上面から空気中に放散される。   The third heat dissipation path is a heat dissipation path schematically indicated by an arrow H3 in FIG. 8, and the heat generated in the semiconductor chip 2 is directed from the semiconductor chip 2 directly above the semiconductor chip 2, and the sealing resin portion 107. And is dissipated into the air from the upper surface of the sealing resin portion 107.

一般的なＱＦＰ形態の半導体装置１０１をその上面に放熱フィンなどを設けない図８のような一般的な形態で実装した場合には、第1および第２の放熱経路からの放熱が主体である。例えば、封止樹脂部１０７の一辺の長さが２０ｍｍのＱＦＰでは、上記第１の放熱経路（図８の矢印Ｈ１の放熱経路）が、放熱全体の５０％程度、上記第２の放熱経路（図８の矢印Ｈ２の放熱経路）が、放熱全体の４５％程度、上記第３の放熱経路は（図８の矢印Ｈ３の放熱経路）が、放熱全体の５％程度を担っている。   When a general QFP type semiconductor device 101 is mounted in a general form as shown in FIG. 8 in which no heat radiating fins are provided on the upper surface, heat radiation from the first and second heat radiation paths is mainly performed. . For example, in a QFP having a side length of 20 mm on one side of the sealing resin portion 107, the first heat dissipation path (heat dissipation path indicated by the arrow H1 in FIG. 8) is about 50% of the total heat dissipation, and the second heat dissipation path ( 8 is about 45% of the total heat dissipation, and the third heat dissipation path (the heat dissipation path of the arrow H3 in FIG. 8) is about 5% of the total heat dissipation.

＜放熱特性＞
ＬＳＩの高機能化や高速化に伴い、パッケージ内の半導体チップの消費電力が増加し、発熱量も大きくなる傾向にある近年の半導体パッケージでは、半導体パッケージ内の半導体チップで発生した熱を半導体パッケージ外に放熱する放熱特性を高めることが要求されている。放熱特性を高めるためには、上記半導体チップ１０２を搭載する上記ダイパッド１０３の下面を、上記封止樹脂部１０７の下面から露出させることが考えられ、これにより、上記第１の放熱経路による放熱を向上して、半導体装置１０１の放熱特性を向上させることができる。しかしながら、ダイパッド１０３の下面を封止樹脂部１０７の下面から露出させた場合には、高温高湿負荷試験において、封止樹脂部１０７の下面で露出するダイパッド１０３と封止樹脂部１０７との間の界面を通じて、湿気（水分）などが半導体チップ１０２まで伝わってしまう可能性があり、半導体装置の信頼性（耐湿性）を低下させてしまう危険性がある。このため、封止樹脂部１０７の下面でダイパッド１０３を露出させないことが、半導体装置の信頼性（耐湿性）向上の観点から望ましい。 <Heat dissipation characteristics>
With recent advances in LSI functionality and speed, the power consumption of semiconductor chips in the package has increased and the amount of heat generated tends to increase. In recent semiconductor packages, the heat generated by the semiconductor chips in the semiconductor package is reduced. It is required to improve heat dissipation characteristics for radiating heat to the outside. In order to improve the heat dissipation characteristics, it is conceivable to expose the lower surface of the die pad 103 on which the semiconductor chip 102 is mounted from the lower surface of the sealing resin portion 107, and thereby, heat dissipation by the first heat dissipation path is performed. Thus, the heat dissipation characteristics of the semiconductor device 101 can be improved. However, when the lower surface of the die pad 103 is exposed from the lower surface of the sealing resin portion 107, in the high temperature and high humidity load test, the die pad 103 exposed between the lower surface of the sealing resin portion 107 and the sealing resin portion 107 is exposed. Moisture (moisture) or the like may be transmitted to the semiconductor chip 102 through the interface, and there is a risk of reducing the reliability (humidity resistance) of the semiconductor device. Therefore, it is desirable not to expose the die pad 103 on the lower surface of the sealing resin portion 107 from the viewpoint of improving the reliability (moisture resistance) of the semiconductor device.

そこで、本実施の形態では、ダイパッド１０３の裏面を露出することなく放熱性を向上させるために、封止樹脂部７の内部に熱拡散板６を設けている。その作用は、第１の放熱経路に対しては半導体チップ２で発生した熱を一旦熱拡散板６に広げた後に、下向きに流すことで放熱経路の断面積を増やして放熱性を向上するものである。   Therefore, in the present embodiment, in order to improve heat dissipation without exposing the back surface of the die pad 103, the heat diffusion plate 6 is provided inside the sealing resin portion 7. The effect is that the heat generated in the semiconductor chip 2 is once spread to the heat diffusing plate 6 for the first heat dissipation path, and then flows downward to increase the cross-sectional area of the heat dissipation path and improve the heat dissipation. It is.

また、第２の放熱経路に対しては、チップ２とインナリード４ａの先端との間に熱拡散板６を設けることで、半導体チップ２の辺からインナリード４ａへの熱の流れの抵抗を下げて放熱性を向上するものである。これについては、後で詳細に説明する。   Further, with respect to the second heat radiation path, by providing a heat diffusion plate 6 between the chip 2 and the tip of the inner lead 4a, the resistance of the heat flow from the side of the semiconductor chip 2 to the inner lead 4a is reduced. The heat dissipation is improved by lowering. This will be described in detail later.

＜比較例のダイパッドの構造について＞
図９は、上記半導体装置１０１における上記ダイパッド１０３について、本発明者が検討した第１の比較例のダイパッド１０３ａを適用した場合の要部平面透視図である。また、図１０は、本発明者が検討した第２の比較例のダイパッド１０３ｂを適用した場合、図１１は、本発明者が検討した第３の比較例のダイパッド１０３ｃを適用した場合、図１２は、本発明者が検討した第４の比較例のダイパッド１０３ｄを適用した場合の要部平面透視図である。図９〜図１２は、本実施の形態の上記図５に対応するものである。上記図５と同様、図９〜図１２においても、半導体チップ１０２が搭載（配置）される位置を点線で示してある。また、図９〜図１２において、符号１１０は吊りリードであり、上記半導体装置１０１の製造時に、ダイパッド１０３ａ〜１０３ｄをリードフレームに保持するために設けられている。 <About the structure of the die pad of the comparative example>
FIG. 9 is a perspective plan view of a main part when the die pad 103a of the first comparative example studied by the present inventors is applied to the die pad 103 in the semiconductor device 101. FIG. 10 shows a case where the die pad 103b of the second comparative example examined by the inventors is applied, and FIG. 11 shows a case where the die pad 103c of the third comparative example examined by the inventors is applied. These are principal part plane perspective views at the time of applying the die pad 103d of the 4th comparative example which this inventor examined. 9 to 12 correspond to FIG. 5 of the present embodiment. Similarly to FIG. 5, in FIGS. 9 to 12, the position where the semiconductor chip 102 is mounted (arranged) is indicated by a dotted line. 9 to 12, reference numeral 110 denotes a suspension lead, which is provided to hold the die pads 103a to 103d on the lead frame when the semiconductor device 101 is manufactured.

なお、図９〜図１２は、封止樹脂部１０７、半導体チップ１０２およびボンディングワイヤ１０５を透視した平面透視図であるため、図９〜図１２には封止樹脂部１０７やボンディングワイヤ１０５は図示されていない。しかしながら、半導体装置においては、図８からも分かるように、図９〜図１２に示されるダイパッド１０３ａ〜１０３ｄ、半導体チップ１０２、吊リード１１０およびリード１０４（および半導体チップ１０２の電極とリード１０４とを接続するボンディングワイヤ１０５も）は、封止樹脂部１０７で封止されている。   9 to 12 are plan perspective views of the sealing resin portion 107, the semiconductor chip 102, and the bonding wire 105, and therefore the sealing resin portion 107 and the bonding wire 105 are illustrated in FIGS. It has not been. However, in the semiconductor device, as can be seen from FIG. 8, the die pads 103a to 103d, the semiconductor chip 102, the suspension lead 110 and the lead 104 (and the electrodes of the semiconductor chip 102 and the lead 104) shown in FIGS. The bonding wire 105 to be connected) is also sealed with a sealing resin portion 107.

図９に示されるように、第１の比較例のダイパッド１０３ａは、平面寸法が半導体チップ１０２の平面寸法よりも大きい。このため、半導体チップ１０２の裏面全面が、ダイパッド１０３ａの上面にダイボンド材（接着材）で接着される。   As shown in FIG. 9, the die pad 103 a of the first comparative example has a planar dimension larger than the planar dimension of the semiconductor chip 102. For this reason, the entire back surface of the semiconductor chip 102 is bonded to the upper surface of the die pad 103a with a die bond material (adhesive).

しかしながら、半導体チップ１０２の裏面全面が、ダイパッド１０３ａの上面にダイボンド材で接着されている場合には、半導体装置１０１を実装基板ＰＷＢに実装する際の半田リフロー時に、半導体チップ１０２がダイパッド１０３ａから剥がれやすくなり、半導体装置の信頼性（耐半田リフロー性）が低下する。これは、ダイボンド材自身の強度が弱いことと、封止樹脂部１０７とダイパッド１０３ａの間の接着強度が低いことに、主に起因している。   However, when the entire back surface of the semiconductor chip 102 is bonded to the upper surface of the die pad 103a with a die bonding material, the semiconductor chip 102 is peeled off from the die pad 103a during solder reflow when the semiconductor device 101 is mounted on the mounting substrate PWB. As a result, the reliability (solder reflow resistance) of the semiconductor device decreases. This is mainly due to the fact that the strength of the die bond material itself is weak and the adhesive strength between the sealing resin portion 107 and the die pad 103a is low.

図１０に示される第２の比較例のダイパッド１０３ｂは、平面寸法が半導体チップ１０２の平面寸法よりも小さい。このため、ダイパッド１０３ｂ上に半導体チップ１０２を搭載すると、半導体チップ１０２の裏面の中央部はダイパッド１０３ｂの上面にダイボンド材（接着材）で接着されるが、半導体チップ１０２の裏面のうち、ダイパッド１０３ｂに対向していない領域には、封止樹脂部１０７が接着されることになる。半導体チップ１０２裏面と封止樹脂部１０７の間の接着強度は、封止樹脂部１０７とダイパッド１０３ｂの間の接着強度に比べて極めて高い。このため、図９の第１の比較例のダイパッド１０３ａを用いた場合に比べて、図１０の第２の比較例のダイパッド１０３ｂを用いた場合には、半導体チップ１０２の裏面の一部が封止樹脂部１０７と強固に接着することで、半導体装置１０１を実装基板ＰＷＢに実装する際の半田リフロー時に、半導体チップ１０２がダイパッド１０３ｂから剥がれるのを防止することができる。従って、半導体装置１０１の信頼性（耐半田リフロー性）を向上させることができる。   The die pad 103 b of the second comparative example shown in FIG. 10 has a planar dimension smaller than that of the semiconductor chip 102. For this reason, when the semiconductor chip 102 is mounted on the die pad 103b, the center portion of the back surface of the semiconductor chip 102 is bonded to the upper surface of the die pad 103b with a die bond material (adhesive). The sealing resin portion 107 is bonded to a region that is not opposed to the surface. The adhesive strength between the back surface of the semiconductor chip 102 and the sealing resin portion 107 is extremely higher than the adhesive strength between the sealing resin portion 107 and the die pad 103b. Therefore, when the die pad 103b of the second comparative example in FIG. 10 is used, a part of the back surface of the semiconductor chip 102 is sealed compared to the case of using the die pad 103a of the first comparative example in FIG. By firmly adhering to the stop resin portion 107, it is possible to prevent the semiconductor chip 102 from being peeled off from the die pad 103b at the time of solder reflow when the semiconductor device 101 is mounted on the mounting substrate PWB. Accordingly, the reliability (solder reflow resistance) of the semiconductor device 101 can be improved.

図１１に示される第３の比較例のダイパッド１０３ｃは、平面形状を枠状とし、中央部に開口部１１１ａが設けられている。このため、ダイパッド１０３ｃ上に半導体チップ１０２を搭載すると、半導体チップ１０２の裏面の周辺部はダイパッド１０３ｃの上面にダイボンド材（接着材）で接着されるが、半導体チップ１０２の裏面のうちの中央部は、ダイパッド１０３ｃの開口部１１１ａから露出して、封止樹脂部１０７が接着されることになる。このため、図１０の第２の比較例のダイパッド１０３ｂを用いた場合と同様、図１１の第３の比較例のダイパッド１０３ｃを用いた場合でも、半導体チップ１０２の裏面の一部が封止樹脂部１０７と強固に接着することで、半導体装置１０１を実装基板ＰＷＢに実装する際の半田リフロー時に、半導体チップ１０２がダイパッド１０３ｂから剥がれることを防止することができ、半導体装置１０１の信頼性を向上させることができる。   The die pad 103c of the third comparative example shown in FIG. 11 has a frame shape in a plan view and is provided with an opening 111a at the center. For this reason, when the semiconductor chip 102 is mounted on the die pad 103c, the peripheral portion of the back surface of the semiconductor chip 102 is bonded to the upper surface of the die pad 103c with a die bond material (adhesive). Is exposed from the opening 111a of the die pad 103c, and the sealing resin portion 107 is bonded thereto. Therefore, as in the case of using the die pad 103b of the second comparative example of FIG. 10, even when the die pad 103c of the third comparative example of FIG. By firmly adhering to the portion 107, the semiconductor chip 102 can be prevented from being peeled off from the die pad 103b during solder reflow when the semiconductor device 101 is mounted on the mounting substrate PWB, and the reliability of the semiconductor device 101 is improved. Can be made.

しかしながら、第３の比較例のダイパッド１０３ｃ上には、ダイパッド１０３ｃの開口部１１１ａの平面寸法より大きな平面寸法の半導体チップ１０２しか搭載することはできない。これは、半導体チップ１０２がダイパッド１０３ｃの開口部１１１ａよりも小さいと、開口部１１１ａから落ちてしまうためである。このため、第３の比較例のダイパッド１０３ｃを用いる場合には、搭載できる半導体チップ１０２の平面寸法に制限が生じ、異なる平面寸法の半導体チップ１０２に対して共通のリードフレームを用いることができなくなる。すなわち、半導体チップ１０２の平面寸法が異なる毎に、ダイパッド１０３ｃの平面寸法を変更する必要があり、半導体装置の低コスト化の面で不利になる。   However, only the semiconductor chip 102 having a larger planar dimension than the planar dimension of the opening 111a of the die pad 103c can be mounted on the die pad 103c of the third comparative example. This is because if the semiconductor chip 102 is smaller than the opening 111a of the die pad 103c, it falls from the opening 111a. For this reason, when the die pad 103c of the third comparative example is used, the planar dimensions of the semiconductor chip 102 that can be mounted are limited, and a common lead frame cannot be used for the semiconductor chips 102 having different planar dimensions. . That is, each time the planar dimensions of the semiconductor chip 102 are different, it is necessary to change the planar dimensions of the die pad 103c, which is disadvantageous in terms of cost reduction of the semiconductor device.

一方、図１０に示される第２の比較例のダイパッド１０３ｂでは、種々の寸法の半導体チップ１０２をダイパッド１０３ｂ上に搭載できるため、異なる平面寸法の半導体チップ１０２に対して共通のリードフレームを用いることができるため、半導体装置の低コスト化を図ることができる。しかしながら、図１０に示される第２の比較例のダイパッド１０３ｂでは、搭載される半導体チップ１０２の平面寸法が小さくなると、半導体チップ１０２とリード１０４との間の間隔が大きくなるため、上記第２の放熱経路（図８の矢印Ｈ２の放熱経路）からの放熱には不利となる。そして、図１０に示される第２の比較例のダイパッド１０３ｂでは、ダイパッド１０３ｂが小さいことから、ダイパッド１０３ｂとリード１０４との間の間隔が広く、ダイパッド１０３ｂからリード１０４へは熱伝導しにくい構造であるため、ダイパッド１０３ｂは上記第２の放熱経路（図８の矢印Ｈ２の放熱経路）での放熱にほとんど寄与できない。   On the other hand, in the die pad 103b of the second comparative example shown in FIG. 10, since the semiconductor chip 102 having various dimensions can be mounted on the die pad 103b, a common lead frame is used for the semiconductor chips 102 having different planar dimensions. Therefore, the cost of the semiconductor device can be reduced. However, in the die pad 103b of the second comparative example shown in FIG. 10, when the planar dimension of the semiconductor chip 102 to be mounted becomes small, the interval between the semiconductor chip 102 and the lead 104 becomes large. This is disadvantageous for heat dissipation from the heat dissipation path (heat dissipation path indicated by arrow H2 in FIG. 8). In the die pad 103b of the second comparative example shown in FIG. 10, since the die pad 103b is small, the distance between the die pad 103b and the lead 104 is wide, and it is difficult to conduct heat from the die pad 103b to the lead 104. For this reason, the die pad 103b hardly contributes to heat dissipation in the second heat dissipation path (heat dissipation path indicated by arrow H2 in FIG. 8).

図１２に示される第４の比較例のダイパッド１０３ｄは、上記図１１に示される第３の比較例のダイパッド１０３ｃと同様に、平面形状を枠状とし、中央部に開口部１１１ａが設けられているが、第３の比較例のダイパッド１０３ｃに比べて、ダイパッド１０３ｄの外縁側をリード部１０４に近づくように広げている。また、図１２の第４の比較例のダイパッド１０３ｄでは、半導体チップ１０２に重ならない位置に、スリット１１１ｂを設けている。前述のようにダイパッド１０３ｄの上面と封止樹脂部１０７との接着力が低いことに起因して半田リフロー時にこの界面が剥離する危険性がある。第４の比較例においては、第３の比較例に比べてダイパッド１０３ｄの幅が広いので、剥離が起きるとそれが封止樹脂部１０７のクラックに進展してワイヤを切断してしまう危険性がある。このため、仮に剥離が起きたとしても小さい面積で留まって封止樹脂部１０７のクラックに伸展しないようにスリット１１１ｂが設けてある。   The die pad 103d of the fourth comparative example shown in FIG. 12 has a frame shape in the plane and has an opening 111a at the center, like the die pad 103c of the third comparative example shown in FIG. However, compared with the die pad 103 c of the third comparative example, the outer edge side of the die pad 103 d is expanded so as to approach the lead portion 104. Further, in the die pad 103 d of the fourth comparative example in FIG. 12, a slit 111 b is provided at a position that does not overlap the semiconductor chip 102. As described above, there is a risk that this interface peels off during solder reflow due to the low adhesive force between the upper surface of the die pad 103d and the sealing resin portion 107. In the fourth comparative example, since the width of the die pad 103d is wider than that in the third comparative example, if peeling occurs, there is a risk that it will progress to a crack in the sealing resin portion 107 and cut the wire. is there. For this reason, even if peeling occurs, the slit 111 b is provided so that it remains in a small area and does not extend into the crack of the sealing resin portion 107.

図１１の第３の比較例のダイパッド１０３ｃを用いた場合に比べて、図１２の第４の比較例のダイパッド１０３ｄを用いた場合には、ダイパッド１０３ｄの外縁からリード１０４のインナリード部の先端までの距離が近くなるため、半導体チップ１０２で生じた熱が、ダイパッド１０３ｄを経由して、リード１０４のインナリード部に伝わりやすい。従って、上記第２の放熱経路（図８の矢印Ｈ２の放熱経路）での放熱には有利である。しかしながら、図１１の第３の比較例のダイパッド１０３ｃと同様、図１２の第４の比較例のダイパッド１０３ｄの場合も、搭載できる半導体チップ１０２の平面寸法に制限が生じ、異なる平面寸法の半導体チップ１０２に対して共通のリードフレームを用いることができなくなる。すなわち、半導体チップ１０２の平面寸法が異なる毎に、ダイパッド１０３ｄの平面寸法を変更する必要があり、半導体装置の低コスト化に不利になる。   Compared with the case of using the die pad 103c of the third comparative example of FIG. 11, when the die pad 103d of the fourth comparative example of FIG. 12 is used, the tip of the inner lead portion of the lead 104 from the outer edge of the die pad 103d. Therefore, the heat generated in the semiconductor chip 102 is easily transmitted to the inner lead portion of the lead 104 via the die pad 103d. Therefore, it is advantageous for heat radiation in the second heat radiation path (heat radiation path indicated by arrow H2 in FIG. 8). However, similarly to the die pad 103c of the third comparative example of FIG. 11, the planar size of the semiconductor chip 102 that can be mounted is also limited in the case of the die pad 103d of the fourth comparative example of FIG. A common lead frame cannot be used for 102. That is, every time the planar dimensions of the semiconductor chip 102 are different, it is necessary to change the planar dimensions of the die pad 103d, which is disadvantageous in reducing the cost of the semiconductor device.

＜半導体装置の特徴について＞
以上、これまで図９〜１２に示した比較例のダイパッド構造の特徴に対して説明してきた。これら比較例に対して、本実施の形態の半導体装置１では、半導体チップ２の裏面２ｂの中央部の直下にダイパッド３が配置されている。すなわち、半導体チップ２の中央部が、ダイパッド３に平面的に重なっている。換言すれば、ダイパッド３の直上に、半導体チップ２の裏面２ｂの中央部が位置している。 <About features of semiconductor devices>
The features of the comparative example die pad structure shown in FIGS. 9 to 12 have been described above. In contrast to these comparative examples, in the semiconductor device 1 of the present embodiment, the die pad 3 is disposed immediately below the central portion of the back surface 2b of the semiconductor chip 2. That is, the central portion of the semiconductor chip 2 overlaps the die pad 3 in a planar manner. In other words, the central portion of the back surface 2 b of the semiconductor chip 2 is located immediately above the die pad 3.

このため、種々の寸法の半導体チップ２をダイパッド３上に搭載することができる。図１３および図１４は、本実施の形態の半導体装置１の部分拡大平面透視図であり、上記図５に対応するものであるが、図１３は、搭載する半導体チップ２が小さい場合、図１４は、搭載する半導体チップ２が大きい場合に対応する。上記図５と同様、図１３および図１４においても、半導体チップ２が搭載（配置）される位置を点線で示してあるが、上記図５とは異なり、図１３および図１４においては、接着材８の配置（塗布）領域にドットのハッチングを付してある。上記図５と図１４との違いは、図１４において接着材８の配置（塗布）領域にドットのハッチングを付した点のみであり、半導体チップ２の大きさは上記図５と図１４とで同じである。図１３と図１４との違いは、半導体チップ２の平面寸法（外形サイズ）であり、上記図１３よりも図１４の方が、半導体チップ２の平面寸法が大きい。   For this reason, the semiconductor chip 2 of various dimensions can be mounted on the die pad 3. FIGS. 13 and 14 are partially enlarged plan perspective views of the semiconductor device 1 according to the present embodiment and correspond to FIG. 5 described above. FIG. 13 shows a case where the semiconductor chip 2 to be mounted is small. Corresponds to the case where the mounted semiconductor chip 2 is large. Similarly to FIG. 5, in FIGS. 13 and 14, the position where the semiconductor chip 2 is mounted (arranged) is indicated by a dotted line. However, unlike FIG. 5, in FIG. 13 and FIG. Dot hatching is added to the arrangement (application) region 8. The only difference between FIG. 5 and FIG. 14 is that the arrangement (application) area of the adhesive 8 in FIG. 14 is dot-hatched, and the size of the semiconductor chip 2 is the same as in FIG. 5 and FIG. The same. The difference between FIG. 13 and FIG. 14 is the planar dimension (outer size) of the semiconductor chip 2, and the planar dimension of the semiconductor chip 2 is larger in FIG. 14 than in FIG.

本実施の形態では、図１３および図１４からも分かるように、半導体チップ２の平面寸法が変わっても、ダイパッド３（およびメンバ９）で半導体チップ２を保持（支持）することができる。これは、図１３のように半導体チップ２が小さい場合でも、図１４のように半導体チップ２が大きい場合でも、半導体チップ２の裏面２ｂの中央部の直下にダイパッド３が配置されるように、半導体チップ２を搭載できるためである。このため、種々の平面寸法の半導体チップ２をダイパッド３上に搭載することができる。従って、異なる平面寸法の半導体チップ２に対して共通のリードフレームを用いることができるので、半導体装置の低コスト化を図ることができる。   In this embodiment, as can be seen from FIG. 13 and FIG. 14, the semiconductor chip 2 can be held (supported) by the die pad 3 (and the member 9) even if the planar dimension of the semiconductor chip 2 changes. Even if the semiconductor chip 2 is small as shown in FIG. 13 or the semiconductor chip 2 is large as shown in FIG. 14, the die pad 3 is arranged immediately below the central portion of the back surface 2b of the semiconductor chip 2. This is because the semiconductor chip 2 can be mounted. For this reason, the semiconductor chip 2 of various plane dimensions can be mounted on the die pad 3. Therefore, since a common lead frame can be used for the semiconductor chips 2 having different planar dimensions, the cost of the semiconductor device can be reduced.

また、本実施の形態では、ダイパッド３の平面寸法は半導体チップ２の平面寸法よりも小さくしてある。このため、ダイパッド３上に搭載された半導体チップ２の裏面２ｂのうち、ダイパッド３およびメンバ９に対向する部分は接着材８を介してダイパッド３およびメンバ９に接着されているが、半導体チップ２の裏面２ｂには、ダイパッド３およびメンバ９のいずれにも対向しない部分もあり、そこには封止樹脂部７が接着されている。すなわち、半導体チップ２の裏面２ｂのうち、少なくとも一部は、ダイパッド３およびメンバ９のいずれにも対向せず、封止樹脂部７に対向して封止樹脂部７が接着されており、これは、本実施の形態だけではなく、後述の実施の形態２〜９においても同様である。このため、図９の第１の比較例のダイパッド１０３ａを用いた場合に比べて、本実施の形態では、半導体チップ２の裏面２ｂ（裏面２ｂのうちダイパッド３およびメンバ９のいずれにも対向しない部分）が封止樹脂部７と強固に接着することで、半導体装置１を実装基板ＰＷＢに実装する際の半田リフロー時に、半導体チップ２がダイパッド３やメンバ９から剥がれるのを防止することができる。従って、半導体装置１の信頼性（耐半田リフロー性）を向上させることができる。   In the present embodiment, the planar dimension of the die pad 3 is smaller than the planar dimension of the semiconductor chip 2. For this reason, the portion of the back surface 2b of the semiconductor chip 2 mounted on the die pad 3 that faces the die pad 3 and the member 9 is bonded to the die pad 3 and the member 9 via the adhesive 8, but the semiconductor chip 2 The back surface 2b also includes a portion that does not face both the die pad 3 and the member 9, and the sealing resin portion 7 is bonded thereto. That is, at least a part of the back surface 2b of the semiconductor chip 2 does not face either the die pad 3 or the member 9, and the sealing resin part 7 is bonded to face the sealing resin part 7. The same applies to not only the present embodiment but also later-described second to ninth embodiments. For this reason, compared with the case where the die pad 103a of the first comparative example of FIG. 9 is used, in this embodiment, the back surface 2b of the semiconductor chip 2 (the die pad 3 and the member 9 out of the back surface 2b do not face each other). When the semiconductor device 1 is mounted on the mounting substrate PWB, the semiconductor chip 2 can be prevented from being peeled off from the die pad 3 or the member 9. . Therefore, the reliability (solder reflow resistance) of the semiconductor device 1 can be improved.

更に、本実施の形態では、半導体装置１の放熱特性を向上させるために、熱拡散板６を設けている。これにより、半導体チップ２で発生した熱を熱拡散板６に一旦拡散させることで第1の放熱経路（図８の矢印Ｈ１の放熱経路）からの放熱特性を向上させることができる。また、熱拡散板６を介して、半導体チップ２の熱を、リード４のインナリード部４ａへ伝えることで、上記第２の放熱経路（図８の矢印Ｈ２の放熱経路）からの放熱特性を向上させることができる。これについて、図１５および図１６を参照して説明する。   Furthermore, in the present embodiment, the heat diffusing plate 6 is provided in order to improve the heat dissipation characteristics of the semiconductor device 1. Thereby, the heat generated from the semiconductor chip 2 is once diffused in the heat diffusing plate 6 to improve the heat dissipation characteristics from the first heat dissipation path (the heat dissipation path indicated by the arrow H1 in FIG. 8). Further, by transferring the heat of the semiconductor chip 2 to the inner lead portion 4a of the lead 4 through the heat diffusion plate 6, the heat dissipation characteristics from the second heat dissipation path (the heat dissipation path indicated by the arrow H2 in FIG. 8) can be obtained. Can be improved. This will be described with reference to FIGS. 15 and 16.

図１５は、本実施の形態の半導体装置１の放熱についての説明図であり、上記図６の符号ＲＧ１で示される領域に対応する領域の拡大図が示されている。なお、図１５では、封止樹脂部１６の図示は省略している。図１６は、本実施の形態とは異なり、半導体チップ２の裏面２ｂを、ダイパッド３に接着材８で接着するが、メンバ９には接着材８で接着していない場合の、放熱についての説明図であり、図１５と同じ領域が示されている。図１５および図１６では、半導体チップ２で発生した熱が熱拡散板６に流れる様子が、矢印Ｈ４で模式的に示されている。   FIG. 15 is an explanatory diagram for heat dissipation of the semiconductor device 1 of the present embodiment, and shows an enlarged view of a region corresponding to the region indicated by reference numeral RG1 in FIG. In FIG. 15, illustration of the sealing resin portion 16 is omitted. FIG. 16 is different from the present embodiment in that the back surface 2b of the semiconductor chip 2 is bonded to the die pad 3 with the adhesive 8 but is not bonded to the member 9 with the adhesive 8. It is a figure and the same area | region as FIG. 15 is shown. 15 and 16, the state in which the heat generated in the semiconductor chip 2 flows to the heat diffusion plate 6 is schematically shown by an arrow H4.

本実施の形態では、上記図６および上記図７や図１３〜図１５からも分かるように、半導体チップ２をダイパッド３およびメンバ９上に搭載して、半導体チップ２の裏面２ｂのうち、ダイパッド３およびメンバ９（の上面３ａ）に対向する部分の全面を、接着材８でダイパッド３およびメンバ９に接着している。このため、図１５に模式的に示されるように、半導体チップ２で発生した熱は、主として半導体チップ２の裏面２ｂから、接着材８を通じてダイパッド３およびメンバ９に伝導し、更にメンバ９を経由して熱拡散板６に伝導する。メンバ９から熱拡散板６に伝導した熱は、枠状の熱拡散板６全体に拡がる。半導体チップ２の裏面２ｂから熱拡散板６までの熱伝導経路には、熱伝導率が低い封止樹脂部７を経由していないため、半導体チップ２で発生した熱を熱拡散板６まで効率よく伝導させることができる。熱拡散板６全体に拡がった熱は、その一部が熱拡散板６の下面６ｂから下へと伝導し、封止樹脂部７の下面７ｂから、その下の薄い空気層を介して上記実装基板ＰＷＢ（半導体装置１を実装した実装基板ＰＷＢ）に流れ込む。そのため、前記第1の放熱経路についてみればその断面積が半導体チップ２の面積に熱拡散板６の面積とメンバ９のうち平面的に半導体チップ２と重ならない部分の面積を加えたものとなる。また、熱拡散板６全体に拡がった熱の一部は、熱拡散板６とインナリード部４ａとの間に介在する封止樹脂部７を経由して、リード４のリード４のインナリード部４ａへ伝わる。熱拡散板６からインナリード部４ａへ伝導された熱は、リード４のアウタリード部４ａを伝わって上記実装基板ＰＷＢ（半導体装置１を実装した実装基板ＰＷＢ）に流れ込むことになる。   In the present embodiment, as can be seen from FIG. 6, FIG. 7, and FIGS. 13 to 15, the semiconductor chip 2 is mounted on the die pad 3 and the member 9, and the die pad of the back surface 2b of the semiconductor chip 2 is mounted. 3 and the member 9 (the upper surface 3a thereof) are entirely bonded to the die pad 3 and the member 9 with an adhesive 8. For this reason, as schematically shown in FIG. 15, the heat generated in the semiconductor chip 2 is mainly conducted from the back surface 2 b of the semiconductor chip 2 to the die pad 3 and the member 9 through the adhesive 8 and further passes through the member 9. Then, it is conducted to the heat diffusion plate 6. The heat conducted from the member 9 to the heat diffusing plate 6 spreads throughout the frame-shaped heat diffusing plate 6. Since the heat conduction path from the back surface 2b of the semiconductor chip 2 to the heat diffusion plate 6 does not pass through the sealing resin portion 7 having low heat conductivity, the heat generated in the semiconductor chip 2 is efficiently transmitted to the heat diffusion plate 6. Can conduct well. A part of the heat spread to the entire heat diffusion plate 6 is conducted downward from the lower surface 6b of the heat diffusion plate 6, and the mounting is performed from the lower surface 7b of the sealing resin portion 7 through the thin air layer therebelow. It flows into the substrate PWB (the mounting substrate PWB on which the semiconductor device 1 is mounted). Therefore, the cross-sectional area of the first heat dissipation path is the area of the semiconductor chip 2 plus the area of the heat diffusion plate 6 and the area of the member 9 that does not overlap the semiconductor chip 2 in plan view. . Further, a part of the heat spread over the entire heat diffusion plate 6 passes through the sealing resin portion 7 interposed between the heat diffusion plate 6 and the inner lead portion 4a, and the inner lead portion of the lead 4 of the lead 4 Go to 4a. The heat conducted from the heat diffusion plate 6 to the inner lead portion 4a flows through the outer lead portion 4a of the lead 4 and flows into the mounting substrate PWB (mounting substrate PWB on which the semiconductor device 1 is mounted).

本実施の形態とは異なり、熱拡散板６に相当するものを設けない上記図１０の第２の比較例の場合には、熱拡散板６に相当するものが無いため、上記第1の放熱経路の断面積がおおよそ半導体チップ２の面積に限られるため、放熱性が低い。また、上記第２の放熱経路（図８の矢印Ｈ２の放熱経路）としては、半導体チップ１０２の側面から封止樹脂部１０７を経由してリード１０４のインナリード部に放熱する経路と半導体チップ１０２上の電極ＰＤからボンディングワイヤ５を経由してリード１０４のインナリード部に放熱する経路しかなく、放熱特性が低い上、半導体チップ１０２の大きさが小さくなると、ますます放熱特性が悪くなってしまう。   Unlike the present embodiment, in the case of the second comparative example shown in FIG. 10 that does not provide the heat diffusion plate 6, there is nothing corresponding to the heat diffusion plate 6. Since the cross-sectional area of the path is almost limited to the area of the semiconductor chip 2, heat dissipation is low. Further, as the second heat dissipation path (heat dissipation path indicated by the arrow H2 in FIG. 8), a path that radiates heat from the side surface of the semiconductor chip 102 to the inner lead portion of the lead 104 via the sealing resin portion 107 and the semiconductor chip 102. There is only a path for radiating heat from the upper electrode PD to the inner lead portion of the lead 104 via the bonding wire 5, and the heat dissipation characteristic is low, and if the size of the semiconductor chip 102 is reduced, the heat dissipation characteristic is further deteriorated. .

それに対して、本実施の形態では、上記第１の放熱経路（図８の矢印Ｈ１の放熱経路）は、その断面積が半導体チップ２の面積に熱拡散板６の面積とメンバ９のうち平面的に半導体チップ２と重ならない部分の面積を加えたものとなる。また、上記第２の放熱経路（図８の矢印Ｈ２の放熱経路）として、半導体チップ２の側面から封止樹脂部７を経由してインナリード部４ａに放熱する経路に加えて、半導体チップ２の裏面２ｂから接着材８、ダイパッド３およびメンバ９を経由して熱拡散板６に放熱し、この熱拡散板６から封止樹脂部７を経由してインナリード部４ａに放熱する経路でも、半導体チップ２の熱を放熱することができる。このため、半導体装置１の放熱特性を向上させることができる。   On the other hand, in the present embodiment, the first heat dissipation path (heat dissipation path indicated by the arrow H1 in FIG. 8) has a cross-sectional area equal to the area of the semiconductor chip 2 and the plane of the area of the heat diffusion plate 6 and the member 9 In other words, the area of the portion that does not overlap the semiconductor chip 2 is added. Further, as the second heat dissipation path (heat dissipation path indicated by the arrow H2 in FIG. 8), in addition to the path that radiates heat from the side surface of the semiconductor chip 2 to the inner lead portion 4a via the sealing resin portion 7, the semiconductor chip 2 In the path where heat is radiated from the back surface 2b to the heat diffusing plate 6 via the adhesive 8, the die pad 3 and the member 9, and from the heat diffusing plate 6 to the inner lead portion 4a via the sealing resin portion 7, The heat of the semiconductor chip 2 can be radiated. For this reason, the heat dissipation characteristic of the semiconductor device 1 can be improved.

また、半導体チップ２の平面寸法が小さくなるほど、上記第1の放熱経路については、その断面積となる半導体チップ２の面積が小さくなり、実装基板ＰＷＢへの放熱性は悪くなる。また、上記第２の放熱経路については、半導体チップ２の側面からインナリード部４ａお先端までの距離が長くなり、半導体チップ２の側面から封止樹脂部７を経由したインナリード部４ａへの放熱は悪くなる。しかしながら、本実施の形態では、熱拡散板６を設けており、上記第1の放熱経路については、その断面積が半導体チップ２の面積に熱拡散板６の面積とメンバ９のうち平面的に半導体チップ２と重ならない部分の面積を加えたものとなり、放熱特性の低下を抑制できる。また、上記第２の放熱経路については、搭載する半導体チップ２が小さくなっても、熱拡散板６とインナリード部４ａとの間の距離は変わらない。このため、図１３のように、搭載する半導体チップ２の平面寸法が小さい場合でも、半導体チップ２の裏面２ｂから接着材８、ダイパッド３およびメンバ９を経由して熱拡散板６に放熱し、この熱拡散板６から封止樹脂部７を経由してインナリード部４ａに放熱することができるので、搭載する半導体チップ２の小型化に伴う放熱特性の低下を抑制することができる。   Further, as the planar dimension of the semiconductor chip 2 becomes smaller, the area of the semiconductor chip 2 having the cross-sectional area of the first heat dissipation path becomes smaller, and the heat dissipation to the mounting substrate PWB becomes worse. As for the second heat dissipation path, the distance from the side surface of the semiconductor chip 2 to the tip of the inner lead portion 4a becomes longer, and the side surface of the semiconductor chip 2 leads to the inner lead portion 4a via the sealing resin portion 7. The heat dissipation gets worse. However, in the present embodiment, the heat diffusion plate 6 is provided, and the cross-sectional area of the first heat dissipation path is planar with the area of the semiconductor chip 2 and the area of the heat diffusion plate 6 and the member 9 in plan view. It becomes what added the area of the part which does not overlap with the semiconductor chip 2, and can suppress the fall of a thermal radiation characteristic. As for the second heat dissipation path, the distance between the heat diffusing plate 6 and the inner lead portion 4a does not change even if the semiconductor chip 2 to be mounted becomes smaller. Therefore, as shown in FIG. 13, even when the planar dimension of the semiconductor chip 2 to be mounted is small, heat is radiated from the back surface 2 b of the semiconductor chip 2 to the heat diffusion plate 6 via the adhesive 8, the die pad 3 and the member 9, Since heat can be radiated from the heat diffusing plate 6 to the inner lead portion 4a via the sealing resin portion 7, it is possible to suppress a decrease in heat radiation characteristics due to downsizing of the semiconductor chip 2 to be mounted.

一方、図１６の場合には、半導体チップ２をダイパッド３およびメンバ９上に配置するが、半導体チップ２の裏面２ｂのうち、ダイパッド３に対向する部分は接着材８でダイパッド３に接着しているのに対して、半導体チップ２の裏面２ｂのうち、メンバ９に対向する部分はメンバ９に接着材８で接着していない。すなわち、メンバ９と半導体チップ２の裏面２ｂとは接着材８で接着されていないのである。このため、半導体チップ２の裏面２ｂとメンバ９の上面との間には、ボイドが形成されるか、あるいは封止樹脂部７の材料が介在した状態となる。すなわち、図１６は、半導体チップ２の裏面２ｂをダイパッド３のみとしか接着材８で接着していない構造（すなわちメンバ９には接着材８で接着していない構造）に対応する。   On the other hand, in the case of FIG. 16, the semiconductor chip 2 is disposed on the die pad 3 and the member 9, but the portion facing the die pad 3 of the back surface 2 b of the semiconductor chip 2 is bonded to the die pad 3 with the adhesive 8. In contrast, the portion of the back surface 2 b of the semiconductor chip 2 that faces the member 9 is not bonded to the member 9 with the adhesive 8. That is, the member 9 and the back surface 2 b of the semiconductor chip 2 are not bonded by the adhesive 8. For this reason, a void is formed between the back surface 2b of the semiconductor chip 2 and the upper surface of the member 9, or the material of the sealing resin portion 7 is interposed. That is, FIG. 16 corresponds to a structure in which the back surface 2b of the semiconductor chip 2 is bonded only to the die pad 3 with the adhesive 8 (that is, a structure in which the member 9 is not bonded with the adhesive 8).

図１６のように、半導体チップ２の裏面２ｂをダイパッド３のみとしか接着材８で接着していない場合には、半導体チップ２の端部（周辺部）で発生した熱は、矢印Ｈ４で熱の流れを模式的に示すように、半導体チップ２内を半導体チップ２の中央部側方向に迂回（伝導）してから、半導体チップ２の裏面２ｂの中央部から接着材８を通じてダイパッド３に伝導し、その後、メンバ９を経由して熱拡散板６に伝導することになる。このため、上記図１５の場合に比べて、半導体チップ２から熱拡散板６までの放熱経路が長くなり、放熱特性が低下してしまう。また、図１６のように半導体チップ２の裏面２ｂをダイパッド３のみとしか接着材８で接着していない場合には、半導体チップ２の裏面２ｂとメンバ９の上面との間は、ボイドとなっているか、あるいは封止樹脂部７の材料が介在しているかである。ボイドの熱伝導率および封止樹脂部７の材料の熱伝導率のいずれも、接着材８の熱伝導率よりも低いため、半導体チップ２の裏面２ｂからメンバ９への、ボイドまたは封止樹脂部７の材料を経由した放熱経路（図１６の矢印Ｈ５で示された放熱経路）は、放熱効率が極めて低い。   As shown in FIG. 16, when the back surface 2b of the semiconductor chip 2 is bonded only to the die pad 3 only with the adhesive 8, the heat generated at the end portion (peripheral portion) of the semiconductor chip 2 is represented by the arrow H4. As shown schematically in the flow, the semiconductor chip 2 is diverted (conducted) in the direction toward the center of the semiconductor chip 2 and then conducted from the center of the back surface 2b of the semiconductor chip 2 to the die pad 3 through the adhesive material 8. After that, it is conducted to the heat diffusing plate 6 through the member 9. For this reason, the heat radiation path from the semiconductor chip 2 to the heat diffusion plate 6 becomes longer than in the case of FIG. In addition, when the back surface 2b of the semiconductor chip 2 is bonded only to the die pad 3 with the adhesive 8 as shown in FIG. 16, a void is formed between the back surface 2b of the semiconductor chip 2 and the top surface of the member 9. Or the material of the sealing resin portion 7 is interposed. Since both the thermal conductivity of the void and the thermal conductivity of the material of the sealing resin portion 7 are lower than the thermal conductivity of the adhesive 8, the void or the sealing resin from the back surface 2b of the semiconductor chip 2 to the member 9 The heat dissipation path (the heat dissipation path indicated by the arrow H5 in FIG. 16) passing through the material of the portion 7 has extremely low heat dissipation efficiency.

それに対して、本実施の形態では、上記図６、図７および図１３〜図１５に示されるように、半導体チップ２の裏面２ｂのうち、ダイパッド３およびメンバ９に対向する部分の全面を、接着材８でダイパッド３およびメンバ９に接着している。換言すれば、ダイパッド３および複数のメンバ９上に半導体チップ２を搭載しており、ダイパッド３の上面３ａと、複数のメンバ９のうちの半導体チップ２の裏面２ｂに対向している部分の上面３ａとは、全面が半導体チップ２の裏面２ｂに接着材８で接着されているのである。このため、図１６において矢印Ｈ４で熱の流れを模式的に示したように、半導体チップ２の端部（周辺部）で発生した熱も、その直下に位置するメンバ９に、封止樹脂部７よりも熱伝導率が高い接着材８を介して伝導させることができる。このため、上記図１５の場合に比べて、半導体チップ２から熱拡散板６までの放熱経路が短くなり、放熱特性を向上させることができる。   On the other hand, in the present embodiment, as shown in FIGS. 6, 7, and 13 to 15, the entire surface of the portion facing the die pad 3 and the member 9 in the back surface 2 b of the semiconductor chip 2, The die pad 3 and the member 9 are bonded with an adhesive 8. In other words, the semiconductor chip 2 is mounted on the die pad 3 and the plurality of members 9, and the upper surface 3 a of the die pad 3 and the upper surface of the portion of the plurality of members 9 facing the back surface 2 b of the semiconductor chip 2. 3a is that the entire surface is bonded to the back surface 2b of the semiconductor chip 2 with an adhesive 8. For this reason, as schematically shown by the arrow H4 in FIG. 16, the heat generated at the end (peripheral portion) of the semiconductor chip 2 is also transferred to the sealing resin portion at the member 9 located immediately below it. It is possible to conduct through the adhesive 8 having a thermal conductivity higher than 7. For this reason, compared with the case of the said FIG. 15, the thermal radiation path from the semiconductor chip 2 to the thermal diffusion board 6 becomes short, and can improve a thermal radiation characteristic.

このように、本実施の形態では、ダイパッド３の上面３ａと、複数のメンバ９のうちの半導体チップ２の裏面２ｂに対向している部分の上面３ａとは、全面が半導体チップ２の裏面２ｂに接着材８で接着されていることが重要であり、これは、以下の実施の形態２〜９においても同様である。   Thus, in the present embodiment, the entire upper surface 3a of the die pad 3 and the upper surface 3a of the portion of the plurality of members 9 facing the back surface 2b of the semiconductor chip 2 are the entire back surface 2b of the semiconductor chip 2. It is important that the adhesive material 8 is adhered to each other, and this also applies to the following second to ninth embodiments.

また、熱拡散板６を設けたことで初めて、半導体チップ２の裏面２ｂから、接着材８、ダイパッド３、メンバ９および熱拡散板６を経由したインナリード部４ａへの放熱経路が有効となるため、熱拡散板６自体が無ければ、半導体チップ２の裏面２ｂがダイパッド３のみに接着材８で接着されていても、不都合は生じない。このため、半導体チップ２の裏面２ｂのうち、ダイパッド３およびメンバ９に対向する部分の全面を、接着材８でダイパッド３およびメンバ９に接着する技術は、熱拡散板６を設けた場合に初めて必要となる技術と言うことができる。   Also, the heat radiation path from the back surface 2 b of the semiconductor chip 2 to the inner lead portion 4 a via the adhesive 8, the die pad 3, the member 9, and the heat diffusion plate 6 becomes effective only when the heat diffusion plate 6 is provided. Therefore, if there is no heat diffusion plate 6 itself, no inconvenience occurs even if the back surface 2b of the semiconductor chip 2 is bonded only to the die pad 3 with the adhesive material 8. For this reason, the technology for bonding the entire surface of the back surface 2 b of the semiconductor chip 2 facing the die pad 3 and the member 9 to the die pad 3 and the member 9 with the adhesive 8 is the first time when the heat diffusion plate 6 is provided. It can be said that it is a necessary technology.

また、接着材８の熱伝導率は、少なくとも封止樹脂部７の熱伝導率よりも高いことが必要であるが、接着材８の熱伝導率はできるだけ高いことが望ましい。このため、接着材８として、特に好ましくは銀ペーストを用いることができ、これにより、接着材８の熱伝導率を、封止樹脂部７の熱伝導率の例えば５〜６倍程度にまで高めることができる。接着材８として使用する銀ペーストとしては、銀（Ａｇ）フィラーを含有するエポキシ樹脂系の接着材などを用いることができる。   In addition, the thermal conductivity of the adhesive 8 needs to be at least higher than the thermal conductivity of the sealing resin portion 7, but the thermal conductivity of the adhesive 8 is desirably as high as possible. For this reason, a silver paste can be used particularly preferably as the adhesive 8, thereby increasing the thermal conductivity of the adhesive 8 to, for example, about 5 to 6 times the thermal conductivity of the sealing resin portion 7. be able to. As the silver paste used as the adhesive 8, an epoxy resin adhesive containing a silver (Ag) filler can be used.

また、枠状の熱拡散板６に囲まれた領域の中央にダイパッド３が位置することが好ましく、これにより、半導体チップ２の裏面２ｂの中央部の直下にダイパッド３が位置するように搭載した半導体チップ２を、枠状の熱拡散板６で平面的にバランスよく囲むことができるため、熱拡散板６を設けたことによる放熱特性向上効果を、より高めることができる。   Further, the die pad 3 is preferably located in the center of the region surrounded by the frame-shaped heat diffusion plate 6, so that the die pad 3 is mounted so as to be located immediately below the central portion of the back surface 2 b of the semiconductor chip 2. Since the semiconductor chip 2 can be surrounded by the frame-shaped heat diffusion plate 6 in a well-balanced manner, the effect of improving the heat dissipation characteristics due to the provision of the heat diffusion plate 6 can be further enhanced.

また、ダイパッド３およびメンバ９上に半導体チップ２を搭載するため、ダイパッド３とメンバ９とを合わせたものをチップ搭載部とみなすことができる。この場合、熱拡散板６は、チップ搭載部ではなく、チップ搭載部（ダイパッド３とメンバ９とを合わせたもの）を囲むように配置された枠体部とみなすことができる。   In addition, since the semiconductor chip 2 is mounted on the die pad 3 and the member 9, a combination of the die pad 3 and the member 9 can be regarded as a chip mounting portion. In this case, the heat diffusing plate 6 can be regarded not as a chip mounting portion but as a frame body portion arranged so as to surround the chip mounting portion (a combination of the die pad 3 and the member 9).

別の見方をすると、ダイパッド３とメンバ９と熱拡散板６とは一体的に形成されているので、ダイパッド３およびメンバ９だけでなく、熱拡散板６もチップ搭載部とみなすこともできる。すなわち、図１３および図１４に符号を付したように、ダイパッド３とメンバ９と熱拡散板６とを合わせたもの全体をチップ搭載部１２とみなすこともでき、このチップ搭載部１２には、熱拡散板６とメンバ９とダイパッド３とで囲まれた複数の開口部１３が形成されたものとなっている。このチップ搭載部１２の外縁（熱拡散板６の外縁６ｄに対応）は、半導体チップ２の外周よりも外側に位置している。チップ搭載部１２の各開口部１３は、開口部であり、チップ搭載部１２の上面からチップ搭載部１２の下面まで貫通している。ここで、チップ搭載部１２の上面は、ダイパッド３およびメンバ９の上面３ａと熱拡散板６の上面６ａとからなり、チップ搭載部１２の下面は、ダイパッド３およびメンバ９の下面３ｂと熱拡散板６の下面６ｂとからなる。チップ搭載部１２の上面のうち、半導体チップ２の裏面２ｂに対向している領域でかつ開口部１３が形成されていない領域は、全面が半導体チップ２の裏面２ｂに接着材８で接着されている。また、チップ搭載部１２において、半導体チップ２の中央部の直下には、開口部１３が配置されておらず、これは、半導体チップ２の中央部の直下にはダイパッド３が配置されているためである。   From another viewpoint, since the die pad 3, the member 9, and the heat diffusion plate 6 are integrally formed, not only the die pad 3 and the member 9, but also the heat diffusion plate 6 can be regarded as a chip mounting portion. That is, as indicated by the reference numerals in FIGS. 13 and 14, the whole of the die pad 3, the member 9, and the heat diffusing plate 6 can be regarded as the chip mounting portion 12. A plurality of openings 13 surrounded by the heat diffusing plate 6, the member 9, and the die pad 3 are formed. The outer edge of the chip mounting portion 12 (corresponding to the outer edge 6 d of the heat diffusion plate 6) is located outside the outer periphery of the semiconductor chip 2. Each opening 13 of the chip mounting part 12 is an opening and penetrates from the upper surface of the chip mounting part 12 to the lower surface of the chip mounting part 12. Here, the upper surface of the chip mounting portion 12 is composed of the upper surface 3a of the die pad 3 and the member 9 and the upper surface 6a of the heat diffusion plate 6, and the lower surface of the chip mounting portion 12 is thermally diffused with the lower surface 3b of the die pad 3 and the member 9. It consists of a lower surface 6 b of the plate 6. Of the upper surface of the chip mounting portion 12, the entire region of the region facing the back surface 2 b of the semiconductor chip 2 where the opening 13 is not formed is bonded to the back surface 2 b of the semiconductor chip 2 with the adhesive 8. Yes. Further, in the chip mounting portion 12, the opening 13 is not disposed immediately below the central portion of the semiconductor chip 2, because the die pad 3 is disposed immediately below the central portion of the semiconductor chip 2. It is.

図１７は、本実施の形態とは異なり、本実施の形態の半導体チップ２の代わりに、半導体チップ２よりも平面寸法を更に大きくした半導体チップ２０２を搭載した場合の半導体装置の要部平面透視図（部分拡大平面透視図）であり、上記図５に対応するものである。上記図５と同様、図１７においても、半導体チップ２０２が搭載（配置）される位置を点線で示してある。   FIG. 17 is different from the present embodiment in that the semiconductor device 2 in this embodiment is mounted with a semiconductor chip 202 having a planar dimension larger than that of the semiconductor chip 2 instead of the semiconductor chip 2 in this embodiment. It is a figure (partial expansion plane perspective view), and corresponds to the said FIG. Similarly to FIG. 5 described above, also in FIG. 17, the position where the semiconductor chip 202 is mounted (arranged) is indicated by a dotted line.

図１７の場合は、本実施の形態とは異なり、熱拡散板６の内縁６ｃの位置が、半導体チップ２の直下に位置しており、平面的に見て、半導体チップ２の外周全てが、熱拡散板６に重なっている。すなわち、図１７の場合には、熱拡散板６とメンバ９とダイパッド３とを合わせたもの全体をチップ搭載部１２とみなしたときの上記開口部１３の全領域が、半導体チップ２で平面的に覆われている状態となっている。換言すれば、図１７の場合には、開口部１３が半導体チップ２に平面的に内包されている状態となっている。   In the case of FIG. 17, unlike the present embodiment, the position of the inner edge 6c of the heat diffusing plate 6 is located immediately below the semiconductor chip 2, and when viewed in plan, the entire outer periphery of the semiconductor chip 2 is It overlaps the heat diffusion plate 6. That is, in the case of FIG. 17, the entire region of the opening 13 when the whole of the heat diffusion plate 6, the member 9 and the die pad 3 is regarded as the chip mounting portion 12 is planar with the semiconductor chip 2. It is in a state covered with. In other words, in the case of FIG. 17, the opening 13 is included in the semiconductor chip 2 in a planar manner.

図１７に示されるように、開口部１３が半導体チップ２に平面的に内包されていると、封止樹脂部７を形成するためのモールド工程（樹脂封止工程）において、開口部１３が半導体チップ２で蓋をされたような状態となっているため、モールド樹脂（封止樹脂部７用の樹脂材料）が開口部１３内に流れ込んだ際に、ボイドが発生しやすい。このため、製造された半導体装置において、開口部１３内（半導体チップ２０２の下）の封止樹脂部７にボイドが生じやすく、ボイドは半導体装置の信頼性を低下させるように作用するため、半導体装置の信頼性の面で好ましくない。   As shown in FIG. 17, when the opening 13 is included in the semiconductor chip 2 in a planar manner, the opening 13 is a semiconductor in a molding step (resin sealing step) for forming the sealing resin portion 7. Since the chip 2 is covered, a void is likely to occur when the mold resin (resin material for the sealing resin portion 7) flows into the opening 13. For this reason, in the manufactured semiconductor device, voids are likely to occur in the sealing resin portion 7 in the opening 13 (under the semiconductor chip 202), and the void acts to lower the reliability of the semiconductor device. It is not preferable in terms of device reliability.

それに対して、本実施の形態では、図１３および図１４に示されるように、平面的に見て、半導体チップ２の外周が、熱拡散板６の内縁６ｃとダイパッド３との間に位置しており、平面的に見て、半導体チップ２の外周が熱拡散板６に重なっていない。また、別の見方（ダイパッド３とメンバ９と熱拡散板６とを合わせたもの全体をチップ搭載部１２とみなす見方）をすると、各開口部１３は、半導体チップ２に平面的に重なる部分と平面的に重ならない部分とを有している。すなわち、各開口部１３は、一部が半導体チップ２で平面的に覆われるが、他の部分は、半導体チップ２で平面的に覆われていない状態となっている。   On the other hand, in the present embodiment, as shown in FIGS. 13 and 14, the outer periphery of the semiconductor chip 2 is located between the inner edge 6 c of the thermal diffusion plate 6 and the die pad 3 as viewed in a plan view. As seen in a plan view, the outer periphery of the semiconductor chip 2 does not overlap the heat diffusion plate 6. Further, when viewed from another perspective (the view in which the whole of the die pad 3, the member 9, and the heat diffusion plate 6 is regarded as the chip mounting portion 12), each opening 13 has a portion overlapping the semiconductor chip 2 in plan view. And a portion that does not overlap in plan view. That is, a part of each opening 13 is covered with the semiconductor chip 2 in plan, but the other part is not covered with the semiconductor chip 2 in plan.

このため、本実施の形態では、封止樹脂部７を形成するためのモールド工程（樹脂封止工程）において、モールド樹脂（封止樹脂部７用の樹脂材料）が開口部１３内に入り込んだ際に、半導体チップ２で覆われていない部分の開口部１３では、チップ搭載部１２よりも上方にも下方にもモールド樹脂が流れることができるため、開口部１３内の封止樹脂部７にボイドが発生するのを抑制または防止することができる。これにより、半導体装置１の信頼性を向上させることができる。   Therefore, in the present embodiment, in the molding process (resin sealing process) for forming the sealing resin portion 7, the mold resin (resin material for the sealing resin portion 7) has entered the opening 13. At this time, since the mold resin can flow upward and downward from the chip mounting portion 12 in the opening portion 13 which is not covered with the semiconductor chip 2, the sealing resin portion 7 in the opening portion 13 Generation | occurrence | production of a void can be suppressed or prevented. Thereby, the reliability of the semiconductor device 1 can be improved.

従って、本実施の形態では、異なる平面寸法の半導体チップ２に対して、共通のリードフレーム（ダイパッド３、メンバ９、熱拡散板６、吊りリード１０およびリード４を有するリードフレーム）を用いて半導体装置１を製造することができるが、以下のような設計を行う必要がある。   Therefore, in the present embodiment, a semiconductor using a common lead frame (a lead frame having the die pad 3, the member 9, the heat diffusing plate 6, the suspension lead 10 and the lead 4) is used for the semiconductor chips 2 having different planar dimensions. Although the apparatus 1 can be manufactured, it is necessary to perform the following design.

すなわち、平面寸法が異なる複数種類の半導体チップ２を搭載する可能性がある場合に、搭載する可能性がある最小寸法の半導体チップ２の平面寸法よりも、ダイパッド３の平面寸法を小さくする。これにより、最小寸法の半導体チップ２をダイパッド３およびメンバ９上に接着材８で接着した場合であっても、半導体チップ２の裏面２ｂの一部は、ダイパッド３およびメンバ９のいずれにも対向せずに、封止樹脂部７と接着することができる。これにより、上述したように、半導体装置１を実装基板ＰＷＢに実装する際の半田リフロー時に、半導体チップ２がダイパッド３やメンバ９から剥がれるのを防止することができ、半導体装置１の信頼性（耐半田リフロー性）を向上させることができる。   That is, when there is a possibility of mounting a plurality of types of semiconductor chips 2 having different planar dimensions, the planar dimension of the die pad 3 is made smaller than the planar dimension of the smallest semiconductor chip 2 that may be mounted. Thereby, even when the semiconductor chip 2 having the smallest dimension is bonded to the die pad 3 and the member 9 with the adhesive 8, a part of the back surface 2 b of the semiconductor chip 2 faces both the die pad 3 and the member 9. It can adhere | attach with the sealing resin part 7 without doing. Thereby, as described above, it is possible to prevent the semiconductor chip 2 from being peeled off from the die pad 3 or the member 9 at the time of solder reflow when the semiconductor device 1 is mounted on the mounting substrate PWB, and the reliability of the semiconductor device 1 ( Solder reflow resistance) can be improved.

また、平面寸法が異なる複数種類の半導体チップ２を搭載する可能性がある場合に、搭載する可能性がある最大寸法の半導体チップ２の外周位置よりも、熱拡散板６の内縁６ｃが外側に位置するようにする。すなわち、搭載する可能性がある最大寸法の半導体チップ２を搭載した場合にも、平面的に見て、半導体チップ２の外周が、熱拡散板６の内縁６ｃとダイパッド３との間に位置する（平面的に見て半導体チップ２の外周が熱拡散板６に重なっていない）ようにする。換言すれば、搭載する可能性がある最大寸法の半導体チップ２を搭載した場合にも、各開口部１３は、一部が半導体チップ２で平面的に覆われるが、他の部分は、半導体チップ２で平面的に覆われていない状態となるようにする。これにより、半導体チップ２の下の封止樹脂部７にボイドが発生するのを抑制または防止することができ、半導体装置１の半導体装置の信頼性を向上させることができる。   Further, when there is a possibility of mounting a plurality of types of semiconductor chips 2 having different planar dimensions, the inner edge 6c of the heat diffusing plate 6 is located outside the outer peripheral position of the semiconductor chip 2 having the maximum dimension that may be mounted. To be located. That is, even when the semiconductor chip 2 having the maximum size that can be mounted is mounted, the outer periphery of the semiconductor chip 2 is located between the inner edge 6c of the thermal diffusion plate 6 and the die pad 3 in plan view. (The outer periphery of the semiconductor chip 2 does not overlap the heat diffusion plate 6 in plan view). In other words, even when the semiconductor chip 2 having the maximum size that can be mounted is mounted, each opening 13 is partially covered with the semiconductor chip 2 in plan, but the other part is covered with the semiconductor chip. 2 so that it is not covered planarly. Thereby, it is possible to suppress or prevent the generation of voids in the sealing resin portion 7 below the semiconductor chip 2, and to improve the reliability of the semiconductor device of the semiconductor device 1.

また、平面的に見た、半導体チップ２の外周と、熱拡散板６の内縁６ｃとの間の間隔は、ダイボンディング工程での半導体チップの搭載位置精度を考慮した設計とすることが好ましい。すなわち、搭載する可能性がある最大寸法の半導体チップ２を搭載しかつダイボンディング装置などに起因して半導体チップの搭載位置に若干のずれが生じた場合であっても、平面的に見て、半導体チップ２の外周が、熱拡散板６の内縁６ｃとダイパッド３との間に位置する（平面的に見て半導体チップ２の外周が熱拡散板６に重なっていない）ようにすることが好ましい。この観点から、搭載する可能性がある最大寸法の半導体チップ２を搭載した場合に、平面的に見た半導体チップ２の外周と熱拡散板６の内縁６ｃとの間の間隔が、例えば０．１ｍｍ程度となるように、熱拡散板６の内縁６ｃを設計することができる。   Moreover, it is preferable that the space between the outer periphery of the semiconductor chip 2 and the inner edge 6c of the heat diffusion plate 6 in plan view is designed in consideration of the mounting accuracy of the semiconductor chip in the die bonding process. That is, even when the semiconductor chip 2 having the maximum size that can be mounted is mounted and the semiconductor chip mounting position is slightly shifted due to a die bonding apparatus or the like, It is preferable that the outer periphery of the semiconductor chip 2 is located between the inner edge 6c of the heat diffusion plate 6 and the die pad 3 (the outer periphery of the semiconductor chip 2 does not overlap the heat diffusion plate 6 in plan view). . From this point of view, when the semiconductor chip 2 having the maximum size that can be mounted is mounted, the distance between the outer periphery of the semiconductor chip 2 and the inner edge 6c of the thermal diffusion plate 6 when viewed in plan is, for example, 0. The inner edge 6c of the thermal diffusion plate 6 can be designed so as to be about 1 mm.

本発明者が実験したところ、熱拡散板６に相当するものを設けない上記図１０の第２の比較例を適用した上記半導体装置１０１では、４１℃／Ｗ（半導体チップ１０２の発熱が１Ｗの場合に、環境温度からの半導体チップ１０２の温度上昇が４１℃）の熱抵抗であった。それに対して、本実施の形態の半導体装置１では、３５．４℃／Ｗ（半導体チップ２の発熱が１Ｗの場合に、環境温度からの半導体チップ２の温度上昇が３５．４℃）の熱抵抗であった。このように、本実施の形態によれば、半導体装置の放熱特性を向上（すなわち熱抵抗を低減）させることができる。   As a result of an experiment by the present inventor, in the semiconductor device 101 to which the second comparative example of FIG. 10 that does not provide an equivalent to the heat diffusion plate 6 is applied, 41 ° C./W (the semiconductor chip 102 generates 1 W of heat). In this case, the temperature rise of the semiconductor chip 102 from the ambient temperature was 41 ° C.). On the other hand, in the semiconductor device 1 of the present embodiment, the heat of 35.4 ° C./W (when the heat generation of the semiconductor chip 2 is 1 W, the temperature rise of the semiconductor chip 2 from the ambient temperature is 35.4 ° C.). It was resistance. Thus, according to the present embodiment, the heat dissipation characteristics of the semiconductor device can be improved (that is, the thermal resistance can be reduced).

（実施の形態２）
図１８は、本実施の形態の半導体装置１ａの平面透視図（上面図）であり、封止樹脂部７を透視したときの半導体装置１ａの平面透視図が示されている。図１９は、図１８の部分拡大図（部分拡大平面透視図）であり、図１９の中央部付近（半導体チップ２およびその近傍領域）の拡大図が示されている。図２０は、図１９において、半導体チップ２およびボンディングワイヤ５を外した（透視した）ときの半導体装置１ａの平面透視図（部分拡大平面透視図）である。図１８、図１９および図２０は、それぞれ上記実施の形態１の図３、図４および図５に対応するものである。なお、上記図５と同様、図２０では、理解を簡単にするために、半導体チップ２が搭載（配置）される位置を、点線で示してある。また、図２１〜図２３は、本実施の形態の半導体装置１ａの断面図（側面断面図）であり、図１８のＡ２−Ａ２線の位置の断面図が図２１にほぼ対応し、図１８のＢ２−Ｂ２線の位置の断面図が図２２にほぼ対応し、図１８のＣ２−Ｃ２線の位置の断面図が図２３にほぼ対応する。理解を簡単にするために、図２０においても、図１８のＡ２−Ａ２線、Ｂ２−Ｂ２線およびＣ２−Ｃ２線に対応する位置にＡ２−Ａ２線、Ｂ２−Ｂ２線およびＣ２−Ｃ２線を付してあるが、図２０に示されているのは半導体装置１ａの一部であるのに対して、図２１〜図２３は、半導体装置１ａ全体（図１８に示される領域全体）の断面図である。図２４および図２５は、本実施の形態の半導体装置１の部分拡大平面透視図であり、図２４は、搭載する半導体チップ２が小さい場合、図２５は、搭載する半導体チップ２が大きい場合に対応し、それぞれ上記図１３および図１４に相当するものである。上記図１３および図１４と同様、図２４および図２５においても、半導体チップ２が搭載（配置）される位置を点線で示し、接着材８の配置（塗布）領域にドットのハッチングを付してある。半導体チップ２の大きさは図２０と図２５とで同じであるが、図２５よりも図２４の方が、半導体チップ２の平面寸法が小さい。また、本実施の形態の半導体装置１ａの上面図および下面図は、上記実施の形態１の上記図１の上面図および上記図２の下面図と同様であるので、ここでは図示を省略する。 (Embodiment 2)
FIG. 18 is a plan perspective view (top view) of the semiconductor device 1a of the present embodiment, and shows a plan perspective view of the semiconductor device 1a when the sealing resin portion 7 is seen through. FIG. 19 is a partially enlarged view (partially enlarged plan perspective view) of FIG. 18, showing an enlarged view of the vicinity of the central portion (semiconductor chip 2 and its vicinity region) of FIG. 20 is a perspective plan view (partially enlarged plan perspective view) of the semiconductor device 1a when the semiconductor chip 2 and the bonding wire 5 are removed (seen through) in FIG. FIGS. 18, 19 and 20 correspond to FIGS. 3, 4 and 5 of the first embodiment, respectively. As in FIG. 5, in FIG. 20, the position where the semiconductor chip 2 is mounted (arranged) is indicated by a dotted line in order to facilitate understanding. 21 to 23 are sectional views (side sectional views) of the semiconductor device 1a of the present embodiment, and the sectional view taken along the line A2-A2 in FIG. 18 substantially corresponds to FIG. A sectional view taken along line B2-B2 in FIG. 18 substantially corresponds to FIG. 22, and a sectional view taken along line C2-C2 in FIG. 18 substantially corresponds to FIG. For easy understanding, also in FIG. 20, the A2-A2 line, the B2-B2 line, and the C2-C2 line are arranged at positions corresponding to the A2-A2, B2-B2, and C2-C2 lines in FIG. Although FIG. 20 shows a part of the semiconductor device 1a, FIGS. 21 to 23 show cross sections of the entire semiconductor device 1a (the entire region shown in FIG. 18). FIG. 24 and 25 are partially enlarged plan perspective views of the semiconductor device 1 of the present embodiment. FIG. 24 shows a case where the semiconductor chip 2 to be mounted is small, and FIG. 25 shows a case where the semiconductor chip 2 to be mounted is large. Corresponding to those shown in FIGS. 13 and 14, respectively. Similar to FIGS. 13 and 14, in FIGS. 24 and 25, the position where the semiconductor chip 2 is mounted (arranged) is indicated by a dotted line, and the area where the adhesive 8 is disposed (application) is hatched with dots. is there. Although the size of the semiconductor chip 2 is the same in FIG. 20 and FIG. 25, the planar dimension of the semiconductor chip 2 is smaller in FIG. 24 than in FIG. 25. The top view and bottom view of the semiconductor device 1a of the present embodiment are the same as the top view of FIG. 1 and the bottom view of FIG. 2 of the first embodiment, and are not shown here.

図１８〜図２５に示される本実施の形態の半導体装置１ａの構造について、上記実施の形態１の半導体装置１との相違点を主として説明する。   The structure of the semiconductor device 1a of the present embodiment shown in FIGS. 18 to 25 will be described mainly with respect to differences from the semiconductor device 1 of the first embodiment.

図１８〜図２３に示される本実施の形態の半導体装置１ａでは、図２０からも分かるように、ダイパッド３と熱拡散板６の内縁６ｃとを繋ぐ各メンバ９の延在方向は、Ｘ方向およびＹ方向である。すなわち、ダイパッド３から互いに反対方向でかつＸ方向に平行な方向に延在する２つのメンバ９と、ダイパッド３から互いに反対方向でかつＹ方向に平行な方向に延在する他の２つのメンバ９との合計４つのメンバ９が設けられている。平面矩形の封止樹脂部７の四辺（辺ＳＤ１〜ＳＤ４）は、Ｘ方向に平行な二辺（辺ＳＤ２，ＳＤ４）と、Ｙ方向に平行な他の二辺（辺ＳＤ１，ＳＤ３）とからなるため、各メンバ９の延在方向は、平面矩形の封止樹脂部７の各辺（辺ＳＤ１〜ＳＤ４）に直交する方向となっている。   In the semiconductor device 1a of the present embodiment shown in FIGS. 18 to 23, as can be seen from FIG. 20, the extending direction of each member 9 connecting the die pad 3 and the inner edge 6c of the thermal diffusion plate 6 is the X direction. And the Y direction. That is, two members 9 extending from the die pad 3 in directions opposite to each other and parallel to the X direction, and the other two members 9 extending from the die pad 3 in directions opposite to each other and parallel to the Y direction. A total of four members 9 are provided. Four sides (sides SD1 to SD4) of the planar rectangular sealing resin portion 7 are formed from two sides (sides SD2 and SD4) parallel to the X direction and other two sides (sides SD1 and SD3) parallel to the Y direction. Therefore, the extending direction of each member 9 is a direction orthogonal to each side (side SD1 to SD4) of the planar rectangular sealing resin portion 7.

別の観点から言うと、本実施の形態の半導体装置１ａでは、枠状の熱拡散板６は、平面矩形の半導体チップ２の四辺（４辺）にそれぞれ沿った四辺（４辺）を有し、熱拡散板６の各辺の中央部とダイパッド３とが、メンバ９で繋がっている。すなわち、メンバ９は４つ設けられており、熱拡散板６の内縁６ｃにおけるメンバ９が連結された位置は、熱拡散板６の四辺の各々の中央部となっている。更に具体的に言えば、枠状の熱拡散板６の各辺は、Ｘ方向およびＹ方向に延在しており、熱拡散板６のＸ方向に延在する辺の中央部に、Ｙ方向に延在するメンバ９が繋がり、熱拡散板６のＹ方向に延在する辺の中央部に、Ｘ方向に延在するメンバ９が繋がっているのである。   From another point of view, in the semiconductor device 1a of the present embodiment, the frame-shaped heat diffusion plate 6 has four sides (four sides) respectively along the four sides (four sides) of the planar rectangular semiconductor chip 2. The central portion of each side of the heat diffusion plate 6 and the die pad 3 are connected by a member 9. That is, four members 9 are provided, and the position where the member 9 is connected to the inner edge 6 c of the heat diffusion plate 6 is the center of each of the four sides of the heat diffusion plate 6. More specifically, each side of the frame-shaped heat diffusion plate 6 extends in the X direction and the Y direction, and the Y direction extends at the center of the side extending in the X direction of the heat diffusion plate 6. The member 9 extending in the X direction is connected to the central portion of the side extending in the Y direction of the heat diffusion plate 6.

このようにすることで、ダイパッド３と熱拡散板６との間をメンバ９によって最短距離で繋ぐことができる。すなわち、ダイパッド３と熱拡散板６の位置および形状が同じ場合に、上記実施の形態１のように熱拡散板６の四隅とダイパッド３との間をメンバ９で繋いだ場合と、本実施の形態のように、熱拡散板６の四辺の各々の中央部とダイパッド３との間をメンバ９で繋いだ場合とを比較すると、本実施の形態の方が、メンバ９の長さを短くすることができる。ここで、メンバ９の長さとは、ダイパッド３から熱拡散板６に向かうメンバ９の延在方向に平行な方向の長さに対応する。   By doing in this way, the die pad 3 and the thermal diffusion plate 6 can be connected by the member 9 at the shortest distance. That is, when the positions and shapes of the die pad 3 and the heat diffusing plate 6 are the same, when the four corners of the heat diffusing plate 6 and the die pad 3 are connected by the members 9 as in the first embodiment, Compared with the case where the center part of each of the four sides of the heat diffusion plate 6 and the die pad 3 are connected by the member 9 as in the form, the length of the member 9 is shortened in the present embodiment. be able to. Here, the length of the member 9 corresponds to the length in a direction parallel to the extending direction of the member 9 from the die pad 3 toward the heat diffusion plate 6.

従って、本実施の形態では、メンバ９の長さを短くすることができるため、半導体チップの熱が、半導体チップ２の裏面２ｂから、接着材８、ダイパッド３およびメンバ９を経由して熱拡散板６に拡散するまでの熱抵抗を低減することができ、半導体装置の放熱特性を、より向上させることができる。   Therefore, in this embodiment, since the length of the member 9 can be shortened, the heat of the semiconductor chip is diffused from the back surface 2b of the semiconductor chip 2 via the adhesive 8, the die pad 3, and the member 9. The thermal resistance until diffusion to the plate 6 can be reduced, and the heat dissipation characteristics of the semiconductor device can be further improved.

また、本実施の形態の半導体装置１ａにおいては、熱拡散板６の幅（外縁６ｄから内縁６ｃまでの幅または距離）は、熱拡散板６の四辺の各々の中央部が、中央部以外よりも広くなっている。すなわち、熱拡散板６における幅（外縁６ｄから内縁６ｃまでの幅）は、熱拡散板６の四辺のそれぞれの中央部の幅（外縁６ｄから内縁６ｃまでの幅）が、中央部以外の部分の幅（（外縁６ｄから内縁６ｃまでの幅））よりも広くなっている。換言すれば、熱拡散板６の四辺の各々の形状は、中央部の外縁６ｄが、インナリード部４ａが配置された方向に広がった形状となっている。そして、複数のリード４のインナリード部４ａの先端が、平面的に見て、熱拡散板６の外縁６ｄに沿って配置されている。   Further, in the semiconductor device 1a of the present embodiment, the width of the heat diffusion plate 6 (width or distance from the outer edge 6d to the inner edge 6c) is such that the central portion of each of the four sides of the heat diffusion plate 6 is other than the central portion. Is also getting wider. That is, the width of the heat diffusion plate 6 (the width from the outer edge 6d to the inner edge 6c) is the width of each central portion of the four sides of the heat diffusion plate 6 (the width from the outer edge 6d to the inner edge 6c). (Width from the outer edge 6d to the inner edge 6c)). In other words, the shape of each of the four sides of the heat diffusing plate 6 is such that the outer edge 6d at the center is widened in the direction in which the inner lead portion 4a is disposed. And the front-end | tip of the inner lead part 4a of the some lead | read | reed 4 is arrange | positioned along the outer edge 6d of the thermal diffusion board 6 seeing planarly.

これを別の観点から言うと、枠状の熱拡散板６の四辺の各々の端部（すなわち四隅）に吊りリード１０が連結されており、熱拡散板６の四辺の各々は、吊りリード１０に挟まれているので、上記した熱拡散板６の各辺は、熱拡散板６の吊りリード１０に挟まれた部分とみなすこともできる。このため、本実施の形態の半導体装置１ａにおいては、熱拡散板６の吊りリード１０に挟まれた部分（すなわち熱拡散板６の各辺）の外縁６ｄから内縁６ｃまでの距離（幅）は、熱拡散板６の吊りリード１０に挟まれた部分（すなわち熱拡散板６の各辺）の中央部が、中央部以外よりも広くなっているということもできる。また、熱拡散板６の吊りリード１０に挟まれた部分（すなわち熱拡散板６の各辺）の形状は、中央部の外縁６ｄがインナリード４ａが配置された方向に広がった形状ということもできる。そして、複数のリード４のインナリード部４ａの先端が、平面的に見て、熱拡散板６の外縁６ｄに沿って配置されているのである。   From another viewpoint, the suspension leads 10 are connected to the end portions (that is, the four corners) of the four sides of the frame-shaped heat diffusion plate 6, and each of the four sides of the heat diffusion plate 6 is connected to the suspension lead 10. Therefore, each side of the heat diffusion plate 6 can be regarded as a portion sandwiched between the suspension leads 10 of the heat diffusion plate 6. For this reason, in the semiconductor device 1a of the present embodiment, the distance (width) from the outer edge 6d to the inner edge 6c of the portion sandwiched between the suspension leads 10 of the heat diffusion plate 6 (that is, each side of the heat diffusion plate 6) is It can also be said that the center portion of the portion of the heat diffusion plate 6 sandwiched between the suspension leads 10 (that is, each side of the heat diffusion plate 6) is wider than the center portion. The shape of the portion of the heat diffusing plate 6 sandwiched between the suspension leads 10 (that is, each side of the heat diffusing plate 6) may be a shape in which the outer edge 6d of the central portion extends in the direction in which the inner lead 4a is disposed. it can. And the front-end | tip of the inner lead part 4a of the some lead | read | reed 4 is arrange | positioned along the outer edge 6d of the thermal diffusion board 6 seeing planarly.

複数のインナリード部４ａと半導体チップ２の複数の電極ＰＤとは、複数のボンディングワイヤ５を介して電気的に接続される。ワイヤボンディングの加工上の制約を満たすようにボンディングワイヤを配置設計するためには、図１９に示されるように、半導体チップ２の辺の中央に位置する電極ＰＤにワイヤボンディングするインナリード部４ａは、その先端を半導体チップ２から遠ざけて配置し、半導体チップ２の辺の中央から離れた位置の電極ＰＤにワイヤボンディングするインナリード部４ａは、その先端を半導体チップ２に近づけて配置させることが有効である。また、熱抵抗低減のためには、熱拡散板６の幅を広くすることが有効であるが、加工上の制約などから、熱拡散板６はリード４と平面的に重ならないレイアウトにする必要がある。   The plurality of inner lead portions 4 a and the plurality of electrodes PD of the semiconductor chip 2 are electrically connected via a plurality of bonding wires 5. In order to arrange and design the bonding wire so as to satisfy the restrictions on the wire bonding process, as shown in FIG. 19, the inner lead portion 4a for wire bonding to the electrode PD located at the center of the side of the semiconductor chip 2 is formed. The inner lead portion 4 a that is disposed with its tip away from the semiconductor chip 2 and wire-bonded to the electrode PD at a position away from the center of the side of the semiconductor chip 2 can be disposed with its tip close to the semiconductor chip 2. It is valid. In order to reduce the thermal resistance, it is effective to increase the width of the heat diffusion plate 6. However, due to processing restrictions, the heat diffusion plate 6 needs to have a layout that does not overlap the leads 4 in a plane. There is.

そこで、本実施の形態では、半導体チップ２を囲む複数のリード４のインナリード部４ａの先端の配置位置を、上述のワイヤボンディングを行いやすい配置とし、かつできるだけ熱拡散板６の幅をできるだけ広くするレイアウトにしている。すなわち、上記したように、熱拡散板６の幅を、熱拡散板６の四辺の各々の中央部が、中央部以外よりも広くなるようにし、かつ、複数のリード４のインナリード部４ａの先端が、平面的に見て、熱拡散板６の外縁６ｄに沿って配置されるようにしている。換言すれば、熱拡散板６の四辺の各々の形状を、中央部の外縁６ｄが、インナリード部４ａが配置された方向に広がった形状とし、かつ、複数のリード４のインナリード部４ａの先端が、平面的に見て、熱拡散板６の外縁６ｄに沿って配置されるようにしている。このようにすることで、ワイヤボンディングのしやすさと、熱拡散板６の幅を広くしたことによる更なる放熱特性の向上効果（熱抵抗低減効果）を得ることができる。   Therefore, in the present embodiment, the arrangement positions of the tips of the inner lead portions 4a of the plurality of leads 4 surrounding the semiconductor chip 2 are arranged so as to facilitate the wire bonding described above, and the width of the heat diffusion plate 6 is made as wide as possible. Layout. That is, as described above, the width of the heat diffusing plate 6 is set so that the center of each of the four sides of the heat diffusing plate 6 is wider than other than the center, and the inner lead portions 4a of the plurality of leads 4 The front end is arranged along the outer edge 6d of the heat diffusing plate 6 when seen in a plan view. In other words, the shape of each of the four sides of the heat diffusing plate 6 is such that the outer edge 6d of the central portion extends in the direction in which the inner lead portions 4a are arranged, and the inner lead portions 4a of the plurality of leads 4 The front end is arranged along the outer edge 6d of the heat diffusing plate 6 when seen in a plan view. By doing in this way, the easiness of wire bonding and the further improvement effect (heat resistance reduction effect) of the thermal radiation characteristic by having expanded the width | variety of the thermal-diffusion board 6 can be acquired.

本実施の形態の半導体装置１ａの他の構成は、上記実施の形態１の半導体装置１と同様であるので、ここではその説明は省略する。   Since the other configuration of the semiconductor device 1a of the present embodiment is the same as that of the semiconductor device 1 of the first embodiment, the description thereof is omitted here.

上述したように、本発明者が実験したところ、熱拡散板６に相当するものを設けない上記図１０の第２の比較例を適用した上記半導体装置１０１では４１℃／Ｗ、上記実施の形態１の半導体装置１では３５．４℃／Ｗの熱抵抗であったが、本実施の形態の半導体装置１ａでは、３３．０℃／Ｗ（半導体チップ２の発熱が１Ｗの場合に、環境温度からの半導体チップ２の温度上昇が３３．０℃）の熱抵抗であった。このように、本実施の形態によれば、半導体装置の放熱特性を更に向上（すなわち熱抵抗を更に低減）させることができる。   As described above, when the present inventor conducted experiments, the semiconductor device 101 to which the second comparative example of FIG. The semiconductor device 1 of FIG. 1 has a thermal resistance of 35.4 ° C./W, but the semiconductor device 1a of the present embodiment has a thermal resistance of 33.0 ° C./W (environmental temperature when the heat generated by the semiconductor chip 2 is 1 W) The temperature rise of the semiconductor chip 2 was 33.0 ° C.). Thus, according to the present embodiment, the heat dissipation characteristics of the semiconductor device can be further improved (that is, the thermal resistance can be further reduced).

また、上記実施の形態１と同様、本実施の形態においても、図２１〜図２５からも分かるように、搭載する半導体チップ２の大きさにかかわらず、ダイパッド３の上面３ａと、複数のメンバ９のうちの半導体チップ２の裏面２ｂに対向している部分の上面３ａとは、全面が半導体チップ２の裏面２ｂに接着材８で接着されている。   As in the first embodiment, in this embodiment, as can be seen from FIGS. 21 to 25, the upper surface 3a of the die pad 3 and a plurality of members regardless of the size of the semiconductor chip 2 to be mounted. 9 is bonded to the back surface 2b of the semiconductor chip 2 with an adhesive 8 on the entire upper surface 3a of the portion facing the back surface 2b of the semiconductor chip 2.

また、上記実施の形態１と同様、本実施の形態においても、ダイパッド３およびメンバ９上に半導体チップ２を搭載するため、ダイパッド３とメンバ９とを合わせたものをチップ搭載部とみなすことができ、この場合、熱拡散板６は、チップ搭載部ではなく、チップ搭載部（ダイパッド３とメンバ９とを合わせたもの）を囲むように配置された枠体部とみなすことができる。   Similarly to the first embodiment, in this embodiment, the semiconductor chip 2 is mounted on the die pad 3 and the member 9, so that the combination of the die pad 3 and the member 9 can be regarded as a chip mounting portion. In this case, the heat diffusing plate 6 can be regarded not as a chip mounting portion but as a frame body portion arranged so as to surround the chip mounting portion (a combination of the die pad 3 and the member 9).

また、上記実施の形態１と同様な別の見方をすると、本実施の形態においても、ダイパッド３とメンバ９と熱拡散板６とは一体的に形成されているので、ダイパッド３およびメンバ９だけでなく、熱拡散板６もチップ搭載部とみなすこともできる。すなわち、図２４および図２５に符号を付したように、ダイパッド３とメンバ９と熱拡散板６とを合わせたもの全体をチップ搭載部１２とみなすこともでき、このチップ搭載部１２には、熱拡散板６とメンバ９とダイパッド３とで囲まれた複数の開口部１３が形成されたものとなっている。このチップ搭載部１２の外縁（熱拡散板６の外縁６ｄに対応）は、半導体チップ２の外周よりも外側に位置しており、各開口部１３は、チップ搭載部１２の上面からチップ搭載部１２の下面まで貫通している。チップ搭載部１２の上面のうち、半導体チップ２の裏面２ｂに対向している領域でかつ開口部１３が形成されていない領域は、全面が半導体チップ２の裏面２ｂに接着材８で接着されている。チップ搭載部１２において、半導体チップ２の中央部の直下には、開口部１３が配置されておらず、これは、半導体チップ２の中央部の直下にはダイパッド３が配置されているためである。   Further, from another viewpoint similar to that of the first embodiment, in this embodiment as well, since the die pad 3, the member 9, and the heat diffusion plate 6 are integrally formed, only the die pad 3 and the member 9 are provided. In addition, the thermal diffusion plate 6 can also be regarded as a chip mounting portion. That is, as indicated by the reference numerals in FIGS. 24 and 25, the whole of the die pad 3, the member 9, and the heat diffusing plate 6 can be regarded as the chip mounting portion 12. A plurality of openings 13 surrounded by the heat diffusing plate 6, the member 9, and the die pad 3 are formed. The outer edge of the chip mounting portion 12 (corresponding to the outer edge 6d of the heat diffusion plate 6) is located outside the outer periphery of the semiconductor chip 2, and each opening 13 is formed from the upper surface of the chip mounting portion 12 to the chip mounting portion. 12 penetrates to the bottom surface. Of the upper surface of the chip mounting portion 12, the entire region of the region facing the back surface 2 b of the semiconductor chip 2 where the opening 13 is not formed is bonded to the back surface 2 b of the semiconductor chip 2 with the adhesive 8. Yes. In the chip mounting portion 12, the opening 13 is not disposed immediately below the central portion of the semiconductor chip 2, because the die pad 3 is disposed immediately below the central portion of the semiconductor chip 2. .

図２６は、本実施の形態の半導体装置１ａの変形例を示す部分拡大平面透視図であり、上記図２５に対応するものである。開口部１３の平面形状は、四角形に限定されず、他の形状、例えば図２６のように円形とすることもできる。   FIG. 26 is a partially enlarged plan perspective view showing a modification of the semiconductor device 1a of the present embodiment, and corresponds to FIG. The planar shape of the opening 13 is not limited to a quadrangle, and may be another shape, for example, a circle as shown in FIG.

つまり、開口部１３の形状によらず、各開口部１３は、半導体チップ２に平面的に重なる部分と平面的に重ならない部分とを有している。すなわち、開口部１３の形状によらず、各開口部１３は、一部が半導体チップ２で平面的に覆われるが、他の部分は、半導体チップ２で平面的に覆われていない状態となっていることが必要である。これにより、上記実施の形態１で説明したように、モールド工程において、モールド樹脂が開口部１３内に入り込んだ際に、半導体チップ２で覆われていない部分の開口部１３では、チップ搭載部１２よりも上方にも下方にもモールド樹脂が流れることができるため、開口部１３内の封止樹脂部７にボイドが発生するのを抑制または防止することができ、半導体装置の信頼性を向上させることができる。   That is, regardless of the shape of the opening 13, each opening 13 has a portion that overlaps the semiconductor chip 2 in plan and a portion that does not overlap in plan. That is, regardless of the shape of the opening 13, a part of each opening 13 is planarly covered with the semiconductor chip 2, but the other part is not covered planarly with the semiconductor chip 2. It is necessary to be. As a result, as described in the first embodiment, when the molding resin enters the opening 13 in the molding process, the opening 13 in the portion not covered with the semiconductor chip 2 has the chip mounting portion 12. Since the mold resin can flow both upward and downward, the generation of voids in the sealing resin portion 7 in the opening 13 can be suppressed or prevented, and the reliability of the semiconductor device is improved. be able to.

また、平面矩形の半導体チップ２の四隅が、チップ搭載部１２に平面的に重ならず、開口部１３上に位置することが、より好ましい。すなわち、開口部１３が、半導体チップ２の角を囲むような平面上の配置となっていることが、より好ましい。換言すれば、平面的に見て、半導体チップ２の角を開口部１３が囲んでいるように、開口部１３が配置されていることが、より好ましい。これにより、各開口部１３において半導体チップ２に平面的に重ならない部分が分割されずに連続的になるため、モールド樹脂が開口部１３内に入り込んだ際に、モールド樹脂が開口部１３の上方にも下方にもスムースに流れることができ、ボイドの形成を的確に防止できるようになる。また、モールド工程において、ボイドは半導体チップ２の四隅に対応する開口部１３の角部近傍に生じやすいが、半導体チップ２の四隅を開口部１３上に配置させれば、ボイドが生じやすい部分を半導体チップ２で覆わずに解放させることができるため、ボイドの形成防止に有利である。   Further, it is more preferable that the four corners of the planar rectangular semiconductor chip 2 are positioned on the opening portion 13 without overlapping the chip mounting portion 12 in a planar manner. That is, it is more preferable that the openings 13 are arranged on a plane so as to surround the corners of the semiconductor chip 2. In other words, it is more preferable that the opening 13 is arranged so that the opening 13 surrounds the corner of the semiconductor chip 2 in a plan view. As a result, a portion that does not overlap with the semiconductor chip 2 in each opening 13 is continuous without being divided, so that when the mold resin enters the opening 13, the mold resin is located above the opening 13. In addition, it can flow smoothly downward as well, and the formation of voids can be prevented accurately. In the molding process, voids are likely to occur near the corners of the opening 13 corresponding to the four corners of the semiconductor chip 2, but if the four corners of the semiconductor chip 2 are arranged on the opening 13, voids are likely to occur. Since it can be released without being covered with the semiconductor chip 2, it is advantageous in preventing formation of voids.

また、メンバ９の平面形状が、幅が細い部分と幅が広い部分とが混在している形状であると、幅が細い部分によって熱抵抗が増大してしまう。このため、メンバ９の面積が同じであれば、メンバ９の幅がメンバ９の延在方向に変動するよりも均一である方が、メンバ９の熱抵抗を低くすることができる。このため、メンバ９が同じ幅でダイパッド３からメンバ９に向かって延在することが、メンバ９の熱抵抗低減のためには、より好ましい。   Further, if the planar shape of the member 9 is a shape in which a narrow width portion and a wide width portion are mixed, the thermal resistance increases due to the narrow width portion. For this reason, if the area of the member 9 is the same, the thermal resistance of the member 9 can be lowered if the width of the member 9 is uniform rather than changing in the extending direction of the member 9. For this reason, it is more preferable for the member 9 to extend from the die pad 3 toward the member 9 with the same width in order to reduce the thermal resistance of the member 9.

（実施の形態３）
図２７は、本実施の形態の半導体装置の要部平面透視図であり、上記実施の形態２の上記図２０に対応する。本実施の形態は、上記実施の形態２の変形例に対応するものである。上記図２０と同様、図２７においても、封止樹脂部７を透視しかつ更に半導体チップ２およびボンディングワイヤ５を外した（透視した）ときの半導体装置の要部平面透視図が示されており、理解を簡単にするために、半導体チップ２が搭載（配置）される位置を点線で示してある。 (Embodiment 3)
FIG. 27 is a plan perspective view of the main part of the semiconductor device of the present embodiment, and corresponds to FIG. 20 of the second embodiment. This embodiment corresponds to a modification of the second embodiment. As in FIG. 20, FIG. 27 shows a plan perspective view of the main part of the semiconductor device when the sealing resin portion 7 is seen through and the semiconductor chip 2 and the bonding wire 5 are removed (see through). In order to facilitate understanding, the position where the semiconductor chip 2 is mounted (arranged) is indicated by a dotted line.

上記実施の形態１，２では、ダイパッド３の平面形状を、メンバ９の幅（ダイパッド３から熱拡散板６に向かうメンバ９の延在方向に直交する方向の幅）Ｗ１よりも大きな直径を有する円形としていた。それに対して、本実施の形態では、ダイパッド３の平面形状を、四角形（矩形）とし、四角形のダイパッド３の各辺の長さを、メンバ９の幅（ダイパッド３から熱拡散板６に向かうメンバ９の延在方向に直交する方向の幅）Ｗ１と同じにしている。すなわち、Ｘ方向に延在するメンバ９とＹ方向に延在するメンバ９との交差領域がダイパッド３となっており、交差領域（ダイパッド３）の幅が、交差領域（ダイパッド３）以外のメンバ９の幅Ｗ１と同じになっているのである。   In the first and second embodiments, the planar shape of the die pad 3 has a diameter larger than the width of the member 9 (width in the direction perpendicular to the extending direction of the member 9 from the die pad 3 toward the heat diffusion plate 6) W1. It was round. On the other hand, in the present embodiment, the planar shape of the die pad 3 is a square (rectangular), and the length of each side of the square die pad 3 is set to the width of the member 9 (member from the die pad 3 toward the heat diffusion plate 6). 9 (width in a direction perpendicular to the extending direction) W1). That is, the intersection region between the member 9 extending in the X direction and the member 9 extending in the Y direction is the die pad 3, and the width of the intersection region (die pad 3) is a member other than the intersection region (die pad 3). It is the same as the width W1 of 9.

本実施の形態の半導体装置の他の構成は、上記実施の形態２の半導体装置１ａと同様であるので、ここではその説明は省略する。   Since the other configuration of the semiconductor device of the present embodiment is the same as that of the semiconductor device 1a of the second embodiment, description thereof is omitted here.

本実施の形態では、上記実施の形態２の半導体装置１ａに比べて、ダイパッド３の面積が小さくなる分、半導体チップ２の裏面２ｂと封止樹脂部７との接着面積を大きくすることができる。このため、半導体装置を上記実装基板ＰＷＢなどに実装する際の半田リフロー時に、半導体チップ２がダイパッド３やメンバ９から剥がれるのを、より的確に防止することができ、半導体装置の信頼性（耐半田リフロー性）を、より向上させることができる。   In the present embodiment, the area of the die pad 3 is smaller than that of the semiconductor device 1a of the second embodiment, so that the adhesion area between the back surface 2b of the semiconductor chip 2 and the sealing resin portion 7 can be increased. . For this reason, it is possible to more accurately prevent the semiconductor chip 2 from being peeled off from the die pad 3 or the member 9 at the time of solder reflow when mounting the semiconductor device on the mounting board PWB or the like. (Solder reflowability) can be further improved.

一方、上記実施の形態１や上記実施の形態２のように、ダイパッド３の平面形状を、メンバ９の幅Ｗ１よりも大きな直径を有する円形とした場合には、半導体チップ２のダイボンディング工程を安定して行うことができるため、半導体装置の組立性（組立容易性）を向上させることができる。また、ダイパッド３の面積が大きい分、熱抵抗を低減できるため、放熱特性を、より向上させることができる。   On the other hand, when the planar shape of the die pad 3 is a circle having a diameter larger than the width W1 of the member 9 as in the first embodiment and the second embodiment, the die bonding process of the semiconductor chip 2 is performed. Since this can be performed stably, the assembling property (easy assembly) of the semiconductor device can be improved. Moreover, since the thermal resistance can be reduced by the large area of the die pad 3, the heat dissipation characteristics can be further improved.

本実施の形態は、上記実施の形態１，２および後述の実施の形態５〜９のいずれに対しても適用することができる。   This embodiment can be applied to any of Embodiments 1 and 2 and Embodiments 5 to 9 described later.

（実施の形態４）
図２８は、本実施の形態の半導体装置の要部平面透視図であり、上記実施の形態２，３の上記図２０や図２７に対応する。本実施の形態は、上記実施の形態３の更に変形例に対応するものである。上記図２０や図２７と同様、図２８においても、封止樹脂部７を透視しかつ更に半導体チップ２およびボンディングワイヤ５を外した（透視した）ときの半導体装置の要部平面透視図が示されており、理解を簡単にするために、半導体チップ２が搭載（配置）される位置を点線で示してある。 (Embodiment 4)
FIG. 28 is a plan perspective view of the main part of the semiconductor device of the present embodiment, and corresponds to FIGS. 20 and 27 of the second and third embodiments. The present embodiment corresponds to a further modification of the third embodiment. Like FIG. 20 and FIG. 27, FIG. 28 also shows a plan view of the principal part of the semiconductor device when the sealing resin portion 7 is seen through and the semiconductor chip 2 and the bonding wire 5 are further removed (see through). In order to facilitate understanding, the position where the semiconductor chip 2 is mounted (arranged) is indicated by a dotted line.

上記実施の形態３では、ダイパッド３の平面形状を、四角形（矩形）とし、四角形のダイパッド３の各辺の長さを、メンバ９の幅Ｗ１と同じにしていた。それに対して、本実施の形態では、ダイパッド３の平面形状を、四角形（矩形）とするが、ダイパッド３の各辺の長さを、メンバ９の幅（ダイパッド３から熱拡散板６に向かうメンバ９の延在方向に直交する方向の幅）Ｗ１よりも小さくしている。すなわち、Ｘ方向に延在するメンバ９とＹ方向に延在するメンバ９との交差領域がダイパッド３となっており、交差領域（ダイパッド３）の幅が、交差領域（ダイパッド３）以外のメンバ９の幅Ｗ１よりも小さくなっているのである。   In the third embodiment, the planar shape of the die pad 3 is a square (rectangle), and the length of each side of the square die pad 3 is the same as the width W 1 of the member 9. On the other hand, in the present embodiment, the planar shape of the die pad 3 is a square (rectangular), but the length of each side of the die pad 3 is set to the width of the member 9 (member from the die pad 3 toward the heat diffusion plate 6). 9 (width in a direction perpendicular to the extending direction) W1). That is, the intersection region between the member 9 extending in the X direction and the member 9 extending in the Y direction is the die pad 3, and the width of the intersection region (die pad 3) is a member other than the intersection region (die pad 3). It is smaller than the width W1 of 9.

本実施の形態の半導体装置の他の構成は、上記実施の形態３の半導体装置と同様であるので、ここではその説明は省略する。   Since the other configuration of the semiconductor device of the present embodiment is the same as that of the semiconductor device of the third embodiment, description thereof is omitted here.

上記実施の形態３では接着材８で接着されるチップ搭載部の寸法で最も大きくなるのはＸ方向に延在するメンバ９とＹ方向に延在するメンバ９との交差領域の対角線方向であるが、本実施の形態では、それに比べて、半導体チップ２の裏面２ｂとダイパッド３との接着材８を介した接着面の長さを短くすることができるため、半導体装置を上記実装基板ＰＷＢなどに実装する際の半田リフロー時に、半導体チップ２がダイパッド３やメンバ９から剥がれるのを、更に的確に防止することができ、半導体装置の信頼性（耐半田リフロー性）を、更に向上させることができる。   In the third embodiment, the dimension of the chip mounting portion bonded by the adhesive 8 is the largest in the diagonal direction of the intersecting region between the member 9 extending in the X direction and the member 9 extending in the Y direction. However, in the present embodiment, the length of the bonding surface through the bonding material 8 between the back surface 2b of the semiconductor chip 2 and the die pad 3 can be shortened, so that the semiconductor device is mounted on the mounting substrate PWB or the like. It is possible to more accurately prevent the semiconductor chip 2 from being peeled off from the die pad 3 or the member 9 at the time of solder reflow when mounted on the semiconductor device, and to further improve the reliability (solder reflow resistance) of the semiconductor device. it can.

また、半導体チップ２の裏面２ｂは、ダイパッド３だけでなくメンバ９にも接着材８で接着されており、半導体チップ２の発熱を熱拡散板６へ効率的に伝導させるためには、メンバ９の幅Ｗ１を大きくすることが有効である。しかしながら、メンバ９の幅Ｗ１を大きくすることは、放熱特性向上の面では有利であるが、半導体装置を上記実装基板ＰＷＢなどに実装する際の半田リフロー時に、半導体チップ２がダイパッド３やメンバ９から剥がれるのを防止する面では不利である。このため、放熱特性をより向上させるためにメンバ９の幅Ｗ１を大きくする場合に、本実施の形態を適用すれば効果が大きい。本実施の形態を適用することで、たとえメンバ９の幅Ｗ１を大きくしたとしても、半導体装置を上記実装基板ＰＷＢなどに実装する際の半田リフロー時に、半導体チップ２がダイパッド３やメンバ９から剥がれるのを抑制しやすくなる。   Further, the back surface 2b of the semiconductor chip 2 is bonded not only to the die pad 3 but also to the member 9 with the adhesive material 8. In order to efficiently conduct the heat generated by the semiconductor chip 2 to the heat diffusion plate 6, the member 9 is used. It is effective to increase the width W1. However, increasing the width W1 of the member 9 is advantageous in terms of improving heat dissipation characteristics. However, the semiconductor chip 2 may be attached to the die pad 3 or the member 9 during solder reflow when the semiconductor device is mounted on the mounting substrate PWB or the like. It is disadvantageous in terms of preventing peeling. For this reason, when this embodiment is applied when the width W1 of the member 9 is increased in order to further improve the heat dissipation characteristics, the effect is great. By applying this embodiment, even if the width W1 of the member 9 is increased, the semiconductor chip 2 is peeled off from the die pad 3 and the member 9 during solder reflow when the semiconductor device is mounted on the mounting substrate PWB or the like. It becomes easy to suppress.

本実施の形態は、上記実施の形態１，２および後述の実施の形態５〜９のいずれに対しても適用することができる。   This embodiment can be applied to any of Embodiments 1 and 2 and Embodiments 5 to 9 described later.

（実施の形態５）
図２９は、本実施の形態の半導体装置１ｂの要部平面透視図であり、図３０〜図３２は、本実施の形態の半導体装置１ｂの断面図である。本実施の形態は、上記実施の形態２の変形例に対応するものである。図２９は、上記実施の形態２の図２０に対応し、図３０は、上記実施の形態２の図２１（すなわち上記図１８のＡ２−Ａ２線に相当する位置での断面）に対応し、図３１は、上記実施の形態２の図２２（すなわち上記図１８のＢ２−Ｂ２線に相当する位置での断面）に対応し、図３２は、上記実施の形態２の図２３（すなわち上記図１８のＣ２−Ｃ２線に相当する位置での断面）に対応する。上記図２０と同様、図２９においても、封止樹脂部７を透視しかつ更に半導体チップ２およびボンディングワイヤ５を外した（透視した）ときの半導体装置の要部平面透視図が示されており、理解を簡単にするために、半導体チップ２が搭載（配置）される位置を点線で示してある。また、理解を簡単にするために、図２９においても、図１８のＡ２−Ａ２線、Ｂ２−Ｂ２線およびＣ２−Ｃ２線に対応する位置にＡ２−Ａ２線、Ｂ２−Ｂ２線およびＣ２−Ｃ２線を付してあるが、図２９に示されているのは半導体装置１ｂの一部であるのに対して、図３０〜図３２の断面図は、半導体装置１ｂ全体（上記図１８に示される領域全体）の断面図である。 (Embodiment 5)
FIG. 29 is a perspective plan view of a main part of the semiconductor device 1b of the present embodiment, and FIGS. 30 to 32 are cross-sectional views of the semiconductor device 1b of the present embodiment. This embodiment corresponds to a modification of the second embodiment. FIG. 29 corresponds to FIG. 20 of the second embodiment, and FIG. 30 corresponds to FIG. 21 of the second embodiment (that is, a cross section at a position corresponding to the A2-A2 line of FIG. 18). 31 corresponds to FIG. 22 of the second embodiment (that is, a cross-section at a position corresponding to the line B2-B2 of FIG. 18), and FIG. 32 corresponds to FIG. 23 of the second embodiment (that is, the above-described figure). 18 corresponding to the line C2-C2). Similar to FIG. 20 above, FIG. 29 also shows a plan perspective view of the main part of the semiconductor device when the sealing resin portion 7 is seen through and the semiconductor chip 2 and the bonding wire 5 are removed (see through). In order to facilitate understanding, the position where the semiconductor chip 2 is mounted (arranged) is indicated by a dotted line. In order to simplify the understanding, also in FIG. 29, the A2-A2 line, the B2-B2 line, and the C2-C2 are located at positions corresponding to the A2-A2, B2-B2, and C2-C2 lines in FIG. 29 is a part of the semiconductor device 1b, whereas the cross-sectional views of FIGS. 30 to 32 show the entire semiconductor device 1b (shown in FIG. 18 above). FIG.

上記実施の形態２と本実施の形態のいずれにおいても、インナリード部４ａと半導体チップ２の電極ＰＤとの間のワイヤボンディングがしやすいように、ダイパッド３およびメンバ９の高さ位置は、インナリード部４ａの高さ位置よりも低くしてある。しかしながら、熱拡散板６の高さ位置は、上記実施の形態２と本実施の形態とで異なっている。   In both of the second embodiment and the present embodiment, the height positions of the die pad 3 and the member 9 are set so that the wire bonding between the inner lead portion 4a and the electrode PD of the semiconductor chip 2 is easy. It is made lower than the height position of the lead part 4a. However, the height position of the heat diffusing plate 6 differs between the second embodiment and the present embodiment.

なお、本願で述べる高さまたは高さ位置は、封止樹脂部７の裏面７ｂを基準とし、封止樹脂部７の裏面７ｂからの各部材の上面までの高さに対応する。例えば、ダイパッド３の高さ位置は、封止樹脂部７の裏面７ｂからダイパッド３の上面３ａまでの高さに対応し、メンバ９の高さ位置は、封止樹脂部７の裏面７ｂからメンバ９の上面３ａまでの高さに対応し、熱拡散板６の高さ位置は、封止樹脂部７の裏面７ｂから熱拡散板６の上面６ａまでの高さに対応し、インナリード部４ａの高さ位置は、封止樹脂部７の裏面７ｂからインナリード部４ａの上面４ｃまでの高さに対応する。   The height or height position described in the present application corresponds to the height from the back surface 7b of the sealing resin portion 7 to the top surface of each member with the back surface 7b of the sealing resin portion 7 as a reference. For example, the height position of the die pad 3 corresponds to the height from the back surface 7 b of the sealing resin portion 7 to the top surface 3 a of the die pad 3, and the height position of the member 9 is from the back surface 7 b of the sealing resin portion 7 to the member. 9 corresponds to the height of the upper surface 3a of the heat diffusion plate 6, and the height position of the heat diffusion plate 6 corresponds to the height from the back surface 7b of the sealing resin portion 7 to the upper surface 6a of the heat diffusion plate 6, and the inner lead portion 4a. Corresponds to the height from the back surface 7b of the sealing resin portion 7 to the upper surface 4c of the inner lead portion 4a.

すなわち、上記実施の形態２では、上記図２１〜図２３からも分かるように、ダイパッド３、メンバ９および熱拡散板６（の各上面３ａ，６ａ）が、互いに同じ高さ位置にあり、インナリード部４ａよりも低い位置（高さ位置）に、熱拡散板６が配置されていた。このため、上記実施の形態２では、上記図２０および図２１に示されるように、吊りリード１０の途中に折り曲げ部（屈曲部）１０ａを設けていた。この折り曲げ部１０ａで吊りリード１０が折り曲げられることで、折り曲げ部１０ａよりも外側（ダイパッド３または半導体チップ２の中心から離れる側を外側とする）の吊りリード１０の高さ位置よりも、折り曲げ部１０ａよりも内側（ダイパッド３または半導体チップ２の中心に近づく側を内側とする）の吊りリート１０、熱拡散板６、メンバ９およびダイパッド３の高さ位置を低くしている。折り曲げ部１０ａよりも外側の吊りリード１０の高さ位置と、インナリード部４ａの高さ位置とはほぼ同じである。上記実施の形態２では、吊りリード１０に折り曲げ部１０ａを設けたことで、インナリード部４ａよりも低い位置（高さ位置）に、ダイパッド３、メンバ９および熱拡散板６を配置することができる。   That is, in the second embodiment, as can be seen from FIGS. 21 to 23, the die pad 3, the member 9, and the heat diffusion plate 6 (the upper surfaces 3a and 6a thereof) are at the same height position, and the inner The thermal diffusion plate 6 was arranged at a position (height position) lower than the lead portion 4a. For this reason, in the second embodiment, as shown in FIGS. 20 and 21, the bent portion (bent portion) 10 a is provided in the middle of the suspension lead 10. The bent lead 10 is bent at the bent portion 10a, so that the bent portion is located at a position higher than the height of the suspended lead 10 outside the bent portion 10a (the side away from the center of the die pad 3 or the semiconductor chip 2). The height positions of the suspension sheet 10, the heat diffusion plate 6, the member 9, and the die pad 3 on the inner side (the side closer to the center of the die pad 3 or the semiconductor chip 2) than 10 a are set low. The height position of the suspension lead 10 outside the bent portion 10a is substantially the same as the height position of the inner lead portion 4a. In the second embodiment, since the bent lead 10a is provided on the suspension lead 10, the die pad 3, the member 9, and the heat diffusion plate 6 can be arranged at a position (height position) lower than the inner lead 4a. it can.

一方、本実施の形態の半導体装置１ｂでは、図３０〜図３２からも分かるように、熱拡散板６（の上面６ａ）の高さ位置はダイパッド３およびメンバ９（の上面３ａ）の高さ位置よりも高くなっており、好ましくは、熱拡散板６（の上面６ａ）がインナリード４ａ（の上面４ｃ）と同じ高さ位置にある。このため、上記実施の形態２で形成していた折り曲げ部１０ａに相当するものは、本実施の形態では吊りリード１０に設けていない。その代わりに、本実施の形態では、各メンバ９と熱拡散板６の内縁６ｃとの間に折り曲げ部９ａを設けており、この折り曲げ部９ａは、ダイパッド３およびメンバ９の上面３ａが、熱拡散板６の上面６ａよりも低くなるように折り曲げられている。この折り曲げ部９ａは、熱拡散板６およびメンバ９と一体的に形成されている。この折り曲げ部９ａによって、吊りリード１０および熱拡散板６の高さ位置よりも、メンバ９およびダイパッド３の高さ位置を低くしているのである。   On the other hand, in the semiconductor device 1b of the present embodiment, as can be seen from FIGS. 30 to 32, the height position of the heat diffusion plate 6 (the upper surface 6a thereof) is the height of the die pad 3 and the member 9 (the upper surface 3a thereof). The heat diffusion plate 6 (upper surface 6a) is preferably at the same height as the inner lead 4a (upper surface 4c). For this reason, what is equivalent to the bent portion 10a formed in the second embodiment is not provided in the suspension lead 10 in the present embodiment. Instead, in the present embodiment, a bent portion 9a is provided between each member 9 and the inner edge 6c of the heat diffusing plate 6, and the bent portion 9a is formed so that the die pad 3 and the upper surface 3a of the member 9 are heated. The diffusion plate 6 is bent so as to be lower than the upper surface 6a. The bent portion 9 a is formed integrally with the heat diffusing plate 6 and the member 9. The bent portions 9 a make the height positions of the members 9 and the die pad 3 lower than the height positions of the suspension leads 10 and the heat diffusing plate 6.

本実施の形態では、吊りリード１０に上記折り曲げ部１０ａに相当するものを設けていないため、吊りリード１０の高さ位置と熱拡散板６の高さ位置とインナリード部４ａの高さ位置とはほぼ同じである。そして、吊りリード１０ではなくメンバ９と熱拡散板６の間に折り曲げ部９ａを設けたことで、インナリード部４ａ（の上面４ｃ）よりも低い位置に、ダイパッド３およびメンバ９（の上面３ａ）を配置することができるとともに、熱拡散板６（の上面６ａ）をダイパッド３およびメンバ９（の上面３ａ）よりも高い位置に配置することができる。好ましくは、熱拡散板６（の上面６ａ）をインナリード４ａ（の上面４ｃ）と同じ高さ位置に配置することができる。   In the present embodiment, since the suspension lead 10 is not provided with the one corresponding to the bent portion 10a, the height position of the suspension lead 10, the height position of the heat diffusion plate 6, and the height position of the inner lead portion 4a Are almost the same. Further, by providing the bent portion 9a between the member 9 and the heat diffusion plate 6 instead of the suspension lead 10, the die pad 3 and the member 9 (the upper surface 3a thereof) are positioned at a position lower than the inner lead portion 4a (the upper surface 4c thereof). ) And the thermal diffusion plate 6 (the upper surface 6a thereof) can be disposed higher than the die pad 3 and the member 9 (the upper surface 3a thereof). Preferably, the heat diffusion plate 6 (the upper surface 6a thereof) can be disposed at the same height as the inner lead 4a (the upper surface 4c thereof).

また、本実施の形態では、メンバ９と熱拡散板６の間に折り曲げ部９ａを設けているが、この折り曲げ部９ａ上には半導体チップ２を搭載することができず、半導体チップ２は、折り曲げ部９ａ以外の平坦なメンバ９およびダイパッド３に接着材８で接着される。このため、図２９および図３１にも示されるように、半導体チップ２は、折り曲げ部９ａに平面的に重ならないように、折り曲げ部９ａよりも内側（ダイパッド３の中心に近づく側を内側とする）の平坦なメンバ９およびダイパッド３上に配置され、平坦なメンバ９およびダイパッド３に接着材８を介して接着されている。また、搭載可能な半導体チップ２の平面寸法の上限をできるだけ大きくできるように、折り曲げ部９ａは、熱拡散板６の内縁６ｃにできるだけ近い位置に設けることが好ましい。   In the present embodiment, the bent portion 9a is provided between the member 9 and the heat diffusing plate 6. However, the semiconductor chip 2 cannot be mounted on the bent portion 9a. The flat member 9 other than the bent portion 9 a and the die pad 3 are bonded with an adhesive 8. For this reason, as also shown in FIGS. 29 and 31, the semiconductor chip 2 is located on the inner side of the bent portion 9a (the side closer to the center of the die pad 3 is the inner side) so as not to overlap the bent portion 9a in plan view. ) On the flat member 9 and the die pad 3, and are bonded to the flat member 9 and the die pad 3 through the adhesive 8. Further, the bent portion 9a is preferably provided as close as possible to the inner edge 6c of the heat diffusion plate 6 so that the upper limit of the planar dimension of the mountable semiconductor chip 2 can be made as large as possible.

本実施の形態の半導体装置１ｂの他の構成は、上記実施の形態２の半導体装置１ａと同様であるので、ここではその説明は省略する。   Since the other configuration of the semiconductor device 1b of the present embodiment is the same as that of the semiconductor device 1a of the second embodiment, the description thereof is omitted here.

熱拡散板６からインナリード部４ａへは、熱拡散板６の高さ位置が、インナリード部４ａの高さ位置に近いほど、熱伝導しやすくなり、熱拡散板６の高さ位置とインナリード部４ａの高さ位置とが同じであれば、熱拡散板６の外縁６ｄとインナリード部４ａの先端とが最短距離で対向するため、熱拡散板６からインナリード部４ａへ最も効率的に熱伝導させることができる。本実施の形態では、熱拡散板６とメンバ９の間に折り曲げ部９ａを設けて、熱拡散板６（の上面６ａ）の高さ位置をダイパッド３およびメンバ９（の上面３ａ）の高さ位置よりも高くすることで、熱拡散板６の高さ位置をインナリード部４ａの高さ位置に近づけることができ、より好ましくは、熱拡散板６（の上面６ａ）の高さ位置を、インナリード４ａ（の上面４ｃ）の高さ位置と同じにすることができる。従って、熱拡散板６からインナリード部４ａへ効率的に熱伝導させることができるため、半導体チップ２で生じた熱を、ダイパッド３、メンバ９および熱拡散板６を経由して、熱拡散板６からインナリード部４ａへ効率的に伝導させることができ、上記第２の放熱経路（図８の矢印Ｈ２の放熱経路）からの放熱特性を、より向上させることができる。このため、半導体装置１ｂの放熱特性を、より向上させることができる。   From the heat diffusion plate 6 to the inner lead portion 4a, the closer the height position of the heat diffusion plate 6 is to the height position of the inner lead portion 4a, the easier it is to conduct heat. If the lead portion 4a has the same height position, the outer edge 6d of the heat diffusion plate 6 and the tip of the inner lead portion 4a face each other at the shortest distance, so that the heat diffusion plate 6 is most efficient from the inner lead portion 4a. Heat conduction. In the present embodiment, a bent portion 9a is provided between the heat diffusion plate 6 and the member 9, and the height position of the heat diffusion plate 6 (the upper surface 6a thereof) is set to the height of the die pad 3 and the member 9 (the upper surface 3a thereof). By making it higher than the position, the height position of the heat diffusion plate 6 can be brought close to the height position of the inner lead portion 4a, and more preferably, the height position of the heat diffusion plate 6 (the upper surface 6a thereof) is It can be made the same as the height position of the inner lead 4a (the upper surface 4c thereof). Accordingly, since heat can be efficiently conducted from the heat diffusion plate 6 to the inner lead portion 4a, the heat generated in the semiconductor chip 2 is transmitted through the die pad 3, the member 9, and the heat diffusion plate 6 to the heat diffusion plate. 6 can be efficiently conducted from the inner lead portion 4a, and the heat dissipation characteristics from the second heat dissipation path (heat dissipation path indicated by the arrow H2 in FIG. 8) can be further improved. For this reason, the heat dissipation characteristic of the semiconductor device 1b can be further improved.

また、本実施の形態では、折り曲げ部９ａによって、熱拡散板６（の上面６ａ）の高さ位置を、半導体チップ２の裏面２ｂと半導体チップ２の表面２ａとの間の高さ位置にすることができる。これにより、熱拡散板６が半導体チップ２の側面に対向した状態になるため、半導体チップ２の熱を、半導体チップ２の裏面２ｂから接着材８、ダイパッド３およびメンバ９を経由して熱拡散板６に伝導させる経路に加えて、半導体チップ２の側面から、半導体チップ２の側面と熱拡散板６の間の封止樹脂部７を経由して熱拡散板６に伝導させることができる。従って、半導体チップ２の熱を熱拡散板６に、より効率的に伝導させることができ、半導体装置１ｂの放熱特性を、より向上させることができる。   Further, in the present embodiment, the bent portion 9a causes the heat diffusion plate 6 (the upper surface 6a) to have a height position between the back surface 2b of the semiconductor chip 2 and the front surface 2a of the semiconductor chip 2. be able to. As a result, the heat diffusion plate 6 faces the side surface of the semiconductor chip 2, so that the heat of the semiconductor chip 2 is diffused from the back surface 2 b of the semiconductor chip 2 through the adhesive 8, the die pad 3 and the member 9. In addition to the path conducted to the plate 6, it can be conducted from the side surface of the semiconductor chip 2 to the heat diffusion plate 6 via the sealing resin portion 7 between the side surface of the semiconductor chip 2 and the heat diffusion plate 6. Therefore, the heat of the semiconductor chip 2 can be more efficiently conducted to the thermal diffusion plate 6, and the heat dissipation characteristics of the semiconductor device 1b can be further improved.

また、本実施の形態では、比較的大きな面積を占める熱拡散板６が、封止樹脂部７の厚さ方向の中心付近に位置するようになるため、熱拡散板６の上部と熱拡散板６の下部とで封止樹脂部７の厚みがほぼ同じになり、温度変化を受けた際の半導体装置１ｂの反りについても、より的確に抑制できるようになる。   In the present embodiment, since the heat diffusion plate 6 occupying a relatively large area is positioned near the center of the sealing resin portion 7 in the thickness direction, the upper portion of the heat diffusion plate 6 and the heat diffusion plate The thickness of the sealing resin portion 7 is substantially the same at the lower portion of 6, and the warpage of the semiconductor device 1b when subjected to a temperature change can be more accurately suppressed.

一方、上記実施の形態２のように、吊りリード１０に折り曲げ部１０ａを設けて熱拡散板６の高さ位置をダイパッド３の高さ位置と同じにした場合には、本実施の形態で折り曲げ部９ａを設けた位置も平坦なメンバ９とすることができるため、搭載可能な半導体チップ２の最大寸法を大きくすることができる。   On the other hand, when the bent portion 10a is provided in the suspension lead 10 and the height position of the heat diffusing plate 6 is made the same as the height position of the die pad 3 as in the second embodiment, it is bent in the present embodiment. Since the position where the portion 9a is provided can also be the flat member 9, the maximum size of the mountable semiconductor chip 2 can be increased.

本実施の形態は、上記実施の形態１〜４および後述の実施の形態６〜９のいずれに対しても適用することができる。   The present embodiment can be applied to any of Embodiments 1 to 4 and Embodiments 6 to 9 described later.

（実施の形態６）
本実施の形態では、上記実施の形態２の半導体装置１ａの製造法について説明する。上記実施の形態１，３〜５の半導体装置や後述の実施の形態７〜９の半導体装置についても、上記実施の形態２の半導体装置１ａとほぼ同様にして製造することができるため、ここでは、代表して上記実施の形態２の半導体装置１ａの製造工程を、図面を参照して説明する。 (Embodiment 6)
In the present embodiment, a method for manufacturing the semiconductor device 1a of the second embodiment will be described. Since the semiconductor devices of the first and third embodiments and the semiconductor devices of the seventh to ninth embodiments described later can be manufactured in substantially the same manner as the semiconductor device 1a of the second embodiment, here, Representatively, the manufacturing process of the semiconductor device 1a of the second embodiment will be described with reference to the drawings.

図３３は、半導体装置１ａの製造工程を示す製造プロセスフロー図（工程フロー図）である。図３４は、半導体装置１ａの製造に用いられるリードフレームＬＦの平面図（上面図）であり、図３５および図３６は、リードフレームＬＦの要部断面図である。図３４には、リードフレームＬＦのうち、一つの半導体パッケージに対応する領域（そこから１つの半導体装置１ａが製造される領域）が示されている。実際には、リードフレームＬＦは、図３４に示される構造を単位構造として、この単位構造が図３４に示されるＹ方向に複数連結された（繰り返された）多連のリードフレームや、Ｘ方向及びＹ方向の両方向にそれぞれ複数連結された（繰り返された）マトリックスリードフレームである。なお、図３４には、上記図１８のＡ２−Ａ２線、Ｂ２−Ｂ２線およびＣ２−Ｃ２線に相当する位置に、Ａ２−Ａ２線、Ｂ２−Ｂ２線およびＣ２−Ｃ２線を付し、図３４のリードフレームＬＦのＢ２−Ｂ２線の断面が図３５にほぼ対応し、図３４のリードフレームＬＦのＣ２−Ｃ２線の断面が図３６にほぼ対応する。このため、図３５の断面図は、上記図２２に対応する断面位置（Ｂ２−Ｂ２線）の断面図であり、図３６の断面図は、上記図２３に対応する断面位置（Ｃ２−Ｃ２線）の断面図である。   FIG. 33 is a manufacturing process flowchart (process flowchart) showing the manufacturing process of the semiconductor device 1a. FIG. 34 is a plan view (top view) of a lead frame LF used for manufacturing the semiconductor device 1a, and FIGS. 35 and 36 are cross-sectional views of main parts of the lead frame LF. FIG. 34 shows a region corresponding to one semiconductor package (region from which one semiconductor device 1a is manufactured) in the lead frame LF. Actually, the lead frame LF has a structure shown in FIG. 34 as a unit structure, and a plurality of unit structures connected (repeated) in the Y direction shown in FIG. And a plurality of (multiplied) matrix lead frames connected in both directions of the Y direction. In FIG. 34, A2-A2, B2-B2, and C2-C2 lines are attached at positions corresponding to the A2-A2, B2-B2, and C2-C2 lines in FIG. The cross section taken along the line B2-B2 of the lead frame LF 34 corresponds substantially to FIG. 35, and the cross section taken along the line C2-C2 of the lead frame LF shown in FIG. Therefore, the cross-sectional view of FIG. 35 is a cross-sectional view of the cross-sectional position (B2-B2 line) corresponding to FIG. 22, and the cross-sectional view of FIG. 36 is the cross-sectional position (C2-C2 line) corresponding to FIG. FIG.

半導体装置１ａを製造するには、まず、リードフレームＬＦおよび半導体チップ２を準備する（図３３のステップＳ１）。   In order to manufacture the semiconductor device 1a, first, the lead frame LF and the semiconductor chip 2 are prepared (step S1 in FIG. 33).

図３４〜図３６に示されるリードフレームＬＦは、導電体材料（好ましくは金属材料）からなり、例えば、銅または銅合金などの銅を主体とする金属材料からなる。   The lead frame LF shown in FIGS. 34 to 36 is made of a conductor material (preferably a metal material), and is made of a metal material mainly composed of copper such as copper or a copper alloy, for example.

リードフレームＬＦは、フレーム枠２１と、フレーム枠２１に連結された複数のリード４と、フレーム枠２１に複数（ここでは４本）の吊りリード１０を介して連結された熱拡散板６と、熱拡散板６に複数（ここでは４つ）のメンバ９を介して連結されたダイパッド３とを、一体的に有している。また、リードフレーム２１は、複数のリード４および吊りリード１０を連結するタイバー（ダムバー、連結部）２２を一体的に有しており、隣り合うリード４（のアウタリード部４ｂ）同士は、タイバー２２で連結されている。リードフレームＬＦは、例えば、金属板を加工することで形成することができる。後で形成する封止樹脂部７内に位置する部分のダイパッド３、メンバ９、熱拡散板６、リード４および吊りリード１０の形状および位置関係については、製造後の半導体装置と同様であり、既に説明しているので、ここではその説明は省略する。   The lead frame LF includes a frame frame 21, a plurality of leads 4 coupled to the frame frame 21, a heat diffusion plate 6 coupled to the frame frame 21 via a plurality (here, four) suspension leads 10, The die pad 3 integrally connected to the heat diffusion plate 6 via a plurality (four in this case) of members 9 is integrally provided. Further, the lead frame 21 integrally has a tie bar (dam bar, connecting portion) 22 for connecting the plurality of leads 4 and the suspension lead 10, and the adjacent leads 4 (outer lead portions 4 b thereof) are tie bars 22. It is connected with. The lead frame LF can be formed, for example, by processing a metal plate. The shape and positional relationship of the die pad 3, member 9, thermal diffusion plate 6, lead 4 and suspension lead 10 located in the sealing resin portion 7 to be formed later are the same as those of the semiconductor device after manufacture. Since it has already been described, the description thereof is omitted here.

半導体チップ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離することで、準備することができる。   The semiconductor chip 2 is formed by, for example, forming various semiconductor elements or semiconductor integrated circuits on the main surface of a semiconductor substrate (semiconductor wafer) made of single crystal silicon or the like, and then separating the semiconductor substrate into each semiconductor chip by dicing or the like. Can be prepared.

ステップＳ１では、リードフレームＬＦを先に準備してから半導体チップ２を準備しても、半導体チップ２を先に準備してからリードフレームＬＦを準備しても、あるいはリードフレームＬＦと半導体チップ２を同時に準備してもよい。   In step S1, the semiconductor chip 2 is prepared after the lead frame LF is prepared first, the lead frame LF is prepared after the semiconductor chip 2 is prepared first, or the lead frame LF and the semiconductor chip 2 are prepared. May be prepared at the same time.

次に、ダイボンディング工程を行って、リードフレームＬＦのダイパッド３およびメンバ９上に半導体チップ２を接着材８を介して搭載して接着する（図３３のステップＳ２）。このステップＳ２のダイボンディング工程について、以下で説明する。   Next, a die bonding process is performed, and the semiconductor chip 2 is mounted and bonded to the die pad 3 and the member 9 of the lead frame LF via the adhesive 8 (step S2 in FIG. 33). The die bonding process in step S2 will be described below.

図３７〜図４１は、ステップＳ２のダイボンディング工程を示す要部断面図（図３７、図３９および図４０）または要部平面図（図３８および図４１）である。なお、図３７および図３９には、図３５に対応する領域の断面図（すなわちＢ２−Ｂ２線の断面）が示され、図４０には、図３６に対応する領域の断面図（すなわちＣ２−Ｃ２線の断面）が示され、図３８および図４１には、上記図２０に対応する領域の平面図が示されている。図３７の断面図と図３８の平面図とは同じ工程段階に対応し、図３９および図４０の断面図と図４１の平面図とは同じ工程段階に対応する。   37 to 41 are principal part cross-sectional views (FIGS. 37, 39, and 40) or principal part plan views (FIGS. 38 and 41) showing the die bonding step of step S2. 37 and 39 are sectional views of the region corresponding to FIG. 35 (that is, the section taken along line B2-B2), and FIG. 40 is a sectional view of the region corresponding to FIG. A cross section taken along line C2) is shown, and FIGS. 38 and 41 show plan views of regions corresponding to FIG. 37 and the plan view of FIG. 38 correspond to the same process step, and the cross-sectional views of FIGS. 39 and 40 and the plan view of FIG. 41 correspond to the same process step.

ステップＳ２のダイボンディング工程では、まず、図３７および図３８に示されるように、リードフレームＬＦのダイパッド３およびメンバ９の上面３ａ上に、接着材（ダイボンド材）８ａを塗布（配置）する。この接着材８ａは、後で硬化して上記接着材８となるものである。なお、図３８は平面図であるが、図面を見やすくするために、接着材８ａにハッチングを付してある。   In the die bonding process of step S2, first, an adhesive (die bonding material) 8a is applied (arranged) on the die pad 3 of the lead frame LF and the upper surface 3a of the member 9 as shown in FIGS. The adhesive 8a is cured later to become the adhesive 8 described above. FIG. 38 is a plan view, but the adhesive 8a is hatched for easy viewing of the drawing.

上述したように、放熱特性向上のためには、半導体チップ２の裏面２ｂのうち、ダイパッド３およびメンバ９に対向する部分の全面を、接着材８でダイパッド３およびメンバ９に接着することが重要である。このため、図３７および図３８に示されるように、ダイパッド３およびメンバ９の上面３ａにおいて、接着材８ａを複数個所に塗布（配置）することが好ましい。また、ダイパッド３の上面３ａ上だけでなく、メンバ９の上面３ａのうち、後で搭載する半導体チップ２の裏面２ｂに対向する部分上にも、接着材８ａを塗布（配置）することが好ましい。これにより、半導体チップ２搭載時に、半導体チップ２の裏面２ｂに対向する部分全体に接着材８ａが拡がりやすくなる。接着材８ａの塗布（配置）工程では、１本ノズル（ノズルが１つの塗布装置）を用いて複数個所に接着材８ａを塗布（配置）しても、多点ノズル（複数のノズルを備えた塗布装置）を用いて一度で複数個所に接着材８ａを塗布（配置）してもよい。多点ノズルを用いた方が、接着材８ａの塗布時間を１点ノズルの場合に比べて短縮することができる。   As described above, in order to improve the heat dissipation characteristics, it is important to bond the entire surface of the back surface 2b of the semiconductor chip 2 facing the die pad 3 and the member 9 to the die pad 3 and the member 9 with the adhesive material 8. It is. Therefore, as shown in FIGS. 37 and 38, it is preferable to apply (arrange) the adhesive material 8a to a plurality of locations on the upper surface 3a of the die pad 3 and the member 9. Moreover, it is preferable to apply (arrange) the adhesive 8a not only on the upper surface 3a of the die pad 3, but also on a portion of the upper surface 3a of the member 9 that faces the back surface 2b of the semiconductor chip 2 to be mounted later. . Thereby, when the semiconductor chip 2 is mounted, the adhesive material 8a is easily spread over the entire portion facing the back surface 2b of the semiconductor chip 2. In the application (arrangement) step of the adhesive material 8a, even if the adhesive material 8a is applied (arranged) at a plurality of locations using a single nozzle (application device with one nozzle), a multipoint nozzle (provided with a plurality of nozzles) The adhesive 8a may be applied (arranged) to a plurality of locations at once using a coating device. The application time of the adhesive material 8a can be shortened by using the multipoint nozzle as compared with the case of using the single point nozzle.

また、メンバ９の上記幅Ｗ１は、メンバ９上への接着材８ａの塗布が可能な最小寸法（例えば１ｍｍ程度）とすれば、メンバ９上への接着材８ａの塗布が可能になるとともに、半導体チップ２の裏面２ｂと封止樹脂部７との接着面積を大きくすることができるため、半導体装置の信頼性（耐半田リフロー性）を、向上させることができる。   Further, if the width W1 of the member 9 is set to a minimum dimension (for example, about 1 mm) that allows the adhesive 8a to be applied onto the member 9, the adhesive 8a can be applied onto the member 9. Since the adhesion area between the back surface 2b of the semiconductor chip 2 and the sealing resin portion 7 can be increased, the reliability (solder reflow resistance) of the semiconductor device can be improved.

リードフレームＬＦのダイパッド３およびメンバ９の上面３ａ上に接着材８ａを塗布した後、図３９〜図４１に示されるように、ダイパッド３およびメンバ９の上面３ａ上に半導体チップ２を配置（搭載）する。この際、半導体チップ２の裏面２ｂがダイパッド３およびメンバ９の上面３ａに対向するように、ダイパッド３およびメンバ９の上面３ａ上に、接着材８ａを介して半導体チップ２を配置（搭載）し、半導体チップ２に荷重をかけて半導体チップ２をダイパッド３およびメンバ９に押し付ける。これにより、ダイパッド３およびメンバ９の上面３ａと半導体チップ２の裏面２ｂとが対向している部分の全面に接着材８ａを拡げる（濡れ拡がらせる）。その後、接着材８ａを硬化させるための硬化処理（例えば硬化のための熱処理）を行うことで、接着材８ａが硬化して接着材８となり、半導体チップ２がダイパッド３およびメンバ９に接着材８によって固定される。なお、理解を簡単にするために、図４１の平面図では、半導体チップ２の下に位置するダイパッド３およびメンバ９の位置を点線で示し、接着材８（すなわち濡れ拡がった接着材８ａ）の配置（塗布）領域に斜線のハッチングを付してあるが、実際には、接着材８（接着材８ａ）は半導体チップ２の下に隠れて見えない。   After the adhesive 8a is applied on the die pad 3 of the lead frame LF and the upper surface 3a of the member 9, the semiconductor chip 2 is placed (mounted) on the die pad 3 and the upper surface 3a of the member 9 as shown in FIGS. ) At this time, the semiconductor chip 2 is disposed (mounted) on the die pad 3 and the upper surface 3a of the member 9 via the adhesive 8a so that the back surface 2b of the semiconductor chip 2 faces the upper surface 3a of the die pad 3 and the member 9. Then, a load is applied to the semiconductor chip 2 to press the semiconductor chip 2 against the die pad 3 and the member 9. As a result, the adhesive 8a is spread over the entire surface of the portion where the upper surface 3a of the die pad 3 and member 9 and the back surface 2b of the semiconductor chip 2 face each other (wet and spread). Thereafter, by performing a curing process for curing the adhesive 8a (for example, heat treatment for curing), the adhesive 8a is cured to become the adhesive 8, and the semiconductor chip 2 is bonded to the die pad 3 and the member 9 by the adhesive 8. Fixed by. For the sake of easy understanding, in the plan view of FIG. 41, the positions of the die pad 3 and the member 9 located under the semiconductor chip 2 are indicated by dotted lines, and the adhesive 8 (that is, the adhesive 8a spread wet) is shown. Although the arrangement (application) region is hatched with diagonal lines, the adhesive 8 (adhesive 8a) is actually hidden under the semiconductor chip 2 and cannot be seen.

また、上述したように、ダイパッド３は、枠状の熱拡散板６に囲まれた領域の中央に位置しており、半導体チップ２の裏面２ｂの中央部がダイパッド３の直上に位置するように、ステップＳ２のダイボンディング工程を行う。   Further, as described above, the die pad 3 is located at the center of the region surrounded by the frame-shaped heat diffusion plate 6 so that the central portion of the back surface 2b of the semiconductor chip 2 is located immediately above the die pad 3. Then, the die bonding process of step S2 is performed.

このようにして、ステップＳ２のダイボンディング工程を行うことができる。   In this way, the die bonding process of step S2 can be performed.

ステップＳ２でダイボンディングを行なった後ワイヤボンディング工程を行って、図４２に示されるように、半導体チップ２の複数の電極ＰＤとリードフレームＬＤの複数のリード４（のインナリード部４ａの上面４ｃ）とを複数のボンディングワイヤ５を介してそれぞれ電気的に接続する（図３３のステップＳ３）。図４２は、ステップＳ３のワイヤボンディング工程を行った段階の断面図であり、図３６や図４０に対応する領域の断面図（すなわちＣ２−Ｃ２線の断面）が示されている。ステップＳ３のワイヤボンディング工程については、後でより詳細に説明する。   After performing die bonding in step S2, a wire bonding step is performed, and as shown in FIG. 42, the plurality of electrodes PD of the semiconductor chip 2 and the plurality of leads 4 of the lead frame LD (the upper surface 4c of the inner lead portion 4a). Are electrically connected to each other via a plurality of bonding wires 5 (step S3 in FIG. 33). FIG. 42 is a cross-sectional view at the stage where the wire bonding process of step S3 has been performed, and shows a cross-sectional view of a region corresponding to FIGS. 36 and 40 (ie, a cross section taken along line C2-C2). The wire bonding process in step S3 will be described in detail later.

ステップＳ３でワイヤボンディングを行なった後、モールド工程（樹脂成形工程、例えばトランスファモールド工程）による樹脂封止を行って、図４３に示されるように、半導体チップ２およびそれに接続された複数のボンディングワイヤ５を封止樹脂部７によって封止する（図３３のステップＳ４）。この際、リード部４のインナリード部４ａ、ダイパッド３、熱拡散板６、メンバ９および吊りリード１０も封止樹脂部７によって封止される。ここで、図４３は、ステップＳ４のモールド工程を行った段階の断面図であり、図３６、図４０および図４２に対応する領域の断面図（すなわちＣ２−Ｃ２線の断面）が示されている。   After performing wire bonding in step S3, resin sealing is performed by a molding process (resin molding process, for example, transfer molding process), and as shown in FIG. 43, semiconductor chip 2 and a plurality of bonding wires connected thereto 5 is sealed by the sealing resin portion 7 (step S4 in FIG. 33). At this time, the inner lead portion 4 a of the lead portion 4, the die pad 3, the heat diffusion plate 6, the member 9 and the suspension lead 10 are also sealed by the sealing resin portion 7. Here, FIG. 43 is a cross-sectional view at the stage where the molding process of step S4 has been performed, and a cross-sectional view of the region corresponding to FIGS. Yes.

ステップＳ４のモールド工程によって、半導体チップ２、ダイパッド３、複数のリード部４のインナリード部４ａ、複数のボンディングワイヤ５、熱拡散板６、複数（ここでは４つ）のメンバ９および複数（ここでは４つ）の吊りリード１０を封止する封止樹脂部７が形成される。封止樹脂部７は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。   By the molding process in step S4, the semiconductor chip 2, the die pad 3, the inner lead portions 4a of the plurality of lead portions 4, the plurality of bonding wires 5, the heat diffusion plate 6, the plurality (here four) members 9 and the plurality (here Then, the sealing resin portion 7 for sealing the four suspension leads 10 is formed. The sealing resin portion 7 is made of, for example, a resin material such as a thermosetting resin material, and can include a filler.

各リード部４において、インナリード部４ａは封止樹脂部７内に封止されて露出せず、各リード部４のアウタリード部４ｂは封止樹脂部７の外部に位置して露出している。また、各吊りリード１０も、一部は封止樹脂部７の外部に位置して露出している。   In each lead portion 4, the inner lead portion 4 a is sealed and not exposed in the sealing resin portion 7, and the outer lead portion 4 b of each lead portion 4 is exposed outside the sealing resin portion 7. . Each suspension lead 10 is also partially exposed outside the sealing resin portion 7.

また、上記ステップＳ２のダイボンディング工程で接着材８ａを硬化させた後、ステップＳ４のモールド工程で封止樹脂部７を形成するまでは、半導体チップ２の裏面２ｂのうちの少なくとも一部は、ダイパッド３およびメンバ９のいずれにも対向しておらず、露出している。このため、ステップＳ４のモールド工程で封止樹脂部７を形成すると、半導体チップ２の裏面２ｂのうち、ダイパッド３およびメンバ９のいずれにも対向せずに露出していた部分に、封止樹脂部７が接着することになる。   In addition, after the adhesive 8a is cured in the die bonding process in step S2, at least a part of the back surface 2b of the semiconductor chip 2 is formed until the sealing resin portion 7 is formed in the molding process in step S4. It is not opposed to any of the die pad 3 and the member 9 and is exposed. For this reason, when the sealing resin portion 7 is formed in the molding process of step S4, the sealing resin is formed on the exposed portion of the back surface 2b of the semiconductor chip 2 without facing the die pad 3 and the member 9. The part 7 will adhere.

次に、リードフレームＬＦの上記タイバー２２を切断する（図３３のステップＳ５）。ステップＳ５でタイバー２２を切断する前は、隣り合うリード４のアウタリード部４ｂ同士はタイバー２２で連結されている。タイバー２２は、リード４のインナリード部４ａ同士が接触して短絡するのを防止する機能や、封止樹脂部７を形成する際の樹脂流出防止機能を有しているが、製造された半導体装置においては、リード４同士は電気的に分離されている必要があるので、ステップＳ５で、封止樹脂部７の外部に位置するリード４のアウタリード部４ｂ同士を連結するタイバー２２を切断する。ステップＳ５のタイバー２２の切断工程を行うことにより、隣り合うリード４同士は分離された状態となる。   Next, the tie bar 22 of the lead frame LF is cut (step S5 in FIG. 33). Before cutting the tie bar 22 in step S <b> 5, the outer lead portions 4 b of the adjacent leads 4 are connected by the tie bar 22. The tie bar 22 has a function of preventing the inner lead portions 4a of the leads 4 from coming into contact with each other and short-circuiting, and a function of preventing the resin from flowing out when the sealing resin portion 7 is formed. In the apparatus, since the leads 4 need to be electrically separated from each other, in step S5, the tie bar 22 that connects the outer lead portions 4b of the leads 4 located outside the sealing resin portion 7 is cut. By performing the cutting process of the tie bar 22 in step S5, the adjacent leads 4 are separated from each other.

次に、封止樹脂部７から露出しているリード４のアウタリード部４ｂにめっき処理を施す（図３３のステップＳ６）。これにより、半導体装置１ｂを上記実装基板ＰＷＢなどに実装（半田実装）する際に、半導体装置１ｂのリード４のアウタリード部４ｂと実装基板ＰＷＢの上記端子ＴＥとを、半田を介して接合しやすくすることができる。   Next, the outer lead portion 4b of the lead 4 exposed from the sealing resin portion 7 is plated (step S6 in FIG. 33). As a result, when the semiconductor device 1b is mounted (solder mounted) on the mounting substrate PWB or the like, the outer lead portion 4b of the lead 4 of the semiconductor device 1b and the terminal TE of the mounting substrate PWB are easily joined via solder. can do.

次に、封止樹脂部７の外部において、リード４を所定の位置で切断してから、封止樹脂部７から突出するリード４のアウタリード部４ｂを折り曲げ加工（リード加工、リード成形）する。（図３３のステップＳ７）。図４４は、ステップＳ７のリード４の切断および成形工程を行った段階の断面図であり、図３６、図４０、図４２および図４３に対応する領域の断面図（すなわちＣ２−Ｃ２線の断面）が示されている。   Next, after the lead 4 is cut at a predetermined position outside the sealing resin portion 7, the outer lead portion 4 b of the lead 4 protruding from the sealing resin portion 7 is bent (lead processing, lead molding). (Step S7 in FIG. 33). 44 is a cross-sectional view of the stage where the lead 4 is cut and formed in step S7, and is a cross-sectional view of a region corresponding to FIGS. 36, 40, 42, and 43 (ie, a cross section taken along line C2-C2). )It is shown.

ステップＳ７では、まず、リード４の切断工程を行うことにより、リード４はリードフレームＬＦ（のフレーム枠２１）から分離され、封止樹脂部７の側面からリード４のアウタリード部４ｂが突出した状態となる。すなわち、所定の長さのアウタリード部４ｂが半導体装置１側に残るように、リード４を切断するのである。また、ステップＳ７のリード４の切断工程では、リード４を切断するだけでなく、封止樹脂部７から突出する部分の吊りリード１０も切断する。吊りリード１０を切断する際には、切断後に吊りリード１０が封止樹脂部７の側面から突出しないようにする。このため、吊りリード１０の切断面は、封止樹脂部７の側面で露出する。   In step S 7, first, the lead 4 is separated from the lead frame LF (the frame frame 21 thereof) by performing a cutting process of the lead 4, and the outer lead portion 4 b of the lead 4 protrudes from the side surface of the sealing resin portion 7. It becomes. That is, the lead 4 is cut so that the outer lead portion 4b having a predetermined length remains on the semiconductor device 1 side. Further, in the cutting process of the lead 4 in step S <b> 7, not only the lead 4 is cut, but also the suspension lead 10 protruding from the sealing resin portion 7 is cut. When the suspension lead 10 is cut, the suspension lead 10 is prevented from protruding from the side surface of the sealing resin portion 7 after cutting. For this reason, the cut surface of the suspension lead 10 is exposed at the side surface of the sealing resin portion 7.

ステップＳ７では、リード４の切断工程後に、図４４に示されるように、封止樹脂部６から突出するリード４のアウタリード部４ｂを折り曲げ加工する。これにより、個片化された半導体装置１ｂが得られる（製造される）。   In step S7, after the lead 4 cutting step, the outer lead portion 4b of the lead 4 protruding from the sealing resin portion 6 is bent as shown in FIG. Thereby, the separated semiconductor device 1b is obtained (manufactured).

図４５〜図５２は、上記ステップＳ３のワイヤボンディング工程の説明図である。ワイヤボンディング工程では、ワイヤボンダからの超音波が逃げないように、半導体チップ２をしっかりと保持することが望ましい。以下では、上記ステップＳ３のワイヤボンディング工程において、半導体チップ２の平面寸法の大小に応じて、半導体チップ２を安定して保持する手法について、説明する。   45 to 52 are explanatory diagrams of the wire bonding process in step S3. In the wire bonding process, it is desirable to hold the semiconductor chip 2 firmly so that the ultrasonic waves from the wire bonder do not escape. Hereinafter, a method of stably holding the semiconductor chip 2 in accordance with the size of the planar size of the semiconductor chip 2 in the wire bonding process of step S3 will be described.

図４５〜図５２のうち、図４６〜図４８は、半導体チップ２の平面寸法が大きい場合に適用すると好適な手法であり、以下では第１の保持法と称し、この第１の保持法について説明する。   46 to 48 of FIGS. 45 to 52 are methods suitable for application when the planar dimension of the semiconductor chip 2 is large. Hereinafter, the method is referred to as a first holding method, and the first holding method will be described. explain.

図４５には、上記ステップＳ２のダイボンディング工程まで行い、ダイパッド３およびメンバ９上に半導体チップ２を搭載したリードフレームＬＦ（以下ワークＷＫと称する）が示されている。なお、図４５は、上記図３４のＡ２−Ａ２線の位置での断面に対応する。図４６および図４７には、このワークＷＫ（図４５のワークＷＫ）を、ステップＳ３のワイヤボンディング工程において、ワイヤボンディング用のステージ３１に配置した状態が示されている。図４６には、図４５に対応する断面図（すなわちＡ２−Ａ２線の断面）が示され、図４７には、上記図３９に対応する断面図（すなわちＢ２−Ｂ２線の断面）が示されている。図４８は、上記図４１に対応する平面領域が示され、半導体チップ２の下に位置するダイパッド３およびメンバ９の位置を点線で示し、理解を簡単にするために、図４８では、後述の吸着用孔部３２で吸着する平面位置を斜線のハッチングを付して示してあるが、実際には、半導体チップ２の裏面２ｂを吸着しているため、吸着箇所は半導体チップ２の下に隠れて見えない。   FIG. 45 shows a lead frame LF (hereinafter referred to as a work WK) in which the semiconductor chip 2 is mounted on the die pad 3 and the member 9 after performing the die bonding process in step S2. 45 corresponds to a cross section taken along the line A2-A2 in FIG. FIGS. 46 and 47 show a state in which the work WK (work WK in FIG. 45) is arranged on the wire bonding stage 31 in the wire bonding step of step S3. 46 shows a cross-sectional view corresponding to FIG. 45 (ie, a cross section taken along line A2-A2), and FIG. 47 shows a cross-sectional view corresponding to FIG. 39 (ie, a cross section taken along line B2-B2). ing. FIG. 48 shows a planar region corresponding to FIG. 41, shows the positions of the die pad 3 and the member 9 located under the semiconductor chip 2 by dotted lines, and for the sake of easy understanding, FIG. The plane position to be sucked by the sucking hole 32 is indicated by hatching with hatching. However, since the back surface 2b of the semiconductor chip 2 is actually picked up, the sucked portion is hidden under the semiconductor chip 2. I can't see.

図４６〜図４８に示される第１の保持法では、半導体チップ２の裏面２ｂを吸着（真空吸着）する。具体的に説明すると、半導体チップ２の裏面２ｂのうち、ダイパッド３およびメンバ９に対向している部分は吸着できないが、ダイパッド３およびメンバ９のいずれにも対向していない部分（すなわち上記開口部１３上に位置する部分）は露出されているため、吸着可能である。このため、図４６および図４７に示されるように、ステージ３１の上面３１ａに、ダイパッド３、メンバ９および熱拡散板６を収容可能な窪み（凹部、溝部）３３を設けておき、ステージ３１上にワークＷＫを配置させる際に、この窪み３３にダイパッド３、メンバ９および熱拡散板６を収容させる。これにより、半導体チップ２の裏面２ｂ（上記開口部１３から露出する部分）を、ステージ３１の上面３１ａ（に設けた吸着用孔部３２）に接触させることができる。半導体チップ２の裏面２ｂ（上記開口部１３から露出する部分）とステージ３１の上面３１ａとの接触面の一部に、吸着用孔部（真空吸着用の吸着孔）３２を配置しておけば、この吸着用孔部３２から半導体チップ２の裏面２ｂを真空吸引して吸着（真空吸着）することができ、それによって半導体チップ２を保持することができる。   In the first holding method shown in FIGS. 46 to 48, the back surface 2b of the semiconductor chip 2 is sucked (vacuum sucked). Specifically, a portion of the back surface 2b of the semiconductor chip 2 that faces the die pad 3 and the member 9 cannot be adsorbed, but a portion that does not face either the die pad 3 or the member 9 (that is, the opening) The portion located on 13) is exposed and can be adsorbed. For this reason, as shown in FIGS. 46 and 47, the upper surface 31 a of the stage 31 is provided with a recess (recess, groove) 33 that can accommodate the die pad 3, the member 9, and the heat diffusion plate 6. When the workpiece WK is placed on the die pad 3, the die pad 3, the member 9 and the heat diffusion plate 6 are accommodated in the recess 33. As a result, the back surface 2b of the semiconductor chip 2 (the portion exposed from the opening 13) can be brought into contact with the upper surface 31a of the stage 31 (the suction hole 32 provided in the upper surface 31a). If a suction hole (vacuum suction suction hole) 32 is arranged in a part of the contact surface between the back surface 2b of the semiconductor chip 2 (the portion exposed from the opening 13) and the upper surface 31a of the stage 31. The back surface 2b of the semiconductor chip 2 can be sucked and sucked (vacuum sucked) from the suction hole 32, whereby the semiconductor chip 2 can be held.

すなわち、半導体チップ２の裏面２ｂのうち、ダイパッド３およびメンバ９のいずれにも対向していない露出部分（すなわち上記開口部１３から露出する部分）を真空吸着しながら、ステップＳ３のワイヤボンディング工程を行うのである。半導体チップ２を安定して保持するためには、半導体チップ２の裏面２ｂの複数個所を、複数の吸着用孔部３２で吸着することが好ましい。このため、図４８に示されるように、複数の上記開口部１３から露出する部分（図４８では４箇所）のそれぞれを、吸着用孔部３２で吸着することが好ましい。半導体チップ２の裏面２ｂを複数個所（好ましくは４箇所）で吸着して半導体チップ２を固定することで、ワイヤボンディングの際に、超音波が逃げなくなるため、ワイヤボンディングを安定して行うことができる。   That is, the wire bonding process of step S3 is performed while vacuum-sucking the exposed portion (that is, the portion exposed from the opening 13) of the back surface 2b of the semiconductor chip 2 that does not face either the die pad 3 or the member 9. Do it. In order to stably hold the semiconductor chip 2, it is preferable that a plurality of positions on the back surface 2 b of the semiconductor chip 2 are sucked by the plurality of suction holes 32. For this reason, as shown in FIG. 48, it is preferable that each of the portions exposed from the plurality of openings 13 (four places in FIG. 48) is adsorbed by the adsorption hole 32. By adhering the back surface 2b of the semiconductor chip 2 at a plurality of locations (preferably four locations) and fixing the semiconductor chip 2, ultrasonic waves do not escape during wire bonding, so that wire bonding can be performed stably. it can.

また、第１の保持法では、ステージ３１の窪み３３にダイパッド３、メンバ９および熱拡散板６を収容させるが、ダイパッド３およびメンバ９の下面３ｂと熱拡散板６の下面６ｂとは、ステージ３１に接触しないことが好ましい。すなわち、ダイパッド３、メンバ９および熱拡散板６の下面３ｂ，６ｂとステージ３１の窪み３３の底部との間に若干隙間があることが好ましい。これにより、ダイパッド３、メンバ９および熱拡散板６の反りやねじれ、あるいは接着材８の厚みのばらつきを吸収できるため、半導体チップ２の裏面２ｂを吸着用孔部３２から的確に吸着できるようになる。   In the first holding method, the die pad 3, the member 9 and the heat diffusion plate 6 are accommodated in the recess 33 of the stage 31. The die pad 3 and the lower surface 3 b of the member 9 and the lower surface 6 b of the heat diffusion plate 6 It is preferable not to contact 31. That is, it is preferable that there is a slight gap between the lower surfaces 3 b and 6 b of the die pad 3, the member 9 and the heat diffusion plate 6 and the bottom of the recess 33 of the stage 31. As a result, warping and twisting of the die pad 3, the member 9 and the heat diffusion plate 6, or variations in the thickness of the adhesive 8 can be absorbed, so that the back surface 2 b of the semiconductor chip 2 can be accurately adsorbed from the adsorption hole 32. Become.

図４５〜図５２のうち、図５０〜図５２は、半導体チップ２の平面寸法が小さい場合に適用すると好適な手法であり、以下では第２の保持法と称し、この第２の保持法について説明する。   Of FIGS. 45 to 52, FIGS. 50 to 52 are methods suitable for application when the planar size of the semiconductor chip 2 is small. Hereinafter, the second holding method will be referred to as the second holding method. explain.

図４９には、上記ステップＳ２のダイボンディング工程まで行い、ダイパッド３およびメンバ９上に半導体チップ２を搭載したリードフレームＬＦ（以下ワークＷＫと称する）が示されている。なお、図４９は、上記図４５と同様、上記図３４のＡ２−Ａ２線の位置での断面に対応するが、ワークＷＫにおいて、搭載している半導体チップ２の寸法が、図４５よりも図４９の方が小さい。図５０および図５１には、このワークＷＫ（図４９のワークＷＫ）を、ステップＳ３のワイヤボンディング工程において、ワイヤボンディング用のステージ３１に配置した状態が示されている。図５０には、図４９に対応する断面図（すなわちＣ２−Ｃ２線の断面）が示され、図５１には、上記図３９に対応する断面図（すなわちＢ２−Ｂ２線の断面）が示されている。図５２は、上記図４１に対応する平面領域が示され、半導体チップ２の下に位置するダイパッド３およびメンバ９の位置を点線で示し、理解を簡単にするために、図４８では、後述の吸着用孔部３２で吸着する平面位置を斜線のハッチングを付して示してあるが、実際には、ダイパッド３および熱拡散板６の下面を吸着しているため、吸着箇所はダイパッド３および熱拡散板６の下に隠れて見えない。   FIG. 49 shows a lead frame LF (hereinafter referred to as a work WK) in which the semiconductor chip 2 is mounted on the die pad 3 and the member 9 after performing the die bonding process in step S2. 49 corresponds to the cross section taken along the line A2-A2 in FIG. 34, as in FIG. 45, but the dimensions of the semiconductor chip 2 mounted on the workpiece WK are larger than those in FIG. 49 is smaller. FIGS. 50 and 51 show a state in which the work WK (work WK in FIG. 49) is arranged on the wire bonding stage 31 in the wire bonding process of step S3. 50 shows a cross-sectional view corresponding to FIG. 49 (ie, a cross section taken along line C2-C2), and FIG. 51 shows a cross-sectional view corresponding to FIG. 39 (ie, a cross section taken along line B2-B2). ing. FIG. 52 shows a planar region corresponding to FIG. 41, shows the positions of the die pad 3 and the member 9 located under the semiconductor chip 2 by dotted lines, and for the sake of easy understanding, FIG. The plane position to be sucked by the sucking hole 32 is indicated by hatching with hatching. However, since the lower surface of the die pad 3 and the heat diffusion plate 6 is actually sucked, the sucking position is the die pad 3 and the heat. It is hidden under the diffusion plate 6 and cannot be seen.

半導体チップ２の平面寸法が小さくなると、上記開口部１３から露出する半導体チップ２の裏面２ｂの面積が小さくなるため、上記第１の保持法のように半導体チップ２の裏面２ｂを吸着するのが難しくなる。このため、図５０〜図５２に示される第２の保持法では、ダイパッド３の下面３ｂと熱拡散板６の下面６ｂとを吸着（真空吸着）する。   When the planar dimension of the semiconductor chip 2 is reduced, the area of the back surface 2b of the semiconductor chip 2 exposed from the opening 13 is reduced. Therefore, the back surface 2b of the semiconductor chip 2 is adsorbed as in the first holding method. It becomes difficult. Therefore, in the second holding method shown in FIGS. 50 to 52, the lower surface 3b of the die pad 3 and the lower surface 6b of the thermal diffusion plate 6 are adsorbed (vacuum adsorbed).

このため、図５０および図５１に示されるように、ステージ３１の上面３１ａに、ダイパッド３、メンバ９および熱拡散板６を収容可能な窪み（凹部、溝部）３４を設けておき、ステージ３１上にワークＷＫを配置させる際に、この窪み３４にダイパッド３、メンバ９および熱拡散板６を収容させ、ダイパッド３およびメンバ９の下面３ｂと熱拡散板６の下面６ｂを窪み３４の底面に接触させる。ダイパッド３および熱拡散板６の下面３ｂ，６ｂと窪み３４の底面との接触面の一部に、吸着用孔部（真空吸着用の吸着孔）３２を配置しておけば、この吸着用孔部３２からダイパッド３の下面３ｂと熱拡散板６の下面６ｂとを真空吸引して吸着（真空吸着）することができる。これにより、ワークＷＫを保持し、ダイパッド３およびメンバ９上に接着されている半導体チップ２を保持することができる。また、ダイパッド３の下面３ｂを吸着することが好ましいが、ダイパッド３の下面３ｂを吸着しづらければ、ダイパッド３の代わりにメンバ９の下面３ｂを吸着してもよく、また、ダイパッド３の下面３ｂとメンバ９の下面３ｂの両方を吸着することもできる。半導体チップ２を安定して保持するためには、ダイパッド３およびメンバ９の下面３ｂの少なくとも１箇所に加えて、熱拡散板６の下面６ｂも、吸着用孔部３２で吸着することが重要である。すなわち、ダイパッド３およびメンバ９からなるチップ搭載部の下面と、熱拡散板６の下面６ｂとを真空吸着しながらステップＳ３のワイヤボンディング工程を行うのである。   Therefore, as shown in FIG. 50 and FIG. 51, a recess (recess, groove) 34 that can accommodate the die pad 3, the member 9, and the heat diffusing plate 6 is provided on the upper surface 31 a of the stage 31. When the work WK is disposed on the die 34, the die pad 3, the member 9 and the heat diffusion plate 6 are accommodated in the depression 34, and the lower surface 3 b of the die pad 3 and member 9 and the lower surface 6 b of the heat diffusion plate 6 are brought into contact with the bottom surface of the depression 34. Let If an adsorption hole (adsorption hole for vacuum adsorption) 32 is arranged in a part of the contact surface between the lower surface 3b, 6b of the die pad 3 and the heat diffusion plate 6 and the bottom surface of the recess 34, the adsorption hole From the part 32, the lower surface 3b of the die pad 3 and the lower surface 6b of the heat diffusion plate 6 can be adsorbed by vacuum suction (vacuum adsorption). Thereby, the work WK can be held, and the semiconductor chip 2 bonded onto the die pad 3 and the member 9 can be held. Further, it is preferable to suck the lower surface 3b of the die pad 3, but if it is difficult to suck the lower surface 3b of the die pad 3, the lower surface 3b of the member 9 may be sucked instead of the die pad 3. Both 3b and the lower surface 3b of the member 9 can be adsorbed. In order to stably hold the semiconductor chip 2, it is important that the lower surface 6 b of the heat diffusion plate 6 is adsorbed by the adsorption holes 32 in addition to at least one portion of the die pad 3 and the lower surface 3 b of the member 9. is there. That is, the wire bonding process of step S3 is performed while vacuum-sucking the lower surface of the chip mounting portion including the die pad 3 and the member 9 and the lower surface 6b of the heat diffusion plate 6.

図５３および図５４は、上記図１０の第２の比較例のダイパッド１０３ｂを適用した場合のワイヤボンディング工程の説明図であり、それぞれ本実施の形態の図５１および図５２に対応するものである。   53 and 54 are explanatory diagrams of a wire bonding process when the die pad 103b of the second comparative example of FIG. 10 is applied, and correspond to FIGS. 51 and 52 of the present embodiment, respectively. .

上記第２の比較例のダイパッド１０３ｂを適用した場合には、ダイパッド１０３ｂ上に搭載する半導体チップ１０２の平面寸法が小さくなると、半導体チップ１０２の裏面は吸着できず、図５３および図５４に示されるように、ダイパッド１０３ｂの下面しか吸着できなくなる。このため、ワイヤボンディング中に、その振動で半導体チップがθ回転を起こして、ワイヤボンディングに不具合が生じやすくなる。   When the die pad 103b of the second comparative example is applied and the planar dimension of the semiconductor chip 102 mounted on the die pad 103b is reduced, the back surface of the semiconductor chip 102 cannot be adsorbed, as shown in FIGS. 53 and 54. Thus, only the lower surface of the die pad 103b can be adsorbed. For this reason, during wire bonding, the semiconductor chip causes θ rotation due to the vibration, and a defect is likely to occur in wire bonding.

それに対して、上記第２の保持法では、ダイパッド３の下面３ｂだけでなく、熱拡散板６の下面６ｂも吸着（真空吸着）するため、ワークＷＫを安定して保持し、固定することができる。特に、熱拡散板６の幅が広くなった部分（熱拡散板６の四辺の各々の中央部）を吸着（真空吸着）すれば、熱拡散板６を吸着しやすいため、好ましい。また、熱拡散板６の下面を複数個所で吸着（真空吸着）すれば、ワークＷＫを更に安定して保持することができる。   On the other hand, in the second holding method, not only the lower surface 3b of the die pad 3 but also the lower surface 6b of the thermal diffusion plate 6 is adsorbed (vacuum adsorbed), so that the workpiece WK can be stably held and fixed. it can. In particular, it is preferable to adsorb (vacuum adsorption) a portion where the width of the heat diffusion plate 6 is wide (the center of each of the four sides of the heat diffusion plate 6) because the heat diffusion plate 6 is easily adsorbed. Further, if the lower surface of the heat diffusion plate 6 is sucked (vacuum sucked) at a plurality of locations, the workpiece WK can be held more stably.

また、ワイヤボンディング時には、熱拡散板６はステージ３１からの熱を吸収する役割も果たすため、熱拡散板６に相当するものがない上記第２の比較例のダイパッド１０３ｂを適用した場合に比べて、ワークＷＫをステージ３１にセットしてからワークＷＫの各部の寸法が安定するまでに要する時間が短くなるという利点も有る。すなわち、ワイヤボンディングの最中に寸法が変わる現象を抑制することができる。   Further, at the time of wire bonding, the heat diffusion plate 6 also plays a role of absorbing heat from the stage 31, so that compared to the case where the die pad 103 b of the second comparative example that does not correspond to the heat diffusion plate 6 is applied. There is also an advantage that the time required from the time when the workpiece WK is set on the stage 31 until the dimension of each part of the workpiece WK is stabilized is shortened. That is, it is possible to suppress a phenomenon in which dimensions change during wire bonding.

次に、上記ステップＳ１でリードフレームＬＦを準備したが、リードフレームＬＦの形成法について以下で説明する。   Next, the lead frame LF is prepared in step S1, and a method for forming the lead frame LF will be described below.

リードフレームＬＦは、金属板をエッチングする手法や、金属板をプレス加工する手法で形成することができる。ここでは、金属板をプレス加工してリードフレームＬＦを形成する手法について説明する。図５５〜図５８は、金属板４１をプレス加工してリードフレームＬＦを形成する手法の説明図である。   The lead frame LF can be formed by a method of etching a metal plate or a method of pressing a metal plate. Here, a method of forming a lead frame LF by pressing a metal plate will be described. 55 to 58 are explanatory diagrams of a method for forming the lead frame LF by pressing the metal plate 41.

図５５、図５７および図５８に示されるように、金属板４１をプレス（切断）用のパンチ４２ａ，４２ｂで打ち抜くことで、金属板４１をリードフレームＬＦの形状に加工することができる。   As shown in FIGS. 55, 57, and 58, the metal plate 41 can be processed into the shape of the lead frame LF by punching the metal plate 41 with punches 42a and 42b for pressing (cutting).

ここで、上記開口部１３をパンチ４２ａで開口するが、この際、図５５に示されるように、リードフレームＬＦの上面ＬＦａ側（すなわちダイパッド３のおよびメンバ９上面３ａ側）からリードフレームＬＦの下面ＬＦｂ側（すなわちダイパッド３およびメンバ９の下面３ｂ）側に向かう方向で、金属板４１をパンチ４２ａで打ち抜くことが好ましい。その理由は、次の通りである。   Here, the opening 13 is opened by the punch 42a. At this time, as shown in FIG. 55, the lead frame LF is formed from the upper surface LFa side of the lead frame LF (that is, from the die pad 3 and the member 9 upper surface 3a side). It is preferable to punch the metal plate 41 with the punch 42a in a direction toward the lower surface LFb side (that is, the die pad 3 and the lower surface 3b of the member 9). The reason is as follows.

すなわち、ダイパッド３には、メンバ９を介して熱拡散板６が連結されているため、プレス加工（パンチ４２ａによる打ち抜き）後にコイニングを行うと、それによって潰れた分だけダイパッド３およびメンバ９が面方向に延びて、熱拡散板６、メンバ９、およびダイパッド３が面外方向に変形する問題が生じるので、ダイパッド３に対してはコイニングを行わない方が好ましい。しかしながら、コイニングを行わないと、パンチ４２ａによる打ち抜きで生じたバリ（金属バリ）４３ａがダイパッド３およびメンバ９に残ってしまう。このバリ４３ａが、チップ搭載面であるダイパッド３およびメンバ９の上面３ａに存在していると、ダイパッド３およびメンバ９の上面３ａ上に搭載した半導体チップ２がバリ４３ａに起因して傾いたり、上記接着材８の濡れ不足が発生するといった不具合を招く原因となる。   That is, since the heat diffusing plate 6 is connected to the die pad 3 via the member 9, when coining is performed after press working (punching with the punch 42a), the die pad 3 and the member 9 are brought into contact with each other by the amount crushed. Since there is a problem that the heat diffusion plate 6, the member 9, and the die pad 3 are deformed in the out-of-plane direction, it is preferable not to perform coining on the die pad 3. However, if coining is not performed, burrs (metal burrs) 43 a generated by punching with the punch 42 a remain on the die pad 3 and the member 9. If the burrs 43a are present on the die pad 3 and the upper surface 3a of the member 9 as the chip mounting surface, the semiconductor chip 2 mounted on the die pad 3 and the upper surface 3a of the member 9 may be inclined due to the burrs 43a. This causes a problem such as insufficient wetting of the adhesive 8.

それに対して、本実施の形態では、ダイパッド３およびメンバ９をプレス加工で成形する際には、図５５に示されるように、リードフレームＬＦの上面ＬＦａ側（すなわちダイパッド３およびメンバ９の上面３ａ側）からリードフレームＬＦの下面ＬＦｂ側（すなわちダイパッド３およびメンバ９の下面３ｂ側）に向かう方向で、金属板４１をパンチ４２ａで打ち抜くようにする。これにより、ダイパッド３およびメンバ９の下面３ｂ（の端部）にバリ４３ａが形成されるが、ダイパッド３およびメンバ９の上面３ａ（の端部）には、バリ４３ａは形成されず、ダイパッド３およびメンバ９の上面３ａ（の端部）はダレ形状となる。これにより、図５６に示されるように、ダイパッド３およびメンバ９の上面３ａ上に接着材８を介して半導体チップ２を搭載（接着）しても、チップ搭載面であるダイパッド３およびメンバ９の上面３ａにはバリ４３ａは形成されていないため、バリに起因して半導体チップ２が傾いたり、接着材８の濡れ不足が発生するといった不具合を抑制または防止することができる。   In contrast, in the present embodiment, when the die pad 3 and the member 9 are formed by press working, as shown in FIG. 55, the upper surface LFa side of the lead frame LF (that is, the upper surface 3a of the die pad 3 and the member 9). The metal plate 41 is punched with a punch 42a in a direction from the side) toward the lower surface LFb side of the lead frame LF (that is, the lower surface 3b side of the die pad 3 and the member 9). As a result, the burrs 43a are formed on the die pad 3 and the lower surface 3b (the end thereof) of the member 9, but the burrs 43a are not formed on the die pad 3 and the upper surface 3a (the end thereof) of the member 9. And the upper surface 3a (end part) of the member 9 becomes a sagging shape. 56, even if the semiconductor chip 2 is mounted (adhered) on the upper surface 3a of the die pad 3 and the member 9 via the adhesive 8 as shown in FIG. 56, the die pad 3 and the member 9 which are chip mounting surfaces are mounted. Since the burr 43a is not formed on the upper surface 3a, it is possible to suppress or prevent a problem that the semiconductor chip 2 is inclined due to the burr or insufficient wetting of the adhesive 8 occurs.

従って、ダイパッド３およびメンバ９において、ダイパッド３およびメンバ９の下面３ｂ側に形成されたバリ４３ａは、ダイパッド３およびメンバ９の上面３ａから下面３ｂに向かう方向を向いており、このバリ４３ａは、半導体装置（ここでは半導体装置１ａ）の製造後も残っている。   Therefore, in the die pad 3 and the member 9, the burr 43a formed on the lower surface 3b side of the die pad 3 and the member 9 faces the direction from the upper surface 3a to the lower surface 3b of the die pad 3 and the member 9, and this burr 43a is It remains after the manufacture of the semiconductor device (here, the semiconductor device 1a).

また、熱拡散板６の内縁６ｃは、ダイパッド３およびメンバ９を成形するのと同じパンチ４２ａで、ダイパッド３およびメンバ９と同時に成形される。このため、図５５に示されるように、熱拡散板６の内縁６ｃでは、熱拡散板６の下面６ｂ側にバリ４３ａが形成されるが、熱拡散板６の上面６ａ側には、バリ４３ａは形成されず、熱拡散板６の上面６ａ側はダレ形状となる。熱拡散板６の内縁６ｃにおいて、熱拡散板６の下面６ｂ側に形成されたバリ４３ａは、ダイパッド３およびメンバ９の下面３ｂ側に形成されたバリ４３ａと同じ方向を向いており、すなわち熱拡散板６の上面６ａから下面６ｂに向かう方向を向いており、このバリ４３ａは、半導体装置（ここでは半導体装置１ａ）の製造後も残っている。   Further, the inner edge 6 c of the heat diffusion plate 6 is formed simultaneously with the die pad 3 and the member 9 by the same punch 42 a as that for forming the die pad 3 and the member 9. For this reason, as shown in FIG. 55, at the inner edge 6c of the heat diffusing plate 6, a burr 43a is formed on the lower surface 6b side of the heat diffusing plate 6, but on the upper surface 6a side of the heat diffusing plate 6, a burr 43a is formed. Is not formed, and the upper surface 6a side of the thermal diffusion plate 6 has a sagging shape. At the inner edge 6c of the heat diffusion plate 6, the burr 43a formed on the lower surface 6b side of the heat diffusion plate 6 faces the same direction as the burr 43a formed on the lower surface 3b side of the die pad 3 and member 9, that is, heat The diffusion plate 6 faces in the direction from the upper surface 6a to the lower surface 6b, and the burr 43a remains even after the semiconductor device (here, the semiconductor device 1a) is manufactured.

一方、リード４のインナリード部４ａの先端（半導体チップ２に対向する端部）と、熱拡散板６の外縁６ｄとは、図５７または図５８に示されるように、同じパンチ４２ｂで同時に成形される。すなわち、金属板４１を同じパンチ４２ｂで打ち抜くことで、インナリード部４ａの先端と熱拡散板６の外縁６ｄとが、同時に成形される。   On the other hand, the tip of the inner lead portion 4a of the lead 4 (the end facing the semiconductor chip 2) and the outer edge 6d of the heat diffusing plate 6 are simultaneously molded with the same punch 42b as shown in FIG. Is done. That is, by punching the metal plate 41 with the same punch 42b, the tip of the inner lead portion 4a and the outer edge 6d of the heat diffusing plate 6 are simultaneously formed.

インナリード部４ａの先端と熱拡散板６の外縁６ｄとを成形する際に、図５７に示されるように、リードフレームＬＦの下面ＬＦｂ側からリードフレームＬＦの上面ＬＦａ側に向かう方向で金属板４１をパンチ４２ｂで打ち抜く場合と、図５８に示されるように、リードフレームＬＦの上面ＬＦａ側からリードフレームＬＦの下面ＬＦｂ側に向かう方向で金属板４１をパンチ４２ｂで打ち抜く場合とがある。なお、パンチ４２ｂによる打ち抜きの後で、吊りリード１０が上記折り曲げ部１０ａで折り曲げられるが、図５７は、この折り曲げの前であるため、インナリード部４ａと熱拡散板６は同じ高さ位置にある。   When the tip of the inner lead portion 4a and the outer edge 6d of the heat diffusing plate 6 are formed, as shown in FIG. 57, the metal plate is oriented in the direction from the lower surface LFb side of the lead frame LF toward the upper surface LFa side of the lead frame LF. There are a case where 41 is punched with a punch 42b and a case where the metal plate 41 is punched with a punch 42b in a direction from the upper surface LFa side of the lead frame LF toward the lower surface LFb side of the lead frame LF as shown in FIG. Note that after the punch 42b is punched, the suspension lead 10 is bent at the bent portion 10a. Since FIG. 57 is before the bent portion, the inner lead portion 4a and the heat diffusion plate 6 are at the same height position. is there.

図５７に示されるように、リードフレームＬＦの下面ＬＦｂ側（熱拡散板６およびインナリード部４ａの下面６ｂ，４ｄ側）からリードフレームＬＦの上面ＬＦａ側（熱拡散板６およびインナリード部４ａの上面６ａ，４ｃ側）に向かう方向で、金属板４１をパンチ４２ｂで打ち抜く場合には、熱拡散板６の外縁６ｄとインナリード部４ａの先端において、パンチ４２ｂによる打ち抜きで生じたバリ（金属バリ）４３ｂは、次のようになる。   As shown in FIG. 57, from the lower surface LFb side of the lead frame LF (the lower surface 6b, 4d side of the heat diffusion plate 6 and the inner lead portion 4a) to the upper surface LFa side (the heat diffusion plate 6 and the inner lead portion 4a) of the lead frame LF. When the metal plate 41 is punched with the punch 42b in the direction toward the upper surface 6a, 4c side of the metal, the burrs (metals) generated by punching with the punch 42b at the outer edge 6d of the heat diffusion plate 6 and the tip of the inner lead portion 4a Burr) 43b is as follows.

すなわち、図５７に示されるように、熱拡散板６の外縁６ｄでは、熱拡散板６の上面６ａ側にバリ４３ｂが形成されるが、熱拡散板６の下面６ｂ側には、バリ４３ｂは形成されず、ダレ形状となる。このため、熱拡散板６の外縁６ｄに形成されたバリ４３ｂは、熱拡散板６の下面６ｂから上面６ａに向かう方向を向いている。同様に、インナリード部４ａの先端では、インナリード部４ａの上面４ｃ側にバリ４３ｂが形成されるが、インナリード部４ａの下面４ｄ側には、バリ４３ｂは形成されず、ダレ形状となる。   That is, as shown in FIG. 57, at the outer edge 6d of the heat diffusing plate 6, burrs 43b are formed on the upper surface 6a side of the heat diffusing plate 6, but burrs 43b are formed on the lower surface 6b side of the heat diffusing plate 6. It is not formed and has a sagging shape. For this reason, the burr 43b formed on the outer edge 6d of the heat diffusing plate 6 faces the direction from the lower surface 6b of the heat diffusing plate 6 toward the upper surface 6a. Similarly, at the tip of the inner lead portion 4a, a burr 43b is formed on the upper surface 4c side of the inner lead portion 4a. However, the burr 43b is not formed on the lower surface 4d side of the inner lead portion 4a, resulting in a sagging shape. .

このため、インナリード部４ａの先端に形成されたバリ４３ｂは、インナリード部４ａの下面４ｄから上面４ｃに向かう方向を向いている。すなわち、熱拡散板６の外縁６ｄとインナリード部４ａの先端には、上記バリ４３ａ（ダイパッド３およびメンバ９と熱拡散板６の内縁６ｃに形成されたバリ４３ａ）とは反対方向を向いたバリ４３ｂが、熱拡散板６およびインナリード部４ａの上面６ａ，４ｃ側に形成され、このバリ４３ｂは、半導体装置（ここでは半導体装置１ａ）の製造後も残っている。   For this reason, the burr 43b formed at the tip of the inner lead portion 4a faces the direction from the lower surface 4d of the inner lead portion 4a toward the upper surface 4c. That is, the burr 43a (the burr 43a formed on the die pad 3 and the member 9 and the inner edge 6c of the heat diffusion plate 6) is directed in the opposite direction to the outer edge 6d of the heat diffusion plate 6 and the tip of the inner lead portion 4a. A burr 43b is formed on the upper surface 6a, 4c side of the heat diffusing plate 6 and the inner lead portion 4a, and this burr 43b remains even after the manufacture of the semiconductor device (here, the semiconductor device 1a).

ワイヤボンディングはバリ４３ｂやダレ形状となっている領域を避けて平坦面に対して行う必要があるが、パンチ４２ｂの打ち抜きにより、バリ４３ｂは局所的に形成されるのに対して、ダレ形状はバリ４３ｂよりも大きな面積に生じてしまうため、ワイヤボンディングのボンディング面積を大きくするには、ボンディング面側をダレ形状ではなく、バリ４３ｂ形成側にした方が有利である。また、インナリード部４ａの先端部はコイニングによってバリを潰すこともできるが、コイニングの深さはダレ形状の深さよりも浅いことが通例であるためインナリード部４ａの先端部のバリをコイニングで潰す場合であっても、ワイヤボンディングのボンディング面積を大きくするには、ボンディング面側をダレ形状ではなく、バリ４３ｂ形成側にした方が有利である。   Wire bonding needs to be performed on a flat surface while avoiding the burr 43b and the sagging region, but the burr 43b is locally formed by punching the punch 42b, whereas the sagging shape is In order to increase the bonding area of the wire bonding, it is advantageous to make the bonding surface side not the sagging shape but the burr 43b forming side. The tip of the inner lead part 4a can be crushed by coining, but the coining depth is usually shallower than the sagging depth, so the burrs at the tip of the inner lead part 4a can be coined. Even in the case of crushing, in order to increase the bonding area of the wire bonding, it is advantageous to make the bonding surface side not the sagging shape but the burr 43b forming side.

このため、図５７のように、インナリード部４ａの上面４ｃ側がバリ４３ｂとなり、インナリード部４ａの下面４ｄ側がダレ形状となっている場合には、インナリード部４ａの上面４ｃにおいて、上記ステップＳ３のワイヤボンディング工程でキャピラリを押し付ける部分（すなわちボンディング面）の面積を大きく確保することができる。これは、インナリード部４ａにおいてボンディング面の面積を大きくしたい場合（例えばインナリード部４ａの幅が細いためにできるだけボンディング面の面積を大きくしたい場合など）に適用すれば、好適である。   Therefore, as shown in FIG. 57, when the upper surface 4c side of the inner lead portion 4a becomes a burr 43b and the lower surface 4d side of the inner lead portion 4a has a sagging shape, the above steps are performed on the upper surface 4c of the inner lead portion 4a. It is possible to ensure a large area of the portion (that is, the bonding surface) where the capillary is pressed in the wire bonding step of S3. This is suitable when applied to increase the area of the bonding surface in the inner lead portion 4a (for example, to increase the area of the bonding surface as much as possible because the width of the inner lead portion 4a is small).

一方、図５８に示されるように、リードフレームＬＦの上面ＬＦａ側（熱拡散板６及びインナリード部４ａの上面６ａ，４ｃ側）からリードフレームＬＦの下面ＬＦｂ（熱拡散板６及びインナリード部４ａの下面６ｂ，４ｄ側）に向かう方向で、金属板４１をパンチ４２ｂで打ち抜く場合には、熱拡散板６の外縁６ｄとインナリード部４ａの先端において、パンチ４２ｂによる打ち抜きで生じたバリ（金属バリ）４３ｂは、次のようになる。   On the other hand, as shown in FIG. 58, the lower surface LFb (the heat diffusion plate 6 and the inner lead portion) of the lead frame LF from the upper surface LFa side (the upper surface 6a, 4c side of the heat diffusion plate 6 and the inner lead portion 4a) of the lead frame LF. When the metal plate 41 is punched by the punch 42b in the direction toward the lower surface 6b, 4d side of 4a, the burr (due to punching by the punch 42b at the outer edge 6d of the heat diffusion plate 6 and the tip of the inner lead portion 4a) The metal burr 43b is as follows.

すなわち、図５８に示されるように、熱拡散板６の外縁６ｄでは、熱拡散板６の下面６ｂ側にバリ４３ｂが形成されるが、熱拡散板６の上面６ａ側には、バリ４３ｂは形成されず、ダレ形状となる。このため、熱拡散板６の外縁６ｄに形成されたバリ４３ｂは、熱拡散板６の上面６ａから下面６ｂに向かう方向を向いている。同様に、インナリード部４ａの先端では、インナリード部４ａの下面４ｄ側にバリ４３ｂが形成されるが、インナリード部４ａの上面４ｃ側には、バリ４３ｂは形成されず、ダレ形状となる。このため、インナリード部４ａの先端に形成されたバリ４３ｂは、インナリード部４ａの上面４ｃから下面４ｄに向かう方向を向いている。すなわち、熱拡散板６の外縁６ｄとインナリード部４ａの先端には、上記バリ４３ａ（ダイパッド３およびメンバ９と熱拡散板６の内縁６ｃに形成されたバリ４３ａ）と同じ方向を向いたバリ４３ｂが、熱拡散板６およびインナリード部４ａの下面６ｂ，４ｄ側に形成され、このバリ４３ｂは、半導体装置（ここでは半導体装置１ａ）の製造後も残っている。   That is, as shown in FIG. 58, a burr 43b is formed on the lower surface 6b side of the heat diffusion plate 6 at the outer edge 6d of the heat diffusion plate 6, but a burr 43b is formed on the upper surface 6a side of the heat diffusion plate 6. It is not formed and has a sagging shape. For this reason, the burr 43b formed on the outer edge 6d of the heat diffusing plate 6 faces the direction from the upper surface 6a to the lower surface 6b of the heat diffusing plate 6. Similarly, at the tip of the inner lead portion 4a, a burr 43b is formed on the lower surface 4d side of the inner lead portion 4a, but the burr 43b is not formed on the upper surface 4c side of the inner lead portion 4a, resulting in a sagging shape. . For this reason, the burr 43b formed at the tip of the inner lead portion 4a faces the direction from the upper surface 4c to the lower surface 4d of the inner lead portion 4a. That is, the burr 43a (the burr 43a formed on the die pad 3 and the member 9 and the inner edge 6c of the heat diffusion plate 6) is directed to the outer edge 6d of the heat diffusion plate 6 and the inner lead portion 4a. 43b is formed on the heat diffusion plate 6 and the lower surface 6b, 4d side of the inner lead portion 4a, and this burr 43b remains even after the manufacture of the semiconductor device (here, the semiconductor device 1a).

この場合、上記パンチ４２ａの打ち抜き方向とパンチ４２ｂの打ち抜き方向とが同じになるため、パンチ４２ａ，４２ｂを用いた一度の打ち抜きにより、ダイパッド３、メンバ９、熱拡散板６の内縁６ｃ、熱拡散板６の外縁６ｄおよびインナリード部４ａの先端を成形（加工）することができる。このため、リードフレームＬＦ形成に要する工程数を低減することができる。これは、インナリード部４ａにおいてボンディング面の面積を大きく確保する必要が無い場合（例えばインナリード部４ａの幅が広いためにボンディング面の面積を大きく確保する必要が無い場合など）に適用すれば、好適である。   In this case, since the punching direction of the punch 42a is the same as the punching direction of the punch 42b, the die pad 3, the member 9, the inner edge 6c of the thermal diffusion plate 6, the thermal diffusion are performed by one punching using the punches 42a and 42b. The outer edge 6d of the plate 6 and the tip of the inner lead portion 4a can be formed (processed). For this reason, the number of processes required for forming the lead frame LF can be reduced. If this is applied to the case where it is not necessary to ensure a large area of the bonding surface in the inner lead portion 4a (for example, it is not necessary to ensure a large area of the bonding surface because the inner lead portion 4a is wide). Is preferable.

なお、ダイパッド３に対してコイニングを行わない方が好ましい理由については、上述したが、熱拡散板６についても同様である。熱拡散板６には、メンバ９を介してダイパッド３が連結されているので、プレス加工後にコイニングを行うと、それによって潰れた分だけ熱拡散板６およびメンバ９が面方向に延びて、ダイパッド３、メンバ９および熱拡散板６が面外方向に変形する可能性があることが理由である。   Although the reason why it is preferable not to perform coining on the die pad 3 has been described above, the same applies to the thermal diffusion plate 6. Since the die pad 3 is connected to the heat diffusing plate 6 through the member 9, when coining is performed after the press working, the heat diffusing plate 6 and the member 9 extend in the surface direction by the amount crushed thereby, and the die pad 3 because the member 9, and the heat diffusion plate 6 may be deformed in the out-of-plane direction.

従って、インナリード部４ａの先端に形成されたバリ４３ｂが、コイニングによって潰されても、上述の理由により熱拡散板６はコイニングできないので、熱拡散板６の外縁６ｄに形成されたバリ４３ｂは、半導体装置（ここでは半導体装置１ａ）の製造後も残っている。   Therefore, even if the burr 43b formed at the tip of the inner lead portion 4a is crushed by coining, the heat diffusion plate 6 cannot be coined for the above-described reason. Therefore, the burr 43b formed on the outer edge 6d of the heat diffusion plate 6 is The semiconductor device (here, the semiconductor device 1a) remains after manufacturing.

本実施の形態は、上記実施の形態１〜５および後述の実施の形態７〜９のいずれに対しても適用することができる。   This embodiment can be applied to any of Embodiments 1 to 5 and Embodiments 7 to 9 described later.

（実施の形態７）
図５９は、本実施の形態の半導体装置１ｃの下面図（裏面図）であり、図６０は、本実施の形態の半導体装置１ｃの部分拡大平面透視図であり、図６１〜図６３は、本実施の形態の半導体装置１ｃの断面図（側面断面図）である。本実施の形態は、上記実施の形態２や上記実施の形態５の変形例に対応するものである。図６０は、上記実施の形態２の図２０に対応し、封止樹脂部７を透視しかつ更に半導体チップ２およびボンディングワイヤ５を外した（透視した）ときの半導体装置の要部平面透視図が示されており、理解を簡単にするために、半導体チップ２が搭載（配置）される位置を点線で示してある。図６１は、上記実施の形態２の図２１（すなわち上記図１８のＡ２−Ａ２線に相当する位置での断面）に対応し、図６２は、上記実施の形態２の図２２（すなわち上記図１８のＢ２−Ｂ２線に相当する位置での断面）に対応し、図６３は、上記実施の形態２の図２３（すなわち上記図１８のＣ２−Ｃ２線に相当する位置での断面）に対応する。理解を簡単にするために、図６０においても、図１８のＡ２−Ａ２線、Ｂ２−Ｂ２線およびＣ２−Ｃ２線に対応する位置にＡ２−Ａ２線、Ｂ２−Ｂ２線およびＣ２−Ｃ２線を付してあるが、図６０に示されているのは半導体装置１ｃの一部であるのに対して、図６１〜図６３の断面図は、半導体装置１ｃ全体（上記図１８に示される領域全体）の断面図である。 (Embodiment 7)
59 is a bottom view (rear view) of the semiconductor device 1c of the present embodiment, FIG. 60 is a partially enlarged plan perspective view of the semiconductor device 1c of the present embodiment, and FIGS. It is sectional drawing (side sectional drawing) of the semiconductor device 1c of this Embodiment. This embodiment corresponds to a modification of the second embodiment or the fifth embodiment. FIG. 60 corresponds to FIG. 20 of the second embodiment, and is a plan perspective view of the main part of the semiconductor device when the sealing resin portion 7 is seen through and the semiconductor chip 2 and the bonding wire 5 are further removed (see through). In order to facilitate understanding, the position where the semiconductor chip 2 is mounted (arranged) is indicated by a dotted line. 61 corresponds to FIG. 21 of the second embodiment (that is, a cross section at a position corresponding to the line A2-A2 of FIG. 18), and FIG. 62 corresponds to FIG. 22 of the second embodiment (that is, the above diagram). 63 corresponds to FIG. 23 of the second embodiment (that is, the cross section at the position corresponding to the C2-C2 line in FIG. 18). To do. For easy understanding, also in FIG. 60, the A2-A2, B2-B2, and C2-C2 lines are arranged at positions corresponding to the A2-A2, B2-B2, and C2-C2 lines in FIG. 60 is a part of the semiconductor device 1c, whereas the cross-sectional views of FIGS. 61 to 63 show the entire semiconductor device 1c (the region shown in FIG. 18 above). FIG.

上記実施の形態２の半導体装置１ａでは、熱拡散板６は封止樹脂部７内に封止されており、封止樹脂部７から露出されていなかった。それに対して、本実施の形態の半導体装置１ｃでは、図５９からも分かるように、熱拡散板６の下面６ｂが、封止樹脂部７の下面７ｂで露出されている。熱拡散板６の上面６ａおよび側面は、封止樹脂部７内に封止されている。   In the semiconductor device 1 a of the second embodiment, the heat diffusion plate 6 is sealed in the sealing resin portion 7 and is not exposed from the sealing resin portion 7. On the other hand, in the semiconductor device 1c of the present embodiment, the lower surface 6b of the thermal diffusion plate 6 is exposed on the lower surface 7b of the sealing resin portion 7, as can be seen from FIG. The upper surface 6 a and the side surface of the heat diffusing plate 6 are sealed in the sealing resin portion 7.

上記実施の形態２，５と本実施の形態のいずれにおいても、インナリード部４ａと半導体チップ２の電極ＰＤとの間のワイヤボンディングがしやすいように、ダイパッド３およびメンバ９の高さ位置は、インナリード部４ａの高さ位置よりも低くしてあるが、ダイパッド３およびメンバ９の下面３ａは封止樹脂部７の下面７ｂから露出されていない。しかしながら、熱拡散板６の高さ位置は、上記実施の形態２と上記実施の形態５と本実施の形態とで異なっている。   In any of the above second and fifth embodiments and the present embodiment, the height positions of the die pad 3 and the member 9 are set so that wire bonding between the inner lead portion 4a and the electrode PD of the semiconductor chip 2 is easy. The die pad 3 and the lower surface 3a of the member 9 are not exposed from the lower surface 7b of the sealing resin portion 7, although the height is lower than the height position of the inner lead portion 4a. However, the height position of the thermal diffusion plate 6 differs between the second embodiment, the fifth embodiment, and the present embodiment.

すなわち、上記実施の形態２では、上記図２１〜図２３からも分かるように、インナリード部４ａよりも低い位置に熱拡散板６が配置されているが、熱拡散板６はダイパッド３およびメンバ９と同じ高さ位置であり、熱拡散板６、メンバ９およびダイパッド３のいずれも封止樹脂部７の下面７ｂで露出されていなかった。また、上記実施の形態５では、熱拡散板６の高さ位置をダイパッド３およびメンバ９よりも高くしており、熱拡散板６、メンバ９およびダイパッド３のいずれも封止樹脂部７の下面７ｂで露出されていなかった。それに対して、本実施の形態では、熱拡散板６の高さ位置をダイパッド３およびメンバ９よりも更に低くし、それによって、ダイパッド３およびメンバ９の下面３ｂは封止樹脂部７の下面７ｂで露出しないが、熱拡散板６の下面６ｂを封止樹脂部７の下面７ｂで露出させている。   That is, in the second embodiment, as can be seen from FIGS. 21 to 23, the heat diffusion plate 6 is disposed at a position lower than the inner lead portion 4a. However, the heat diffusion plate 6 includes the die pad 3 and the member. 9, and none of the heat diffusing plate 6, the member 9, and the die pad 3 was exposed at the lower surface 7 b of the sealing resin portion 7. In the fifth embodiment, the height of the heat diffusion plate 6 is set higher than that of the die pad 3 and the member 9, and any of the heat diffusion plate 6, the member 9, and the die pad 3 is the bottom surface of the sealing resin portion 7. 7b was not exposed. On the other hand, in the present embodiment, the height position of the heat diffusing plate 6 is made lower than that of the die pad 3 and the member 9, whereby the die pad 3 and the lower surface 3 b of the member 9 are changed to the lower surface 7 b of the sealing resin portion 7. However, the lower surface 6b of the heat diffusing plate 6 is exposed by the lower surface 7b of the sealing resin portion 7.

具体的に説明すると、本実施の形態の半導体装置１ｃでは、図６０〜図６３からも分かるように、吊りリード１０の途中（熱拡散板６に連結する部分近傍）に折り曲げ部（屈曲部）１０ｂを設けている。本実施の形態における折り曲げ部１０ｂの折り曲げ方向は、上記実施の形態２における折り曲げ部１０ａの折り曲げ方向と同じであるが、折り曲げによる高低差は、本実施の形態における折り曲げ部１０ｂの方が、上記実施の形態２における折り曲げ部１０ａよりも大きい。すなわち、本実施の形態では、複数（ここでは４つ）の吊りリード１０の各々は、熱拡散板６の高さ位置がインナリード部４ａの高さ位置よりも低くなり、かつ熱拡散板６の下面６ｂが封止樹脂部７の下面７ｂで露出するように、折り曲げ部１０ｂで折り曲げられている。これにより、上記実施の形態２では、熱拡散板６の下面６ｂは封止樹脂部７の下面７ｂで露出しないのに対して、本実施の形態の半導体装置１ｃでは、熱拡散板６の下面６ｂを封止樹脂部７の下面７ｂで露出させることができる。   More specifically, in the semiconductor device 1c of the present embodiment, as can be seen from FIGS. 60 to 63, a bent portion (bent portion) is provided in the middle of the suspension lead 10 (near the portion connected to the heat diffusion plate 6). 10b is provided. The folding direction of the bent portion 10b in the present embodiment is the same as the bent direction of the bent portion 10a in the second embodiment, but the height difference due to the bending is greater in the bent portion 10b in the present embodiment. It is larger than the bent portion 10a in the second embodiment. That is, in the present embodiment, each of the plurality (here, four) of suspension leads 10 is such that the height position of the heat diffusion plate 6 is lower than the height position of the inner lead portion 4a, and the heat diffusion plate 6 The lower surface 6b of the sealing resin portion 7 is bent at the bent portion 10b so as to be exposed at the lower surface 7b. Thus, in the second embodiment, the lower surface 6b of the heat diffusion plate 6 is not exposed on the lower surface 7b of the sealing resin portion 7, whereas in the semiconductor device 1c of the present embodiment, the lower surface of the heat diffusion plate 6 is exposed. 6 b can be exposed at the lower surface 7 b of the sealing resin portion 7.

すなわち、折り曲げ部１０ｂよりも外側の吊りリード１０の高さ位置と、インナリード部４ａの高さ位置とはほぼ同じであるが、吊りリード１０に折り曲げ部１０ｂを設けたことで、インナリード部４ａよりも低い位置に、熱拡散板６を配置することができる。そして、上記ステップＳ４のモールド工程において、熱拡散板６の下面６ｂが露出するように封止樹脂部７を形成することで、封止樹脂部７の下面７ｂで熱拡散板６の下面６ｂを露出させることができるのである。   That is, the height position of the suspension lead 10 outside the bent portion 10b and the height position of the inner lead portion 4a are substantially the same, but the bent lead portion 10b is provided on the suspension lead 10, so that the inner lead portion The thermal diffusion plate 6 can be disposed at a position lower than 4a. In the molding step of step S4, the lower surface 6b of the thermal diffusion plate 6 is formed by the lower surface 7b of the sealing resin portion 7 by forming the sealing resin portion 7 so that the lower surface 6b of the thermal diffusion plate 6 is exposed. It can be exposed.

更に、本実施の形態では、図６０〜図６３からも分かるように、ダイパッド３およびメンバ９（の上面３ａ）の高さ位置は熱拡散板６（の上面６ａ）の高さ位置よりも高くなっている。このため、本実施の形態では、各メンバ９と熱拡散板６の内縁６ｃとの間に折り曲げ部（屈曲部）９ｂを設けているが、本実施の形態における折り曲げ部９ｂの折り曲げ方向は、上記実施の形態５における折り曲げ部９ａの折り曲げ方向とは反対方向である。すなわち、上記実施の形態５では、折り曲げ部９ａは、ダイパッド３およびメンバ９の上面３ａが、熱拡散板６の上面６ａよりも低くなるように折り曲げられていたのに対して、本実施の形態では、折り曲げ部９ｂは、ダイパッド３およびメンバ９の上面３ａが、熱拡散板６の上面６ａよりも高くなるように折り曲げられている。この折り曲げ部９ｂは、熱拡散板６およびメンバ９と一体的に形成されている。この折り曲げ部９によって、熱拡散板６の高さ位置よりも、メンバ９およびダイパッド３の高さ位置を高くしているのである。これにより、封止樹脂部７の下面７ｂで熱拡散板６の下面６ｂが露出するが、メンバ９およびダイパッド３の下面３ｂは封止樹脂部７の下面７ｂで露出しないようにすることができる。   Furthermore, in this embodiment, as can be seen from FIGS. 60 to 63, the height position of the die pad 3 and the member 9 (the upper surface 3a thereof) is higher than the height position of the heat diffusion plate 6 (the upper surface 6a thereof). It has become. Therefore, in the present embodiment, a bent portion (bent portion) 9b is provided between each member 9 and the inner edge 6c of the heat diffusing plate 6, but the bending direction of the bent portion 9b in the present embodiment is as follows. This is the direction opposite to the bending direction of the bent portion 9a in the fifth embodiment. That is, in the fifth embodiment, the bent portion 9a is bent such that the upper surface 3a of the die pad 3 and the member 9 is lower than the upper surface 6a of the heat diffusing plate 6. Then, the bent portion 9 b is bent so that the upper surface 3 a of the die pad 3 and the member 9 is higher than the upper surface 6 a of the heat diffusing plate 6. The bent portion 9 b is formed integrally with the heat diffusing plate 6 and the member 9. The bent portions 9 make the height positions of the members 9 and the die pad 3 higher than the height positions of the heat diffusing plate 6. As a result, the lower surface 6b of the thermal diffusion plate 6 is exposed at the lower surface 7b of the sealing resin portion 7, but the lower surface 3b of the member 9 and the die pad 3 can be prevented from being exposed at the lower surface 7b of the sealing resin portion 7. .

また、本実施の形態では、メンバ９と熱拡散板６の間に折り曲げ部９ｂを設けているが、この折り曲げ部９ｂ上には半導体チップ２を接着することができず、半導体チップ２は、折り曲げ部９ｂ以外の平坦なメンバ９およびダイパッド３に接着材８で接着される。このため、図６０にも示されるように、半導体チップ２は、折り曲げ部９ｂに平面的に重ならないように、折り曲げ部９ｂよりも内側（ダイパッド３の中心に近づく側を内側とする）の平坦なメンバ９およびダイパッド３上に配置され、平坦なメンバ９およびダイパッド３に接着材８を介して接着されている。また、搭載可能な半導体チップ２の平面寸法の上限をできるだけ大きくできるように、折り曲げ部９ｂは、熱拡散板６の内縁６ｃにできるだけ近い位置に設けることが好ましい。   In the present embodiment, the bent portion 9b is provided between the member 9 and the heat diffusing plate 6. However, the semiconductor chip 2 cannot be bonded onto the bent portion 9b. The flat member 9 and the die pad 3 other than the bent portion 9b are bonded with an adhesive material 8. Therefore, as shown in FIG. 60, the semiconductor chip 2 is flat on the inner side (the side closer to the center of the die pad 3 is the inner side) than the bent portion 9b so as not to overlap the bent portion 9b in plan view. The member 9 and the die pad 3 are disposed on the flat member 9 and the die pad 3. Further, the bent portion 9b is preferably provided at a position as close as possible to the inner edge 6c of the thermal diffusion plate 6 so that the upper limit of the planar dimension of the mountable semiconductor chip 2 can be as large as possible.

本実施の形態の半導体装置１ｃの他の構成は、上記実施の形態２の半導体装置１ａや上記実施の形態５の半導体装置１ｂと同様であるので、ここではその説明は省略する。   Since the other configuration of the semiconductor device 1c of the present embodiment is the same as that of the semiconductor device 1a of the second embodiment and the semiconductor device 1b of the fifth embodiment, description thereof is omitted here.

本実施の形態では、封止樹脂部７の下面７ｂで熱拡散板６の下面６ｂを露出させたことで、半導体チップ２で発生した熱を、接着材８、ダイパッド３およびメンバ９を経由して熱拡散板６に伝導させ、熱拡散板６から半導体装置１ｃの外部（半導体装置１ｃの下方）に放熱させることができる。このため、熱伝導率が低い封止樹脂部７を経由せず、封止樹脂部７よりも熱伝導率が高い接着材８、ダイパッド３、メンバ９および熱拡散板６を経由して、熱拡散板６から半導体装置１ｃの外部（半導体装置１ｃの下方）に半導体チップ２の発熱を放熱することができるため、半導体装置１ｃの放熱特性を、更に向上させることができる。また、半導体装置１ｃを上記実装基板ＰＷＢに実装する際に、封止樹脂部７の下面７ｂで露出する熱拡散板６の下面６ｂを上記実装基板ＰＷＢの上面の上記端子ＴＥに接合（半田接続）しておけば、熱拡散板６の下面６ｂから上記実装基板ＰＷＢへ効率的に放熱することができるため、半導体装置１ｃの放熱特性の向上効果を、更に高めることができる。   In the present embodiment, the lower surface 6 b of the thermal diffusion plate 6 is exposed at the lower surface 7 b of the sealing resin portion 7, so that the heat generated in the semiconductor chip 2 passes through the adhesive 8, the die pad 3 and the member 9. Then, the heat can be conducted to the heat diffusion plate 6 and radiated from the heat diffusion plate 6 to the outside of the semiconductor device 1c (below the semiconductor device 1c). For this reason, the heat does not pass through the sealing resin portion 7 having a low thermal conductivity, but passes through the adhesive 8, the die pad 3, the member 9, and the heat diffusion plate 6 having a higher thermal conductivity than the sealing resin portion 7. Since the heat generated by the semiconductor chip 2 can be radiated from the diffusion plate 6 to the outside of the semiconductor device 1c (below the semiconductor device 1c), the heat dissipation characteristics of the semiconductor device 1c can be further improved. Further, when the semiconductor device 1c is mounted on the mounting substrate PWB, the lower surface 6b of the thermal diffusion plate 6 exposed on the lower surface 7b of the sealing resin portion 7 is joined (soldered) to the terminal TE on the upper surface of the mounting substrate PWB. ), Heat can be efficiently radiated from the lower surface 6b of the heat diffusing plate 6 to the mounting substrate PWB, so that the effect of improving the heat radiation characteristics of the semiconductor device 1c can be further enhanced.

また、本実施の形態とは異なり、熱拡散板６の下面６ｂだけでなく、ダイパッド３およびメンバ９の下面３ｂも封止樹脂部７の下面７ｂで露出させた場合には、封止樹脂部７の下面７ｂで露出するダイパッド３やメンバ９と封止樹脂部７との界面から半導体チップ２までが近いため、高温高湿負荷試験において、この界面を通じて湿気などが半導体チップ２まで伝わってしまう可能性がある。これは、半導体装置の信頼性（耐湿性）を低下させてしまう可能性がある。   Unlike this embodiment, not only the lower surface 6 b of the thermal diffusion plate 6 but also the lower surface 3 b of the die pad 3 and the member 9 are exposed on the lower surface 7 b of the sealing resin portion 7. 7 is close to the semiconductor chip 2 from the interface between the die pad 3 or the member 9 exposed on the lower surface 7b of the semiconductor chip 7 and the sealing resin portion 7, so that moisture or the like is transmitted to the semiconductor chip 2 through this interface in the high temperature and high humidity load test. there is a possibility. This may reduce the reliability (moisture resistance) of the semiconductor device.

それに対して、本実施の形態では、封止樹脂部７の下面７ｂで熱拡散板６の下面６ｂは露出させるが、半導体チップ２を搭載しているダイパッド３およびメンバ９は、封止樹脂部７から露出させていない。そして、封止樹脂部７の下面７ｂで露出する熱拡散板６と封止樹脂部７との界面から半導体チップ２までは比較的遠い。このため、ダイパッド３やメンバ９が封止樹脂部７の下面７ｂで露出していた場合に比べると、本実施の形態のように熱拡散板６のみが封止樹脂部７の下面７ｂで露出する場合には、高温高湿負荷試験において、封止樹脂部７の下面７ｂに形成されている界面を通じて湿気などが半導体チップ２まで伝わりにくく、半導体装置の耐湿性の低下を抑制または防止できる。このため、耐湿性の低下を抑制しながら、放熱特性の向上を図ることができる。   On the other hand, in the present embodiment, the lower surface 6b of the thermal diffusion plate 6 is exposed at the lower surface 7b of the sealing resin portion 7, but the die pad 3 and the member 9 on which the semiconductor chip 2 is mounted are connected to the sealing resin portion. 7 is not exposed. The semiconductor chip 2 is relatively far from the interface between the thermal diffusion plate 6 and the sealing resin portion 7 exposed on the lower surface 7 b of the sealing resin portion 7. Therefore, as compared with the case where the die pad 3 and the member 9 are exposed on the lower surface 7b of the sealing resin portion 7, only the heat diffusion plate 6 is exposed on the lower surface 7b of the sealing resin portion 7 as in the present embodiment. In this case, in a high-temperature and high-humidity load test, moisture or the like is not easily transmitted to the semiconductor chip 2 through the interface formed on the lower surface 7b of the sealing resin portion 7, and the decrease in moisture resistance of the semiconductor device can be suppressed or prevented. For this reason, it is possible to improve the heat dissipation characteristics while suppressing a decrease in moisture resistance.

一方、上記実施の形態２の半導体装置１ａや上記実施の形態５の半導体装置１ｂのように、ダイパッド３およびメンバ９だけでなく熱拡散板６も封止樹脂部７内に封止して封止樹脂部７の下面７ｂで露出させなかった場合には、半導体チップ２まで繋がっている界面は、封止樹脂部７の側面での吊りリード１０の露出面だけとなる。吊りリード１０の露出面から半導体チップ２までは十分に離れている。このため、高温高湿負荷試験における耐久性（耐湿性）の面では、上記実施の形態２の半導体装置１ａや上記実施の形態５の半導体装置１ｂのように、熱拡散板６も封止樹脂部７内に封止した構造が最も優れている。   On the other hand, not only the die pad 3 and the member 9 but also the heat diffusing plate 6 are sealed in the sealing resin portion 7 as in the semiconductor device 1a of the second embodiment and the semiconductor device 1b of the fifth embodiment. When not exposed on the lower surface 7 b of the stop resin portion 7, the interface leading to the semiconductor chip 2 is only the exposed surface of the suspension lead 10 on the side surface of the sealing resin portion 7. The exposed surface of the suspension lead 10 is sufficiently separated from the semiconductor chip 2. For this reason, in terms of durability (moisture resistance) in the high-temperature and high-humidity load test, the thermal diffusion plate 6 is also a sealing resin as in the semiconductor device 1a of the second embodiment and the semiconductor device 1b of the fifth embodiment. The structure sealed in the portion 7 is most excellent.

従って、放熱特性向上と耐湿性（高湿負荷試験における耐久性）の両立を図りつつ、放熱特性をできるだけ向上させる設計を行う場合には、本実施の形態の半導体装置１ｃのように、熱拡散板６の下面６ｂを封止樹脂部７から露出させる構造とすればよい。一方、放熱特性向上と耐湿性の両立を図りつつ、耐湿性をできるだけ向上させる設計を行う場合には、上記実施の形態２の半導体装置１ａや上記実施の形態５の半導体装置１ｂのように、熱拡散板６を封止樹脂部７から露出させない構造とすればよい。   Therefore, in the case of designing to improve the heat dissipation characteristics as much as possible while achieving both improvement of the heat dissipation characteristics and moisture resistance (durability in a high humidity load test), as in the semiconductor device 1c of the present embodiment, thermal diffusion is performed. What is necessary is just to make it the structure which exposes the lower surface 6b of the board 6 from the sealing resin part 7. FIG. On the other hand, when designing to improve moisture resistance as much as possible while achieving both heat dissipation characteristics improvement and moisture resistance, as in the semiconductor device 1a of the second embodiment and the semiconductor device 1b of the fifth embodiment, What is necessary is just to make it the structure which does not expose the thermal diffusion board 6 from the sealing resin part 7. FIG.

本実施の形態は、上記実施の形態１〜６および後述の実施の形態８，９のいずれに対しても適用することができる。   This embodiment can be applied to any of Embodiments 1 to 6 and Embodiments 8 and 9 described later.

（実施の形態８）
図６４は、本実施の形態の半導体装置１ｄの上面図（平面図）であり、図６５は、半導体装置１ｄの下面図（裏面図）であり、図６６は、封止樹脂部７を透視したときの半導体装置１ｄの平面透視図（上面図）である。図６７は、図６６において、半導体チップ２およびボンディングワイヤ５を外した（透視した）ときの半導体装置１ｄの平面透視図（上面図）である。なお、図６７では、理解を簡単にするために、半導体チップ２が搭載（配置）される位置を、点線で示してある。また、図６８は、半導体装置１ｄの断面図（側面断面図）であり、図６６のＢ３−Ｂ３線の位置の断面図が図６８にほぼ対応する。 (Embodiment 8)
64 is a top view (plan view) of the semiconductor device 1d of the present embodiment, FIG. 65 is a bottom view (back view) of the semiconductor device 1d, and FIG. 66 is a perspective view of the sealing resin portion 7. It is a plane perspective view (top view) of semiconductor device 1d at the time. 67 is a plan perspective view (top view) of the semiconductor device 1d when the semiconductor chip 2 and the bonding wire 5 are removed (seen through) in FIG. In FIG. 67, for easy understanding, the position where the semiconductor chip 2 is mounted (arranged) is indicated by a dotted line. 68 is a cross-sectional view (side cross-sectional view) of the semiconductor device 1d, and the cross-sectional view taken along line B3-B3 in FIG. 66 substantially corresponds to FIG.

本実施の形態は、上記実施の形態７の構造を、ＱＦＮ（Quad Flat Non leaded package）形態の半導体装置に適用したものである。このため、図６４〜図６８に示される本実施の形態の半導体装置１ｄは、樹脂封止形で、面実装形の半導体パッケージであり、ＱＦＮ形態の半導体装置であるが、以下の点で、上記実施の形態７の半導体装置１ｃと相違している。   In the present embodiment, the structure of the seventh embodiment is applied to a semiconductor device in the form of a QFN (Quad Flat Non leaded package). For this reason, the semiconductor device 1d of the present embodiment shown in FIGS. 64 to 68 is a resin-encapsulated, surface-mounted semiconductor package, and is a QFN-type semiconductor device. This is different from the semiconductor device 1c of the seventh embodiment.

上記実施の形態７の半導体装置１ｃは、ＱＦＰ形態の半導体装置であり、各リード４は、一部（すなわちアウタリード部４ｂ）が封止樹脂部７の側面から突出して折り曲げ加工されていた。それに対して、本実施の形態の半導体装置１ｄでは、リード４は、封止樹脂部７に埋め込まれたインナリードと、封止樹脂部７の下面７ｂで露出するアウタリードとの両者の機能を兼ねている。すなわち、各リード４の下面４ｄが、封止樹脂部７の下面７ｂで露出して半導体装置１ｄの外部接続用端子（外部端子）として機能し、各リード４の熱拡散板６に対向する側とは逆側の端部（リードフレームからのリード４の切断面）が、封止樹脂部７の側面で露出し、それ以外の各リード４の側面および上面が、封止樹脂部７によって封止されている。封止樹脂部７の下面７ｂにおけるリード４の露出面（下面４ｄ）は、略長方形状を有している。上記実施の形態２，７の半導体装置１ａ，１ｃでリード４のインナリード部４ａの上面にボンディングワイヤ５が接続されていたのと同様、本実施の形態においても、封止樹脂部７によって封止された各リード４の上面には、ボンディングワイヤ５の一端が接続され、そのボンディングワイヤ５の他端が、半導体チップ２の電極ＰＤに接続されている。これにより、上記実施の形態２，７と同様、本実施の形態にいても、半導体チップ２の複数の電極ＰＤと複数のリード４とが、複数のボンディングワイヤ５を介して電気的に接続されている。   The semiconductor device 1c according to the seventh embodiment is a QFP semiconductor device, and each lead 4 is partially bent (that is, the outer lead portion 4b) protruding from the side surface of the sealing resin portion 7 and bent. On the other hand, in the semiconductor device 1d of the present embodiment, the lead 4 serves as both an inner lead embedded in the sealing resin portion 7 and an outer lead exposed on the lower surface 7b of the sealing resin portion 7. ing. That is, the lower surface 4d of each lead 4 is exposed on the lower surface 7b of the sealing resin portion 7 and functions as an external connection terminal (external terminal) of the semiconductor device 1d, and the side of each lead 4 facing the heat diffusion plate 6 The opposite end (the cut surface of the lead 4 from the lead frame) is exposed at the side surface of the sealing resin portion 7, and the other side surfaces and the upper surface of the other leads 4 are sealed by the sealing resin portion 7. It has been stopped. The exposed surface (lower surface 4d) of the lead 4 on the lower surface 7b of the sealing resin portion 7 has a substantially rectangular shape. As in the semiconductor devices 1a and 1c of the second and seventh embodiments, the bonding wire 5 is connected to the upper surface of the inner lead portion 4a of the lead 4, and in this embodiment, the sealing resin portion 7 is used for sealing. One end of the bonding wire 5 is connected to the upper surface of each lead 4 that is stopped, and the other end of the bonding wire 5 is connected to the electrode PD of the semiconductor chip 2. As a result, as in the second and seventh embodiments, even in the present embodiment, the plurality of electrodes PD and the plurality of leads 4 of the semiconductor chip 2 are electrically connected via the plurality of bonding wires 5. ing.

また、本実施の形態の半導体装置１ｄでは、図６５からも分かるように、熱拡散板６の下面６ｂが、封止樹脂部７の下面７ｂで露出しており、この点は、上記実施の形態７の半導体装置１ｃと同様である。一方、吊りリード１０の下面は、図６５のように封止樹脂部７の下面７ｂで露出させないが、あるいは、他の形態として、吊りリード１０の下面を封止樹脂部７の下面７ｂで露出させることもできる。図６５のように吊りリード１０の下面を封止樹脂部７の下面７ｂで露出させない場合には、吊りリード１０に上記折り曲げ部１０ｂのような折り曲げ部を設けることで、吊りリード１０の高さ位置を熱拡散板６よりも高くするか、あるいは、吊りリード１０を熱拡散板６よりも薄く形成しておけばよい。これにより、熱拡散板６の下面６ｂが、封止樹脂部７の下面７ｂで露出するが、吊りリード１０は封止樹脂部７の下面７ｂで露出しないようにすることができる。また、吊りリード１０に上記折り曲げ部１０ｂを設けず、かつ吊りリード１０と熱拡散板６を同じ厚みにすれば、熱拡散板６の下面６ｂだけでなく、吊りリード１０の下面も封止樹脂部７の下面７ｂで露出させることができる。   Further, in the semiconductor device 1d of the present embodiment, as can be seen from FIG. 65, the lower surface 6b of the thermal diffusion plate 6 is exposed at the lower surface 7b of the sealing resin portion 7. This is the same as the semiconductor device 1c of the seventh embodiment. On the other hand, the lower surface of the suspension lead 10 is not exposed at the lower surface 7b of the sealing resin portion 7 as shown in FIG. 65. Alternatively, the lower surface of the suspension lead 10 is exposed at the lower surface 7b of the sealing resin portion 7. It can also be made. When the lower surface of the suspension lead 10 is not exposed at the lower surface 7b of the sealing resin portion 7 as shown in FIG. 65, the height of the suspension lead 10 can be obtained by providing the suspension lead 10 with a bent portion such as the bent portion 10b. The position may be made higher than the heat diffusion plate 6 or the suspension lead 10 may be formed thinner than the heat diffusion plate 6. Thereby, the lower surface 6 b of the heat diffusion plate 6 is exposed on the lower surface 7 b of the sealing resin portion 7, but the suspension lead 10 can be prevented from being exposed on the lower surface 7 b of the sealing resin portion 7. Further, if the bent lead 10b is not provided in the suspension lead 10 and the suspension lead 10 and the heat diffusion plate 6 have the same thickness, not only the lower surface 6b of the heat diffusion plate 6 but also the lower surface of the suspension lead 10 is sealed with resin. It can be exposed at the lower surface 7b of the portion 7.

また、本実施の形態の半導体装置１ｄでは、熱拡散板６の下面６ｂを封止樹脂部７の下面７ｂで露出せるが、半導体チップ２が接着材８で接着されている部分のダイパッド３およびメンバ９は、封止樹脂部７内に封止されており、封止樹脂部７から露出されておらず、この点、上記実施の形態７の半導体装置１ｃと同様である。このため、本実施の形態においても、各メンバ９と熱拡散板６の内縁６ｃとの間に上記実施の形態７と同様の折り曲げ部９ｂを設け、この折り曲げ部９ｂは、ダイパッド３およびメンバ９の上面３ａが、熱拡散板６の上面６ａよりも高くなるように（すなわちダイパッド３およびメンバ９の下面３ｂが、熱拡散板６の下面６ｂよりも高くなるように）折り曲げられている。熱拡散板６およびメンバ９と一体的に形成された折り曲げ部９ｂによって、熱拡散板６の高さ位置よりも、メンバ９およびダイパッド３の高さ位置を高くしているのである。これにより、封止樹脂部７の下面７ｂで熱拡散板６の下面６ｂが露出するが、メンバ９およびダイパッド３の下面３ｂは封止樹脂部７の下面７ｂで露出しないようにすることができる。   Further, in the semiconductor device 1d of the present embodiment, the lower surface 6b of the heat diffusion plate 6 is exposed by the lower surface 7b of the sealing resin portion 7, but the portion of the die pad 3 where the semiconductor chip 2 is bonded by the adhesive 8 and The member 9 is sealed in the sealing resin portion 7 and is not exposed from the sealing resin portion 7, and this is the same as the semiconductor device 1c of the seventh embodiment. For this reason, also in the present embodiment, a bent portion 9b similar to that of the seventh embodiment is provided between each member 9 and the inner edge 6c of the heat diffusion plate 6, and the bent portion 9b is formed by the die pad 3 and the member 9. The upper surface 3a of the heat diffusion plate 6 is bent higher than the upper surface 6a (that is, the lower surface 3b of the die pad 3 and the member 9 is higher than the lower surface 6b of the heat diffusion plate 6). The bent position 9b formed integrally with the heat diffusion plate 6 and the member 9 makes the height position of the member 9 and the die pad 3 higher than the height position of the heat diffusion plate 6. As a result, the lower surface 6b of the thermal diffusion plate 6 is exposed at the lower surface 7b of the sealing resin portion 7, but the lower surface 3b of the member 9 and the die pad 3 can be prevented from being exposed at the lower surface 7b of the sealing resin portion 7. .

本実施の形態の半導体装置１ｄの他の構成は、上記実施の形態７の半導体装置１ｃとほぼ同様であるので、ここではその説明は省略する。   Since the other configuration of the semiconductor device 1d of the present embodiment is substantially the same as that of the semiconductor device 1c of the seventh embodiment, the description thereof is omitted here.

本実施の形態でも、上記実施の形態７と同様、半導体チップ２で発生した熱を、接着材８、ダイパッド３およびメンバ９を経由して熱拡散板６に伝導させ、熱拡散板６から半導体装置１ｄの外部（半導体装置１ｄの下方）に放熱させることができ、半導体装置１ｄの放熱特性を向上させることができる。また、半導体装置１ｄを上記実装基板ＰＷＢに実装する際に、封止樹脂部７の下面７ｂで露出する熱拡散板６の下面６ｂを上記実装基板ＰＷＢの上面の上記端子ＴＥに接合（半田接続）しておけば、熱拡散板６の下面６ｂから上記実装基板ＰＷＢへ効率的に放熱することができるため、半導体装置１ｄの放熱特性の向上効果を、更に高めることができる。   Also in the present embodiment, as in the seventh embodiment, the heat generated in the semiconductor chip 2 is conducted to the heat diffusion plate 6 via the adhesive 8, the die pad 3 and the member 9, and the semiconductor is transferred from the heat diffusion plate 6 to the semiconductor. Heat can be radiated to the outside of the device 1d (below the semiconductor device 1d), and the heat dissipation characteristics of the semiconductor device 1d can be improved. Further, when the semiconductor device 1d is mounted on the mounting substrate PWB, the lower surface 6b of the thermal diffusion plate 6 exposed on the lower surface 7b of the sealing resin portion 7 is joined (soldered) to the terminal TE on the upper surface of the mounting substrate PWB. ), Heat can be efficiently radiated from the lower surface 6b of the heat diffusing plate 6 to the mounting substrate PWB, so that the effect of improving the heat radiation characteristics of the semiconductor device 1d can be further enhanced.

また、本実施の形態でも、上記実施の形態７と同様、封止樹脂部７の下面７ｂで熱拡散板６の下面６ｂは露出させるが、半導体チップ２を搭載しているダイパッド３およびメンバ９は、封止樹脂部７から露出させていない。このため、ダイパッド３やメンバ９が封止樹脂部７の下面７ｂで露出させた場合に比べて、半導体装置の耐湿性の低下を抑制または防止できる。従って、耐湿性の低下を抑制しながら、放熱特性の向上を図ることができる。   Also in this embodiment, the lower surface 6b of the thermal diffusion plate 6 is exposed at the lower surface 7b of the sealing resin portion 7 as in the seventh embodiment, but the die pad 3 and the member 9 on which the semiconductor chip 2 is mounted. Is not exposed from the sealing resin portion 7. For this reason, compared with the case where the die pad 3 and the member 9 are exposed by the lower surface 7b of the sealing resin part 7, the fall of the moisture resistance of a semiconductor device can be suppressed or prevented. Therefore, it is possible to improve the heat dissipation characteristics while suppressing the decrease in moisture resistance.

（実施の形態９）
図６９は、本実施の形態の半導体装置１ｅの平面透視図（上面図）であり、封止樹脂部７を透視した状態が示されている。図７０は、図６９において、半導体チップ２およびボンディングワイヤ５を外した（透視した）ときの半導体装置１ｅの平面透視図（上面図）であり、理解を簡単にするために、半導体チップ２が搭載（配置）される位置を点線で示してある。また、図７１〜図７３は、半導体装置１ｅの断面図（側面断面図）である。図７０に示されるＡ４−Ａ４線の位置の断面図が図７１にほぼ対応し、図７０に示されるＢ４−Ｂ４線の位置の断面図が図７２にほぼ対応し、図７０に示されるＣ４−Ｃ４線の位置の断面図が図７３にほぼ対応する。 (Embodiment 9)
FIG. 69 is a plan perspective view (top view) of the semiconductor device 1e of the present embodiment, and shows a state in which the sealing resin portion 7 is seen through. FIG. 70 is a plan perspective view (top view) of the semiconductor device 1e when the semiconductor chip 2 and the bonding wire 5 are removed (seen through) in FIG. 69. For easy understanding, the semiconductor chip 2 is shown in FIG. The mounting (arrangement) position is indicated by a dotted line. 71 to 73 are cross-sectional views (side cross-sectional views) of the semiconductor device 1e. 70. The sectional view taken along the line A4-A4 shown in FIG. 70 substantially corresponds to FIG. 71, and the sectional view taken along the line B4-B4 shown in FIG. 70 substantially corresponds to FIG. A cross-sectional view taken along the line -C4 substantially corresponds to FIG.

本実施の形態は、上記実施の形態２の構造を、ＳＯＰ（Small Outline Package）形態の半導体装置に適用したものである。このため、図６９〜図７３に示される本実施の形態の半導体装置１ｅは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ＳＯＰ形態の半導体装置であるが、以下の点で、上記実施の形態２の半導体装置１ａと相違している。   In the present embodiment, the structure of the second embodiment is applied to a semiconductor device in the form of a SOP (Small Outline Package). For this reason, the semiconductor device 1e of the present embodiment shown in FIGS. 69 to 73 is a semiconductor device in the form of a resin-encapsulated semiconductor package and is a semiconductor device in the SOP form. This is different from the semiconductor device 1a of the second embodiment.

上記実施の形態２の半導体装置１ａは、ＱＦＰ形態の半導体装置であり、平面矩形の封止樹脂部７の四辺（四辺を構成する側面）から、それぞれ複数のリード４のアウタリード部４ｂが突出していた。そして、吊りリード１０は４本設けられ、４本の吊りリード１０が、枠状の熱拡散板６の４つの角部から平面矩形の封止樹脂部７の４つの角部に向かって封止樹脂部７内を延在していた。   The semiconductor device 1a of the second embodiment is a QFP type semiconductor device, and the outer lead portions 4b of the plurality of leads 4 protrude from the four sides (side surfaces constituting the four sides) of the planar rectangular sealing resin portion 7, respectively. It was. Four suspension leads 10 are provided, and the four suspension leads 10 are sealed from the four corners of the frame-shaped heat diffusion plate 6 toward the four corners of the planar rectangular sealing resin portion 7. The inside of the resin part 7 was extended.

それに対して、図６９〜図７３に示される本実施の形態の半導体装置１ｅでは、長辺と短辺とを有する平面矩形の封止樹脂部７の２つの長辺（２つの長辺を構成する側面）から、それぞれ複数のリード４のアウタリード部４ｂが突出している。そして、吊りリード１０は２本設けられ、２本の吊りリード１０が、枠状の熱拡散板６の対向する２辺の中央部から平面矩形の封止樹脂部７の対向する２辺の中央部に向かって封止樹脂部７内を延在している。   On the other hand, in the semiconductor device 1e of the present embodiment shown in FIGS. 69 to 73, two long sides (two long sides are configured) of the planar rectangular sealing resin portion 7 having a long side and a short side. The outer lead portions 4b of the plurality of leads 4 protrude from the side surfaces. Two suspension leads 10 are provided, and the two suspension leads 10 extend from the center of the two opposing sides of the frame-shaped heat diffusion plate 6 to the center of the two opposing sides of the planar rectangular sealing resin portion 7. The inside of the sealing resin portion 7 extends toward the portion.

本実施の形態の半導体装置１ｅの他の構成は、上記実施の形態２の半導体装置１ａとほぼ同様であるので、ここではその説明は省略する。   Since the other configuration of the semiconductor device 1e of the present embodiment is substantially the same as that of the semiconductor device 1a of the second embodiment, description thereof is omitted here.

上記実施の形態２と同様、本実施の形態においても、上記第２の放熱経路（図８の矢印Ｈ２の放熱経路）として、半導体チップ２の側面から封止樹脂部７を経由してインナリード部４ａに放熱する経路に加えて、半導体チップ２の裏面２ｂから接着材８、ダイパッド３およびメンバ９を経由して熱拡散板６に放熱し、この熱拡散板６から封止樹脂部７を経由してインナリード部４ａに放熱する経路でも、半導体チップ２の熱を放熱できる。このため、半導体装置１ｅの放熱特性を向上させることができる。   Similar to the second embodiment, also in the present embodiment, as the second heat radiation path (the heat radiation path indicated by the arrow H2 in FIG. 8), the inner lead from the side surface of the semiconductor chip 2 via the sealing resin portion 7 is used. In addition to the path for radiating heat to the portion 4a, heat is radiated from the back surface 2b of the semiconductor chip 2 to the heat diffusion plate 6 via the adhesive 8, the die pad 3 and the member 9, and the sealing resin portion 7 is removed from the heat diffusion plate 6 The heat of the semiconductor chip 2 can also be dissipated through the path that radiates heat to the inner lead portion 4a. For this reason, the heat dissipation characteristic of the semiconductor device 1e can be improved.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、半導体パッケージ形態の半導体装置およびその製造方法に適用して好適なものである。   The present invention is suitable for application to a semiconductor device in the form of a semiconductor package and a method for manufacturing the same.

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ 半導体装置
２ 半導体チップ
２ａ 表面
２ｂ 裏面
３ ダイパッド
３ａ 上面
３ｂ 下面
４ リード
４ａ インナリード部
４ｂ アウタリード部
４ｃ 上面
４ｄ 下面
５ ボンディングワイヤ
６ 熱拡散板
６ａ 上面
６ｂ 下面
６ｃ 内縁
６ｄ 外縁
７ 封止樹脂部
７ａ 上面
７ｂ 下面
８ 接着材
９ メンバ
９ａ，９ｂ 折り曲げ部
１０ 吊りリード
１０ａ，１０ｂ 折り曲げ部
１２ チップ搭載部
１３ 開口部
２１ フレーム枠
２２ タイバー
３１ ステージ
３１ａ 上面
３２ 吸着用孔部
３３ 窪み
４１ 金属板
４２ａ，４２ｂ パンチ
４３ａ，４３ｂ バリ
１０１ 半導体装置
１０２ 半導体チップ
１０３，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ ダイパッド
１０４ リード
１０５ ボンディングワイヤ
１０７ 封止樹脂部
１１０ 吊りリード
１１１ａ 開口部
１１１ｂ スリット
Ｈ１，Ｈ２，Ｈ３ 矢印
ＬＦ リードフレーム
ＬＦａ 上面
ＬＦｂ 下面
ＰＤ 電極
ＲＧ１ 領域
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ 辺
Ｗ１，Ｗ２ 幅 1, 1a, 1b, 1c, 1d, 1e Semiconductor device 2 Semiconductor chip 2a Front surface 2b Back surface 3 Die pad 3a Upper surface 3b Lower surface 4 Lead 4a Inner lead portion 4b Outer lead portion 4c Upper surface 4d Lower surface 5 Bonding wire 6 Heat diffusion plate 6a Upper surface 6b Lower surface 6c Inner edge 6d Outer edge 7 Sealing resin part 7a Upper surface 7b Lower surface 8 Adhesive material 9 Member 9a, 9b Bending part 10 Hanging lead 10a, 10b Bending part 12 Chip mounting part 13 Opening part 21 Frame frame 22 Tie bar 31 Stage 31a Upper surface 32 Adsorption Hole 33 Depression 41 Metal plates 42a, 42b Punches 43a, 43b Burr 101 Semiconductor device 102 Semiconductor chips 103, 103a, 103b, 103c, 103d Die pad 104 Lead 105 Bonding wire 107 Sealing resin part 110 Node 111a Opening 111b Slit H1, H2, H3 Arrow LF Lead frame LFa Upper surface LFb Lower surface PD Electrode RG1 Region SD1, SD2, SD3, SD4 Side W1, W2 Width

Claims (5)

複数の電極が形成された第１主面と、前記第１主面とは反対側の第１裏面と、を有する四角形状の半導体チップと、
前記半導体チップの周囲に配置された複数のリードと、
前記リードと前記電極とをそれぞれ電気的に接続するボンディングワイヤと、
前記半導体チップが搭載された第２主面と、前記第２主面とは反対側の第２裏面と、を有するチップ搭載部と、
前記チップ搭載部に連結された複数の吊りリードと、
前記半導体チップ、前記ボンディングワイヤ、前記チップ搭載部、前記吊りリード、および前記複数のリードのそれぞれの一部を封止する封止体と、
を備え、
前記チップ搭載部の外縁は、平面視において、前記半導体チップの外周よりも外側に位置し、
前記チップ搭載部には、前記第２主面から前記第２裏面まで貫通する４つの開口部が形成されており、
前記４つの開口部のそれぞれは、前記半導体チップに平面的に重なる部分と平面的に重ならない部分とを有し、
平面視において、前記半導体チップは、その４つの角部の各々が前記４つの開口部の各々に囲まれるように配置され、
前記チップ搭載部の前記第２主面のうち、前記半導体チップの前記第１裏面に対向している領域で、且つ前記４つの開口部が形成されていない領域は、その全面が前記半導体チップの前記第１裏面と接着材により接着されている、半導体装置。 A first main surface in which a plurality of electrodes are formed, a rectangular semiconductor chip having a first back surface opposite to the front Symbol first main surface,
A plurality of leads arranged around the semiconductor chip;
Bonding wires that electrically connect the leads and the electrodes, respectively.
A chip mounting portion having a second main surface on which the semiconductor chip is mounted , and a second back surface opposite to the second main surface;
A plurality of suspension leads connected to the chip mounting portion;
A sealing body that seals a part of each of the semiconductor chip, the bonding wire, the chip mounting portion, the suspension lead, and the plurality of leads ;
With
The outer edge of the chip mounting portion is located outside the outer periphery of the semiconductor chip in plan view ,
The chip mounting portion is formed with four openings penetrating from the second main surface to the second back surface,
Each of the four openings has a portion that planarly overlaps the semiconductor chip and a portion that does not overlap planarly.
In plan view, the semiconductor chip is arranged such that each of its four corners is surrounded by each of the four openings,
Of the second main surface of the chip mounting portion, said an area facing the first back surface of the semiconductor chip, and the four areas where the opening is not formed, the entire surface of the semiconductor chip A semiconductor device bonded to the first back surface of the semiconductor device with an adhesive. 請求項１に記載の半導体装置において、
前記チップ搭載部の前記第２主面のうち、前記半導体チップの前記第１裏面に対向している領域で、且つ前記４つの開口部が形成されていない領域は、第１方向に延在する部分と、前記第１方向とは直交する第２方向に延在する部分と、を有する、半導体装置。 The semiconductor device according to claim 1,
Of the second main surface of the chip mounting portion, a region facing the first back surface of the semiconductor chip and a region where the four openings are not formed extends in the first direction. A semiconductor device comprising: a portion; and a portion extending in a second direction orthogonal to the first direction . 請求項２に記載の半導体装置において、The semiconductor device according to claim 2,
平面視において、前記封止体は四角形状であって、In plan view, the sealing body has a quadrangular shape,
前記第１方向に延在する部分および前記第２方向に延在する部分はそれぞれ前記封止体の各辺と直交する方向に延在している、半導体装置。The semiconductor device, wherein the portion extending in the first direction and the portion extending in the second direction each extend in a direction perpendicular to each side of the sealing body. 請求項３に記載の半導体装置において、The semiconductor device according to claim 3.
前記第１方向に延在する部分および前記第２方向に延在する部分のそれぞれの延在方向に直交する方向の幅は、前記複数の吊りリードのそれぞれの延在方向に直交する方向の幅より広い、半導体装置。The width in the direction orthogonal to the extending direction of each of the portion extending in the first direction and the portion extending in the second direction is the width in the direction orthogonal to the extending direction of each of the plurality of suspension leads. A wider semiconductor device. 請求項１に記載の半導体装置において、The semiconductor device according to claim 1,
前記封止体の一部が前記チップ搭載部の前記４つの開口部内に充填されていることにより、前記封止体の一部は前記半導体チップの前記第１裏面の前記チップ搭載部と重なっていない部分と接着している、半導体装置。Since a part of the sealing body is filled in the four openings of the chip mounting part, a part of the sealing body overlaps the chip mounting part on the first back surface of the semiconductor chip. A semiconductor device bonded to a non-existing part.
JP2012172342A 2012-08-02 2012-08-02 Semiconductor device Active JP5385438B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012172342A JP5385438B2 (en) 2012-08-02 2012-08-02 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012172342A JP5385438B2 (en) 2012-08-02 2012-08-02 Semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009086427A Division JP5149854B2 (en) 2009-03-31 2009-03-31 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2012209604A JP2012209604A (en) 2012-10-25
JP5385438B2 true JP5385438B2 (en) 2014-01-08

Family

ID=47189037

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012172342A Active JP5385438B2 (en) 2012-08-02 2012-08-02 Semiconductor device

Country Status (1)

Country Link
JP (1) JP5385438B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6256431B2 (en) * 2015-08-21 2018-01-10 Tdk株式会社 Magnetic sensor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2549412B2 (en) * 1988-02-17 1996-10-30 株式会社日立製作所 Bonding method and device
JPH0684979A (en) * 1992-09-01 1994-03-25 Toshiba Corp Resin-sealed semiconductor device
JP3229816B2 (en) * 1996-06-25 2001-11-19 シャープ株式会社 Method for manufacturing resin-encapsulated semiconductor device
JP2000058739A (en) * 1998-08-10 2000-02-25 Hitachi Ltd Semiconductor device and lead frame for using manufacture thereof
TW568355U (en) * 2002-01-16 2003-12-21 Orient Semiconductor Elect Ltd Improved leadframe structure for integrated circuit
JP2008182060A (en) * 2007-01-25 2008-08-07 Renesas Technology Corp Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
JP2012209604A (en) 2012-10-25

Similar Documents

Publication Publication Date Title
JP5149854B2 (en) Semiconductor device
US9385072B2 (en) Method of manufacturing semiconductor device and semiconductor device
JP6129645B2 (en) Semiconductor device and manufacturing method of semiconductor device
US7772036B2 (en) Lead frame based, over-molded semiconductor package with integrated through hole technology (THT) heat spreader pin(s) and associated method of manufacturing
JP5767294B2 (en) Semiconductor device
US20130320527A1 (en) Semiconductor device and semiconductor device manufacturing method
JP5169964B2 (en) Mold package mounting structure and mounting method
JP2002134674A (en) Semiconductor device and its manufacturing method
US20080073763A1 (en) Semiconductor device and method of manufacturing the same
JP5385438B2 (en) Semiconductor device
JP2010165777A (en) Semiconductor device and method of manufacturing the same
JP5420737B2 (en) Manufacturing method of semiconductor device
JP5119092B2 (en) Manufacturing method of semiconductor device
JP2011165793A (en) Semiconductor device and method of manufacturing the same, and electronic device
JP2012195546A (en) Semiconductor device, and packaging body and manufacturing method of the same
JP2009231322A (en) Manufacturing method of semiconductor device
JP2007201251A (en) Semiconductor package, and manufacturing method thereof
JP4241408B2 (en) Semiconductor device and manufacturing method thereof
JP4153813B2 (en) Semiconductor device and manufacturing method thereof
JP2010278308A (en) Semiconductor device and method of manufacturing the same
JP2012023204A (en) Semiconductor device, and method of manufacturing the same
JP2003338601A (en) Semiconductor device
JP2008300587A (en) Semiconductor device and manufacturing method thereof
JP2005101669A (en) Semiconductor device
JP2007194379A (en) Lead frame, semiconductor device, and method of manufacturing same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120802

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130625

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131003

R150 Certificate of patent or registration of utility model

Ref document number: 5385438

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350