JP5363967B2 - CLOCK DATA RECOVERY CIRCUIT, DISPLAY DEVICE DATA TRANSFER DEVICE, AND DISPLAY DEVICE DATA TRANSFER METHOD - Google Patents

CLOCK DATA RECOVERY CIRCUIT, DISPLAY DEVICE DATA TRANSFER DEVICE, AND DISPLAY DEVICE DATA TRANSFER METHOD Download PDF

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Description

本発明は、クロックデータリカバリ回路、表示装置用データ転送装置及び表示装置用データ転送方法に関する。   The present invention relates to a clock data recovery circuit, a display device data transfer device, and a display device data transfer method.

表示装置の大型化によって、表示駆動回路へのデータ転送方法が問題となっている。また、解像度の向上や駆動タイミングの高速化によって、データ転送が高速化している。これらの問題を解決する技術として、非特許文献１には、Point to Pointクロックエンベデッドによる表示装置用高速データ転送システムが開示されている。   Due to the increase in size of the display device, a method of transferring data to the display drive circuit has become a problem. In addition, data transfer is speeded up due to improved resolution and faster drive timing. As a technique for solving these problems, Non-Patent Document 1 discloses a high-speed data transfer system for a display device based on point-to-point clock embedding.

図７、８を参照して非特許文献１に係るクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路について説明する。図７は、非特許文献１に係るＣＤＲ回路１のブロック図である。また、図８は、図７のＣＤＲ回路１を駆動回路（Driver）に適用した表示装置のブロック図である。   A clock data recovery (CDR) circuit according to Non-Patent Document 1 will be described with reference to FIGS. FIG. 7 is a block diagram of the CDR circuit 1 according to Non-Patent Document 1. FIG. 8 is a block diagram of a display device in which the CDR circuit 1 of FIG. 7 is applied to a driver circuit.

まず、図７のＣＤＲ回路を適用した図８の表示装置について説明する。図８に示すように、この表示装置は、タイミングコントローラ（Timing Controller）、駆動回路、表示素子（Display Element）を備えている。ここで、タイミングコントローラは、送信回路ＴＸを備えている。また、駆動回路は、ＣＤＲ回路１、表示素子駆動回路２を備えている。   First, the display device of FIG. 8 to which the CDR circuit of FIG. 7 is applied will be described. As shown in FIG. 8, the display device includes a timing controller, a drive circuit, and a display element. Here, the timing controller includes a transmission circuit TX. The drive circuit includes a CDR circuit 1 and a display element drive circuit 2.

送信回路ＴＸは、パラレル信号である表示データ（Display Data）及びコマンド（Command）をシリアル信号に変換し、ＣＤＲ回路１へデータ転送する。ここで、詳細には後述するように、表示データとコマンドとは交互にデータ転送される。コマンドには、表示データがスタートすることを示すデータスタート信号ＳＯＤをはじめ各種制御信号などが含まれる。   The transmission circuit TX converts the display data (Display Data) and the command (Command), which are parallel signals, into serial signals and transfers the data to the CDR circuit 1. Here, as will be described in detail later, display data and commands are alternately transferred. The command includes a data start signal SOD indicating that display data starts, and various control signals.

ＣＤＲ回路１は、タイミングコントローラから転送されたシリアル入力データ（Input Data）をパラレルデータへ変換し、クロック信号（Clock）とデータ信号（Data）を再生（Recovery）する。再生されたクロック信号をリカバリクロック（Recovery Clock）という。ここで、データ信号はバスを介して、表示素子駆動回路２へ出力される。   The CDR circuit 1 converts serial input data (Input Data) transferred from the timing controller into parallel data, and reproduces (Recovers) the clock signal (Clock) and the data signal (Data). The recovered clock signal is called a recovery clock. Here, the data signal is output to the display element driving circuit 2 via the bus.

次に、図７のＣＤＲ回路について説明する。図７に示すように、非特許文献１に開示されたＣＤＲ回路では、４倍オーバーサンプリングを用いて周波数検出及び位相検出を実施している。このＣＤＲ回路１は、サンプリング回路ＳＣ、周波数検出回路ＦＤ、位相検出回路ＰＤ、ＦＤ用チャージポンプＣＰ１、ＰＤ用チャージポンプＣＰ２、ループフィルタＬＦ、電圧制御発振回路ＶＣＯを備えている。   Next, the CDR circuit of FIG. 7 will be described. As shown in FIG. 7, in the CDR circuit disclosed in Non-Patent Document 1, frequency detection and phase detection are performed using four times oversampling. The CDR circuit 1 includes a sampling circuit SC, a frequency detection circuit FD, a phase detection circuit PD, an FD charge pump CP1, a PD charge pump CP2, a loop filter LF, and a voltage controlled oscillation circuit VCO.

サンプリング回路ＳＣは、リカバリクロックを基に、タイミングコントローラから転送されたシリアル入力データをサンプリングする。サンプリングされたデータ信号は、周波数検出回路ＦＤ、位相検出回路ＰＤ、表示素子駆動回路２へ出力される。   The sampling circuit SC samples the serial input data transferred from the timing controller based on the recovery clock. The sampled data signal is output to the frequency detection circuit FD, the phase detection circuit PD, and the display element driving circuit 2.

周波数検出回路ＦＤは、サンプリング回路ＳＣによりサンプリングされた入力データと、リカバリクロックとの周波数差を検出する。リカバリクロックの周波数が入力データの周波数よりも低ければ、周波数検出回路ＦＤはＦＤ用チャージポンプＣＰ１に対し、リカバリクロックの周波数を上げるためのＵＰ信号を出力する。リカバリクロックの周波数が入力データの周波数よりも高ければ、周波数検出回路ＦＤはＦＤ用チャージポンプＣＰ１に対し、発振クロックの周波数を下げるためのＤＯＷＮ信号を出力する。   The frequency detection circuit FD detects the frequency difference between the input data sampled by the sampling circuit SC and the recovery clock. If the frequency of the recovery clock is lower than the frequency of the input data, the frequency detection circuit FD outputs an UP signal for increasing the frequency of the recovery clock to the FD charge pump CP1. If the frequency of the recovery clock is higher than the frequency of the input data, the frequency detection circuit FD outputs a DOWN signal for lowering the frequency of the oscillation clock to the FD charge pump CP1.

位相検出回路ＰＤは、サンプリング回路ＳＣによりサンプリングされた入力データと、リカバリクロックとの位相差を検出する。リカバリクロックの位相が入力データの位相よりも遅れていれば、位相検出回路ＰＤはＰＤ用チャージポンプＣＰ１に対し、リカバリクロックの位相を進めるためのＵＰ信号を出力する。リカバリクロックの位相が入力データの位相よりも進んでいれば、位相検出回路ＰＤはＰＤ用チャージポンプＣＰ２に対し、リカバリクロックの位相を遅らせるためのＤＯＷＮ信号を出力する。   The phase detection circuit PD detects the phase difference between the input data sampled by the sampling circuit SC and the recovery clock. If the phase of the recovery clock is delayed from the phase of the input data, the phase detection circuit PD outputs an UP signal for advancing the phase of the recovery clock to the PD charge pump CP1. If the phase of the recovery clock is ahead of the phase of the input data, the phase detection circuit PD outputs a DOWN signal for delaying the phase of the recovery clock to the PD charge pump CP2.

ＦＤ用チャージポンプＣＰ１及びＰＤ用チャージポンプＣＰ２は、入力されたＵＰ信号又はＤＯＷＮ信号に応じたアナログ電流信号を出力する。
ループフィルタＬＦは、ＦＤ用チャージポンプＣＰ１及びＰＤ用チャージポンプＣＰ２から入力されたアナログ電流信号に基づいて制御電圧信号を生成する。
そして、電圧制御発振回路ＶＣＯは、ループフィルタＬＦから入力された制御電圧信号に基づいてクロック信号ＣＬＫを生成する。このクロック信号ＣＬＫは、データ信号と同様に、表示素子駆動回路へ出力されると共に、サンプリング回路ＳＣへリカバリクロック（Recovery Clock）としてフィードバックされる。 The FD charge pump CP1 and the PD charge pump CP2 output an analog current signal corresponding to the input UP signal or DOWN signal.
The loop filter LF generates a control voltage signal based on the analog current signal input from the FD charge pump CP1 and the PD charge pump CP2.
The voltage controlled oscillation circuit VCO generates a clock signal CLK based on the control voltage signal input from the loop filter LF. Similar to the data signal, the clock signal CLK is output to the display element driving circuit and fed back to the sampling circuit SC as a recovery clock.

図９は、非特許文献１の図１０．７．３に示された４倍オーバーサンプリングによる周波数検出のアルゴリズムを示す図である。
最上段の入力データの波形は、入力データ周波数に対して電圧制御発振回路ＶＣＯの発振周波数が低い場合を示している。この場合、斜線で示したように、クロック位相２−４及び５−６における信号レベルの遷移が検出される。この結果、周波数検出回路ＦＤにおいて、電圧制御発振回路ＶＣＯの発振周波数が低いと判定される。 FIG. 9 is a diagram showing an algorithm for frequency detection by four-time oversampling shown in FIG.
The waveform of the uppermost input data shows a case where the oscillation frequency of the voltage controlled oscillation circuit VCO is lower than the input data frequency. In this case, as indicated by hatching, signal level transitions in the clock phases 2-4 and 5-6 are detected. As a result, in the frequency detection circuit FD, it is determined that the oscillation frequency of the voltage controlled oscillation circuit VCO is low.

一方、最下段の入力データの波形は、入力データ周波数に対して電圧制御発振回路ＶＣＯの発振周波数が高い場合を示している。この場合、斜線で示したように、クロック位相０−２及び６−７における信号レベルの遷移と、クロック位相２−６における信号レベルの不遷移が検出される。この結果、周波数検出回路ＦＤにおいて、発振周波数が高いと判定される。   On the other hand, the waveform of the input data at the lowermost stage shows a case where the oscillation frequency of the voltage controlled oscillation circuit VCO is higher than the input data frequency. In this case, as indicated by hatching, signal level transitions in clock phases 0-2 and 6-7 and signal level non-transition in clock phases 2-6 are detected. As a result, the frequency detection circuit FD determines that the oscillation frequency is high.

中段の入力データの波形は、入力データ周波数と電圧制御発振回路ＶＣＯの発振周波数とが一致した場合を示している。この場合、周波数検出回路ＦＤでは、発振周波数が高いとも低いとも判定されない。   The waveform of the input data in the middle stage shows a case where the input data frequency matches the oscillation frequency of the voltage controlled oscillation circuit VCO. In this case, the frequency detection circuit FD does not determine whether the oscillation frequency is high or low.

なお、図１０は、ＰＬＬロック後のクロック位相と入力データとの関係を示している。ＰＬＬロックとは、入力データの周波数及び位相と、電圧制御発振回路ＶＣＯが発振するクロック信号の周波数及び位相と、が一致した状態をいう。４倍オーバーサンプリングでは、図１０に示すように、クロック位相０、４、８・・・の位置に入力データのエッジが同期し、クロック位相２、６、１０・・・（つまりｂｉｔの中央）の位置で入力データをサンプリングする。   FIG. 10 shows the relationship between the clock phase after PLL lock and the input data. The PLL lock refers to a state in which the frequency and phase of input data coincide with the frequency and phase of a clock signal oscillated by the voltage controlled oscillation circuit VCO. In quadruple oversampling, as shown in FIG. 10, the edge of the input data is synchronized with the positions of clock phases 0, 4, 8,..., And clock phases 2, 6, 10,. The input data is sampled at the position of.

K. Yamaguchi、外5名、"A 2.0Gb/s Clock- Embedded Interface for Full-HD 10b 120Hz LCD Drivers with 1/5-Rate Noise-Tolerant Phase and Frequency Recovery"、2009 IEEE International Solid-State Circuits Conference-Digest of Technical Papers、2009年2月、pp. 192-193K. Yamaguchi, 5 others, "A 2.0Gb / s Clock- Embedded Interface for Full-HD 10b 120Hz LCD Drivers with 1 / 5-Rate Noise-Tolerant Phase and Frequency Recovery", 2009 IEEE International Solid-State Circuits Conference- Digest of Technical Papers, February 2009, pp. 192-193

しかしながら、非特許文献１に記載のクロックデータリカバリ回路は、４倍オーバーサンプリングを採用しているがゆえに、回路規模、消費電力が大きく、ＥＭＩ特性が悪いという問題があった。   However, since the clock data recovery circuit described in Non-Patent Document 1 employs 4 times oversampling, there is a problem that the circuit scale and power consumption are large and the EMI characteristics are poor.

本発明に係るクロックデータリカバリ回路は、
２倍オーバーサンプリングにより、入力データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされた入力データと、リカバリクロックとの周波数差を検出する周波数検出回路と、
前記サンプリング回路によりサンプリングされた入力データと、リカバリクロックとの位相差を検出する位相検出回路と、
少なくとも前記位相検出回路により検出された位相差に基づいて、前記サンプリング回路に対し、リカバリクロックを出力する電圧制御発振回路と、
入力データとして表示データを受信している間、前記周波数検出回路の動作を停止する周波数検出制御回路と、を備えるものである。 A clock data recovery circuit according to the present invention includes:
A sampling circuit that samples input data by double oversampling;
A frequency detection circuit for detecting a frequency difference between the input data sampled by the sampling circuit and a recovery clock;
A phase detection circuit for detecting a phase difference between the input data sampled by the sampling circuit and a recovery clock;
A voltage-controlled oscillation circuit that outputs a recovery clock to the sampling circuit based on at least the phase difference detected by the phase detection circuit;
A frequency detection control circuit that stops the operation of the frequency detection circuit while receiving display data as input data.

本発明に係る表示装置用データ転送装置は、
転送データを送信するタイミングコントローラと、
前記タイミングコントローラから送信された転送データを受信する表示素子駆動回路と、を備えた表示装置用データ転送装置であって、
前記表示素子駆動回路は、
２倍オーバーサンプリングにより、転送データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされた転送データと、リカバリクロックとの周波数差を検出する周波数検出回路と、
前記サンプリング回路によりサンプリングされた転送データと、リカバリクロックとの位相差を検出する位相検出回路と、
少なくとも前記位相検出回路により検出された位相差に基づいて、前記サンプリング回路に対し、リカバリクロックを出力する電圧制御発振回路と、
転送データとして表示データを受信している間、前記周波数検出回路の動作を停止する周波数検出制御回路と、を備えるものである。 A data transfer device for a display device according to the present invention includes:
A timing controller for transmitting transfer data;
A display element drive circuit that receives transfer data transmitted from the timing controller, and a display device data transfer device comprising:
The display element driving circuit includes:
A sampling circuit that samples transfer data by double oversampling;
A frequency detection circuit that detects a frequency difference between the transfer data sampled by the sampling circuit and a recovery clock;
A phase detection circuit for detecting a phase difference between the transfer data sampled by the sampling circuit and a recovery clock;
A voltage-controlled oscillation circuit that outputs a recovery clock to the sampling circuit based on at least the phase difference detected by the phase detection circuit;
A frequency detection control circuit that stops the operation of the frequency detection circuit while receiving display data as transfer data.

本発明に係る表示装置用データ転送方法は、
タイミングコントローラから表示素子駆動回路へデータを転送する表示装置用データ転送方法であって、
２倍オーバーサンプリングにより、転送データをサンプリングし、
転送データが表示データである間、サンプリングされた転送データとリカバリクロックとの周波数差を検出せずに、位相差を検出し、リカバリクロックを生成し、
転送データが表示データ以外である間、サンプリングされた転送データの周波数差及び位相差を検出し、リカバリクロックを生成するものである。 A display device data transfer method according to the present invention includes:
A data transfer method for a display device for transferring data from a timing controller to a display element driving circuit,
Sampling the transfer data by double oversampling,
While the transfer data is display data, the phase difference is detected and the recovery clock is generated without detecting the frequency difference between the sampled transfer data and the recovery clock.
While the transfer data is other than display data, the recovery clock is generated by detecting the frequency difference and phase difference of the sampled transfer data.

本発明では、入力データとして表示データを受信している間、周波数検出回路の動作を停止する周波数検出制御回路を備え、２倍オーバーサンプリングを採用している。そのため、回路規模、消費電力が小さく、ＥＭＩ特性に優れるクロックデータリカバリ回路を提供することができる。   The present invention includes a frequency detection control circuit that stops the operation of the frequency detection circuit while receiving display data as input data, and employs double oversampling. Therefore, it is possible to provide a clock data recovery circuit that is small in circuit size and power consumption and excellent in EMI characteristics.

本発明によれば、回路規模、消費電力が小さく、ＥＭＩ特性に優れるクロックデータリカバリ回路を提供することができる。   According to the present invention, it is possible to provide a clock data recovery circuit that is small in circuit size and power consumption and excellent in EMI characteristics.

実施の形態１に係るＣＤＲ回路のブロック図である。2 is a block diagram of a CDR circuit according to the first embodiment. FIG. 図１のＣＤＲ回路を駆動回路に適用した表示装置のブロック図である。FIG. 2 is a block diagram of a display device in which the CDR circuit of FIG. 1 is applied to a drive circuit. ２倍オーバーサンプリングによる周波数検出のアルゴリズムを示す図である。It is a figure which shows the algorithm of the frequency detection by 2 times oversampling. ２倍オーバーサンプリングでのＰＬＬロック後のクロック位相と入力データとの関係を示す図である。It is a figure which shows the relationship between the clock phase after PLL lock | rock in 2 times oversampling, and input data. 実施の形態１に係るＣＤＲ回路に入力される転送データ及び周波数検出回路の動作状態を示す図である。FIG. 6 is a diagram illustrating an operation state of transfer data and a frequency detection circuit input to the CDR circuit according to the first embodiment. 図７のＣＤＲ回路に入力される転送データ及び周波数検出回路の動作状態を示す図である。It is a figure which shows the operation state of the transfer data and frequency detection circuit which are input into the CDR circuit of FIG. ２倍オーバーサンプリングにおいて、同レベルの信号が２ｂｉｔのみ連続するパターン「１，１」が入力された場合を示す図である。It is a figure which shows the case where the pattern "1, 1" in which the signal of the same level continues only 2 bits is input in 2 times oversampling. ４倍オーバーサンプリングにおいて、同レベルの信号が２ｂｉｔのみ連続するパターン「１，１」が入力された場合を示す図である。It is a figure which shows the case where the pattern "1, 1" in which the signal of the same level continues only 2 bits is input in 4 times oversampling. 非特許文献１に開示されたＣＤＲ回路のブロック図である。2 is a block diagram of a CDR circuit disclosed in Non-Patent Document 1. FIG. 図７のＣＤＲ回路を駆動回路に適用した表示装置のブロック図である。FIG. 8 is a block diagram of a display device in which the CDR circuit of FIG. 7 is applied to a drive circuit. 非特許文献１に示された４倍オーバーサンプリングによる周波数検出のアルゴリズムを示す図である。It is a figure which shows the algorithm of the frequency detection by 4 time oversampling shown by the nonpatent literature 1. FIG. ４倍オーバーサンプリングでのＰＬＬロック後のクロック位相と入力データとの関係を示す図である。It is a figure which shows the relationship between the clock phase after PLL lock | rock in 4 times oversampling, and input data.

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。   Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. However, the present invention is not limited to the following embodiment. In addition, for clarity of explanation, the following description and drawings are simplified as appropriate.

（実施の形態１）
図１、２を参照して本発明の第１の実施の形態に係るクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路について説明する。図１は、実施の形態１に係るＣＤＲ回路１００のブロック図である。また、図２は、図１のＣＤＲ回路１００を駆動回路（Driver）に適用した表示装置のブロック図である。 (Embodiment 1)
A clock data recovery (CDR) circuit according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of a CDR circuit 100 according to the first embodiment. FIG. 2 is a block diagram of a display device in which the CDR circuit 100 of FIG. 1 is applied to a driver circuit.

まず、図１のＣＤＲ回路を適用した図２の表示装置について説明する。図２に示すように、この表示装置は、タイミングコントローラ（Timing Controller）、駆動回路、表示素子（Display Element）を備えている。ここで、タイミングコントローラは、送信回路ＴＸを備えている。また、駆動回路は、ＣＤＲ回路１００、表示素子駆動回路２００を備えている。   First, the display device of FIG. 2 to which the CDR circuit of FIG. 1 is applied will be described. As shown in FIG. 2, the display device includes a timing controller, a driving circuit, and a display element. Here, the timing controller includes a transmission circuit TX. The driving circuit includes a CDR circuit 100 and a display element driving circuit 200.

送信回路ＴＸは、パラレル信号である表示データ（Display Data）及びコマンド（Command）をシリアル信号に変換し、ＣＤＲ回路１００へデータ転送する。ここで、詳細には後述するように、表示データとコマンドとは交互にデータ転送される。コマンドには、表示データがスタートすることを示すデータスタート信号ＳＯＤをはじめ各種制御信号などが含まれる。   The transmission circuit TX converts display data (Command Data), which are parallel signals, into a serial signal and transfers the data to the CDR circuit 100. Here, as will be described in detail later, display data and commands are alternately transferred. The command includes a data start signal SOD indicating that display data starts, and various control signals.

ＣＤＲ回路１００は、入力されたシリアル信号をパラレル信号へ変換するとともにクロック信号ＣＬＫを再生する。そして、表示素子駆動回路２００へデータ（Data）及びクロック信号ＣＬＫを出力する。表示素子駆動回路２００は、クロック信号ＣＬＫに応じて、表示素子へ表示データを出力する。   The CDR circuit 100 converts the input serial signal into a parallel signal and reproduces the clock signal CLK. Then, data (Data) and a clock signal CLK are output to the display element driving circuit 200. The display element driving circuit 200 outputs display data to the display element in response to the clock signal CLK.

次に、図１のＣＤＲ回路について説明する。図１に示すように、本実施の形態１に係るＣＤＲ回路は、サンプリング回路ＳＣ、周波数検出回路ＦＤ、位相検出回路ＰＤ、ＦＤ用チャージポンプＣＰ１、ＰＤ用チャージポンプＣＰ２、ループフィルタＬＦ、電圧制御発振回路ＶＣＯ、周波数検出制御回路ＦＤＣを備えている。   Next, the CDR circuit of FIG. 1 will be described. As shown in FIG. 1, the CDR circuit according to the first embodiment includes a sampling circuit SC, a frequency detection circuit FD, a phase detection circuit PD, an FD charge pump CP1, a PD charge pump CP2, a loop filter LF, and a voltage control. An oscillation circuit VCO and a frequency detection control circuit FDC are provided.

サンプリング回路ＳＣは、リカバリクロックを基に、タイミングコントローラから転送されたシリアル入力データをサンプリングする。サンプリングされたデータ信号は、周波数検出回路ＦＤ、位相検出回路ＰＤ、表示素子駆動回路２００へ出力される。また、本発明に係るサンプリング回路ＳＣは、４倍オーバーサンプリングでなく、２倍オーバーサンプリングを採用しているため、図７のＣＤＲ回路におけるサンプリング回路ＳＣよりも回路規模を小さくすることができる。   The sampling circuit SC samples the serial input data transferred from the timing controller based on the recovery clock. The sampled data signal is output to the frequency detection circuit FD, the phase detection circuit PD, and the display element driving circuit 200. Further, since the sampling circuit SC according to the present invention employs double oversampling instead of quadruple oversampling, the circuit scale can be made smaller than the sampling circuit SC in the CDR circuit of FIG.

周波数検出回路ＦＤは、サンプリング回路ＳＣによりサンプリングされた入力データと、リカバリクロックとの周波数差を検出する。リカバリクロックの周波数が入力データの周波数よりも低ければ、周波数検出回路ＦＤはＦＤ用チャージポンプＣＰ１に対し、リカバリクロックの周波数を上げるためのＵＰ信号を出力する。リカバリクロックの周波数が入力データの周波数よりも高ければ、周波数検出回路ＦＤはＦＤ用チャージポンプＣＰ１に対し、リカバリクロックの周波数を下げるためのＤＯＷＮ信号を出力する。   The frequency detection circuit FD detects the frequency difference between the input data sampled by the sampling circuit SC and the recovery clock. If the frequency of the recovery clock is lower than the frequency of the input data, the frequency detection circuit FD outputs an UP signal for increasing the frequency of the recovery clock to the FD charge pump CP1. If the frequency of the recovery clock is higher than the frequency of the input data, the frequency detection circuit FD outputs a DOWN signal for lowering the frequency of the recovery clock to the FD charge pump CP1.

より詳細には、周波数検出回路ＦＤは、積分機能とコンパレータ機能とを兼ね備えている。すなわち、発振周波数が「低い」と検出された回数が所定の頻度を越えた場合、周波数検出回路ＦＤはＵＰ信号を出力する。一方、発振周波数が「低い」と検出された回数が所定の頻度を越えない場合、周波数検出回路ＦＤはＵＰ信号を出力しない。   More specifically, the frequency detection circuit FD has both an integration function and a comparator function. That is, when the number of times that the oscillation frequency is detected as “low” exceeds a predetermined frequency, the frequency detection circuit FD outputs an UP signal. On the other hand, when the number of times that the oscillation frequency is detected as “low” does not exceed a predetermined frequency, the frequency detection circuit FD does not output an UP signal.

同様に、発振周波数が「高い」と検出された回数が所定の頻度を越えた場合、周波数検出回路ＦＤはＤＯＷＮ信号を出力する。一方、発振周波数が「高い」と検出された回数が所定の頻度を越えない場合、周波数検出回路ＦＤはＤＯＷＮ信号を出力しない。   Similarly, when the number of times that the oscillation frequency is detected as “high” exceeds a predetermined frequency, the frequency detection circuit FD outputs a DOWN signal. On the other hand, when the number of times that the oscillation frequency is detected as “high” does not exceed a predetermined frequency, the frequency detection circuit FD does not output a DOWN signal.

ＰＬＬロック後も入力信号のジッタなどにより発振周波数が「低い」又は「高い」と検出されることがある。しかしながら、低頻度であるため、周波数検出回路ＦＤの上記機能によりＵＰ信号やＤＯＷＮ信号が出力されず、ＰＬＬロック状態を維持することができる。   Even after the PLL is locked, the oscillation frequency may be detected as “low” or “high” due to jitter of the input signal. However, since the frequency is low, an UP signal or a DOWN signal is not output by the above function of the frequency detection circuit FD, and the PLL lock state can be maintained.

さらに詳細には、例えば所定の期間内に、発振周波数が「低い」又は「高い」と検出された回数が、所定の回数（閾値）を超えるか否かにより、上記頻度を判定することができる。   More specifically, for example, the frequency can be determined based on whether or not the number of times that the oscillation frequency is detected as “low” or “high” within a predetermined period exceeds a predetermined number (threshold). .

図３は、２倍オーバーサンプリングによる周波数検出のアルゴリズムを示す図である。最上段の入力データの波形は、入力データ周波数に対して電圧制御発振回路ＶＣＯの発振周波数が低い場合を示している。この場合、斜線で示したように、クロック位相１−２及び２−３における信号レベルの遷移が検出される。この結果、周波数検出回路ＦＤにおいて、電圧制御発振回路ＶＣＯの発振周波数が低いと判定される。   FIG. 3 is a diagram showing an algorithm for frequency detection by double oversampling. The waveform of the uppermost input data shows a case where the oscillation frequency of the voltage controlled oscillation circuit VCO is lower than the input data frequency. In this case, as indicated by diagonal lines, signal level transitions in the clock phases 1-2 and 2-3 are detected. As a result, in the frequency detection circuit FD, it is determined that the oscillation frequency of the voltage controlled oscillation circuit VCO is low.

一方、最下段の入力データの波形は、入力データ周波数に対して電圧制御発振回路ＶＣＯの発振周波数が高い場合を示している。この場合、斜線で示したように、クロック位相０−１及び３−４における信号レベルの遷移と、クロック位相１−３における信号レベルの不遷移が検出される。この結果、周波数検出回路ＦＤにおいて、発振周波数が高いと判定される。   On the other hand, the waveform of the input data at the lowermost stage shows a case where the oscillation frequency of the voltage controlled oscillation circuit VCO is higher than the input data frequency. In this case, as indicated by hatching, signal level transitions in clock phases 0-1 and 3-4 and signal level non-transition in clock phases 1-3 are detected. As a result, the frequency detection circuit FD determines that the oscillation frequency is high.

中段の入力データの波形は、入力データ周波数と電圧制御発振回路ＶＣＯの発振周波数とが一致した場合を示している。この場合、周波数検出回路ＦＤでは、発振周波数が高いとも低いとも判定されない。   The waveform of the input data in the middle stage shows a case where the input data frequency matches the oscillation frequency of the voltage controlled oscillation circuit VCO. In this case, the frequency detection circuit FD does not determine whether the oscillation frequency is high or low.

なお、図４は、ＰＬＬロック後のクロック位相と入力データとの関係を示している。２倍オーバーサンプリングでは、図４に示すように、クロック位相０、２、４・・・の位置に入力データのエッジが同期し、クロック位相１、３、５・・・（つまりｂｉｔの中央）の位置で入力データをサンプリングする。   FIG. 4 shows the relationship between the clock phase after PLL lock and the input data. In the double oversampling, as shown in FIG. 4, the edge of the input data is synchronized with the positions of the clock phases 0, 2, 4,... And the clock phases 1, 3, 5,. The input data is sampled at the position of.

位相検出回路ＰＤは、サンプリング回路ＳＣによりサンプリングされた入力データと、リカバリクロックとの位相差を検出する。リカバリクロックの位相が入力データの位相よりも遅れていれば、位相検出回路ＰＤはＰＤ用チャージポンプＣＰ１に対し、リカバリクロックの位相を進めるためのＵＰ信号を出力する。リカバリクロックの位相が入力データの位相よりも進んでいれば、位相検出回路ＰＤはＰＤ用チャージポンプＣＰ２に対し、リカバリクロックの位相を遅らせるためのＤＯＷＮ信号を出力する。   The phase detection circuit PD detects the phase difference between the input data sampled by the sampling circuit SC and the recovery clock. If the phase of the recovery clock is delayed from the phase of the input data, the phase detection circuit PD outputs an UP signal for advancing the phase of the recovery clock to the PD charge pump CP1. If the phase of the recovery clock is ahead of the phase of the input data, the phase detection circuit PD outputs a DOWN signal for delaying the phase of the recovery clock to the PD charge pump CP2.

ＦＤ用チャージポンプＣＰ１及びＰＤ用チャージポンプＣＰ２は、入力されたＵＰ信号又はＤＯＷＮ信号に応じたアナログ電流信号を出力する。
ループフィルタＬＦは、ＦＤ用チャージポンプＣＰ１及びＰＤ用チャージポンプＣＰ２から入力されたアナログ電流信号に基づいて制御電圧信号を生成する。 The FD charge pump CP1 and the PD charge pump CP2 output an analog current signal corresponding to the input UP signal or DOWN signal.
The loop filter LF generates a control voltage signal based on the analog current signal input from the FD charge pump CP1 and the PD charge pump CP2.

そして、電圧制御発振回路ＶＣＯは、ループフィルタＬＦから入力された制御電圧信号に基づいてクロック信号ＣＬＫを生成する。このクロック信号ＣＬＫは、データ信号と同様に、図２の駆動回路２００へ出力されると共に、リカバリクロック（Recovery Clock）としてサンプリング回路ＳＣへフィードバックされる。また、本発明に係る電圧制御発振回路ＶＣＯは、４倍オーバーサンプリングでなく、２倍オーバーサンプリングを採用しているため、図７のＣＤＲ回路における電圧制御発振回路ＶＣＯよりも回路規模を小さくすることができる。また、リカバリクロック信号の数も４倍オーバーサンプリング時の半分であるため、消費電流もより小さくなり、ＥＭＩ特性も改善される。   The voltage controlled oscillation circuit VCO generates a clock signal CLK based on the control voltage signal input from the loop filter LF. Similar to the data signal, the clock signal CLK is output to the drive circuit 200 of FIG. 2 and is fed back to the sampling circuit SC as a recovery clock (Recovery Clock). Further, since the voltage controlled oscillation circuit VCO according to the present invention employs 2 times oversampling instead of 4 times oversampling, the circuit scale can be made smaller than the voltage controlled oscillation circuit VCO in the CDR circuit of FIG. Can do. In addition, since the number of recovery clock signals is also half that of four times oversampling, current consumption is further reduced and EMI characteristics are improved.

周波数検出制御回路ＦＤＣには、サンプリング回路ＳＣから出力されたデータ信号が入力される。そして、データ信号に含まれるＦＤストップ信号に基づいて、周波数検出回路ＦＤを停止する。周波数検出制御回路ＦＤＣは、図７のＣＤＲ回路１に無い回路であり、新たに追加された構成要素である。しかしながら、上述のサンプリング回路ＳＣ及び電圧制御発振回路ＶＣＯの回路規模削減効果の寄与が大きく、全体として回路規模を小さくすることができる。   The data signal output from the sampling circuit SC is input to the frequency detection control circuit FDC. Then, the frequency detection circuit FD is stopped based on the FD stop signal included in the data signal. The frequency detection control circuit FDC is a circuit that is not included in the CDR circuit 1 of FIG. 7 and is a newly added component. However, the contribution of the circuit scale reduction effect of the sampling circuit SC and the voltage controlled oscillation circuit VCO described above is large, and the circuit scale can be reduced as a whole.

以下に、周波数検出回路ＦＤの動作について、図を用いて説明する。図５Ａは本実施の形態に係るＣＤＲ回路１００に入力される転送データ及び周波数検出回路の動作状態を示す図である。また、図５Ｂは図７のＣＤＲ回路１に入力される転送データ及び周波数検出回路の動作状態を示す図である。図５Ａ、５Ｂに示すように、サンプリング回路ＳＣへは、表示データとコマンドとが交互に転送データとして転送される。ここで、表示データとは、表示素子に表示されるデータのことであり、コマンドとは制御信号等の表示データ以外の転送データのことである。   Hereinafter, the operation of the frequency detection circuit FD will be described with reference to the drawings. FIG. 5A is a diagram showing the operation state of the transfer data and frequency detection circuit input to the CDR circuit 100 according to the present embodiment. FIG. 5B is a diagram showing the operation state of the transfer data input to the CDR circuit 1 of FIG. 7 and the frequency detection circuit. As shown in FIGS. 5A and 5B, display data and commands are alternately transferred as transfer data to the sampling circuit SC. Here, the display data is data displayed on the display element, and the command is transfer data other than the display data such as a control signal.

図５Ａに示すように、本実施の形態に係るＣＤＲ回路１００では、コマンド受信中は周波数検出回路ＦＤを動作させ、表示データ受信中は周波数検出回路ＦＤを停止させている。具体的には、コマンドに含まれるデータスタート信号ＳＯＤを上記ＦＤストップ信号として用い、周波数検出回路ＦＤを停止させている。また、本実施の形態では、表示データ受信期間は予め決まっているため、周波数検出回路ＦＤを停止させてから所定の時間（クロック数）が経過した後、周波数検出回路ＦＤの動作を自動的に復帰させている。
一方、図５Ｂに示すように、図７のＣＤＲ回路１では、常時、周波数検出回路ＦＤを動作させている。 As shown in FIG. 5A, in the CDR circuit 100 according to the present embodiment, the frequency detection circuit FD is operated during command reception, and the frequency detection circuit FD is stopped during display data reception. Specifically, the frequency detection circuit FD is stopped using the data start signal SOD included in the command as the FD stop signal. In this embodiment, since the display data reception period is determined in advance, the operation of the frequency detection circuit FD is automatically performed after a predetermined time (the number of clocks) has elapsed since the frequency detection circuit FD was stopped. I am returning.
On the other hand, as shown in FIG. 5B, in the CDR circuit 1 of FIG. 7, the frequency detection circuit FD is always operated.

ここで、コマンド転送中は、駆動回路２００の動作などによりノイズが発生しやすく、ＰＬＬロックが外れやすい期間である。そのため、ＰＬＬロックが外れても復帰可能なように、周波数検出回路ＦＤ及び位相検出回路ＰＤの両方によりＰＬＬロック状態を維持する。一方、表示データ転送中は、ノイズによりＰＬＬロックが外れることのない期間である。そのため、周波数検出回路ＦＤを停止し、位相検出回路ＰＤのみによりＰＬＬロック状態を維持することができる。   Here, the command transfer is a period in which noise is likely to occur due to the operation of the drive circuit 200 and the PLL lock is easily released. Therefore, the PLL lock state is maintained by both the frequency detection circuit FD and the phase detection circuit PD so that it can be recovered even if the PLL lock is released. On the other hand, the display data transfer is a period in which the PLL lock is not released due to noise. Therefore, the frequency detection circuit FD can be stopped and the PLL lock state can be maintained only by the phase detection circuit PD.

他方、２倍オーバーサンプリングの場合、以下の理由から、表示データ転送期間に周波数検出回路ＦＤを停止させる必要があった。具体的には、ＰＬＬロック後、「１，０，０，１」又は「０，１，１，０」のように同レベルの信号が２ｂｉｔのみ連続するパターンが入力された場合、２倍オーバーサンプリングでは、周波数検出回路ＦＤが誤動作するおそれがある。以下に、その理由について説明する。   On the other hand, in the case of double oversampling, it is necessary to stop the frequency detection circuit FD during the display data transfer period for the following reason. Specifically, after a PLL lock, if a pattern in which signals of the same level continue for only 2 bits, such as “1, 0, 0, 1” or “0, 1, 1, 0”, is input, it will be twice over In sampling, the frequency detection circuit FD may malfunction. The reason will be described below.

図６Ａは２倍オーバーサンプリングにおいて、同レベルの信号が２ｂｉｔのみ連続するパターン「１，１」が入力された場合を示す図である。図６Ｂは４倍オーバーサンプリングにおいて、同レベルの信号が２ｂｉｔのみ連続するパターン「１，１」が入力された場合を示す図である。   FIG. 6A is a diagram illustrating a case where a pattern “1, 1” in which signals of the same level continue for only 2 bits is input in double oversampling. FIG. 6B is a diagram illustrating a case where a pattern “1, 1” in which a signal of the same level continues for only 2 bits is input in 4 × oversampling.

図６Ａに示すように、２倍オーバーサンプリングでは、入力信号のジッタやクロックのスキュー差等により、２ｂｉｔの入力データ「１，１」が低周波数の１ｂｉｔの入力データ「１」と誤判定されるおそれがある。この結果、電圧制御発振回路ＶＣＯの発振周波数を下げるように、周波数検出回路ＦＤが誤動作するおそれがある。
一方、図６Ｂに示すように、４倍オーバーサンプリングでは、入力信号のジッタやクロックのスキュー差等があっても、誤判定されるおそれはない。 As shown in FIG. 6A, in the double oversampling, 2-bit input data “1, 1” is erroneously determined as low-frequency 1-bit input data “1” due to jitter of an input signal, a clock skew difference, or the like. There is a fear. As a result, the frequency detection circuit FD may malfunction so as to lower the oscillation frequency of the voltage controlled oscillation circuit VCO.
On the other hand, as shown in FIG. 6B, in the case of quadruple oversampling, there is no possibility of erroneous determination even if there is jitter of the input signal, clock skew difference, or the like.

以上説明したように、発明者らは、表示データ転送期間には、周波数検出回路ＦＤを停止させても問題ないことを見出し、２倍オーバーサンプリングにおける誤判定のおそれを解消した。そして、２倍オーバーサンプリングを適用することにより、回路規模、消費電力が小さく、ＥＭＩ特性に優れるクロックデータリカバリ回路を提供することに成功した。なお、コマンド転送中は周波数検出回路ＦＤが動作している。そのため、周波数検出回路ＦＤが誤動作しないように、同レベルの信号が２ｂｉｔのみ連続するパターンが所定の頻度以下になるように（勿論、当該パターンが全く含まれなくてもよい）、コマンドコードを規定する必要がある。しかしながら、表示装置用のコマンドの種類は限られているため、そのようにコマンドコードを割り当てることが可能である。   As described above, the inventors have found that there is no problem even if the frequency detection circuit FD is stopped during the display data transfer period, and have eliminated the possibility of erroneous determination in double oversampling. By applying double oversampling, the present inventors have succeeded in providing a clock data recovery circuit that is small in circuit size, power consumption, and excellent in EMI characteristics. Note that the frequency detection circuit FD operates during command transfer. Therefore, in order to prevent the frequency detection circuit FD from malfunctioning, the command code is defined so that a pattern in which signals of the same level continue for 2 bits is less than a predetermined frequency (of course, the pattern may not be included at all). There is a need to. However, since the types of commands for the display device are limited, it is possible to assign command codes as such.

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。   Although the present invention has been described with reference to the exemplary embodiments, the present invention is not limited to the above. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the invention.

１００ ＣＤＲ回路（２倍オーバーサンプリング）
２００ 表示装置駆動回路
ＣＰ１ ＦＤ用チャージポンプ
ＣＰ２ ＰＤ用チャージポンプ
ＦＤ 周波数検出回路
ＦＤＣ 周波数検出制御回路
ＬＦ ループフィルタ
ＰＤ 位相検出回路
ＳＣ サンプリング回路
ＴＸ 送信回路
ＶＣＯ 電圧制御発振回路
１ ＣＤＲ回路（４倍オーバーサンプリング）
２ 表示装置駆動回路 100 CDR circuit (double oversampling)
200 Display device driving circuit CP1 FD charge pump CP2 PD charge pump FD Frequency detection circuit FDC Frequency detection control circuit LF Loop filter PD Phase detection circuit SC Sampling circuit TX Transmission circuit VCO Voltage control oscillation circuit 1 CDR circuit (4 times oversampling) )
2 Display device drive circuit

Claims (10)

２倍オーバーサンプリングにより、入力データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされた入力データと、リカバリクロックとの周波数差を検出する周波数検出回路と、
前記サンプリング回路によりサンプリングされた入力データと、リカバリクロックとの位相差を検出する位相検出回路と、
少なくとも前記位相検出回路により検出された位相差に基づいて、前記サンプリング回路に対し、リカバリクロックを出力する電圧制御発振回路と、
入力データとして表示データを受信している間、前記周波数検出回路の動作を停止する周波数検出制御回路と、
を備え、
前記位相検出回路は前記停止時に回路の動作を停止しないことにより、前記電圧制御発振回路はリカバリクロックを出力し続ける、
クロックデータリカバリ回路。 A sampling circuit that samples input data by double oversampling;
A frequency detection circuit for detecting a frequency difference between the input data sampled by the sampling circuit and a recovery clock;
A phase detection circuit for detecting a phase difference between the input data sampled by the sampling circuit and a recovery clock;
A voltage-controlled oscillation circuit that outputs a recovery clock to the sampling circuit based on at least the phase difference detected by the phase detection circuit;
A frequency detection control circuit for stopping the operation of the frequency detection circuit while receiving display data as input data;
Bei to give a,
Since the phase detection circuit does not stop the operation of the circuit at the time of the stop, the voltage controlled oscillation circuit continues to output the recovery clock,
Clock data recovery circuit. 前記電圧制御発振回路は、
前記周波数検出回路が動作している間、前記位相検出回路により検出された位相差に加え、前記周波数検出回路により検出された周波数差に基づいて、リカバリクロックを出力することを特徴とする請求項１に記載のクロックデータリカバリ回路。 The voltage controlled oscillation circuit is
The recovery clock is output based on the frequency difference detected by the frequency detection circuit in addition to the phase difference detected by the phase detection circuit while the frequency detection circuit is operating. 2. The clock data recovery circuit according to 1. 前記周波数検出回路が動作している間の入力データは、同レベルの信号が２ビットのみ連続するパターンが所定の頻度以下となるように規定されていることを特徴とする請求項１又は２に記載のクロックデータリカバリ回路。   3. The input data during the operation of the frequency detection circuit is defined such that a pattern in which only two bits of a signal of the same level are continuous has a predetermined frequency or less. The clock data recovery circuit described. 前記周波数検出制御回路は、データスタート信号に応じて、前記周波数検出回路の動作を停止することを特徴とする請求項１〜３のいずれか一項に記載のクロックデータリカバリ回路。   The clock data recovery circuit according to claim 1, wherein the frequency detection control circuit stops the operation of the frequency detection circuit in response to a data start signal. 前記表示データの時間は予め定められており、
前記周波数検出回路は、動作を停止してから所定の時間経過後、動作を再開することを特徴とする請求項１〜４のいずれか一項に記載のクロックデータリカバリ回路。 The time of the display data is predetermined,
5. The clock data recovery circuit according to claim 1, wherein the frequency detection circuit restarts the operation after a predetermined time has elapsed since the operation was stopped. 転送データを送信するタイミングコントローラと、
前記タイミングコントローラから送信された転送データを受信する表示素子駆動回路と、を備えた表示装置用データ転送装置であって、
前記表示素子駆動回路は、
２倍オーバーサンプリングにより、転送データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされた転送データと、リカバリクロックとの周波数差を検出する周波数検出回路と、
前記サンプリング回路によりサンプリングされた転送データと、リカバリクロックとの位相差を検出する位相検出回路と、
少なくとも前記位相検出回路により検出された位相差に基づいて、前記サンプリング回路に対し、リカバリクロックを出力する電圧制御発振回路と、
転送データとして表示データを受信している間、前記周波数検出回路の動作を停止する周波数検出制御回路と、
を備え、
前記位相検出回路は前記停止時に回路の動作を停止しないことにより、前記電圧制御発振回路はリカバリクロックを出力し続ける、
表示装置用データ転送装置。 A timing controller for transmitting transfer data;
A display element drive circuit that receives transfer data transmitted from the timing controller, and a display device data transfer device comprising:
The display element driving circuit includes:
A sampling circuit that samples transfer data by double oversampling;
A frequency detection circuit that detects a frequency difference between the transfer data sampled by the sampling circuit and a recovery clock;
A phase detection circuit for detecting a phase difference between the transfer data sampled by the sampling circuit and a recovery clock;
A voltage-controlled oscillation circuit that outputs a recovery clock to the sampling circuit based on at least the phase difference detected by the phase detection circuit;
A frequency detection control circuit for stopping the operation of the frequency detection circuit while receiving display data as transfer data;
Bei to give a,
Since the phase detection circuit does not stop the operation of the circuit at the time of the stop, the voltage controlled oscillation circuit continues to output the recovery clock,
Data transfer device for display device. 前記電圧制御発振回路は、
前記周波数検出回路が動作している間、前記位相検出回路により検出された位相差に加え、前記周波数検出回路により検出された周波数差に基づいて、リカバリクロックを出力することを特徴とする請求項６に記載の表示装置用データ転送装置。 The voltage controlled oscillation circuit is
The recovery clock is output based on the frequency difference detected by the frequency detection circuit in addition to the phase difference detected by the phase detection circuit while the frequency detection circuit is operating. 6. A data transfer device for a display device according to 6. 前記周波数検出回路が動作している間の転送データは、同レベルの信号が２ビットのみ連続するパターンが所定の頻度以下となるように規定されていることを特徴とする請求項６又は７に記載の表示装置用データ転送装置。   8. The transfer data while the frequency detection circuit is operating is defined such that a pattern in which signals of the same level continue for only 2 bits has a predetermined frequency or less. The data transfer apparatus for display apparatuses as described. タイミングコントローラから表示素子駆動回路へデータを転送する表示装置用データ転送方法であって、
２倍オーバーサンプリングにより、転送データをサンプリングし、
転送データが表示データである間、サンプリングされた転送データとリカバリクロックとの周波数差を検出せずに、位相差を検出し、リカバリクロックを生成し、
転送データが表示データ以外である間、サンプリングされた転送データの周波数差及び位相差を検出し、リカバリクロックを生成する
表示装置用データ転送方法。 A data transfer method for a display device for transferring data from a timing controller to a display element driving circuit,
Sampling the transfer data by double oversampling,
While the transfer data is display data, the phase difference is detected and the recovery clock is generated without detecting the frequency difference between the sampled transfer data and the recovery clock.
A data transfer method for a display device that detects a frequency difference and a phase difference of sampled transfer data and generates a recovery clock while the transfer data is other than display data. 表示データ以外の転送データについては、同レベルの信号が２ビットのみ連続するパターンが所定の頻度以下となるように規定することを特徴とする請求項９に記載の表示装置用データ転送方法。   10. The data transfer method for a display device according to claim 9, wherein the transfer data other than the display data is defined such that a pattern in which a signal of the same level continues for only 2 bits is less than a predetermined frequency.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8798217B2 (en) * 2010-11-03 2014-08-05 Qualcomm Incorporated Method and digital circuit for recovering a clock and data from an input signal using a digital frequency detection
CN102946306B (en) * 2012-11-23 2016-03-02 中国电子科技集团公司第三十二研究所 Clock data recovery circuit structure and digitlization clock and data recovery method
CN103218981B (en) * 2013-04-01 2015-09-02 京东方科技集团股份有限公司 Data transmission method, device, controller, drive unit and display device
US9312865B2 (en) 2013-12-05 2016-04-12 Samsung Display Co., Ltd. Bimodal serial link CDR architecture
JP2016021629A (en) * 2014-07-14 2016-02-04 シナプティクス・ディスプレイ・デバイス合同会社 Cdr(clock data recovery) circuit and semiconductor device
JP6406920B2 (en) * 2014-08-21 2018-10-17 三菱電機株式会社 Display device and driving method thereof
CN106160739B (en) * 2015-04-23 2019-04-23 群联电子股份有限公司 Clock data recovery circuit module, memory storage apparatus and phase-locking method
CN105846818A (en) * 2016-03-21 2016-08-10 青岛海信电器股份有限公司 Signal transmission circuit in display device
JP6724619B2 (en) 2016-07-15 2020-07-15 富士通株式会社 Signal reproducing circuit, electronic device and signal reproducing method
CN108599759B (en) * 2018-05-10 2022-09-30 深圳市国微电子有限公司 Clock CDR circuit based on embedded clock bit and control device
CN109302275B (en) * 2018-09-10 2021-05-04 硅谷数模半导体（北京）有限公司 Data output method and device
WO2020061901A1 (en) * 2018-09-27 2020-04-02 深圳市傲科光电子有限公司 Low-power-consumption clock data recovery circuit and receiver
CN110060628A (en) * 2019-04-17 2019-07-26 上海天马微电子有限公司 A kind of display driving method, device, driving chip and display device
CN110277047B (en) * 2019-05-31 2022-11-22 北京集创北方科技股份有限公司 Method and device for reducing electromagnetic interference in display driving process
US20210049952A1 (en) * 2019-08-13 2021-02-18 Novatek Microelectronics Corp. Light-emitting diode driving apparatus
US11341904B2 (en) 2019-08-13 2022-05-24 Novatek Microelectronics Corp. Light-emitting diode driving apparatus and light-emitting diode driver
US11244641B2 (en) * 2019-10-17 2022-02-08 Novatek Microelectronics Corp. Method, device and display driver having a filtered command signal
CN113037665B (en) * 2019-12-24 2023-12-08 瑞昱半导体股份有限公司 Data transmission device and method applied to high-speed wired network
CN111326098B (en) * 2020-04-08 2022-10-04 Tcl华星光电技术有限公司 Source electrode driving control method and device and display terminal
CN113971936B (en) * 2020-07-23 2023-09-29 京东方科技集团股份有限公司 Display panel and driving method thereof
CN115985222B (en) * 2023-03-21 2023-06-16 深圳通锐微电子技术有限公司 Frequency control circuit, source driver, frequency control method and display panel
CN118018010A (en) * 2024-04-08 2024-05-10 芯动微电子科技(武汉)有限公司 Method and device for judging working stability of data clock recovery circuit

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746483B2 (en) * 1990-07-25 1995-05-17 日本ビクター株式会社 Data transmission method and device
JPH06252973A (en) * 1993-02-26 1994-09-09 Matsushita Electric Ind Co Ltd Digital demodulator
JP3441378B2 (en) * 1993-03-15 2003-09-02 松下電器産業株式会社 Encoding method, encoding device, decoding method, decoding device, and information recording medium
JP3365593B2 (en) * 1995-08-02 2003-01-14 富士通株式会社 Timing recovery circuit
JP3434421B2 (en) * 1995-09-18 2003-08-11 松下電器産業株式会社 Apparatus for reproducing digital information modulated and recorded with a discrete recording length
JP3077661B2 (en) * 1998-03-12 2000-08-14 日本電気株式会社 Oversampling type clock recovery circuit
JP3792904B2 (en) * 1998-07-28 2006-07-05 松下電器産業株式会社 Reception device and communication device
US6211741B1 (en) * 1998-10-16 2001-04-03 Cypress Semiconductor Corp. Clock and data recovery PLL based on parallel architecture
JP2004039178A (en) * 2002-07-08 2004-02-05 Matsushita Electric Ind Co Ltd Digital information processing device
US20070047589A1 (en) * 2005-08-24 2007-03-01 Bobak Modaress-Razavi Multi-rate SERDES receiver
JP4668750B2 (en) * 2005-09-16 2011-04-13 富士通株式会社 Data recovery circuit
US7817712B2 (en) * 2006-05-30 2010-10-19 Fujitsu Limited System and method for independently adjusting multiple compensations applied to a signal
JP4800886B2 (en) * 2006-09-15 2011-10-26 三菱電機株式会社 Receiving apparatus and receiving method
CN100461065C (en) * 2006-09-27 2009-02-11 威盛电子股份有限公司 Frequency regulation method and device for clock/data restoring circuit
US7916780B2 (en) * 2007-04-09 2011-03-29 Synerchip Co. Ltd Adaptive equalizer for use with clock and data recovery circuit of serial communication link
JP4956840B2 (en) * 2008-03-14 2012-06-20 日本電気株式会社 Judgment feedback equalization apparatus and method

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