JP5352209B2 - フラット・パネルｘ線イメージャのコスト軽減型ピクセル設計 - Google Patents
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- 238000013461 design Methods 0.000 title description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 148
- 229910052710 silicon Inorganic materials 0.000 claims description 128
- 239000010703 silicon Substances 0.000 claims description 128
- 238000000151 deposition Methods 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 34
- 238000003384 imaging method Methods 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 15
- 229910052750 molybdenum Inorganic materials 0.000 claims description 15
- 239000011733 molybdenum Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 9
- 230000005855 radiation Effects 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 230000008569 process Effects 0.000 description 21
- 238000005530 etching Methods 0.000 description 16
- 238000012545 processing Methods 0.000 description 13
- 238000000059 patterning Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 239000011521 glass Substances 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000002238 attenuated effect Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000013386 optimize process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- -1 dielectric Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000002594 fluoroscopy Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 210000001519 tissue Anatomy 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
- H01L27/14663—Indirect radiation imagers, e.g. using luminescent members
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14687—Wafer level processing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14632—Wafer-level processed structures
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Health & Medical Sciences (AREA)
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- Measurement Of Radiation (AREA)
- Light Receiving Elements (AREA)
Description
本発明は一般的には、イメージング・システムに関する。具体的には、本発明は、ディジタルＸ線検出器用の撮像パネルに関する。
非侵襲型撮像は、他の方法では目視検査のために入手し難い人体又は物体の内部の構造又は領域の画像を形成する手法を広く包含する。例えば、非侵襲型撮像手法は、部品の内部構造を検査する産業分野、並びに小荷物の内容物及び衣服等を検査する警備分野において広く用いられている。しかしながら、非侵襲型撮像の最も広く知られた用途の一つは医用分野にあり、この分野ではこれらの手法を用いて他の方法では目視し得ない患者の体内の器官及び／又は骨の画像を形成する。
これら様々な分野に用いられ得る非侵襲型撮像手法の一分類は、患者又は物体に対するＸ線の透過性の差に基づくものである。医療環境において、単純なＸ線撮像手法は、Ｘ線管又は他の線源を用いてＸ線を発生し、撮像したい患者の部分が配置されている撮像容積にＸ線を指向させる。Ｘ線は、患者を通過するにつれて通過する組織の組成に基づいて減弱される。次いで、減弱後のＸ線が検出器に入射し、検出器はＸ線を信号へ変換し、これらの信号を処理して、Ｘ線が透過した患者の部分の画像をＸ線の減弱に基づいて形成することができる。典型的には、Ｘ線の検出工程では、Ｘ線が入射すると光フォトンを発生するシンチレータと、検出された光フォトンの数に基づいて電気信号を発生する光センサ素子のアレイとを用いる。
ディジタルＸ線検出器のコストのかなりの部分が、感光性フォトダイオード及び電界効果トランジスタ（ＦＥＴ）で構成される二次元ピクセル・アレイを含む撮像パネルに費やされる。このパネルは、標準的な半導体加工手法を用いて薄いガラス基材に堆積された一連のパターニングされた薄膜層で構成される。層を１枚追加する毎に検出器の合計製造時間（サイクル時間）及び最終的な歩留まり（ｆｉｎａｌ ｙｉｅｌｄ）に負担が加わり、サイクル時間及び歩留まりの両方が検出器の全コストに加わる。
サイクル時間を短縮する公知の一手法として、各々が多数のＸ線検出器を含む大型のガラス基材を加工するものがあり、この方法はサイクル時間を実効的に短縮する。サイクル時間を短縮するもう一つの公知の手法は、製造者能力の大規模化に投資するものである。ディジタルＸ線イメージング・システムの製造者は、故障機構の根本原因の分析及び製造工程の微調整を介して漸進的な歩留まり向上に絶えず取り組んでいる。パネル及びピクセルの設計は一般的には、コストとパフォーマンスとの兼ね合いに基づいて選択される。
従って、ディジタルＸ線イメージング・システムの生産に伴うコスト及びサイクル時間の両方を低減するディジタルＸ線検出器用撮像パネルが必要とされている。
一実施形態によれば、Ｘ線イメージャが、
入射Ｘ線に応答して電気信号を発生するように構成されているフラット・パネル検出器を含んでおり、このフラット・パネル検出器は、
ピクセルのアレイであって、各々のピクセルがシリコンＦＥＴ及びシリコン・ダイオードを含んでおり、各々のＦＥＴがゲート誘電層及びシリコン層を含んでいる、ピクセルのアレイを含んでおり、堆積時全厚分のＦＥＴゲート誘電層、及びＦＥＴシリコン層の少なくとも一部がフラット・パネル検出器の全体にわたってダイオード・シリコンの直下に残存し、ダイオード・シリコン構造（feature）の端辺又は外周が直下のＦＥＴシリコン構造に自動整列される。
入射Ｘ線に応答して電気信号を発生するように構成されているフラット・パネル検出器を含んでおり、このフラット・パネル検出器は、
ピクセルのアレイであって、各々のピクセルがシリコンＦＥＴ及びシリコン・ダイオードを含んでおり、各々のＦＥＴがゲート誘電層及びシリコン層を含んでいる、ピクセルのアレイを含んでおり、堆積時全厚分のＦＥＴゲート誘電層、及びＦＥＴシリコン層の少なくとも一部がフラット・パネル検出器の全体にわたってダイオード・シリコンの直下に残存し、ダイオード・シリコン構造（feature）の端辺又は外周が直下のＦＥＴシリコン構造に自動整列される。
もう一つの実施形態によれば、Ｘ線イメージャのピクセル構造が、
シリコン・ダイオードと、
ゲート誘電層及び
ゲート誘電層の上に堆積されたシリコン層
を含むシリコンＦＥＴと
を含んでおり、
堆積時全厚分のゲート誘電層、及びシリコン層の少なくとも一部がピクセル構造の全体にわたってダイオード・シリコンの直下に残存し、ダイオード・シリコン構造の端辺又は外周が直下のＦＥＴシリコン構造に自動整列される。
シリコン・ダイオードと、
ゲート誘電層及び
ゲート誘電層の上に堆積されたシリコン層
を含むシリコンＦＥＴと
を含んでおり、
堆積時全厚分のゲート誘電層、及びシリコン層の少なくとも一部がピクセル構造の全体にわたってダイオード・シリコンの直下に残存し、ダイオード・シリコン構造の端辺又は外周が直下のＦＥＴシリコン構造に自動整列される。
さらにもう一つの実施形態によれば、イメージング・システム用の検出器を製造する方法が、
ピクセルのアレイであって、各々のピクセルがシリコンＦＥＴ及びシリコン・ダイオードを含んでおり、各々のＦＥＴがゲート誘電層及びシリコン層を含んでいる、ピクセルのアレイを形成するステップを含んでおり、堆積時全厚分のＦＥＴゲート誘電層、及びＦＥＴシリコン層の少なくとも一部が検出器の全体にわたってダイオード・シリコンの直下に残存し、ダイオード・シリコン構造の端辺又は外周が直下のＦＥＴシリコン構造に自動整列される。
ピクセルのアレイであって、各々のピクセルがシリコンＦＥＴ及びシリコン・ダイオードを含んでおり、各々のＦＥＴがゲート誘電層及びシリコン層を含んでいる、ピクセルのアレイを形成するステップを含んでおり、堆積時全厚分のＦＥＴゲート誘電層、及びＦＥＴシリコン層の少なくとも一部が検出器の全体にわたってダイオード・シリコンの直下に残存し、ダイオード・シリコン構造の端辺又は外周が直下のＦＥＴシリコン構造に自動整列される。
さらにもう一つの実施形態によれば、イメージング・システム用のピクセル素子を製造する方法が、
各々がゲート誘電層及びシリコン層を含んでいるシリコンＦＥＴと、シリコン・ダイオードとを形成するステップを含んでおり、堆積時全厚分のＦＥＴゲート誘電層、及びＦＥＴシリコン層の少なくとも一部がピクセル素子の全体にわたってダイオード・シリコンの直下に残存し、ダイオード・シリコン構造の端辺又は外周が直下のＦＥＴシリコン構造に自動整列される。
各々がゲート誘電層及びシリコン層を含んでいるシリコンＦＥＴと、シリコン・ダイオードとを形成するステップを含んでおり、堆積時全厚分のＦＥＴゲート誘電層、及びＦＥＴシリコン層の少なくとも一部がピクセル素子の全体にわたってダイオード・シリコンの直下に残存し、ダイオード・シリコン構造の端辺又は外周が直下のＦＥＴシリコン構造に自動整列される。
さらにもう一つの実施形態によれば、撮像検出器パネル用のピクセル素子を製造する方法が、
ゲート誘電層を堆積するステップと、
ゲート誘電層の上にシリコン層を堆積するステップと、
シリコン層の上にモリブデン層を堆積するステップと、
モリブデン層の上に酸化シリコン層を堆積するステップと、
酸化シリコン層の上にダイオード・シリコン層を堆積するステップであって、全ての層が撮像検出器パネルにわたって一様に堆積される、堆積するステップと、
堆積された層の材料を残存させる箇所を決定するために、各々の層の堆積に続いて各々の層を選択的にパターニングして蝕刻（エッチング）するステップと
を含んでおり、堆積時全厚分のゲート誘電層、及びシリコン層の少なくとも一部がピクセル素子の全体にわたってダイオード・シリコンの直下に残存するようにし、ダイオード・シリコン構造の端辺又は外周が直下のシリコン構造に自動整列される。
ゲート誘電層を堆積するステップと、
ゲート誘電層の上にシリコン層を堆積するステップと、
シリコン層の上にモリブデン層を堆積するステップと、
モリブデン層の上に酸化シリコン層を堆積するステップと、
酸化シリコン層の上にダイオード・シリコン層を堆積するステップであって、全ての層が撮像検出器パネルにわたって一様に堆積される、堆積するステップと、
堆積された層の材料を残存させる箇所を決定するために、各々の層の堆積に続いて各々の層を選択的にパターニングして蝕刻（エッチング）するステップと
を含んでおり、堆積時全厚分のゲート誘電層、及びシリコン層の少なくとも一部がピクセル素子の全体にわたってダイオード・シリコンの直下に残存するようにし、ダイオード・シリコン構造の端辺又は外周が直下のシリコン構造に自動整列される。
さらにもう一つの実施形態によれば、撮像検出器パネル用のピクセル素子を製造する方法が、
ゲート誘電層を堆積するステップと、
ゲート誘電層の上にシリコン層を堆積するステップと、
シリコン層の上にモリブデン層を堆積するステップと、
モリブデン層の上に酸化シリコン層を堆積するステップと、
酸化シリコン層の上にダイオード・シリコン層を堆積するステップであって、全ての層が撮像検出器パネルにわたって一様に堆積される、堆積するステップと、
ダイオード・シリコン層及びシリコン層を同時に蝕刻するステップと
を含んでおり、堆積時全厚分のゲート誘電層、及びシリコン層の少なくとも一部がピクセル素子の全体にわたってダイオード・シリコンの直下に残存するようにし、ダイオード・シリコン構造の端辺又は外周が直下のシリコン構造に自動整列される。
ゲート誘電層を堆積するステップと、
ゲート誘電層の上にシリコン層を堆積するステップと、
シリコン層の上にモリブデン層を堆積するステップと、
モリブデン層の上に酸化シリコン層を堆積するステップと、
酸化シリコン層の上にダイオード・シリコン層を堆積するステップであって、全ての層が撮像検出器パネルにわたって一様に堆積される、堆積するステップと、
ダイオード・シリコン層及びシリコン層を同時に蝕刻するステップと
を含んでおり、堆積時全厚分のゲート誘電層、及びシリコン層の少なくとも一部がピクセル素子の全体にわたってダイオード・シリコンの直下に残存するようにし、ダイオード・シリコン構造の端辺又は外周が直下のシリコン構造に自動整列される。
さらにもう一つの実施形態によれば、イメージング・システム用の検出器パネルを製造する方法が、
ゲート誘電層を堆積するステップと、
ゲート誘電層の上にシリコン層を堆積するステップと、
シリコン層の上にモリブデン層を堆積するステップと、
モリブデン層の上に酸化シリコン層を堆積するステップと、
酸化シリコン層の上にダイオード・シリコン層を堆積するステップであって、全ての層が検出器パネルにわたって一様に堆積される、堆積するステップと、
分離したピクセル構造を形成するためにダイオード・シリコン層及びシリコン層を同時に蝕刻するステップと
を含んでおり、堆積時全厚分のゲート誘電層、及びシリコン層の少なくとも一部が検出器パネルの全体にわたってダイオード・シリコンの直下に残存するようにし、ダイオード・シリコン構造の端辺又は外周が直下のシリコン構造に自動整列され、全ての層が検出器パネルにわたって一様に堆積される。
ゲート誘電層を堆積するステップと、
ゲート誘電層の上にシリコン層を堆積するステップと、
シリコン層の上にモリブデン層を堆積するステップと、
モリブデン層の上に酸化シリコン層を堆積するステップと、
酸化シリコン層の上にダイオード・シリコン層を堆積するステップであって、全ての層が検出器パネルにわたって一様に堆積される、堆積するステップと、
分離したピクセル構造を形成するためにダイオード・シリコン層及びシリコン層を同時に蝕刻するステップと
を含んでおり、堆積時全厚分のゲート誘電層、及びシリコン層の少なくとも一部が検出器パネルの全体にわたってダイオード・シリコンの直下に残存するようにし、ダイオード・シリコン構造の端辺又は外周が直下のシリコン構造に自動整列され、全ての層が検出器パネルにわたって一様に堆積される。
本発明の上述の特徴、観点及び利点並びに他の特徴、観点及び利点は、添付図面を参照して以下の詳細な説明を読むとさらに十分に理解されよう。図面全体を通して類似の符号は類似の部分を表わす。
図面は選択され得る実施形態について説明しているが、本書に記載のように、本発明の他の実施形態もまた思量される。全ての場合において、本開示は、本発明の図示の実施形態を制限のためではなく表現のために提示している。当業者は他の多くの改変及び実施形態を想到することができ、かかる改変及び実施形態は、本発明の原理の範囲及び要旨に包含される。
図１は、Ｘ線イメージング・システムを参照番号１０によって全体的に示している。一実施形態によれば、Ｘ線イメージング・システム１０は、後に改めて詳述するように、画像データを取得して処理するように設計されている。Ｘ線イメージング・システム１０はＸ線源１２を含んでおり、Ｘ線源１２はコリメータ１４に隣接して配置されている。一実施形態では、Ｘ線源１２は低エネルギ線源であり、フルオロスコピィ手法等のような低エネルギ撮像手法に用いられる。コリメータ１４は、患者のような目標物１８が配置されている領域にＸ線放射線流１６を通過させる。放射線の一部は目標物１８によって減弱される。この減弱後の放射線２０が、フルオロスコピィ検出器のような検出器２２に入射する。当業者には認められるように、検出器２２は、シンチレーションすなわち光学的変換、直接変換、又は入射放射線に基づく電気信号の発生に用いられる他の手法に基づくものであってよい。例えば、シンチレータ方式の検出器は、検出器の表面に入射するＸ線フォトンを光フォトンに変換する。次いで、これらの光フォトンを、フォトダイオードを用いることにより電気信号に変換することができる。反対に、直接変換検出器はＸ線に応答して電荷を直接発生し、電気信号は記憶されて、記憶キャパシタから読み出される。後に改めて詳述するように、これらの電気信号は、採用される変換手法を問わず、取得され処理されて、目標物１８の内部の特徴の画像を構築する。
Ｘ線源１２は、検査系列のための電力信号及び制御信号の両方を供給する電源／制御サーキットリ２４によって制御される。さらに、検出器２２は検出器取得サーキットリ２６に結合されており、サーキットリ２６は検出器２２において発生される信号の取得を命令する。検出器取得サーキットリ２６はまた、ダイナミック・レンジの初期調節及びディジタルのインタリーブ処理等のような様々な信号処理作用及びフィルタ処理作用を実行することができる。
図示の例示的な実施形態では、電源／制御サーキットリ２４及び検出器取得サーキットリ２６の一方又は両方が、システム制御器２８からの信号に応答する。幾つかの例示的なシステムでは、検出器２２又はＸ線源１２の一方又は両方を移動させることが望ましい場合もある。かかるシステムでは、モータ・サブシステムもまたシステム制御器２８の構成要素として存在して、この移動を遂行することができる。この例では、システム制御器２８はまた、典型的には汎用又は特定応用向けディジタル・コンピュータを基本要素とする信号処理サーキットリを含んでいる。システム制御器２８はまた、コンピュータによって実行されるプログラム及びルーチン並びに構成パラメータ及び画像データを記憶するメモリ・サーキットリと、インタフェイス回路等とを含み得る。
また、Ｘ線イメージング・システム１０の図示の実施形態には、画像処理サーキットリ３０が存在する。画像処理サーキットリ３０は、取得された投影データを検出器取得サーキットリ２６から受け取り、取得されたデータを処理してＸ線減弱に基づく１又は複数の画像を形成する。
また、Ｘ線イメージング・システム１０の図示の実施形態には、１又は複数の操作者ワークステーション３２が存在する。操作者ワークステーション３２は、操作者がＸ線撮像検査を開始したり構成設定したりすること、また検査の一部として形成される画像を観察することを可能にする。例えば、操作者が操作者ワークステーション３２に付設された１又は複数の入力装置を介してシステム制御器２８に指令又は命令を与え得るように、システム制御器２８を一般的には操作者ワークステーション３２に連結する。
同様に、操作者ワークステーション３２が画像処理サーキットリ３０の出力を受け取って表示器又はプリンタのような出力装置３４に表示し得るように、画像処理サーキットリ３０を操作者ワークステーション３２に連結する。出力装置３４は、標準型又は特殊目的のコンピュータ・モニタ及び付設の処理サーキットリを含み得る。一般的には、システム内に供給されている表示器、プリンタ、操作者ワークステーション及び同様の装置は、データ取得構成要素に対してローカルに位置していてもよいし、施設若しくは病院の内部の別の箇所に位置する又は全く異なる箇所に位置する等のようにこれらの構成要素に対してリモートに位置していてもよい。データ取得構成要素に対してリモートに位置する出力装置及び操作者ワークステーションは、インターネット及び仮想私設網等のような１又は複数の構成自在型網を介して画像取得システムに連結され得る。当業者には認められるように、システム制御器２８、画像処理サーキットリ３０、及び操作者ワークステーション３２は、図１では互いに別個であるものとして示されているが、これらの構成要素は実際には、汎用又は特定応用向けディジタル・コンピュータのような単一のプロセッサ方式システムとして具現化されていてもよい。代替的には、これらの構成要素の幾つか又は全てが、汎用又は特定応用向けディジタル・コンピュータのような別々のプロセッサ方式システムに存在して、互いに通信するように構成されていてもよい。例えば、画像処理サーキットリ３０は、別個の再構成及び観察用ワークステーションの構成要素であってもよい。
フラット・パネルＸ線検出器は典型的には、感光性撮像パネル、該パネルを動作させる付設の電子回路、シンチレータ・スクリーン、及び防護カバーで構成されている。感光性パネルは、薄いガラス基材に堆積された金属、誘電体、及び半導体材料の一連の薄膜で構成されている。各々の層毎に、所望の材料を堆積させて、リソグラフィ方式でパターニングし、次いで蝕刻して、所期の二次元設計を形成する。各々のピクセルに電界効果トランジスタ（ＦＥＴ）を作製するために、ゲート金属層、ＦＥＴシリコン層、ソース／ドレイン層、及びＦＥＴ不動態化層を含む幾つかの層が必要とされる。さらに、各々のピクセルにフォトダイオードを作製するために、ダイオード・シリコン層、ダイオード不動態化層、及び共通電極金属層が典型的には必要とされる。また、工程の性能及び／又は製造容易性を最適化するために、さらに他の層が必要とされる場合もある。
図２を参照して、図１に示す検出器２２としての利用に適したシンチレーション方式の検出器３５について以下で説明する。図２のシンチレーション方式の検出器３５は、本発明の手法と共に用いられる一例として本書では議論されるが、かかる検出器は一例に過ぎないことを銘記されたい。従って、シンチレーション方式の検出器３５の議論は例示的なものに過ぎず、本発明の手法から恩恵を享受し得る一形式の検出器の動作の原理を説明する目的で提示されているものと理解されたい。
図２に戻り、同図には、一実施形態によるシンチレーション方式の検出器３５の構成要素の例示的な物理的構成が示されている。検出器３５はガラス基材３６を含んでおり、この基材に後述する構成要素が配設されている。
図示の実施形態では、シンチレータ方式の検出器３５は、光センサ素子３８のアレイを含んでいる。一具現化形態では、光センサ素子３８は、シリコンから形成されるフォトダイオードである。図２の例示的な実施形態では、フォトダイオードは、図１に示す検出器取得サーキットリ２６によって読み出されるピクセルすなわち画素を画定する横列及び縦列のアレイを成して配列されている。各々のフォトダイオードは、感光性領域４０と、データ線４８及び走査線５０を用いて選択的に起動され得るＦＥＴのような薄膜トランジスタ（ＴＦＴ）４２とを含んでいる。
さらに、シンチレーション方式の検出器３５は、Ｘ線に照射されると感光性領域４０によって検出される光フォトンを発生するシンチレータ４４を含んでいる。この実施形態で説明するように、誘電層５６に配設された導電層５４が、シンチレータ４４と光センサ素子のアレイ３８との間に配設されている。バイア５８が導電層５４を光センサ素子３８のアレイの各々の素子の上面に電気的に結合して、各々の光センサ素子に共通のバイアスを印加することを可能にしている。
図３には、本発明の一観点によるフラット・パネルＸ線検出器構造６０の一部の内部の２個のピクセルの平面図を示す。フラット・パネルＸ線検出器構造６０は、感光性フォトダイオードの島６２、６４と電界効果トランジスタの島６６、６８とを含む二次元ピクセル・アレイを含んでおり、薄いガラス基材（すなわち図２の参照番号３６）に堆積された一連のパターニングされた薄膜層を用いて構築される。フォトダイオードの島６２の端辺はＦＥＴの島６６の端辺に一致しており、フォトダイオードの島６４の端辺はＦＥＴの島６８の端辺に一致している。ＦＥＴＳｉＯｘ硬質マスク層６９が、それぞれの円形のＦＥＴ区域７４、７９においてＦＥＴシリコンを保護する作用を果たしている。
各々の層毎に所望の材料を堆積させて、リソグラフィ方式でパターニングし、次いで蝕刻して、所期の二次元構造を形成する。各々のピクセルにＦＥＴを作製するために、幾つかの層が必要とされる。これらの層としては、限定しないがゲート金属層、ＦＥＴシリコン層、ソース／ドレイン金属層、及びＦＥＴ不動態化層等がある。また、各々のピクセルにフォトダイオードを作製するために、ダイオード不動態化層及び共通電極金属層が典型的には必要とされる。また、工程の性能及び／又は製造容易性を最適化するために、さらに他の層が必要とされる場合もある。
図４は、フラット・パネルＸ線検出器構造のピクセル構造７０の一部を示す断面図であり、ピクセル構造７０が従来のマスク工程によって作製される。従来のマスク工程は、先ずゲート金属（図示されていない）を堆積し、次いでパターニングして、蝕刻することにより開始する。上述のような最初のゲート金属の堆積、パターン形成及び蝕刻のレベルに続いて、ピクセル構造７０は、レベル（１）に示すように、ゲート金属層の上に堆積されるゲート誘電（ＳｉＮ）層６１、ＳｉＮ層６１の上に堆積されるＦＥＴシリコン層６３、及びＦＥＴシリコン層６３の上に堆積されるモリブデン（Ｍｏ）層６５を含む三層を先ず堆積することにより構築される。
上述のレベル（１）の堆積工程に続いて、レベル（２）では、Ｍｏ層６５のパターン形成及び蝕刻、並びにＦＥＴシリコン層６３のパターン形成及びバック・チャネル・エッチング（ＢＣＥ）が行なわれる。
次に、レベル（３）に示すように、Ｍｏ層６５のパターン形成及び湿式蝕刻、並びにＦＥＴシリコン層６３のパターン形成及び反応性イオン・エッチング（ＲＩＥ）工程を介した乾式蝕刻が行なわれる。
レベル（３）の加工に続いて、レベル（４）に示すように、ＦＥＴ酸化シリコン層６７が堆積され、パターニングされて、湿式蝕刻される。
最後に、レベル（５）に示すようにダイオード・シリコン６９が堆積され、パターニングされ、ＲＩＥを介して乾式蝕刻されて、ピクセル構造７０が形成されて完成する。
上述のような従来のマスク工程によって作製されるピクセル構造７０を念頭に置きつつ、図５は、本発明の一観点に従ってマスク工程を用いて構築される図３に示すフラット・パネルＸ線検出器構造６０の断面図である。従来のマスク工程を用いるときに形成される図４に示すピクセル構造７０とは異なり、図５に示すピクセル構造８０は、ＦＥＴシリコン及びダイオード・シリコンの両方を同時にパターニングして蝕刻することにより形成される。ダイオード・シリコン及びＦＥＴシリコンは連続したステップにおいて堆積されるため、両方の層の同時蝕刻は、検出器構造６０のあらゆる位置においてＦＥＴシリコン層がフォトダイオード・シリコンの直下に位置することを要求する。このマスク工程は、蝕刻を全てのピクセルの間でＦＥＴシリコン層まで貫通させるように、ＦＥＴシリコン及びダイオード・シリコンが同時に除去される区域からのあらゆる対応するＦＥＴ不動態化層の除去を要求する。このようにして、このマスク工程は、ＦＥＴシリコンのフォトリソグラフ段階、ＦＥＴシリコンの乾式蝕刻段階、及び関連する洗浄段階を不要にする。シリコン蝕刻の一段階を省くと、クラスタ形式の欠陥の原因となる小面積の未蝕刻シリコンを排除することにより、全体の歩留まりが有利に高まる。
続けて図５を参照すると、本発明の一観点によるマスク工程が、先ずゲート金属（図示されていない）を堆積し、次いでパターニングして、蝕刻することにより開始する。上述のような最初のゲート金属の堆積、パターニング及び蝕刻のレベルに続いて、ピクセル構造７０は、レベル（１）に示すように、ゲート金属層の上に堆積されるゲート誘電（ＳｉＮ）層６１、ＳｉＮ層６１の上に堆積されるＦＥＴシリコン層６３、及びＦＥＴシリコン層６３の上に堆積されるモリブデン（Ｍｏ）層６５を含む三層を先ず堆積することにより構築される。
上述の三層の堆積工程に続いて、レベル（２）に示すように、Ｍｏ層６５のパターニング及び蝕刻、並びにＦＥＴシリコン層６３のパターニング及びバック・チャネル・エッチング（ＢＣＥ）が行なわれる。この実施形態のレベル（２）での蝕刻は、Ｍｏ層を完全に貫通すると共にＦＥＴシリコン層６３に部分的に貫入するように具現化されて、ＦＥＴシリコン層６３の第一の部分８２を露出させる。
図４を参照して上述したような従来のレベル（３）のマスク工程時に必要とされるＭｏ層６５のパターニング及び湿式蝕刻、並びにＦＥＴシリコン層６３のパターニング及び反応性イオン・エッチング（ＲＩＥ）工程を介した乾式蝕刻は、ＦＥＴシリコン層６３が検出器構造６０の全ての位置においてダイオード・シリコンの直下に残存していなければならないため、このマスク工程には必要とされない。
レベル（２）の加工に続いて、レベル（４）として図示したものに示すように、ＦＥＴ酸化シリコン層６７が堆積され、パターニングされて、湿式蝕刻される。レベル（４）でのＦＥＴ酸化シリコン層６７の堆積、パターニング及び湿式蝕刻は、ＦＥＴシリコン層６３の第二の部分８４を露出させるように具現化される。
最後に、ここでレベル（５）とされているものでは、フォトダイオード（ダイオード）・シリコン６９がピクセル構造８０の全体にわたって堆積され、ＦＥＴシリコン層６３及びダイオード・シリコン６９の両方が同時にパターニングされてＲＩＥで蝕刻され、レベル（５）として図示したものに示すように露出したゲート誘電（ＳｉＮ）層６１及び露出したＦＥＴシリコン層６３を含む所望のピクセル構造８０を提供する。
また、図５を参照して上述したマスク工程は、蝕刻を全てのピクセルの間でＦＥＴシリコン層６３まで貫通させるように、ＦＥＴシリコン及びダイオード・シリコンが除去される区域からのあらゆる対応するＦＥＴ不動態化層の除去を要求する。このマスク工程は、上で述べたように、ＦＥＴシリコンのフォトリソグラフ段階、ＦＥＴシリコンの乾式蝕刻段階、及び関連する洗浄段階を有利に不要とする。また、やはり上で述べたように、シリコン蝕刻の一段階を省くと、クラスタ形式の欠陥の原因となり得る小面積の未蝕刻シリコンを排除することにより、全体の歩留まりが高まる。
得られるピクセル構造８０は、ダイオード・シリコン６９及びＦＥＴシリコン６３が同時に蝕刻されて、分離した構造（アレイ・フォトダイオード及び入出力素子等）を形成する上述の工程を用いて提供されるため、堆積時全厚分のＦＥＴゲート誘電層６１、及びＦＥＴシリコン層６３の（少なくとも）一部がフラット・パネル検出器６０の全体にわたってダイオード・シリコン６９の直下に残存し、ダイオード・シリコン構造の端辺又は外周が直下のＦＥＴＳｉ６３構造に自動整列される。
以上の工程は、既存の生産設備及び／又は製造施設の追加や改変を要求しないような態様で、サイクル時間を有利に短縮し、またフラット・パネルＸ線検出器の製造に伴う歩留まりを高める。
本発明の幾つかの特徴のみを本書で図示して説明したが、当業者には多くの改変及び変形が想到されよう。従って、特許請求の範囲は、本発明の要旨に含まれるような全ての改変及び変形を網羅するものと理解されたい。
１０ Ｘ線イメージング・システム
１２ Ｘ線源
１４ コリメータ
１６ Ｘ線放射線流
１８ 目標物
２０ 減弱後の放射線
２２ 検出器
２４ 電源／制御サーキットリ
２６ 検出器取得サーキットリ
２８ システム制御器
３０ 画像処理サーキットリ
３２ 操作者ワークステーション
３４ 出力装置
３５ シンチレーション方式の検出器
３６ ガラス基材
３８ 光センサ素子
４０ 感光性領域
４２ 薄膜トランジスタ
４４ シンチレータ
４８ データ線
５０ 走査線
５４ 導電層
５６ 誘電層
５８ バイア
６０ フラット・パネルＸ線検出器構造
６１ ゲート誘電（ＳｉＮ）層
６２、６４ フォトダイオードの島
６３ ＦＥＴシリコン層
６５ モリブデン層
６６、６８ 電界効果トランジスタの島
６７ ＦＥＴ酸化シリコン層
６９ ＦＥＴＳｉＯｘ硬質マスク層
７０ ピクセル構造
７４、７９ ＦＥＴ区域
８０ ピクセル構造
８２ 第一の部分
８４ 第二の部分
１２ Ｘ線源
１４ コリメータ
１６ Ｘ線放射線流
１８ 目標物
２０ 減弱後の放射線
２２ 検出器
２４ 電源／制御サーキットリ
２６ 検出器取得サーキットリ
２８ システム制御器
３０ 画像処理サーキットリ
３２ 操作者ワークステーション
３４ 出力装置
３５ シンチレーション方式の検出器
３６ ガラス基材
３８ 光センサ素子
４０ 感光性領域
４２ 薄膜トランジスタ
４４ シンチレータ
４８ データ線
５０ 走査線
５４ 導電層
５６ 誘電層
５８ バイア
６０ フラット・パネルＸ線検出器構造
６１ ゲート誘電（ＳｉＮ）層
６２、６４ フォトダイオードの島
６３ ＦＥＴシリコン層
６５ モリブデン層
６６、６８ 電界効果トランジスタの島
６７ ＦＥＴ酸化シリコン層
６９ ＦＥＴＳｉＯｘ硬質マスク層
７０ ピクセル構造
７４、７９ ＦＥＴ区域
８０ ピクセル構造
８２ 第一の部分
８４ 第二の部分
Claims (9)
- シリコン・ダイオード（６２、６４）と、
ゲート誘電層及び
該ゲート誘電層の上に堆積されたシリコン層
を含むシリコンＦＥＴ（６６、６８）と
を備えたＸ線イメージャ用のピクセル構造（６０）であって、
堆積時全厚分の前記ゲート誘電層、及び前記シリコン層の少なくとも一部が前記ピクセル構造（６０）の全体にわたって前記ダイオード・シリコンの直下に残存し、前記ダイオード（６２、６４）・シリコン構造の端辺又は外周が前記直下のＦＥＴ（６６、６８）シリコン構造に自動整列され、
前記シリコンＦＥＴ（６６、６８）及び前記シリコン・ダイオード（６２、６４）は共に、
ゲート誘電層と、
該ゲート誘電層の上に堆積されたシリコン層と、
該シリコン層の第一の部分の上に堆積されたモリブデン層と、
該モリブデン層の上及び前記シリコン層の第二の部分の上に堆積された酸化シリコン層と、
該酸化シリコン層の上及び前記シリコン層の第三の部分の上に堆積されたダイオード・シリコン層と
を含んでいる、Ｘ線イメージャ用のピクセル構造（６０）。 - 各々のシリコン・ダイオード（６２、６４）が、光フォトンに応答して電気信号を発生するように構成されている感光性フォトダイオードである、請求項１に記載のピクセル構造（６０）。
- 各々のシリコンＦＥＴ（６６、６８）が、前記フォトダイオード（６２、６４）により発生される前記電気信号に応答するスイッチとして構成されている薄膜トランジスタである、請求項１または２に記載のピクセル構造。
- 請求項１乃至３に記載のピクセル構造（６０）を有し、入射放射線に基づいて電気信号を発生するフラット・パネルＸ線検出器。
- Ｘ線源（１２）と、
該Ｘ線源（１２）からのＸ線を受ける、請求項４記載のフラット・パネルＸ線検出器と、
前記Ｘ線源（１２）へ電力信号及び制御信号を供給する電源／制御サーキットリ（２４）と、
前記フラット・パネルＸ線検出器において発生される信号の取得を命令する検出器取得サーキットリ（２６）と、
前記電源／制御サーキットリ（２４）及び前記検出器取得サーキットリ（２６）を制御するシステム制御器（２８）と、
を含む、
Ｘ線イメージング・システム（１０）。 - イメージング・システム用の検出器を製造する方法であって、
ピクセルのアレイ（６０）であって、各々のピクセルがシリコンＦＥＴ（６６、６８）及びシリコン・ダイオード（６２、６４）を含んでおり、各々のＦＥＴ（６６、６８）がゲート誘電層及びシリコン層を含んでいる、ピクセルのアレイ（６０）形成するステップを備え、堆積時全厚分の前記ＦＥＴゲート誘電層、及び前記ＦＥＴシリコン層の少なくとも一部が前記検出器（６０）の全体にわたって前記ダイオード・シリコンの直下に残存し、前記ダイオード（６２、６４）・シリコン構造の端辺又は外周が前記直下のＦＥＴ（６６、６８）シリコン構造に自動整列され、
シリコンＦＥＴ（６６、６８）及びシリコン・ダイオード（６２、６４）を各々が含んでいるピクセルのアレイ（６０）を形成する前記ステップは、
各々のピクセル毎にゲート誘電層を堆積するステップと、
各々のピクセル毎に前記ゲート誘電層の上にシリコン層を堆積するステップと、
各々のピクセル毎に前記シリコン層の第一の部分の上にモリブデン層を堆積するステップと、
各々のピクセル毎に前記モリブデン層の上及び前記シリコン層の第二の部分の上に酸化シリコン層を堆積するステップと、
各々のピクセル毎に前記酸化シリコン層の上及び前記シリコン層の第三の部分の上にダイオード・シリコン層を堆積するステップと
を含んでいる、方法。 - ピクセルのアレイ（６０）を形成する前記ステップは、シリコンＦＥＴ素子（６６、６８）と、光フォトンに応答して電気信号を発生するように構成されている対応するシリコン・フォトダイオード素子（６２、６４）とのアレイを形成するステップを含んでいる、請求項６に記載の方法。
- ピクセルのアレイ（６０）を形成する前記ステップは、対応するフォトダイオード（６２、６４）により発生される前記電気信号に応答するスイッチとして各々が構成されているシリコンＦＥＴ薄膜トランジスタ（６６、６８）のアレイを形成するステップを含んでいる、請求項７に記載の方法。
- イメージング・システム用のピクセル素子（６０）を製造する方法であって、
各々がゲート誘電層及びシリコン層を含んでいるシリコンＦＥＴ（６６、６８）と、シリコン・ダイオード（６２、６４）とを形成するステップを備え、堆積時全厚分の前記ＦＥＴ（６６、６８）ゲート誘電層、及び前記ＦＥＴ（６６、６８）シリコン層の少なくとも一部が前記ピクセル素子（６０）の全体にわたって前記ダイオード（６２、６４）・シリコンの直下に残存し、前記ダイオード（６２、６４）・シリコン構造の端辺又は外周が前記直下のＦＥＴ（６６、６８）シリコン構造に自動整列され、
シリコンＦＥＴ（６６、６８）及びシリコン・ダイオード（６２、６４）を各々が含んでいる前記ピクセル素子（６０）のアレイは、
各々のピクセル毎にゲート誘電層を堆積するステップと、
各々のピクセル毎に前記ゲート誘電層の上にシリコン層を堆積するステップと、
各々のピクセル毎に前記シリコン層の第一の部分の上にモリブデン層を堆積するステップと、
各々のピクセル毎に前記モリブデン層の上及び前記シリコン層の第二の部分の上に酸化シリコン層を堆積するステップと、
各々のピクセル毎に前記酸化シリコン層の上及び前記シリコン層の第三の部分の上にダイオード・シリコン層を堆積するステップと
により形成される、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/999,909 US7897929B2 (en) | 2007-12-06 | 2007-12-06 | Reduced cost pixel design for flat panel x-ray imager |
| US11/999,909 | 2007-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009141361A JP2009141361A (ja) | 2009-06-25 |
| JP5352209B2 true JP5352209B2 (ja) | 2013-11-27 |
Family
ID=40720649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008309230A Active JP5352209B2 (ja) | 2007-12-06 | 2008-12-04 | フラット・パネルｘ線イメージャのコスト軽減型ピクセル設計 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7897929B2 (ja) |
| JP (1) | JP5352209B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9935152B2 (en) | 2012-12-27 | 2018-04-03 | General Electric Company | X-ray detector having improved noise performance |
| US9917133B2 (en) | 2013-12-12 | 2018-03-13 | General Electric Company | Optoelectronic device with flexible substrate |
| WO2015138329A1 (en) | 2014-03-13 | 2015-09-17 | General Electric Company | Curved digital x-ray detector for weld inspection |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597001A (en) * | 1984-10-05 | 1986-06-24 | General Electric Company | Thin film field-effect transistors with tolerance to electrode misalignment |
| JPS6412577A (en) * | 1987-07-06 | 1989-01-17 | Canon Kk | Thin film transistor |
| KR970008455B1 (en) | 1988-03-18 | 1997-05-24 | Seiko Epson Corp | Thin film transistor |
| JPH04162671A (ja) * | 1990-10-26 | 1992-06-08 | Fuji Xerox Co Ltd | イメージセンサ及びその製造方法 |
| US5610404A (en) * | 1995-09-05 | 1997-03-11 | General Electric Company | Flat panel imaging device with ground plane electrode |
| US6724010B1 (en) * | 2000-08-03 | 2004-04-20 | General Electric Company | Solid state imager having gated photodiodes and method for making same |
| US20060131669A1 (en) * | 2004-12-22 | 2006-06-22 | Douglas Albagli | Thin film transistor for imaging system |
| US7759680B2 (en) * | 2005-11-30 | 2010-07-20 | General Electric Company | Thin-film transistor and diode array for an imager panel or the like |
| JP2007258332A (ja) * | 2006-03-22 | 2007-10-04 | Konica Minolta Medical & Graphic Inc | 光電変換素子、光電変換素子の製造方法、撮像装置、撮像装置の製造方法及び放射線撮像装置 |
-
2007
- 2007-12-06 US US11/999,909 patent/US7897929B2/en active Active
-
2008
- 2008-12-04 JP JP2008309230A patent/JP5352209B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7897929B2 (en) | 2011-03-01 |
| JP2009141361A (ja) | 2009-06-25 |
| US20090146069A1 (en) | 2009-06-11 |
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