JP5338403B2 - 情報処理装置、情報処理方法および情報処理プログラム - Google Patents
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Description
報処理装置では、デバイス間のインタフェースにPCI(Peripheral Component Interconnect)バスが使用されている。
(本実施の形態に係る情報処理装置のハードウェア構成例)
図1を用いて、本実施の形態に係る情報処理装置100のハードウェア構成の一例について説明する。図1は、情報処理装置100のハードウェア構成の一例を説明する図である。
図2、3、4を用いて、本実施の形態に係る情報処理装置100の動作原理を説明する。図2は情報処理装置100の機能ブロック図であり、図3、4は情報処理装置100が備えるスイッチの制御例を説明する図である。
スイッチ制御手段140は、デバイスA、B間に介在する各スイッチに目標バッファ数を自由に配分する形態としても良い。この形態の場合、例えば、スイッチ制御手段140は、1つ又は少数のスイッチに目標バッファ数の大部分を配分し、残る未配分のスイッチに少数のバッファを割り当てる。
図10を用いて、本実施の形態に係る情報処理装置100による処理例を説明する。図10は、情報処理装置100による処理例を説明するためのフローチャートである。ここでは、情報処理装置100がユーザからのジョブを受け付け、当該受け付けたジョブを構成する個々の処理を実行する処理例について説明する。ユーザから受け付けるジョブとは、例えば、通信I/F250から受け付けるプリント処理又はユーザインタフェース(不図示)から受け付けるコピー処理である。また、受け付けたジョブを構成する個々の処理とは、例えば、処理対象データのレンダリング処理およびレンダリング処理後のビットマップ画像をプロッタに転送し出力する処理等である。そして、受け付けたジョブを構成する個々の処理を実行する際に、情報処理装置100が備えるデバイス間でデータ転送が実行される。
110 制御部(ルートコンプレックス)
120 経路情報取得手段
130 バッファ情報取得手段
140 スイッチ制御手段
150、160、190 デバイス
170、180 スイッチ
172、174、182、184 バッファ
210 CPU
220 ROM
230 RAM
240 HDD
250 通信I/F
Claims (9)
- 複数のデバイスと複数のスイッチとを有し、一の該デバイスと他の該デバイスとは一つ以上の該スイッチを介してデータの送受信を行い、該各スイッチは該データを蓄積する一つ以上のバッファを備える情報処理装置であって、
データの送受信が行われる経路に存在する前記複数のスイッチの備えるべきバッファの数の合計である目標バッファ数を取得するバッファ情報取得手段と、
前記経路に存在する前記複数のスイッチが備えるバッファの数の合計が前記バッファ情報取得手段によって取得された目標バッファ数となるように、該目標バッファ数を前記スイッチ毎に配分し、前記経路に存在する前記複数のスイッチのそれぞれに対して配分されたバッファの数を設定するスイッチ制御手段と、
を有することを特徴とする情報処理装置。 - 前記データの送受信が行われる経路に存在するスイッチの数を取得する経路情報取得手段をさらに具備し、
前記スイッチ制御手段は、前記目標バッファ数を前記経路情報取得手段によって取得されたスイッチ数で除した値に基づいて、前記経路に存在するスイッチに対してバッファの数を設定することを特徴とする請求項1に記載の情報処理装置。 - 前記一のデバイスと前記他のデバイスとが行うデータの送受信において許容される最大レイテンシが設定され、前記データの送受信が行われる経路に存在するスイッチについて前記データの出力転送レートが同じである場合、
前記バッファ情報取得手段は、前記最大レイテンシと前記出力転送レートとの積を算出することで、前記目標バッファ数を取得することを特徴とする請求項1又は2に記載の情報処理装置。 - 前記デバイス及び前記スイッチは、PCI Express(登録商標)規格のバスで接続されることを特徴とする請求項1乃至3の何れか一に記載の情報処理装置。
- 複数のデバイスと複数のスイッチとを有し、一の該デバイスと他の該デバイスとは一つ以上の該スイッチを介してデータの送受信を行い、該各スイッチは該データを蓄積する一つ以上のバッファを備える情報処理装置における情報処理方法であって、
データの送受信が行われる経路に存在する前記複数のスイッチの備えるべきバッファの数の合計である目標バッファ数を取得するバッファ情報取得ステップと、
前記経路に存在する前記複数のスイッチが備えるバッファの数の合計が前記取得された目標バッファ数となるように、該目標バッファ数を前記スイッチ毎に配分し、前記経路に存在する前記複数のスイッチのそれぞれに対して配分されたバッファの数を設定するスイッチ制御ステップとを有することを特徴とする情報処理方法。 - 前記データの送受信が行われる経路に存在するスイッチの数を取得する経路情報取得ステップを有し、
前記目標バッファ数を前記取得されたスイッチ数で除した値に基づいて、前記経路に存在するスイッチに対してバッファの数を設定することを特徴とする請求項5に記載の情報処理方法。 - 前記一のデバイスと前記他のデバイスとが行うデータの送受信において許容される最大レイテンシが設定され、前記データの送受信が行われる経路に存在するスイッチについて前記データの出力転送レートが同じである場合、
前記バッファ情報取得ステップは、前記最大レイテンシと前記出力転送レートとの積を算出することで、前記目標バッファ数を取得することを特徴とする請求項5又は6に記載の情報処理方法。 - 前記デバイス及び前記スイッチは、PCI Express(登録商標)規格のバスで接続されることを特徴とする請求項5乃至7の何れか一に記載の情報処理方法。
- コンピュータに、請求項5乃至8の何れか一に記載の情報処理方法を実行させるための情報処理プログラム。
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JP2009062874A JP5338403B2 (ja) | 2009-03-16 | 2009-03-16 | 情報処理装置、情報処理方法および情報処理プログラム |
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