JP5326386B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は一般に半導体装置に係り、特に多層配線構造を有する半導体装置に関する。

今日の半導体集積回路装置においては、共通基板上に莫大な数の半導体素子が形成されており、これらを相互接続するために、多層配線構造が使われている。

多層配線構造では、配線層を構成する配線パターンを埋設した層間絶縁膜が積層される。
このような多層配線構造では、下層の配線層と上層の配線層とが、層間絶縁膜中に形成されたビアコンタクトにより接続される。

特に最近の超微細化・超高速半導体装置では、多層配線構造中における信号遅延（ＲＣ遅延）の問題を軽減するため、層間絶縁膜として低誘電率膜（いわゆるｌｏｗ−ｋ膜）が使われる。これと共に、配線パターンとして、低抵抗の銅（Ｃｕ）パターンが使われている。

このようにＣｕ配線パターンを低誘電率層間絶縁膜中に埋設した多層配線構造においては、Ｃｕ層のドライエッチングによるパターニングが困難であるため、層間絶縁膜中に予め配線溝あるいはビアホールを形成するいわゆるダマシン法あるいはデュアルダマシン法が使われる。ダマシン法あるいはデュアルダマシン法では、このようにして形成された配線溝あるいはビアホールをＣｕ層で充填し、その後、層間絶縁膜上の余剰なＣｕ層を化学機械研磨（ＣＭＰ）により除去する、
特開平６−３４９９４７号公報 特開２００６−３１９０４０号公報 特開平４−２８４６３７号公報

今日の微細化された半導体装置では、多層配線構造も微細化されており、これに伴って多層配線構造中の層間絶縁膜に形成される配線パターンの配線幅が減少している。

図１は、ダマシン法により形成されたＣｕ配線パターンの配線幅と抵抗率の関係を示す図である。ただし図１ではＣｕ配線パターンの厚さは２５０ｎｍで一定に保持している。

図１を参照するに、Ｃｕ配線パターンの抵抗率が、配線幅が１０００ｎｍ以下になり、特に１００ｎｍ以下になった場合に、急激に増加することがわかる。これは、図１に示したようにＣｕのバルク抵抗率は変化していないが、配線幅が減少することにより表面の影響が増大し、またＣｕ配線を構成するＣｕパターン中におけるＣｕ結晶粒の大きさも配線幅の減少とともに減少し、その結果、抵抗率の表面散乱成分および粒界散乱成分が増加するためであると考えられる。

ところで一般に多層配線構造中の配線パターンには、図２に示すように長い距離を直線状に延在する直線パターンＡは少なく、屈曲を繰り返し、それぞれの方向に延在する複数の延在部Ｂ１と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部Ｂ２を有する屈曲パターンＢが多く含まれている。

本発明の発明者は、本発明の基礎となる研究において、ダマシン法で形成したＣｕ配線パターンについて、配線パターンの抵抗率と、配線パターン中に含まれる屈曲部の数の関係を調査したところ、図３に示すように、屈曲部の数とともに配線抵抗率が略直線的に増大する関係が成立することを見出した。なお図３の関係は、配線幅が一定で０．１７μｍ、厚さが０．１５μｍ、総延長が１．５ｍｍのＣｕ配線パターンについての結果である。

ダマシン構造では、予め層間絶縁膜中に形成された配線溝を充填して配線パターンが電解メッキ法などにより形成されるが、図３の関係は、図２に示す屈曲部Ｂ２においては例えばＣｕ結晶の粒成長が、例えば前記屈曲部Ｂ２に隣接する一対の延在部Ｂ１中におけるＣｕ結晶の成長が干渉するなどの効果により妨げられ、配線パターンを構成するＣｕなど、金属結晶の粒径が小さく、このため図１で説明した粒界散乱成分が増大していることを示唆している。このような問題は、配線幅が１０００ｎｍより大きいＣｕ配線パターンでは表面化しなかったものであるが、配線幅が１０００ｎｍ以下、特に１００ｎｍ以下の配線パターンでは深刻な問題になると考えられる。

図４は、前記図３で説明した幅が０．１７μｍのＣｕ配線パターンについて求めた、屈曲部の数と平均粒界間隔ｄの関係を示す。ここで平均粒界間隔ｄは図５（Ａ），（Ｂ）に示すように、絶縁膜１中に形成されたダマシン構造のＣｕ配線パターン２の、矢印で示す電流経路に沿ったＣｕ結晶の粒界ＧＢと次の粒界ＧＢの平均間隔を示す。ただし図５（Ａ）は平面図、図５（Ｂ）は断面図を示す。

図４を参照するに、屈曲部の数が増大すると平均粒界間隔ｄは減少し、Ｃｕ配線パターン２中のＣｕ結晶の粒径が減少していることがわかる。これは、図２における屈曲部Ｂ２においてＣｕ粒径の減少が生じていることを示している。Ｃｕ結晶の粒径が減少すると、図１で説明した粒界散乱成分が増大し、Ｃｕ配線パターン２の抵抗率が増加してしまう。

一の側面によれば半導体装置は、活性素子を含む基板と、前記基板上方に形成され、配線層と層間絶縁膜を含む多層配線構造と、を備え、前記配線層は、前記層間絶縁膜中に形成されたダマシン構造の配線パターンを有し、前記配線パターンは、第１の配線幅でそれぞれの方向に延在する複数の延在部と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部を含み、前記複数の屈曲部の少なくとも一つは、前記第１の配線幅よりも大きい第２の配線幅を有し、前記配線パターンは電解メッキ法により形成されたものであり、前記少なくとも一つの屈曲部は、前記第１の配線幅で第１の方向に延在する第１の延在部と前記第１の配線幅で前記第１の方向とは異なる第２の方向に延在する第２の延在部を接続する。
他の側面によれば半導体装置の製造方法は、層間絶縁膜中に配線溝を形成する工程と、前記配線溝中に、バリアメタル膜を介して導体層を電解メッキ法により形成する工程と、前記層間絶縁膜上の余剰な導体層を、前記層間絶縁膜の上面が露出するように化学機械研磨法により除去することにより、前記配線溝中に配線パターンを形成する工程と、を含み、前記配線パターンは、第１の配線幅でそれぞれの方向に延在する複数の延在部と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部を含み、前記複数の屈曲部の少なくとも一つは、前記第１の配線幅よりも大きい第２の配線幅を有し、前記少なくとも一つの屈曲部は、前記第１の配線幅で第１の方向に延在する第１の延在部と前記第１の配線幅で前記第１の方向とは異なる第２の方向に延在する第２の延在部を接続する。

本発明によれば、屈曲部の配線幅を局所的に増大させることにより、屈曲部において抵抗率を低減させることができ、配線パターン全体の抵抗率を低減することが可能となる。

［第１の実施形態］
図６は、本発明の第１の実施形態によるＣｕ配線パターン１０を示す平面図、図７は前記図６のＣｕ配線パターン１０の一部を拡大した平面図を示す。ただし図６，７中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図中、矢印およびｅ−は電子流を示す。

図６，７を参照するに、本実施形態によるＣｕ配線パターン１０も図２のＣｕ配線パターンと同様に延在部Ｂ１と屈曲部Ｂ２の繰り返しにより形成されており、それぞれの方向に延在する複数の延在部Ｂ１と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部Ｂ２を有している。また前記Ｃｕ配線パターン１０の両端には、コンタクトＣ１およびＣ２が形成されている。

本実施形態では、前記屈曲部Ｂ２の幅Ｗ２を前記延在部の幅Ｗ１よりも大きく、特に前記幅Ｗ１の√２倍以上に設定している。その結果、前記屈曲部Ｂ２の各々には、一辺がＷ２の正方形幅広部が、形成されている。

図８は、前記図７のＣｕ配線パターン１０の線Ａ−Ａ’およびＢ−Ｂ’に沿った断面図を示す。

図８を参照するに、前記延在部Ｂ１および屈曲部Ｂ２とも、層間絶縁膜１１中に同じ深さで形成された配線溝１１Ｔ中に、ＴａやＴｉ，Ｗなどの高融点金属、あるいはその窒化物よりなるバリアメタル膜１０ＢＭを介してダマシン法により形成されたＣｕパターン１０Ｃｕを含んでいる。

再び図７の拡大図を参照するに、本実施形態では、図９に示す前記屈曲部Ｂ２の幅Ｗ２を延在部Ｂ１の幅Ｗ１と等しくした従来の配線パターンの場合に比べて、前記屈曲部Ｂ２の幅Ｗ２を、前記屈曲部Ｂ２において電子通過領域の幅が最大となる対角線領域の幅Ｗｃ以上に設定することにより、屈曲部Ｂ２における抵抗率の増大を回避する。前記幅Ｗｃは、前記幅Ｗ１を使ってＷｃ＝√２×Ｗ１となることから、本実施形態では、前記屈曲部Ｂ２の幅Ｗ２を、前記延在部Ｂ１の幅Ｗ１の√２倍以上に設定する。

すなわち本実施形態によれば、屈曲部Ｂ２に延在部Ｂ１から流入し、次の延在部Ｂ１に流出する電子流の入口の幅と出口の幅を、図９の従来の構成における前記屈曲部Ｂ２の最大幅Ｗｃ以上に設定することにより、屈曲部Ｂ２における抵抗率の増大に伴う配線パターン全体の配線抵抗の増大を回避することが可能となる。

図１０は、前記図６，７のＣｕ配線パターン１０において、総延長を１．５ｍｍ、延在部Ｂ１の配線幅Ｗ１を０．１７μｍに設定し、屈曲部Ｂ２の配線幅Ｗ２を０．２３μｍに設定し、屈曲部Ｂ２の数を５００〜３３００の間で変化させた場合の配線抵抗率を、前記屈曲部Ｂ２の配線幅を従来のようにＷ１のままとした場合（図９）の配線抵抗率と比較して示す図である。図１０の実験では、図７に示す最近接屈曲部Ｂ２の間の距離Ｌが０．４５μｍ〜３．０μｍの範囲となる。

図１０を参照するに、従来の配線パターンに比べ本発明のパターンでは、抵抗率が確実に減少しており、また屈曲部の数に対する抵抗率の変化率も減少していることがわかる。

すなわち本実施形態により、Ｃｕ配線パターンを有するダマシン構造の多層配線構造において、配線抵抗を低減することが可能となる。

なお図６〜７のＣｕ配線パターン１０において前記屈曲部Ｂ２に形成される幅広部は正方形に限定されるものではなく、図１１，１２に示すように方形あるいは円形であってもよい。前記幅広部が方形である場合には、その短辺の長さが前記幅Ｗ２に相当し、これが幅Ｗ１の√２倍以上に設定される。さらに図１３に示すように前記幅広部は延在部Ｂ１の一方の側に寄せて形成されてもよい。さらに図１４に示すように、前記幅広部は正方形あるいは方形以外の形状を有していてもよい。

なお本実施形態のＣｕ配線パターンにおいて、図６，７の幅広部は、全ての屈曲部に形成するのが好ましいが、このような幅広部を形成するのが困難な場合には省略することも可能である。

また本実施形態の構成を電力配線パターンに適用した場合、かかる屈曲部において生じやすいエレクトロマイグレーションを効果的に抑制することが可能となる。

本発明はＣｕ配線パターンに限定されるものではなく、配線溝を銅、銀、金、ニッケル、あるいはそれらの合金により、電解メッキにより充填し、配線パターンを形成する場合にも有効である。

本発明は、先の図１の関係から、粒界散乱成分の効果が顕著となる、１０００ｎｍ以下の配線幅、特に１００ｎｍ以下の配線幅の場合に有効である。

［第２の実施形態］
次に第１の実施形態のＣｕ配線パターンを多層配線構造に使った第２の実施形態による半導体装置の製造方法を、図１５Ａ〜１５Ｄを参照しながら説明する。

図１５Ａを参照するに、シリコン基板３０１上には素子分離領域３０２により素子領域３０３が画成されており、前記素子領域３０３中においては前記シリコン基板３０１上にゲート絶縁膜３０３Ｉを介してゲート電極３０３Ｇが形成されている。また前記素子領域３０３においては前記シリコン基板３０１中、前記ゲート電極３０３Ｇの両側にソース拡散領域３０３Ｓおよびドレイン拡散領域３０３Ｄが形成されている。前記ゲート電極３０３Ｇは側壁絶縁膜を有し、絶縁膜３０４により覆われている。

前記絶縁膜３０４上にはＳｉＣやＳｉＮなどのエッチングストッパ膜３０６を介して層間絶縁膜３１０が形成されており、前記層間絶縁膜３１０中には配線溝中に、バリアメタル膜３１１Ｂを介してＣｕ配線パターン３１１が埋設されている。前記Ｃｕ配線パターン３１１は、前記エッチングストッパ膜３０６および絶縁膜３０４を貫通して前記ドレイン拡散領域３０３Ｄを露出するコンタクトホール３０４Ｖ中に、バリアメタル膜３０５Ａを介して形成されたＷ（タングステン）プラグ３０５により、前記拡散領域３０３Ｄに電気的に接続されている。

次に図１５Ｂに示すように、前記図１５Ａの構造上に、層間絶縁膜３２１および３２３が、ＳｉＣやＳｉＮよりなるエッチングストッパ膜３２０および３２２を介して交互に積層され、さらに図１５Ｃに示すように前記層間絶縁膜３２３中に配線溝３２５Ｈが、前記エッチングストッパ膜３２２を露出するように形成される。さらに前記配線溝３２５Ｈ中において前記エッチングストッパ膜３２２にビアホール３２４Ｈが、前記Ｃｕ配線パターン３１１Ｂを覆うエッチングストッパ膜３２０を露出するように形成される。

さらに図１５Ｃの工程において前記配線溝３２５Ｈの底部およびビアホール３２４Ｈの底部における露出エッチングストッパ膜３２２および３２０がエッチングにより除去され、前記配線溝３２５Ｈの底部では層間絶縁膜３２１が、また前記ビアホール３２４Ｈの底部ではＣｕ配線パターン３１１が露出される。

さらに前記配線溝３２５Ｈおよびビアホール３２４Ｈは、バリアメタル膜３２５Ｂを介してＣｕ層により充填され、前記層間絶縁膜３２３上の余剰なＣｕ層を、その下のバリアメタル膜３２５とともに、前記層間絶縁膜３２３の上面が露出するように化学機械研磨法により除去することにより、図１５Ｄに示すＣｕ配線パターン３２５およびＣｕビアプラグ３２４が、前記配線溝３２５Ｈおよびビアホール３２４Ｈを充填するように、連続して形成される。

本実施形態においても、前記Ｃｕ配線パターン３１１および３２５において、各々の屈曲部に図６，７で説明した幅広部を形成することにより、配線パターン中に多数の屈曲部が存在していても、かかる屈曲部による抵抗値の増大を抑制することが可能となり、半導体装置の動作速度が向上する。

また先の実施形態の構成を電力配線パターンに適用した場合、かかる屈曲部において生じやすいエレクトロマイグレーションを効果的に抑制することが可能となる。

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
活性素子を含む基板と、
前記基板上方に形成され、配線層と層間絶縁膜を含む多層配線構造と、
を備え、
前記配線層は、前記層間絶縁膜中に形成されたダマシン構造の配線パターンを有し、
前記配線パターンは、第１の配線幅でそれぞれの方向に延在する複数の延在部と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部を含み、
前記複数の屈曲部の少なくとも一つは、前記第１の配線幅の√２倍よりも大きい第２の配線幅を有する半導体装置。
（付記２）
前記屈曲部は、前記配線パターンのうち、一辺の長さが前記第２の配線幅の方形部分である付記１記載の半導体装置。
（付記３）
前記屈曲部は、前記配線パターンのうち、直径が前記第２の配線幅の円形部分である付記１記載の半導体装置。
（付記４）
前記複数の屈曲部の全てが前記第２の配線幅を有する付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記第１の配線幅は１０００ｎｍ以下である付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記第１の配線幅は１００ｎｍ以下である付記１〜４のうち、いずれか一項記載の半導体装置。
（付記７）
前記配線パターンは、電力配線パターンである付記１〜６のうち、いずれか一項記載の半導体装置。

Ｃｕ配線の抵抗率と配線幅の関係を示す図である。 半導体装置の多層配線構造において使われる配線パターンの例を示す図である。 Ｃｕ配線パターンの抵抗率と屈曲部の数の関係を示す図である。 Ｃｕ配線パターンの平均粒界間隔と屈曲部の数の関係を示す図である。 平均粒界間隔を説明する平面図および断面図である。 本発明の第１の実施形態によるＣｕ配線パターンの全体構成を示す平面図である。 図６の一部を示す平面図である。 図７の一部を示す断面図である。 比較例を示す図である。 第１の実施形態の効果を説明する図である。 第１の実施形態の一変形例を示す図である。 第１の実施形態の別の変形例を示す図である。 第１の実施形態の他の変形例を示す図である。 第１の実施形態の他の変形例を示す図である。 第２の実施形態による半導体装置の製造工程を示す図（その１）である。 第２の実施形態による半導体装置の製造工程を示す図（その２）である。 第２の実施形態による半導体装置の製造工程を示す図（その３）である。 第２の実施形態による半導体装置の製造工程を示す図（その４）である。

符号の説明

１，１１ 層間絶縁膜
２，１０ Ｃｕ配線パタ―ン
１０Ｃｕ Ｃｕパターン
１０ＢＭ バリアメタル膜
１１Ｔ，３１０Ｔ，３２３ 配線溝
３０１ シリコン基板
３０２ 素子分離領域
３０３ 素子領域
３０３Ｓ ソース拡散領域
３０３Ｄ ドレイン拡散領域
３０３Ｇ ゲート電極
３０３Ｉ ゲート絶縁膜
３０４ 絶縁膜
３０４Ｖ コンタクトホール
３０６，３２０，３２２ エッチングストッパ膜
３１０，３２１，３２３ 層間絶縁膜
３１１，３２５ Ｃｕ配線パターン
３１１Ｂ バリアメタル膜
３２４Ｈ ビアホール
３２４ ビアプラグ
Ｂ１ 延在部
Ｂ２ 屈曲部
Ｃ１，Ｃ２ コンタクト
ＧＢ 粒界
Ｗ１，Ｗ２，Ｗｃ 配線幅

Claims (7)

1. 活性素子を含む基板と、
   前記基板上方に形成され、配線層と層間絶縁膜を含む多層配線構造と、
   を備え、
   前記配線層は、前記層間絶縁膜中に形成されたダマシン構造の配線パターンを有し、
   前記配線パターンは、第１の配線幅でそれぞれの方向に延在する複数の延在部と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部を含み、
   前記複数の屈曲部の少なくとも一つは、前記第１の配線幅よりも大きい第２の配線幅を有し、
   前記配線パターンは電解メッキ法により形成されたものであり、
   前記少なくとも一つの屈曲部は、前記第１の配線幅で第１の方向に延在する第１の延在部と前記第１の配線幅で前記第１の方向とは異なる第２の方向に延在する第２の延在部を接続することを特徴とする半導体装置。
2. 前記複数の屈曲部の少なくとも一つは、前記第１の配線幅の√２倍よりも大きい第２の配線幅を有する請求項１記載の半導体装置。
3. 前記屈曲部は、前記配線パターンのうち、一辺の長さが前記第２の配線幅の方形部分である請求項１または２記載の半導体装置。
4. 前記屈曲部は、前記配線パターンのうち、直径が前記第２の配線幅の円形部分である請求項１または２記載の半導体装置。
5. 前記複数の屈曲部の全てが前記第２の配線幅を有する請求項１〜４のうち、いずれか一項記載の半導体装置。
6. 前記第１の配線幅は１０００ｎｍ以下である請求項１〜５のうち、いずれか一項記載の半導体装置。
7. 層間絶縁膜中に配線溝を形成する工程と、
   前記配線溝中に、バリアメタル膜を介して導体層を電解メッキ法により形成する工程と、
   前記層間絶縁膜上の余剰な導体層を、前記層間絶縁膜の上面が露出するように化学機械研磨法により除去することにより、前記配線溝中に配線パターンを形成する工程と、
   を含み、
   前記配線パターンは、第１の配線幅でそれぞれの方向に延在する複数の延在部と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部を含み、
   前記複数の屈曲部の少なくとも一つは、前記第１の配線幅よりも大きい第２の配線幅を有し、
   前記少なくとも一つの屈曲部は、前記第１の配線幅で第１の方向に延在する第１の延在部と前記第１の配線幅で前記第１の方向とは異なる第２の方向に延在する第２の延在部を接続することを特徴とする、半導体装置の製造方法。

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