JP5324121B2 - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve reliability of a semiconductor apparatus with a bump electrode and a semiconductor apparatus mounting the same. <P>SOLUTION: A pad PD1 is formed on an insulating film 6 formed on an upper part of a semiconductor substrate SW1, and an insulating film 11 is formed so as not to overlap the pad PD1 in a plane on the insulating film 6. A flat surface is formed by an upper surface of the pad PD1 and an upper surface of the insulating film 11, and a bump electrode BP1 is formed on the flat surface. A lower surface of the bump electrode BP1 incorporates the upper surface of the pad PD1 in a plane, and contacts the entire upper surface of the pad PD1 and a part of the upper surface of the insulating film 11. An upper surface of the pad BP1 is flat. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、バンプ電極を有する半導体装置およびその製造方法や、バンプ電極を有する半導体チップを基板に搭載した半導体装置およびその製造方法に適用して有効な技術に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device having a bump electrode and a method for manufacturing the semiconductor device, and a semiconductor device having a semiconductor chip having a bump electrode mounted on a substrate and a method for manufacturing the semiconductor device. Technology.

半導体チップの電極と半導体チップを搭載する基板の端子との間を電気的に接続するには、ボンディングワイヤを介して半導体チップの電極と基板の端子とを接続する手法と、半導体チップにバンプ電極を形成し、このバンプ電極を基板の端子に接続する手法がある。   In order to electrically connect the electrode of the semiconductor chip and the terminal of the substrate on which the semiconductor chip is mounted, a method of connecting the electrode of the semiconductor chip and the terminal of the substrate via a bonding wire, and a bump electrode on the semiconductor chip There is a method of connecting the bump electrodes to the terminals of the substrate.

特開２００６−３２４６０２号公報（特許文献１）には、半導体チップの電極とテープキャリアの配線とを、インナリードボンディングによって金バンプを介して電気的に接続する技術が記載されている。   Japanese Patent Laying-Open No. 2006-324602 (Patent Document 1) describes a technique for electrically connecting an electrode of a semiconductor chip and a wiring of a tape carrier through gold bumps by inner lead bonding.

特開２００７−１０３８４８号公報（特許文献２）には、絶縁膜上にパッドを形成し、パッド上を含む絶縁膜上に表面保護膜を形成し、表面保護膜に開口部を形成し、開口部を含む表面保護膜上にバンプ電極を形成する技術が記載されている。   In Japanese Patent Application Laid-Open No. 2007-103848 (Patent Document 2), a pad is formed on an insulating film, a surface protective film is formed on the insulating film including the pad, an opening is formed in the surface protective film, A technique for forming a bump electrode on a surface protective film including a portion is described.

特開２００５−１５８８３３号公報（特許文献３）には、電極パッドを有する半導体基板と、突起電極を有する配線基板とを具備し、半導体基板の電極パッドに配線基板の突起電極を接合して実装した半導体実装装置において、半導体基板に、電極パッドの接続面全面が露出する開放領域を有するパッシベーション膜を形成した技術が記載されている。
特開２００６−３２４６０２号公報 特開２００７−１０３８４８号公報 特開２００５−１５８８３３号公報 Japanese Patent Laying-Open No. 2005-158833 (Patent Document 3) includes a semiconductor substrate having an electrode pad and a wiring substrate having a protruding electrode, and is mounted by bonding the protruding electrode of the wiring substrate to the electrode pad of the semiconductor substrate. In the semiconductor mounting apparatus described above, a technique is described in which a passivation film having an open region in which the entire connection surface of the electrode pad is exposed is formed on a semiconductor substrate.
JP 2006-324602 A JP 2007-103848 A JP 2005-158833 A

本発明者の検討によれば、次のことが分かった。   According to the study of the present inventor, the following has been found.

バンプ電極は、次のようにして形成することができる。すなわち、半導体基板の上部に形成された絶縁膜上にパッドを形成し、この絶縁膜上に、パッドを覆うようにパッシベーション膜を形成する。それから、このパッシベーション膜に、その底部でパッドの一部を露出する開口部を形成し、この開口部の底部で露出するパッド上に、バンプ電極を形成する。   The bump electrode can be formed as follows. That is, a pad is formed on the insulating film formed on the semiconductor substrate, and a passivation film is formed on the insulating film so as to cover the pad. Then, an opening exposing a part of the pad at the bottom is formed in the passivation film, and a bump electrode is formed on the pad exposed at the bottom of the opening.

半導体チップのバンプ電極を、半導体チップを搭載する基板の端子に接続する際には、バンプ電極が端子に押し付けられ、熱圧着や超音波ボンディングなどで接続されるため、バンプ電極に荷重が印加される。近年の半導体装置は、小型化及び薄型化の要求に伴い、各材料の厚さも薄く成る傾向にある。そのため、前記特許文献１の図３及び前記特許文献２の図３に示すように、パッド上にパッシベーション膜が乗り上げた構造だと、バンプ電極とパッドとの間にパッシベーション膜の一部が挟み込まれた構造となるため、バンプ電極に荷重が印加されると、バンプ電極とパッドとの間に挟まれた、薄い厚さから成るパッシベーション膜にクラックが発生することが、本発明者の検討により分かった。パッシベーション膜のクラックは、半導体チップおよびそれを搭載した半導体装置の信頼性を低下させる可能性がある。   When connecting the bump electrode of the semiconductor chip to the terminal of the substrate on which the semiconductor chip is mounted, the bump electrode is pressed against the terminal and connected by thermocompression bonding or ultrasonic bonding, so a load is applied to the bump electrode. The In recent years, with the demand for miniaturization and thinning, the thickness of each material tends to be thin. Therefore, as shown in FIG. 3 of Patent Document 1 and FIG. 3 of Patent Document 2, when the passivation film is mounted on the pad, a part of the passivation film is sandwiched between the bump electrode and the pad. As a result of the study by the present inventor, when a load is applied to the bump electrode, cracks occur in the thin passivation film sandwiched between the bump electrode and the pad. It was. The cracks in the passivation film may reduce the reliability of the semiconductor chip and the semiconductor device on which the semiconductor chip is mounted.

そこで、本願発明者は、前記特許文献３の図１に示すような、パッドを覆うパッシベーション膜の厚さをパッドの厚さよりも薄く形成する構成について、検討した。その結果、バンプ電極に荷重が印加されると、バンプ電極の下に位置するパッドには、更に横方向（水平方向）に変形しようとする応力が発生していることが分かった。そのため、前記特許文献３の図１に示すように、パッドの側面に形成されたパッシベーション膜の厚さがパッドの厚さよりも薄い場合、パッドから横方向に向かって発生するこの応力により、パッシベーション膜にクラックが発生することが、本発明者の検討により分かった。また、前記特許文献３の構成のように、パッドとパッシベーション膜との間に隙間（間隔）が設けられていると、上記した横方向の応力により、パッドが押しつぶされ、更に横方向に膨張することから、バンプ電極が沈み込んでしまう（バンプ電極の高さが低くなる）。このバンプ電極が沈み込むことで、複数のバンプ電極の高さにばらつきが生じてしまい、基板（実装基板）に実装する際、バンプ電極と基板の電極（導体部）との間で接続不良が発生する恐れがある。   Therefore, the inventor of the present application examined a configuration in which the thickness of the passivation film covering the pad is made thinner than the thickness of the pad as shown in FIG. As a result, it was found that when a load is applied to the bump electrode, a stress that further deforms in the lateral direction (horizontal direction) is generated in the pad located under the bump electrode. Therefore, as shown in FIG. 1 of Patent Document 3, when the thickness of the passivation film formed on the side surface of the pad is smaller than the thickness of the pad, the passivation film is caused by this stress generated in the lateral direction from the pad. It has been found by the inventor's investigation that cracks are generated. In addition, when a gap (interval) is provided between the pad and the passivation film as in the configuration of Patent Document 3, the pad is crushed by the lateral stress described above and further expanded in the lateral direction. For this reason, the bump electrode sinks (the height of the bump electrode is lowered). This bump electrode sinks, resulting in variations in the height of the plurality of bump electrodes. When mounting on a substrate (mounting substrate), there is a connection failure between the bump electrode and the substrate electrode (conductor portion). May occur.

このため、半導体チップを搭載する基板の端子などに半導体チップのバンプ電極を接続する際に、バンプ電極に荷重が印加されても、半導体チップのパッシベーション膜にクラックが発生しにくい構造にすることが望まれる。   For this reason, when connecting a bump electrode of a semiconductor chip to a terminal of a substrate on which the semiconductor chip is mounted, a structure in which cracks are hardly generated in the passivation film of the semiconductor chip even if a load is applied to the bump electrode. desired.

また、パッシベーション膜に開口部を形成し、その開口部の底部で露出するパッド上に、バンプ電極を形成した場合、開口部による段差（パッドの上面とパッシベーション膜の上面との間の段差）に起因して、バンプ電極の上面には段差（窪み、凹凸）が生じる。バンプ電極の上面に段差があると、バンプ電極と基板の端子との間の接続が安定しづらいため、接続により大きな荷重を印加する必要があるが、バンプ電極に印加される荷重が大きくなると、上記パッシベーション膜のクラックが発生しやすくなる。このため、バンプ電極と基板の端子との接続が安定しやすいように、バンプ電極の上面を平坦にできる構造にすることが望まれる。   Further, when an opening is formed in the passivation film and a bump electrode is formed on the pad exposed at the bottom of the opening, a step due to the opening (a step between the upper surface of the pad and the upper surface of the passivation film) is formed. As a result, a step (depression, unevenness) occurs on the upper surface of the bump electrode. If there is a step on the upper surface of the bump electrode, it is difficult to stabilize the connection between the bump electrode and the terminal of the substrate, so it is necessary to apply a large load to the connection, but when the load applied to the bump electrode increases, Cracks in the passivation film are likely to occur. For this reason, it is desired that the upper surface of the bump electrode be made flat so that the connection between the bump electrode and the terminal of the substrate is easily stabilized.

本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

代表的な実施の形態による半導体装置は、半導体基板上に第１絶縁膜が形成され、第１絶縁膜上にパッド電極が形成され、第１絶縁膜上にパッド電極に平面的に重ならないように第２絶縁膜が形成され、パッド電極の上面と第２絶縁膜の上面とが平坦な面を形成し、この平坦な面上にバンプ電極が形成され、バンプ電極の下面がパッド電極の上面全面と第２絶縁膜の上面の一部とに接しているものである。   In the semiconductor device according to the representative embodiment, the first insulating film is formed on the semiconductor substrate, the pad electrode is formed on the first insulating film, and the pad electrode is not planarly overlapped on the first insulating film. A second insulating film is formed, and the upper surface of the pad electrode and the upper surface of the second insulating film form a flat surface, the bump electrode is formed on the flat surface, and the lower surface of the bump electrode is the upper surface of the pad electrode. It is in contact with the entire surface and a part of the upper surface of the second insulating film.

また、代表的な実施の形態による半導体装置の製造方法は、半導体基板上に形成された第１絶縁膜上にパッド電極を形成し、第１絶縁膜上にパッド電極を覆うように第２絶縁膜を形成し、第２絶縁膜を研磨して第２絶縁膜の上面からパッド電極の上面を露出させ、パッド電極の上面および第２絶縁膜の上面上に第１導電体膜を形成し、第１導電体膜上にパッド電極を平面的に内包する開口部を有するレジストパターンを形成する。それから、この開口部内を埋めるようにバンプ電極用のめっき膜を形成し、レジストパターンを除去し、バンプ電極用のめっき膜で覆われていない領域の第１導電体膜を除去するものである。   Further, in the method of manufacturing a semiconductor device according to the representative embodiment, the pad electrode is formed on the first insulating film formed on the semiconductor substrate, and the second insulation is formed so as to cover the pad electrode on the first insulating film. Forming a film, polishing the second insulating film to expose the upper surface of the pad electrode from the upper surface of the second insulating film, forming a first conductor film on the upper surface of the pad electrode and the upper surface of the second insulating film; A resist pattern having an opening that includes the pad electrode in a plane is formed on the first conductor film. Then, a bump electrode plating film is formed so as to fill the opening, the resist pattern is removed, and the first conductor film in a region not covered with the bump electrode plating film is removed.

また、代表的な実施の形態による半導体装置は、バンプ電極を有する半導体チップと、前記半導体チップを搭載する基板とを備え、前記基板の導体部に前記半導体チップの前記バンプ電極が電気的に接続された半導体装置である。そして、前記半導体チップは、半導体基板上に第１絶縁膜が形成され、第１絶縁膜上にパッド電極が形成され、第１絶縁膜上にパッド電極に平面的に重ならないように第２絶縁膜が形成され、パッド電極の上面と第２絶縁膜の上面とが平坦な面を形成し、この平坦な面上にバンプ電極が形成され、バンプ電極の下面がパッド電極の上面全面と第２絶縁膜の上面の一部とに接しているものである。   A semiconductor device according to a representative embodiment includes a semiconductor chip having bump electrodes and a substrate on which the semiconductor chip is mounted, and the bump electrodes of the semiconductor chip are electrically connected to conductor portions of the substrate. This is a semiconductor device. The semiconductor chip includes a first insulating film formed on a semiconductor substrate, a pad electrode formed on the first insulating film, and a second insulating film so as not to planarly overlap the pad electrode on the first insulating film. A film is formed, the upper surface of the pad electrode and the upper surface of the second insulating film form a flat surface, a bump electrode is formed on the flat surface, and the lower surface of the bump electrode is the entire upper surface of the pad electrode and the second surface. It is in contact with part of the upper surface of the insulating film.

また、代表的な実施の形態による半導体装置の製造方法は、バンプ電極を有する半導体チップを基板に搭載し、前記半導体チップのバンプ電極を前記基板の導体部に電気的に接続する工程を有する半導体装置の製造方法である。そして、前記半導体チップは、半導体基板上に第１絶縁膜が形成され、第１絶縁膜上にパッド電極が形成され、第１絶縁膜上にパッド電極に平面的に重ならないように第２絶縁膜が形成され、パッド電極の上面と第２絶縁膜の上面とが平坦な面を形成し、この平坦な面上にバンプ電極が形成され、バンプ電極の下面がパッド電極の上面全面と第２絶縁膜の上面の一部とに接しているものである。   In addition, a method of manufacturing a semiconductor device according to a representative embodiment includes a step of mounting a semiconductor chip having a bump electrode on a substrate and electrically connecting the bump electrode of the semiconductor chip to a conductor portion of the substrate. It is a manufacturing method of an apparatus. The semiconductor chip includes a first insulating film formed on a semiconductor substrate, a pad electrode formed on the first insulating film, and a second insulating film so as not to planarly overlap the pad electrode on the first insulating film. A film is formed, the upper surface of the pad electrode and the upper surface of the second insulating film form a flat surface, a bump electrode is formed on the flat surface, and the lower surface of the bump electrode is the entire upper surface of the pad electrode and the second surface. It is in contact with part of the upper surface of the insulating film.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。   According to the representative embodiment, the reliability of the semiconductor device can be improved.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。   In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

（実施の形態１）
本発明の一実施の形態の半導体装置およびその製造方法（製造工程）を図面を参照して説明する。 (Embodiment 1)
A semiconductor device and a manufacturing method (manufacturing process) of an embodiment of the present invention will be described with reference to the drawings.

図１は、本発明の一実施の形態の半導体装置である半導体チップ（半導体装置）ＣＰ１の要部断面図であり、図２は半導体チップ（半導体装置）ＣＰ１の要部平面図（要部上面図）である。図２のＡ−Ａ線の断面図が、図１に対応する。   FIG. 1 is a cross-sectional view of a main part of a semiconductor chip (semiconductor device) CP1, which is a semiconductor device according to an embodiment of the present invention. FIG. Figure). A sectional view taken along line AA in FIG. 2 corresponds to FIG.

図１および図２には、半導体チップＣＰ１のうち、バンプ電極形成領域（バンプ電極ＢＰ１が形成された領域およびその近傍）が示されている。半導体チップＣＰ１は、その上面において複数のバンプ電極ＢＰ１が形成されているが、図１および図２には、そのうちの１つが示されている。図２では、バンプ電極ＢＰ１の下にあるパッドＰＤ１の位置を点線で示してある。また、図１では、最上層配線である配線ＭＨよりも下の構造については、図示を省略している。実際には、半導体基板ＳＷ１の主面に、種々の半導体素子（素子）が形成され、その上に層間絶縁膜および配線層が複数積層されて多層配線構造が形成されており、この多層配線構造の最上層の配線が、図１に示される配線ＭＨである。半導体基板ＳＷ１の主面に形成する半導体素子（素子）の例については、後述する半導体チップＣＰ１の製造工程で説明する。   1 and 2 show a bump electrode formation region (a region where the bump electrode BP1 is formed and its vicinity) of the semiconductor chip CP1. The semiconductor chip CP1 has a plurality of bump electrodes BP1 formed on its upper surface, and one of them is shown in FIGS. In FIG. 2, the position of the pad PD1 under the bump electrode BP1 is indicated by a dotted line. In FIG. 1, the illustration of the structure below the wiring MH that is the uppermost layer wiring is omitted. Actually, various semiconductor elements (elements) are formed on the main surface of the semiconductor substrate SW1, and a plurality of interlayer insulating films and wiring layers are stacked thereon to form a multilayer wiring structure. The uppermost layer wiring is the wiring MH shown in FIG. An example of the semiconductor element (element) formed on the main surface of the semiconductor substrate SW1 will be described in the manufacturing process of the semiconductor chip CP1 described later.

半導体チップＣＰ１を構成する半導体基板ＳＷ１は、例えばｐ型の単結晶シリコンなどにより形成されている。半導体基板ＳＷ１の上部に、絶縁膜（層間絶縁膜）２，３が下から順に形成されている。絶縁膜３は絶縁膜２上に積層されている。絶縁膜２，３は、そこに最上層配線である配線（配線層、最上層配線）ＭＨが形成された絶縁膜である。絶縁膜２，３は、例えば酸化シリコン膜などにより形成されている。絶縁膜２，３として、酸化シリコン（ＳｉＯ２）の比誘電率よりも低い比誘電率を有する絶縁膜（低誘電率膜、Ｌｏｗ−ｋ膜）を用いることもできる。 The semiconductor substrate SW1 constituting the semiconductor chip CP1 is made of, for example, p-type single crystal silicon. Insulating films (interlayer insulating films) 2 and 3 are formed in order from the bottom on the semiconductor substrate SW1. The insulating film 3 is stacked on the insulating film 2. The insulating films 2 and 3 are insulating films on which wiring (wiring layer, uppermost layer wiring) MH which is the uppermost layer wiring is formed. The insulating films 2 and 3 are made of, for example, a silicon oxide film. As the insulating films 2 and 3, an insulating film (low dielectric constant film, Low-k film) having a relative dielectric constant lower than that of silicon oxide (SiO 2 ) can be used.

配線ＭＨは、絶縁膜３に形成された配線溝（開口部）４ａ内およびその配線溝４ａの底部の絶縁膜２に形成されたスルーホール（接続孔）４ｂ内に導体膜が埋め込まれることで形成されており、いわゆる埋込配線またはデュアルダマシン配線である。すなわち、配線ＭＨは、絶縁膜３の配線溝４ａ内に形成される配線部分と、絶縁膜２のスルーホール４ｂ内に形成されるプラグ部分（接続部）とが一体形成されている。また、絶縁膜２，３全体を同じ膜（１つの膜）で形成することもでき、また、絶縁膜２，３の一方または両方を複数の絶縁膜を積層した積層膜とすることもできる。また、配線部分とプラグ部分とを別々に形成したシングルダマシン配線により、配線ＭＨを形成することもできる。また、他の形態として、埋込配線ではなく、パターニングされた導体膜により配線ＭＨを形成することもできる。   The wiring MH is formed by embedding a conductor film in the wiring groove (opening) 4a formed in the insulating film 3 and in the through hole (connection hole) 4b formed in the insulating film 2 at the bottom of the wiring groove 4a. It is formed, so-called embedded wiring or dual damascene wiring. That is, in the wiring MH, a wiring portion formed in the wiring groove 4 a of the insulating film 3 and a plug portion (connecting portion) formed in the through hole 4 b of the insulating film 2 are integrally formed. In addition, the entire insulating films 2 and 3 can be formed of the same film (one film), or one or both of the insulating films 2 and 3 can be a laminated film in which a plurality of insulating films are stacked. Further, the wiring MH can be formed by single damascene wiring in which the wiring portion and the plug portion are separately formed. As another form, the wiring MH can be formed of a patterned conductor film instead of the embedded wiring.

配線ＭＨを形成する導体膜は、主導体膜（主配線部材）５ｂと、導電性バリア膜（バリアメタル膜）５ａとを有している。主導体膜５ｂは、例えば銅（Ｃｕ）のような金属により形成されており、マイグレーション対策のために、例えばアルミニウム、銀（Ａｇ）または錫（Ｓｎ）などが添加される場合もある。導電性バリア膜５ａは、主導体膜５ｂと、その外周（側面側および底面側）の絶縁膜２，３との間に、それらに接した状態で設けられている。導電性バリア膜５ａは、主導体膜５ｂの銅の拡散を抑制または防止する機能、配線と絶縁膜との密着性を向上させる機能を有している。また、導電性バリア膜５ａは、主導体膜５ｂよりも薄く形成されており、例えば窒化タンタル（ＴａＮ）膜とその上のタンタル（Ｔａ）膜との積層膜などにより形成されている。この場合、窒化タンタル膜は絶縁膜に接し、タンタル膜は主導体膜５ｂと接している。   The conductor film that forms the wiring MH includes a main conductor film (main wiring member) 5b and a conductive barrier film (barrier metal film) 5a. The main conductor film 5b is formed of a metal such as copper (Cu), for example, and aluminum, silver (Ag), tin (Sn), or the like may be added as a countermeasure against migration. The conductive barrier film 5a is provided between the main conductor film 5b and the insulating films 2 and 3 on the outer periphery (side surface side and bottom surface side) in contact with them. The conductive barrier film 5a has a function of suppressing or preventing copper diffusion of the main conductor film 5b and a function of improving the adhesion between the wiring and the insulating film. The conductive barrier film 5a is formed thinner than the main conductor film 5b, and is formed of, for example, a laminated film of a tantalum nitride (TaN) film and a tantalum (Ta) film thereon. In this case, the tantalum nitride film is in contact with the insulating film, and the tantalum film is in contact with the main conductor film 5b.

配線ＭＨは、そのプラグ部分を通じて、配線ＭＨよりも下層の配線（図示せず）に電気的に接続されている。   The wiring MH is electrically connected to a wiring (not shown) below the wiring MH through the plug portion.

配線ＭＨが埋め込まれた絶縁膜３上には、層間絶縁膜として絶縁膜（第１絶縁膜）６が形成されている。従って、絶縁膜３は、半導体基板ＳＷ１の上部に形成されている。絶縁膜６は、例えば酸化シリコン膜などにより形成されている。   On the insulating film 3 in which the wiring MH is embedded, an insulating film (first insulating film) 6 is formed as an interlayer insulating film. Therefore, the insulating film 3 is formed on the semiconductor substrate SW1. The insulating film 6 is formed of, for example, a silicon oxide film.

絶縁膜６には、スルーホール（接続孔、開口部）７が形成され、このスルーホール７内に導体膜が埋め込まれることでプラグ（接続用導体）８が形成されている。プラグ８を形成する導体膜は、主導体膜（主部材）８ｂと、導電性バリア膜（バリアメタル膜）８ａとを有している。主導体膜８ｂは、例えばタングステン（Ｗ）膜により形成されており、導電性バリア膜８ａは、例えば窒化チタン（ＴｉＮ）膜により形成されている。導電性バリア膜８ａは、主導体膜８ｂとその外周の絶縁膜６との間および主導体膜８ｂとその底部の配線ＭＨとの間に、それらに接した状態で設けられている。導電性バリア膜８ａは、主導体膜８ｂと絶縁膜６との密着性を向上させる機能などを有している。プラグ８が埋め込まれた絶縁膜６の上面（すなわちプラグ８の上面および絶縁膜６の上面）は平坦面とされている。   A through hole (connection hole, opening) 7 is formed in the insulating film 6, and a plug (connection conductor) 8 is formed by embedding a conductor film in the through hole 7. The conductor film forming the plug 8 includes a main conductor film (main member) 8b and a conductive barrier film (barrier metal film) 8a. The main conductor film 8b is formed of, for example, a tungsten (W) film, and the conductive barrier film 8a is formed of, for example, a titanium nitride (TiN) film. The conductive barrier film 8a is provided between the main conductor film 8b and the insulating film 6 on the outer periphery thereof, and between the main conductor film 8b and the wiring MH on the bottom thereof, in contact with them. The conductive barrier film 8a has a function of improving the adhesion between the main conductor film 8b and the insulating film 6. The upper surface of the insulating film 6 in which the plug 8 is embedded (that is, the upper surface of the plug 8 and the upper surface of the insulating film 6) is a flat surface.

プラグ８が埋め込まれた絶縁膜６上には、パッド電極としてパッド（パッド電極、電極パッド、パッド部、アルミニウムパッド、導体膜、導体膜パターン）ＰＤ１が形成されている。パッドＰＤ１は、導電性バリア膜としての窒化チタン（ＴｉＮ）膜９と、窒化チタン膜９上に形成された主導体膜としてのアルミニウム膜（第２導電体膜）１０との積層膜（積層導体膜）からなる。アルミニウム膜１０は、アルミニウム（Ａｌ）単体膜またはアルミニウム（Ａｌ）合金膜などのアルミニウムを主成分とする導電体膜（主導体膜）であり、Ｓｉ（シリコン）またはＣｕ（銅）を含有することもできる（すなわちアルミニウム膜１０を、アルミニウムを主成分とし、ＳｉまたはＣｕを含有するアルミニウム合金膜とすることもできる）。窒化チタン膜９は、絶縁膜６とアルミニウム膜１０との密着性を向上するように機能することができる。窒化チタン膜９の膜厚は、アルミニウム膜１０よりも薄く、例えば、アルミニウム膜１０を５００〜２０００ｎｍ程度とし、窒化チタン膜９を３０〜８０ｎｍ程度とすることができる。   On the insulating film 6 in which the plug 8 is embedded, a pad (pad electrode, electrode pad, pad portion, aluminum pad, conductor film, conductor film pattern) PD1 is formed as a pad electrode. The pad PD1 is a laminated film (laminated conductor) of a titanium nitride (TiN) film 9 as a conductive barrier film and an aluminum film (second conductor film) 10 as a main conductor film formed on the titanium nitride film 9. Film). The aluminum film 10 is a conductor film (main conductor film) mainly composed of aluminum such as an aluminum (Al) single film or an aluminum (Al) alloy film, and contains Si (silicon) or Cu (copper). (In other words, the aluminum film 10 can be an aluminum alloy film containing aluminum as a main component and containing Si or Cu). The titanium nitride film 9 can function so as to improve the adhesion between the insulating film 6 and the aluminum film 10. The thickness of the titanium nitride film 9 is thinner than that of the aluminum film 10, and for example, the aluminum film 10 can be about 500 to 2000 nm and the titanium nitride film 9 can be about 30 to 80 nm.

プラグ８は、パッドＰＤ１の下方に配置されており、プラグ８の上面がパッドＰＤ１の下面（すなわちパッドＰＤ１を構成する窒化チタン膜９の下面）と接して、電気的に接続されている。また、プラグ８は、その底部（下面）で、配線ＭＨと接して電気的に接続されている。このため、パッドＰＤ１は、プラグ８を介して、配線ＭＨと電気的に接続されている。   The plug 8 is disposed below the pad PD1, and the upper surface of the plug 8 is in contact with and electrically connected to the lower surface of the pad PD1 (ie, the lower surface of the titanium nitride film 9 constituting the pad PD1). Further, the plug 8 is electrically connected in contact with the wiring MH at the bottom (lower surface) thereof. For this reason, the pad PD1 is electrically connected to the wiring MH via the plug 8.

また、絶縁膜６上には、絶縁膜（第２絶縁膜、保護膜、パッシベーション膜、表面保護膜、保護絶縁膜）１１が形成されている。絶縁膜１１は、パッシベーション膜として機能し、例えば窒化シリコン膜により形成されている。絶縁膜１１を窒化シリコン膜とすることで、水分などの侵入を的確に防止でき、半導体装置（半導体チップＣＰ１）の信頼性を向上することができる。   An insulating film (second insulating film, protective film, passivation film, surface protective film, protective insulating film) 11 is formed on the insulating film 6. The insulating film 11 functions as a passivation film, and is formed of, for example, a silicon nitride film. By using the silicon nitride film as the insulating film 11, it is possible to accurately prevent intrusion of moisture and the like and improve the reliability of the semiconductor device (semiconductor chip CP1).

絶縁膜１１（第２絶縁膜）は、絶縁膜６上に、パッドＰＤ１に平面的に重ならないように形成されており、パッドＰＤ１の側面ＰＤ１ｂが絶縁膜１１で覆われている。すなわち、絶縁膜１１は、パッドＰＤ１が無い領域の絶縁膜６上に、パッドＰＤ１の周囲（側面ＰＤ１ｂ）に接するように形成されており、パッドＰＤ１の周囲が絶縁膜１１で囲まれた状態になっている。換言すれば、絶縁膜１１の開口部内にパッドＰＤ１が埋め込まれたような状態となっている。これにより、完成した半導体装置（半導体チップＣＰ１）を、チップ搭載用基板（基板、実装基板）に荷重を掛けて実装したとしても、半導体装置のパッドＰＤ１が押しつぶされ、更に横方向（水平方向）に膨張することはないため、バンプ電極ＢＰ１とチップ搭載用基板（基板、実装基板）の導体部であるリード（電極、端子、後述のリードＬＤ１，ＬＤ１０１に対応）との接合不良を抑制することができる。   The insulating film 11 (second insulating film) is formed on the insulating film 6 so as not to planarly overlap the pad PD1, and the side surface PD1b of the pad PD1 is covered with the insulating film 11. That is, the insulating film 11 is formed on the insulating film 6 in a region where the pad PD1 is not provided so as to be in contact with the periphery of the pad PD1 (side surface PD1b), and the pad PD1 is surrounded by the insulating film 11. It has become. In other words, the pad PD1 is embedded in the opening of the insulating film 11. As a result, even if the completed semiconductor device (semiconductor chip CP1) is mounted with a load applied to the chip mounting substrate (substrate, mounting substrate), the pad PD1 of the semiconductor device is crushed and further laterally (horizontal). Therefore, the bonding failure between the bump electrode BP1 and leads (electrodes, terminals, corresponding to leads LD1 and LD101 described later) which are conductor portions of the chip mounting substrate (substrate, mounting substrate) is suppressed. Can do.

パッド電極ＰＤ１の上面ＰＤ１ａおよび絶縁膜１１の上面１１ａは、平坦面とされている。すなわち、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとは、連続的な平坦な面（平面）ＦＳ１を形成している。これは、パッドＰＤ１の厚み（絶縁膜６の上面に対して垂直な方向の厚み）と絶縁膜１１の厚み（絶縁膜６の上面に対して垂直な方向の厚み）とが実質的に同じであり、絶縁膜１１の上面１１ａとパッドＰＤ１の上面ＰＤ１ａとが同じ高さ位置（絶縁膜６の上面を基準にしてそこから同じ高さ位置）にあるためである。換言すれば、パッドＰＤ１の上面ＰＤ１ａは、絶縁膜１１の上面１１ａと連続しており（つながっており）、実質的に同一面上にある。平坦な面ＦＳ１は、パッド電極ＰＤ１の上面ＰＤ１ａと、その周囲の絶縁膜１１の上面１１ａとからなる。なお、パッドＰＤ１の最上層はアルミニウム膜１０であるので、パッドＰＤ１の上面ＰＤ１ａは、アルミニウム膜１０（第２導電体膜）の上面により形成されている。   The upper surface PD1a of the pad electrode PD1 and the upper surface 11a of the insulating film 11 are flat surfaces. That is, the upper surface PD1a of the pad electrode PD1 and the upper surface 11a of the insulating film 11 form a continuous flat surface (plane) FS1. This is because the thickness of the pad PD1 (the thickness in the direction perpendicular to the upper surface of the insulating film 6) and the thickness of the insulating film 11 (the thickness in the direction perpendicular to the upper surface of the insulating film 6) are substantially the same. This is because the upper surface 11a of the insulating film 11 and the upper surface PD1a of the pad PD1 are at the same height (the same height from the upper surface of the insulating film 6). In other words, the upper surface PD1a of the pad PD1 is continuous (connected) to the upper surface 11a of the insulating film 11 and is substantially on the same surface. The flat surface FS1 includes an upper surface PD1a of the pad electrode PD1 and an upper surface 11a of the surrounding insulating film 11. Since the uppermost layer of the pad PD1 is the aluminum film 10, the upper surface PD1a of the pad PD1 is formed by the upper surface of the aluminum film 10 (second conductor film).

パッドＰＤ１上には、バンプ電極（バンプ、金バンプ、金バンプ電極、突起電極）ＢＰ１が形成されている。上述のように、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとが平坦な面ＦＳ１を形成しているので、この平坦な面ＦＳ１上にバンプ電極ＢＰ１が形成されている。バンプ電極ＢＰ１は、厚い導電体膜（めっき膜、電解めっき膜、金めっき膜）１３と、この導電体膜１３と上記平坦な面ＦＳ１との間に介在するＵＢＭ（Under Bump Metal）膜（電極下地膜、導電体膜）１２とにより形成されている。すなわち、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとからなる平坦な面ＦＳ１上にＵＢＭ膜１２を介して、厚い導電体膜１３が形成されており、これらＵＢＭ膜１２および導電体膜１３によってバンプ電極ＢＰ１が形成されている。   A bump electrode (bump, gold bump, gold bump electrode, protruding electrode) BP1 is formed on the pad PD1. As described above, since the upper surface PD1a of the pad electrode PD1 and the upper surface 11a of the insulating film 11 form a flat surface FS1, the bump electrode BP1 is formed on the flat surface FS1. The bump electrode BP1 includes a thick conductor film (plating film, electrolytic plating film, gold plating film) 13 and a UBM (Under Bump Metal) film (electrode) interposed between the conductor film 13 and the flat surface FS1. (Underlying film, conductor film) 12. That is, the thick conductor film 13 is formed on the flat surface FS1 formed of the upper surface PD1a of the pad electrode PD1 and the upper surface 11a of the insulating film 11 via the UBM film 12, and the UBM film 12 and the conductor film are formed. 13 forms a bump electrode BP1.

バンプ電極ＢＰ１を構成する導電体膜１３は、好ましくは金膜（金めっき膜）からなる。バンプ電極ＢＰ１を構成するＵＢＭ膜１２（第１導電体膜）は、導電体膜からなり、例えば、チタン（Ｔｉ）膜とその上のパラジウム（Ｐｄ）膜との積層膜、あるいはチタンタングステン（ＴｉＷ）膜とその上の金（Ａｕ）膜との積層膜などから形成されている。導電体膜１３はめっき膜（電解めっき膜）からなり、ＵＢＭ膜１２は、導電体膜１３を電解めっき法で形成する際に、電極として使用した導電体膜である。導電体膜１３は、ＵＢＭ膜１２よりも厚く、例えば、導電体膜１３の厚みを１０〜２０μｍ程度とし、ＵＢＭ膜１２の厚みを２００〜８００ｎｍ程度とすることができる。   The conductor film 13 constituting the bump electrode BP1 is preferably made of a gold film (gold plating film). The UBM film 12 (first conductor film) constituting the bump electrode BP1 is made of a conductor film, for example, a laminated film of a titanium (Ti) film and a palladium (Pd) film thereon, or titanium tungsten (TiW). ) And a stacked film of a gold (Au) film on the film and the like. The conductor film 13 is composed of a plating film (electrolytic plating film), and the UBM film 12 is a conductor film used as an electrode when the conductor film 13 is formed by an electrolytic plating method. The conductor film 13 is thicker than the UBM film 12. For example, the conductor film 13 can have a thickness of about 10 to 20 μm and the UBM film 12 can have a thickness of about 200 to 800 nm.

パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとからなる平坦な面ＦＳ１上にバンプ電極ＢＰ１が形成されているので、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）は平坦である。また、バンプ電極ＢＰ１の上面ＢＰ１ａ（すなわち導電体膜１３の上面）も平坦である。   Since the bump electrode BP1 is formed on the flat surface FS1 formed by the upper surface PD1a of the pad electrode PD1 and the upper surface 11a of the insulating film 11, the lower surface BP1b of the bump electrode BP1 (that is, the lower surface of the UBM film 12) is flat. . Further, the upper surface BP1a of the bump electrode BP1 (that is, the upper surface of the conductor film 13) is also flat.

また、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）は、パッド電極ＰＤ１の上面ＰＤ１ａ全面（すなわちアルミニウム膜１０の上面全面）と絶縁膜１１の上面１１ａの一部とに接している。これは、バンプ電極ＢＰ１の下面ＢＰ１ｂが、パッド電極ＰＤ１の上面ＰＤ１ａを平面的に内包している（含んでいる）ためである。このため、パッドＰＤ１の上面ＰＤ１ａの全部がバンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）に接し、更に、パッドＰＤ１の周囲近傍の絶縁膜１１の上面１１ａも、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）に接した状態となっている。   The lower surface BP1b of the bump electrode BP1 (that is, the lower surface of the UBM film 12) is in contact with the entire upper surface PD1a of the pad electrode PD1 (that is, the entire upper surface of the aluminum film 10) and a part of the upper surface 11a of the insulating film 11. This is because the lower surface BP1b of the bump electrode BP1 includes (includes) the upper surface PD1a of the pad electrode PD1 in a plane. Therefore, the entire upper surface PD1a of the pad PD1 is in contact with the lower surface BP1b of the bump electrode BP1 (that is, the lower surface of the UBM film 12), and the upper surface 11a of the insulating film 11 in the vicinity of the pad PD1 is also the lower surface BP1b of the bump electrode BP1. In other words, it is in contact with the lower surface of the UBM film 12.

バンプ電極ＢＰ１が形成されていない領域の絶縁膜１１上には、ポリイミド樹脂などの樹脂膜からなる保護膜（絶縁膜、樹脂膜、最上層保護膜）１４が形成されている。保護膜１４の上面１４ａの高さ位置（平坦な面ＦＳ１を基準にしてそこから保護膜１４の上面１４ａまでの高さ）は、バンプ電極ＢＰ１の上面ＢＰ１ａの高さ位置（平坦な面ＦＳ１を基準にしてそこからバンプ電極ＢＰ１の上面ＢＰ１ａまでの高さ）よりも低い。保護膜１４は、バンプ電極ＢＰ１とは接しないように、バンプ電極ＢＰ１から所定の間隔を空けて配置されている。すなわち、保護膜１４には開口部１４ｂが設けられており、この開口部１４ｂ内に、開口部１４ｂの内壁に接しないように、バンプ電極ＢＰ１が配置されている。換言すれば、絶縁膜１４の開口部１４ｂはバンプ電極ＢＰ１を平面的に内包している。ポリイミド樹脂のような樹脂膜からなる保護膜１４を設けることで、半導体チップＣＰ１の取り扱いが容易になる。不要であれば、保護膜１４は省略することもでき、この場合、絶縁膜１１が保護膜（最上層保護膜）として機能する。   A protective film (insulating film, resin film, uppermost protective film) 14 made of a resin film such as polyimide resin is formed on the insulating film 11 in a region where the bump electrode BP1 is not formed. The height position of the upper surface 14a of the protective film 14 (the height from there to the upper surface 14a of the protective film 14 with respect to the flat surface FS1) is the height position (the flat surface FS1 of the upper surface BP1a of the bump electrode BP1). The height from the reference to the upper surface BP1a of the bump electrode BP1 is lower than the reference. The protective film 14 is disposed at a predetermined interval from the bump electrode BP1 so as not to contact the bump electrode BP1. That is, the protective film 14 is provided with an opening 14b, and the bump electrode BP1 is disposed in the opening 14b so as not to contact the inner wall of the opening 14b. In other words, the opening 14b of the insulating film 14 includes the bump electrode BP1 in a plane. By providing the protective film 14 made of a resin film such as polyimide resin, the semiconductor chip CP1 can be easily handled. If unnecessary, the protective film 14 can be omitted. In this case, the insulating film 11 functions as a protective film (uppermost protective film).

次に、本実施の形態の半導体チップＣＰ１の製造方法（製造工程）について説明する。   Next, a manufacturing method (manufacturing process) of the semiconductor chip CP1 of the present embodiment will be described.

図３〜図１８は、本実施の形態の半導体チップ（半導体装置）ＣＰ１の製造工程中の要部断面図である。   3 to 18 are fragmentary cross-sectional views of the semiconductor chip (semiconductor device) CP1 of the present embodiment during the manufacturing process.

図３に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（ウエハ、半導体ウエハ）ＳＷ１を準備する。それから、半導体基板ＳＷ１の主面に素子分離領域２１を形成する。素子分離領域２１は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。   As shown in FIG. 3, first, a semiconductor substrate (wafer, semiconductor wafer) SW1 made of, for example, p-type single crystal silicon having a specific resistance of about 1 to 10 Ωcm is prepared. Then, an element isolation region 21 is formed on the main surface of the semiconductor substrate SW1. The element isolation region 21 is made of an insulator such as silicon oxide, and is formed by, for example, an STI (Shallow Trench Isolation) method or a LOCOS (Local Oxidization of Silicon) method.

次に、半導体基板ＳＷ１に形成された素子分離領域２１によって分けられた活性領域、すなわち半導体基板ＳＷ１のｎチャネル型ＭＩＳＦＥＴを形成する領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによってｐ型ウエル２２を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域に、リン（Ｐ）や砒素（Ａｓ）などのｎ型の不純物をイオン注入することなどによってｎ型ウエル２３を形成する。   Next, a p-type impurity such as boron (B) is ion-implanted into the active region divided by the element isolation region 21 formed in the semiconductor substrate SW1, that is, the region where the n-channel MISFET is formed in the semiconductor substrate SW1. Then, the p-type well 22 is formed, and an n-type well 23 is formed by ion implantation of an n-type impurity such as phosphorus (P) or arsenic (As) into the region where the p-channel MISFET is to be formed. .

次に、半導体基板ＳＷ１（ｐ型ウエル２２およびｎ型ウエル２３）の表面にゲート絶縁膜２４を形成する。ゲート絶縁膜２４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。   Next, a gate insulating film 24 is formed on the surface of the semiconductor substrate SW1 (p-type well 22 and n-type well 23). The gate insulating film 24 is made of, for example, a thin silicon oxide film, and can be formed by, for example, a thermal oxidation method.

次に、ｐ型ウエル２２のゲート絶縁膜２４上にゲート電極２５ａを形成し、ｎ型ウエル２３のゲート絶縁膜２４上にゲート電極２５ｂを形成する。例えば、半導体基板ＳＷ１の主面上に多結晶シリコン膜を形成し、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、パターニングされた多結晶シリコン膜からなるゲート電極２５ａ，２５ｂを形成することができる。   Next, a gate electrode 25 a is formed on the gate insulating film 24 of the p-type well 22, and a gate electrode 25 b is formed on the gate insulating film 24 of the n-type well 23. For example, a polycrystalline silicon film is formed on the main surface of the semiconductor substrate SW1, and the polycrystalline silicon film is patterned by dry etching, thereby forming gate electrodes 25a and 25b made of the patterned polycrystalline silicon film. Can do.

次に、ｐ型ウエル２２のゲート電極２５ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域２６を形成し、ｎ型ウエル２３のゲート電極２５ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域２７を形成する。 Next, an n - type semiconductor region 26 is formed by ion-implanting n-type impurities such as phosphorus (P) or arsenic (As) into regions on both sides of the gate electrode 25a of the p-type well 22, thereby forming an n - type semiconductor region 26. A p − type semiconductor region 27 is formed by ion-implanting a p type impurity such as boron (B) into the regions on both sides of the gate electrode 25 b of the well 23.

次に、ゲート電極２５ａ，２５ｂの側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール２８を形成する。サイドウォール２８は、例えば、半導体基板ＳＷ１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。   Next, sidewall spacers or sidewalls 28 made of, for example, silicon oxide are formed on the sidewalls of the gate electrodes 25a and 25b. The sidewall 28 can be formed, for example, by depositing a silicon oxide film on the semiconductor substrate SW1 and anisotropically etching the silicon oxide film.

サイドウォール２８の形成後、ｎ＋型半導体領域２９を、例えば、ｐ型ウエル２２のゲート電極２５ａおよびサイドウォール２８の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成し、ｐ＋型半導体領域３０を、例えば、ｎ型ウエル２３のゲート電極２５ｂおよびサイドウォール２８の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を行うこともできる。ｎ＋型半導体領域２９は、ｎ−型半導体領域２６よりも不純物濃度が高く、ｐ＋型半導体領域３０は、ｐ−型半導体領域２７よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソース・ドレインとして機能するｎ型の半導体領域が、ｎ＋型半導体領域２９およびｎ−型半導体領域２６により形成され、ｐチャネル型ＭＩＳＦＥＴのソース・ドレインとして機能するｐ型の半導体領域が、ｐ＋型半導体領域３０およびｐ−型半導体領域２７により形成される。 After the formation of the sidewall 28, the n + -type semiconductor region 29 is made of, for example, an n-type impurity such as phosphorus (P) or arsenic (As) in the gate electrode 25a of the p-type well 22 and regions on both sides of the sidewall 28. The p + -type semiconductor region 30 is formed by ion implantation or the like, and p-type impurities such as boron (B) are ion-implanted into the regions on both sides of the gate electrode 25b and the sidewall 28 of the n-type well 23, for example. It is formed by things. After the ion implantation, an annealing process for activating the introduced impurities can be performed. The n + type semiconductor region 29 has a higher impurity concentration than the n − type semiconductor region 26, and the p + type semiconductor region 30 has a higher impurity concentration than the p − type semiconductor region 27. As a result, an n-type semiconductor region that functions as the source / drain of the n-channel type MISFET is formed by the n + -type semiconductor region 29 and the n − -type semiconductor region 26, and p that functions as the source / drain of the p-channel type MISFET. A type semiconductor region is formed by the p + type semiconductor region 30 and the p − type semiconductor region 27.

次に、ゲート電極２５ａ，２５ｂ、ｎ＋型半導体領域２９およびｐ＋型半導体領域３０の表面を露出させ、金属膜（例えばコバルト膜またはニッケル膜）を堆積して熱処理することによって、ゲート電極２５ａ，２５ｂ、ｎ＋型半導体領域２９およびｐ＋型半導体領域３０の表面に、それぞれ金属シリサイド層３１（例えばコバルトシリサイド層またはニッケルシリサイド層）を形成する。これにより、ｎ＋型半導体領域２９およびｐ＋型半導体領域３０などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応の金属膜は除去する。 Next, the surfaces of the gate electrodes 25a and 25b, the n + type semiconductor region 29 and the p + type semiconductor region 30 are exposed, and a metal film (for example, a cobalt film or a nickel film) is deposited and heat-treated, thereby forming the gate electrode 25a. 25b, n + type semiconductor regions 29 and p + type semiconductor regions 30 are formed with metal silicide layers 31 (for example, cobalt silicide layers or nickel silicide layers), respectively. Thereby, diffusion resistances such as n + type semiconductor region 29 and p + type semiconductor region 30 and contact resistance can be reduced. Thereafter, the unreacted metal film is removed.

このようにして、図３の構造が得られ、ｐ型ウエル２２にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成され、ｎ型ウエル２３にｐチャネル型のＭＩＳＦＥＴＱｐが形成される。これにより、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）が形成される。本実施の形態では、半導体基板ＳＷ１の主面に半導体素子としてＣＭＩＳＦＥＴを形成する場合について説明したが、これに限定されるものではなく、必要に応じて種々の半導体素子（素子）を半導体基板ＳＷ１の主面に形成することができる。   In this way, the structure of FIG. 3 is obtained, an n-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) Qn is formed in the p-type well 22, and a p-channel MISFET Qp is formed in the n-type well 23. . As a result, a CMISFET (Complementary Metal Insulator Semiconductor Field Effect Transistor) is formed. In this embodiment, the case where the CMISFET is formed as the semiconductor element on the main surface of the semiconductor substrate SW1 has been described. However, the present invention is not limited to this, and various semiconductor elements (elements) may be formed as necessary. The main surface can be formed.

次に、配線工程が行われる。図４に示されるように、半導体基板ＳＷ１上にゲート電極２５ａ，２５ｂを覆うように絶縁膜（層間絶縁膜）３２を形成する。絶縁膜３２は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜３２の形成後、必要に応じてＣＭＰ処理を行って絶縁膜３２の表面を平坦化する。   Next, a wiring process is performed. As shown in FIG. 4, an insulating film (interlayer insulating film) 32 is formed on the semiconductor substrate SW1 so as to cover the gate electrodes 25a and 25b. The insulating film 32 is made of, for example, a laminated film of a relatively thin silicon nitride film and a relatively thick silicon oxide film thereon or a single film of a silicon oxide film, and is formed by using, for example, a CVD method or the like. Can do. After the formation of the insulating film 32, a CMP process is performed as necessary to planarize the surface of the insulating film 32.

次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３２において、ｎ＋型半導体領域（ソース、ドレイン）２９やｐ＋型半導体領域（ソース、ドレイン）３０の上部などにコンタクトホール（接続孔、開口部）３３を形成する。コンタクトホール３３の底部では、半導体基板ＳＷ１の主面の一部、例えばｎ＋型半導体領域２９（の表面上の金属シリサイド膜３１）の一部やｐ＋型半導体領域３０（の表面上の金属シリサイド層３１）の一部、あるいはゲート電極２５ａ，２５ｂ（の表面上の金属シリサイド膜３１）の一部などが露出される。 Next, in the insulating film 32, contact holes (connections) are formed on the n + type semiconductor region (source, drain) 29, the p + type semiconductor region (source, drain) 30, and the like using photolithography and dry etching. Hole, opening) 33 is formed. At the bottom of the contact hole 33, a part of the main surface of the semiconductor substrate SW1, for example, a part of the n + type semiconductor region 29 (the metal silicide film 31 on the surface thereof) or a metal on the surface of the p + type semiconductor region 30 (the surface thereof). Part of the silicide layer 31) or part of the gate electrodes 25a and 25b (the metal silicide film 31 on the surface thereof) is exposed.

次に、コンタクトホール３３内に、タングステン（Ｗ）などからなるプラグ３４を形成する。プラグ３４は、例えば、コンタクトホール３３の内部を含む絶縁膜３２上に導電性バリア膜（上記導電性バリア膜８ａに相当するもの）をスパッタリング法などで形成した後、主導体膜（上記主導体膜８ｂに相当するもの）をＣＶＤ法などによって導電性バリア膜上にコンタクトホール３３を埋めるように形成し、絶縁膜３２上の不要な主導体膜および導電性バリア膜をＣＭＰ法などによって除去することにより、形成することができる。なお、図面の簡略化のために、図４では、プラグ３４について、主導体膜と導電性バリア膜を一体化して図示している。   Next, a plug 34 made of tungsten (W) or the like is formed in the contact hole 33. The plug 34 is formed, for example, by forming a conductive barrier film (corresponding to the conductive barrier film 8a) on the insulating film 32 including the inside of the contact hole 33 by a sputtering method or the like, and then forming a main conductor film (the main conductor). (Corresponding to the film 8b) is formed so as to fill the contact hole 33 on the conductive barrier film by CVD or the like, and unnecessary main conductor film and conductive barrier film on the insulating film 32 are removed by CMP or the like. Thus, it can be formed. For simplification of the drawing, FIG. 4 shows the plug 34 with the main conductor film and the conductive barrier film integrated.

次に、プラグ３４が埋め込まれた絶縁膜３２上に絶縁膜（層間絶縁膜）３５を形成する。   Next, an insulating film (interlayer insulating film) 35 is formed on the insulating film 32 in which the plugs 34 are embedded.

次に、絶縁膜３５に配線溝（開口部、配線開口部）３６を形成する。それから、配線溝３６内に配線（第１層配線）Ｍ１を形成する。例えば、絶縁膜３２上に、配線溝３６内を埋め込むように、導電性バリア膜（上記導電性バリア膜５ａに相当するもの）および主導体膜（上記主導体膜５ｂに相当するもの）を下から順に堆積し、主導体膜および導電性バリア膜のうちの配線溝３６の外部の部分をＣＭＰ法などによって除去することにより、配線Ｍ１を形成することができる。導電性バリア膜はスパッタリング法などにより形成でき、主導体膜（銅膜）は、スパッタリング法およびメッキ法などにより形成することができる。すなわち、最初、例えば銅により形成される薄いシード層をスパッタリング法などにより堆積した後、そのシード層上に、例えば銅により形成される導体膜をメッキ法などにより堆積することで、銅の主導体膜を形成することができる。このように、配線Ｍ１は、シングルダマシン法により形成することができる。なお、図面の簡略化のために、図４では、配線Ｍ１について、主導体膜と導電性バリア膜を一体化して図示している。   Next, a wiring groove (opening, wiring opening) 36 is formed in the insulating film 35. Then, a wiring (first layer wiring) M <b> 1 is formed in the wiring groove 36. For example, the conductive barrier film (corresponding to the conductive barrier film 5a) and the main conductor film (corresponding to the main conductor film 5b) are placed on the insulating film 32 so as to fill the wiring trench 36. The wiring M1 can be formed by sequentially depositing and removing the portion of the main conductor film and the conductive barrier film outside the wiring groove 36 by CMP or the like. The conductive barrier film can be formed by sputtering or the like, and the main conductor film (copper film) can be formed by sputtering or plating. That is, first, after depositing a thin seed layer made of, for example, copper by a sputtering method or the like, a conductor film made of, for example, copper is deposited on the seed layer by, for example, a plating method. A film can be formed. Thus, the wiring M1 can be formed by a single damascene method. For simplification of the drawing, FIG. 4 shows the wiring M1 in which the main conductor film and the conductive barrier film are integrated.

次に、図５に示されるように、配線Ｍ１が埋め込まれた絶縁膜３５上に、絶縁膜（層間絶縁膜）３８，３９を下から順に形成する。   Next, as shown in FIG. 5, insulating films (interlayer insulating films) 38 and 39 are formed in this order from the bottom on the insulating film 35 in which the wiring M1 is embedded.

次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３９に配線溝（開口部、配線開口部）４０ａを形成し、絶縁膜３８に配線溝４０ａの底部から配線Ｍ１の上面に達するスルーホール（接続孔）４０ｂを形成する。それから、配線溝４０ａおよびスルーホール４０ｂからなる配線開口部内に配線（第２層配線）Ｍ２を形成する。例えば、絶縁膜３９上に、配線溝４０ａおよびスルーホール４０ｂ内を埋め込むように、導電性バリア膜（上記導電性バリア膜５ａに相当するもの）および主導体膜（上記主導体膜５ｂに相当するもの）を下から順に堆積し、主導体膜および導電性バリア膜のうちの配線溝４０ａおよびスルーホール４０ｂの外部の部分をＣＭＰ法などによって除去することにより、配線Ｍ２を形成することができる。このように、配線Ｍ２は、デュアルダマシン法により形成することができ、配線Ｍ２は、配線溝４０ａ内に形成される配線部分（導体パターン）と、スルーホール４０ｂ内に形成されるプラグ部分（接続部）とが一体的に形成されている。配線Ｍ２およびそれよりも上層の配線を、シングルダマシン法により形成することもできる。なお、図面の簡略化のために、図５および後述の図６では、配線Ｍ２，Ｍ３，Ｍ４について、主導体膜と導電性バリア膜を一体化して図示している。   Next, a wiring groove (opening, wiring opening) 40a is formed in the insulating film 39 by using a photolithography method and a dry etching method, and a through hole reaching the upper surface of the wiring M1 from the bottom of the wiring groove 40a in the insulating film 38. A hole (connection hole) 40b is formed. Then, a wiring (second layer wiring) M2 is formed in the wiring opening formed by the wiring groove 40a and the through hole 40b. For example, a conductive barrier film (corresponding to the conductive barrier film 5a) and a main conductor film (corresponding to the main conductor film 5b) are embedded on the insulating film 39 so as to fill the wiring grooves 40a and the through holes 40b. Can be formed in order from the bottom, and portions of the main conductor film and the conductive barrier film outside the wiring groove 40a and the through hole 40b are removed by a CMP method or the like. In this way, the wiring M2 can be formed by a dual damascene method, and the wiring M2 includes a wiring portion (conductor pattern) formed in the wiring groove 40a and a plug portion (connection) formed in the through hole 40b. Part) is integrally formed. It is also possible to form the wiring M2 and the wiring above it by a single damascene method. For simplification of the drawing, in FIG. 5 and FIG. 6 described later, the main conductor film and the conductive barrier film are shown in an integrated manner for the wirings M2, M3, and M4.

次に、図６に示されるように、配線Ｍ２が埋め込まれた絶縁膜３９上に、絶縁膜３８，３９と同様にして絶縁膜（層間絶縁膜）４１，４２を形成し、絶縁膜４２，４１に配線溝４０ａおよびスルーホール４０ｂと同様にして配線溝およびスルーホールを形成し、その配線溝およびスルーホール内に配線Ｍ２と同様にして配線（第３層配線）Ｍ３を形成する。更に、配線Ｍ３が埋め込まれた絶縁膜４２上に、絶縁膜３８，３９と同様にして絶縁膜（層間絶縁膜）４４，４５を形成し、絶縁膜４５，４４に配線溝４０ａおよびスルーホール４０ｂと同様にして配線溝およびスルーホールを形成し、その配線溝およびスルーホール内に配線Ｍ２と同様にして配線（第４層配線）Ｍ４を形成する。これを繰り返すことで、配線Ｍ４よりも更に上層の配線構造（第５層配線以降）を必要に応じて形成する。このようにして、多層配線構造が形成される。形成された多層配線構造の最上層の配線が、上記配線ＭＨに対応する。   Next, as shown in FIG. 6, insulating films (interlayer insulating films) 41 and 42 are formed on the insulating film 39 in which the wiring M <b> 2 is embedded in the same manner as the insulating films 38 and 39. In 41, a wiring groove and a through hole are formed in the same manner as the wiring groove 40a and the through hole 40b, and a wiring (third layer wiring) M3 is formed in the wiring groove and the through hole in the same manner as the wiring M2. Further, insulating films (interlayer insulating films) 44 and 45 are formed on the insulating film 42 in which the wiring M3 is embedded in the same manner as the insulating films 38 and 39, and the wiring grooves 40a and the through holes 40b are formed in the insulating films 45 and 44. Wiring grooves and through-holes are formed in the same manner as described above, and wiring (fourth layer wiring) M4 is formed in the wiring grooves and through-holes in the same manner as the wiring M2. By repeating this, an upper layer wiring structure (after the fifth layer wiring) than the wiring M4 is formed as necessary. In this way, a multilayer wiring structure is formed. The wiring in the uppermost layer of the formed multilayer wiring structure corresponds to the wiring MH.

図７は、最上層の配線ＭＨが形成された状態が示されており、絶縁膜２よりも下の構造（図６のような構造）は、図面の簡略化のために、図示を省略している。例えば、多層配線構造を、図６の段階まで、すなわち配線Ｍ４までしか形成しなかった場合は、図６の配線Ｍ４が図７の配線ＭＨに対応し、絶縁膜４４，４５が絶縁膜２，３に対応する。多層配線構造を、配線Ｍ４よりも１層上の第５層配線まで形成した場合は、その第５層配線が図７の配線ＭＨに対応し、第５層配線を形成した層間絶縁膜が絶縁膜２，３に対応する。なお、図面の簡略化のために、図７〜図１８では、配線ＭＨについて、主導体膜５ｂと導電性バリア膜５ａを一体化して図示している。   FIG. 7 shows a state in which the uppermost layer wiring MH is formed, and the structure below the insulating film 2 (the structure as shown in FIG. 6) is not shown for the sake of simplification of the drawing. ing. For example, when the multilayer wiring structure is formed only up to the stage of FIG. 6, that is, the wiring M4, the wiring M4 of FIG. 6 corresponds to the wiring MH of FIG. Corresponds to 3. When the multilayer wiring structure is formed up to the fifth layer wiring that is one layer above the wiring M4, the fifth layer wiring corresponds to the wiring MH in FIG. 7, and the interlayer insulating film on which the fifth layer wiring is formed is insulated. Corresponding to membranes 2 and 3. For simplification of the drawings, FIGS. 7 to 18 show the main conductor film 5b and the conductive barrier film 5a in an integrated manner with respect to the wiring MH.

配線ＭＨは、そのプラグ部分（絶縁膜２に形成されたスルーホール４ｂ内に埋め込まれた部分）を通じて、配線ＭＨよりも下層の配線に電気的に接続され、配線Ｍ１〜Ｍ４などを通じて、半導体基板ＳＷ１の主面に形成された半導体素子（例えばＭＩＳＦＥＴＱｎ，Ｑｐなど）と電気的に接続されている。   The wiring MH is electrically connected to a wiring below the wiring MH through its plug portion (portion embedded in the through hole 4b formed in the insulating film 2), and is connected to the semiconductor substrate through the wirings M1 to M4. It is electrically connected to a semiconductor element (for example, MISFET Qn, Qp, etc.) formed on the main surface of SW1.

最上層の配線ＭＨを形成した後、図８に示されるように、配線ＭＨが埋め込まれた絶縁膜３上に、絶縁膜６を形成する。それから、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜６にスルーホール７を形成する。   After the uppermost layer wiring MH is formed, as shown in FIG. 8, the insulating film 6 is formed on the insulating film 3 in which the wiring MH is embedded. Then, a through hole 7 is formed in the insulating film 6 by using a photolithography method and a dry etching method.

次に、スルーホール７内に、プラグ８を形成する。プラグ８は、上記プラグ３４と同様にして形成することができる。なお、図面の簡略化のために、図８〜図１８では、プラグ８について、主導体膜８ｂと導電性バリア膜８ａを一体化して図示している。   Next, the plug 8 is formed in the through hole 7. The plug 8 can be formed in the same manner as the plug 34. For simplification of the drawings, FIGS. 8 to 18 show the plug 8 with the main conductor film 8b and the conductive barrier film 8a integrated.

次に、図９に示されるように、プラグ８が埋め込まれた絶縁膜６上に、例えばスパッタリング法などを用いて、窒化チタン（ＴｉＮ）膜９、アルミニウム（Ａｌ）膜１０および窒化チタン（ＴｉＮ）膜９ａを下から順に形成する。窒化チタン膜９は、絶縁膜６とアルミニウム膜１０との密着性（接着性）を向上するように機能することができる。窒化チタン膜９ａは、アルミニウム膜１０の上面上に重なるように密着して形成された重ね膜であり、後述するように、アルミニウム膜１０をパターニングする際の露光工程で反射防止膜として機能することができる。窒化チタン膜９ａの代わりに、チタンタングステン（ＴｉＷ）膜またはモリブデンシリサイド（ＭｏＳｉ）膜を用いることもできる。窒化チタン膜９，９ａのそれぞれの堆積膜厚は、アルミニウム膜１０の堆積膜厚よりも薄く、例えば、アルミニウム膜１０の堆積膜厚を５００〜２０００ｎｍ程度とし、窒化チタン膜９，９ａの堆積膜厚を、それぞれ３０〜８０ｎｍｎｍ程度とすることができる。   Next, as shown in FIG. 9, the titanium nitride (TiN) film 9, the aluminum (Al) film 10, and the titanium nitride (TiN) are formed on the insulating film 6 in which the plug 8 is embedded by using, for example, a sputtering method. ) The film 9a is formed in order from the bottom. The titanium nitride film 9 can function so as to improve the adhesion (adhesiveness) between the insulating film 6 and the aluminum film 10. The titanium nitride film 9a is a stacked film formed in close contact with the upper surface of the aluminum film 10, and functions as an antireflection film in an exposure process when the aluminum film 10 is patterned, as will be described later. Can do. Instead of the titanium nitride film 9a, a titanium tungsten (TiW) film or a molybdenum silicide (MoSi) film can be used. The deposited film thickness of each of the titanium nitride films 9 and 9a is smaller than the deposited film thickness of the aluminum film 10. For example, the deposited film thickness of the aluminum film 10 is set to about 500 to 2000 nm, and the deposited film of the titanium nitride films 9 and 9a. Each thickness can be set to about 30 to 80 nm.

次に、窒化チタン膜９ａ上にフォトレジスト膜を形成し、このフォトレジスト膜をフォトリソグラフィ技術を用いて露光、現像処理してパターニングすることで、フォトレジストパターンＲＰ１を形成する。窒化チタン膜９ａは、上記フォトレジスト膜（フォトレジストパターンＲＰ１形成用のフォトレジスト膜）を露光する際の反射防止膜として機能することができる。アルミニウム膜１０上に窒化チタン膜９ａを形成しているので、露光工程におけるアルミニウム膜１０での反射を防止し、所望のパターン形状のフォトレジストパターンＲＰ１を的確に形成することができる。   Next, a photoresist film is formed on the titanium nitride film 9a, and this photoresist film is exposed and developed using a photolithography technique and patterned to form a photoresist pattern RP1. The titanium nitride film 9a can function as an antireflection film when exposing the photoresist film (photoresist film for forming the photoresist pattern RP1). Since the titanium nitride film 9a is formed on the aluminum film 10, reflection on the aluminum film 10 in the exposure process can be prevented, and a photoresist pattern RP1 having a desired pattern shape can be accurately formed.

次に、図１０に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、窒化チタン膜９ａ、アルミニウム膜１０および窒化チタン膜９からなる積層膜をドライエッチングしてパターニングすることにより、パッド用の積層パターン（導体膜パターン、積層膜パターン）ＬＰ１を形成する。この段階では、パッド用の積層パターンＬＰ１は、下から順に窒化チタン膜９、アルミニウム膜１０および窒化チタン膜９ａの積層膜（積層膜パターン）からなる。その後、フォトレジストパターンＲＰ１を除去する。図１０には、フォトレジストパターンＲＰ１を除去した段階が示されている。このようにして、後でパッドＰＤ１となるパッド用の積層パターンＬＰ１が絶縁膜６上に形成される。   Next, as shown in FIG. 10, by using the photoresist pattern RP1 as an etching mask, the laminated film composed of the titanium nitride film 9a, the aluminum film 10, and the titanium nitride film 9 is subjected to dry etching and patterning, thereby forming a pad. A laminated pattern (conductor film pattern, laminated film pattern) LP1 is formed. At this stage, the pad laminated pattern LP1 is composed of a laminated film (laminated film pattern) of a titanium nitride film 9, an aluminum film 10, and a titanium nitride film 9a in this order from the bottom. Thereafter, the photoresist pattern RP1 is removed. FIG. 10 shows a stage where the photoresist pattern RP1 is removed. In this way, a pad laminated pattern LP1 that will later become the pad PD1 is formed on the insulating film 6.

次に、図１１に示されるように、絶縁膜６上にパッド用の積層パターンＬＰ１を覆うように、絶縁膜１１を形成する。絶縁膜１１は、好ましくは窒化シリコン膜（プラズマ窒化シリコン膜）などからなり、プラズマＣＶＤ法などにより形成することができる。絶縁膜１１を窒化シリコン膜とすることで、水分などの侵入を的確に防止でき、半導体装置の信頼性を向上することができる。また、絶縁膜１１の膜厚（堆積膜厚）Ｔ２は、パッド用の積層パターンＬＰ１の膜厚Ｔ１よりも大きくしておく（Ｔ２＞Ｔ１）。 Next, as shown in FIG. 11, the insulating film 11 is formed on the insulating film 6 so as to cover the laminated pattern LP1 for pads. The insulating film 11 is preferably made of a silicon nitride film (plasma silicon nitride film) or the like, and can be formed by a plasma CVD method or the like. When the insulating film 11 is a silicon nitride film, entry of moisture and the like can be prevented accurately, and the reliability of the semiconductor device can be improved. The thickness of the insulating film 11 (deposited film thickness) T 2 is set larger than the thickness T 1 of the laminate pattern LP1 for pads (T 2> T 1).

次に、図１２に示されるように、絶縁膜１１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などで研磨することにより、パッド用の積層パターンＬＰ１の上部の絶縁膜１１を除去して、絶縁膜１１からパッド用の積層パターンＬＰ１を露出させる。この絶縁膜１１の研磨工程（ＣＭＰ工程）では、積層パターンＬＰ１を構成する窒化チタン膜９ａも除去されるまでＣＭＰ処理を継続し、積層パターンＬＰ１を構成するアルミニウム膜１０の上面が露出された段階で、ＣＭＰ処理を終了する。このため、ＣＭＰ工程前のパッド用の積層パターンＬＰ１は、窒化チタン膜９、アルミニウム膜１０および窒化チタン膜９ａの積層膜で構成されていたが、ＣＭＰ工程後のパッド用の積層パターンＬＰ１は、窒化チタン膜９およびアルミニウム膜１０の積層膜で構成された状態となり、これがパッドＰＤ１となる。すなわち、パッドＰＤ１は、窒化チタン膜９とその上のアルミニウム膜１０の積層膜（積層膜パターン）からなり、パッドＰＤ１の上面ＰＤ１ａ（すなわちパッドＰＤ１を構成するアルミニウム膜１０の上面）が、絶縁膜１１の上面１１ａから露出される。   Next, as shown in FIG. 12, the upper surface of the insulating film 11 is polished by a CMP (Chemical Mechanical Polishing) method or the like, so that the insulating film 11 on the upper portion of the laminated pattern LP1 for pads is formed. The pad laminated pattern LP1 is exposed from the insulating film 11 by removing. In the polishing process (CMP process) of the insulating film 11, the CMP process is continued until the titanium nitride film 9a constituting the laminated pattern LP1 is also removed, and the upper surface of the aluminum film 10 constituting the laminated pattern LP1 is exposed. Then, the CMP process is finished. Therefore, the pad laminated pattern LP1 before the CMP process is composed of a laminated film of the titanium nitride film 9, the aluminum film 10 and the titanium nitride film 9a, but the pad laminated pattern LP1 after the CMP process is A state is formed by a laminated film of the titanium nitride film 9 and the aluminum film 10, and this becomes the pad PD1. That is, the pad PD1 is composed of a laminated film (laminated film pattern) of the titanium nitride film 9 and the aluminum film 10 thereon, and the upper surface PD1a of the pad PD1 (that is, the upper surface of the aluminum film 10 constituting the pad PD1) is an insulating film. 11 is exposed from the upper surface 11a.

窒化チタン膜９ａは、フォトレジスト膜（フォトレジストパターンＲＰ１形成用のフォトレジスト膜）を露光する際の反射防止膜として機能したが、それ以降の工程では反射防止膜として機能する必要が無いので、絶縁膜１１のＣＭＰ工程で、一緒に除去しても問題は生じない。また、窒化チタン膜９ａが残っていると、後で形成されるＵＢＭ膜１２とパッドＰＤ１との密着性（接着性）が低下する可能性がある。本実施の形態では、絶縁膜１１のＣＭＰ工程で、窒化チタン膜９ａも一緒に除去してアルミニウム膜１０を露出させることで、後で形成されるＵＢＭ膜１２はアルミニウム膜１０に接して形成されることになり、ＵＢＭ膜１２とパッドＰＤ１との密着性（接着性）を向上させることができる。   The titanium nitride film 9a functions as an antireflection film when exposing a photoresist film (photoresist film for forming the photoresist pattern RP1), but it does not need to function as an antireflection film in the subsequent steps. Even if the insulating film 11 is removed together in the CMP process, no problem occurs. Further, if the titanium nitride film 9a remains, the adhesion (adhesiveness) between the UBM film 12 to be formed later and the pad PD1 may be lowered. In the present embodiment, the titanium film 9a is also removed together in the CMP process of the insulating film 11 to expose the aluminum film 10, so that the UBM film 12 to be formed later is formed in contact with the aluminum film 10. As a result, the adhesion (adhesiveness) between the UBM film 12 and the pad PD1 can be improved.

ＣＭＰ法などで絶縁膜１１を研磨することにより、パッドＰＤ１の上面を露出させたので、絶縁膜１１の上面１１ａおよびパッドＰＤ１の上面ＰＤ１ａは平坦化されている。すなわち、パッド電極ＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとが、連続的な平坦な面（平面）ＦＳ１を形成することになる。これにより、絶縁膜１１の開口部内にパッドＰＤ１が埋め込まれたような状態となり、絶縁膜１１の厚みＴ３とパッドＰＤの厚みＴ４とが同じ（Ｔ３＝Ｔ４）になり、絶縁膜１１の上面１１ａとパッドＰＤ１の上面ＰＤ１ａとは同じ高さ位置になり、絶縁膜１１の上面１１ａとパッドＰＤ１の上面ＰＤ１ａとは、実質的に同一面上にある。 Since the upper surface of the pad PD1 is exposed by polishing the insulating film 11 by CMP or the like, the upper surface 11a of the insulating film 11 and the upper surface PD1a of the pad PD1 are planarized. That is, the upper surface PD1a of the pad electrode PD1 and the upper surface 11a of the insulating film 11 form a continuous flat surface (plane) FS1. Thus, a state such as pads PD1 is embedded in the opening of the insulating film 11, and the thickness T 4 of the thickness T 3 and the pad PD of the insulating film 11 is the same (T 3 = T 4), the insulating film 11 and the upper surface PD1a of the pad PD1 are at the same height, and the upper surface 11a of the insulating film 11 and the upper surface PD1a of the pad PD1 are substantially on the same surface.

また、絶縁膜に開口部を形成してから、その開口部内を埋めるように導体膜を形成し、この導体膜を研磨することでパッド電極を形成することも考えられる。しかしながら、本実施の形態のように、パターニングした導体膜（積層パターンＬＰ１）を先に形成してから、これを覆うように絶縁膜１１を形成し、この絶縁膜１１を研磨することで、パッドＰＤ１の上面を露出させるとともに、パッドＰＤ１および絶縁膜１１の上面を平坦化することが、より好ましい。   It is also conceivable to form a pad electrode by forming an opening in the insulating film, forming a conductor film so as to fill the opening, and polishing the conductor film. However, as in the present embodiment, after the patterned conductor film (laminated pattern LP1) is formed first, the insulating film 11 is formed so as to cover this, and the insulating film 11 is polished, so that the pad More preferably, the upper surface of PD1 is exposed and the upper surfaces of pad PD1 and insulating film 11 are planarized.

また、上述のように絶縁膜１１の膜厚（堆積膜厚）Ｔ２をパッド用の積層パターンＬＰ１の膜厚Ｔ１よりも大きく（Ｔ２＞Ｔ１）しておけば、絶縁膜１１を研磨してアルミニウム膜１０の上面を露出させることで、絶縁膜１１との上面１１ａとパッドＰＤ１の上面ＰＤ１ａで平坦面を形成することができるようになる。 Further, if a film thickness of the insulating film 11 as described above (deposition film thickness) of T 2 greater than the thickness T 1 of the laminate pattern LP1 for pads (T 2> T 1), the insulating film 11 By polishing and exposing the upper surface of the aluminum film 10, a flat surface can be formed by the upper surface 11a with the insulating film 11 and the upper surface PD1a of the pad PD1.

また、本実施の形態では、パッドＰＤ１と同層に配線は形成していない。すなわち、窒化チタン膜９ａ、アルミニウム膜１０および窒化チタン膜９からなる積層膜をパターニングして形成するのは、パッド用の積層パターンＬＰ１であり、パッド（その上にバンプ電極ＢＰ１を形成するパッド）ではなく配線のみとして使用されるパターンは形成しない。これは、パッドＰＤ１の上面を絶縁膜１１から露出させるため、パッドＰＤ１と同層に配線を形成すると、この配線の上面も絶縁膜１１から露出してしまうためである。配線は、信頼性向上のために絶縁膜１１から露出しないことが好ましい。このため、配線ＭＨを最上層の配線とし、パッドＰＤ１と同層に配線は形成しないことが好ましい。従って、パッドＰＤ１と同層には、その上にバンプ電極ＢＰ１が形成されないパッドや配線を形成しないことが好ましい。   In the present embodiment, no wiring is formed in the same layer as the pad PD1. That is, the laminated film LP1 formed by patterning the laminated film composed of the titanium nitride film 9a, the aluminum film 10, and the titanium nitride film 9 is a pad laminated pattern LP1, and a pad (a pad on which the bump electrode BP1 is formed). However, a pattern used only for wiring is not formed. This is because the upper surface of the pad PD1 is exposed from the insulating film 11, so that if the wiring is formed in the same layer as the pad PD1, the upper surface of the wiring is also exposed from the insulating film 11. It is preferable that the wiring is not exposed from the insulating film 11 in order to improve reliability. For this reason, it is preferable that the wiring MH is the uppermost layer wiring and no wiring is formed in the same layer as the pad PD1. Therefore, it is preferable not to form a pad or wiring on which the bump electrode BP1 is not formed on the same layer as the pad PD1.

次に、図１３に示されるように、ポリイミド樹脂などの樹脂膜からなる保護膜１４を半導体基板の主面全面上に、すなわちパッドＰＤ１上を含む絶縁膜１１上に形成してから、この保護膜１４に開口部１４ｂを形成して、パッドＰＤ１およびその周囲の絶縁膜１１を露出させる。上記図１からも分かるように、保護膜１４の開口部１４ｂは、パッドＰＤ１を平面的に内包しており、パッドＰＤ１上およびパッドＰＤ１の周囲近傍の絶縁膜１１上には、保護膜１４が配置されていない状態になっている。保護膜１４は、不要であれば、その形成を省略することもできる。   Next, as shown in FIG. 13, a protective film 14 made of a resin film such as polyimide resin is formed on the entire main surface of the semiconductor substrate, that is, on the insulating film 11 including the pad PD1, and this protection is performed. An opening 14b is formed in the film 14, and the pad PD1 and the surrounding insulating film 11 are exposed. As can be seen from FIG. 1, the opening 14b of the protective film 14 includes the pad PD1 in a plane, and the protective film 14 is formed on the pad PD1 and the insulating film 11 near the periphery of the pad PD1. It has not been placed. The formation of the protective film 14 can be omitted if unnecessary.

次に、図１４に示されるように、開口部１４ｂの側壁および底部上を含む保護膜１４上にＵＢＭ膜１２を形成する。すなわち、保護膜１４の開口部１４ｂの底部で露出するパッドＰＤ１の上面および絶縁膜１１の上面上を含む保護膜１４上に、ＵＢＭ膜１２を例えばスパッタリング法によって形成する。ＵＢＭ膜１２は、例えば、チタン（Ｔｉ）膜とその上のパラジウム（Ｐｄ）膜との積層膜、あるいはチタンタングステン（ＴｉＷ）膜とその上の金（Ａｕ）膜との積層膜などからなる。信頼性の更なる向上のためには、チタン（Ｔｉ）膜とその上のパラジウム（Ｐｄ）膜との積層膜でＵＢＭ膜１２を形成することが、最も好ましい。また、保護膜１４の形成を省略していた場合には、パッドＰＤ１の上面上を含む絶縁膜１１の上面全面に、ＵＢＭ膜１２が形成される。   Next, as shown in FIG. 14, the UBM film 12 is formed on the protective film 14 including the side wall and the bottom of the opening 14b. That is, the UBM film 12 is formed on the protective film 14 including the upper surface of the pad PD1 exposed at the bottom of the opening 14b of the protective film 14 and the upper surface of the insulating film 11, for example, by sputtering. The UBM film 12 is made of, for example, a laminated film of a titanium (Ti) film and a palladium (Pd) film thereon, or a laminated film of a titanium tungsten (TiW) film and a gold (Au) film thereon. In order to further improve the reliability, it is most preferable to form the UBM film 12 with a laminated film of a titanium (Ti) film and a palladium (Pd) film thereon. If the formation of the protective film 14 is omitted, the UBM film 12 is formed on the entire upper surface of the insulating film 11 including the upper surface of the pad PD1.

ＵＢＭ膜１２は、パッドＰＤ１および絶縁膜１１と、後で形成する導電体膜１３との間の接着性（密着性）を向上させる機能を有している。また、ＵＢＭ膜１２は、後で導電体膜１３を電解（電界）めっき法で形成する際に、電極（めっき電極）として機能する。   The UBM film 12 has a function of improving adhesiveness (adhesion) between the pad PD1 and the insulating film 11 and a conductor film 13 to be formed later. The UBM film 12 functions as an electrode (plating electrode) when the conductor film 13 is later formed by electrolytic (electric field) plating.

次に、図１５に示されるように、ＵＢＭ膜１２上にフォトレジスト膜（レジスト膜）ＲＰ２を形成（塗布）した後、このフォトレジスト膜ＲＰ２に対して露光・現像処理することにより、フォトレジスト膜ＲＰ２をパターニングし、フォトレジスト膜ＲＰ２に開口部ＲＰ２ａを形成する。すなわち、開口部ＲＰ２ａを有するフォトレジスト膜ＲＰ２からなるフォトレジストパターン（レジストパターン）を、ＵＢＭ膜１２上に形成する。この際、パッドＰＤ１の上面ＰＤ１ａ上が全て開口されるように、フォトレジスト膜ＲＰ２に開口部ＲＰ２ａが形成される。すなわち、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａは、パッドＰＤ１を平面的に内包する（含む）ように形成される。このため、パッドＰＤ１の上方には、フォトレジスト膜ＲＰ２が配置されていない状態になる。なお、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａは、バンプ電極ＢＰ１が形成される領域に対応するので、上記図１において、開口部ＲＰ２ａの形成位置（形成領域、平面レイアウト）は図示されていないが、バンプ電極ＢＰ１の形成位置（形成領域、平面レイアウト）と同じになる。また、保護膜１４を形成した場合には、保護膜１４の開口部１４ｂが、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａを平面的に内包する（含む）ように、保護膜１４およびフォトレジスト膜ＲＰ２が形成される。フォトレジスト膜ＲＰ２の膜厚は、形成するバンプ電極ＢＰ１の高さに合わせて決定することができる。   Next, as shown in FIG. 15, after a photoresist film (resist film) RP2 is formed (applied) on the UBM film 12, the photoresist film RP2 is exposed and developed to obtain a photoresist. The film RP2 is patterned to form an opening RP2a in the photoresist film RP2. That is, a photoresist pattern (resist pattern) made of the photoresist film RP2 having the opening RP2a is formed on the UBM film 12. At this time, the opening RP2a is formed in the photoresist film RP2 so that the entire upper surface PD1a of the pad PD1 is opened. That is, the opening RP2a of the photoresist film RP2 is formed so as to include (include) the pad PD1 in a plane. For this reason, the photoresist film RP2 is not disposed above the pad PD1. Note that the opening RP2a of the photoresist film RP2 corresponds to the region where the bump electrode BP1 is formed. Therefore, in FIG. 1, the formation position (formation region, planar layout) of the opening RP2a is not shown. This is the same as the formation position (formation region, planar layout) of the bump electrode BP1. When the protective film 14 is formed, the protective film 14 and the photoresist film RP2 are formed so that the opening 14b of the protective film 14 includes (includes) the opening RP2a of the photoresist film RP2 in a plane. It is formed. The film thickness of the photoresist film RP2 can be determined in accordance with the height of the bump electrode BP1 to be formed.

次に、図１６に示されるように、ＵＢＭ膜１２を電極とした電解（電界）めっき法を使用することにより、フォトレジスト膜ＲＰ２の開口部ＲＰ２ａ内を埋める（埋め込む）ように、導電体膜１３を形成する。導電体膜１３は、バンプ電極用のめっき膜であり、好ましくは金膜（金めっき膜）からなる。パッドＰＤ１の上面と絶縁膜１１の上面とで形成される平坦な面ＦＳ１上にＵＢＭ膜１２を介して導電体膜１３がめっき法で形成されているので、導電体膜１３の上面１３ａ（後でバンプ電極ＢＰ１の上面ＢＰ１ａとなる面）は平坦である。これは、下地（ＵＢＭ膜１２およびその下の平坦な面ＦＳ１）に段差がなく平坦であるため、導電体膜１３の下面が平坦面になり、導電体膜１３の上面１３ａも平坦になるためである。   Next, as shown in FIG. 16, by using an electrolytic (electric field) plating method using the UBM film 12 as an electrode, the conductor film is filled (embedded) in the opening RP2a of the photoresist film RP2. 13 is formed. The conductor film 13 is a plating film for a bump electrode, and is preferably a gold film (gold plating film). Since the conductor film 13 is formed on the flat surface FS1 formed by the upper surface of the pad PD1 and the upper surface of the insulating film 11 via the UBM film 12, the upper surface 13a of the conductor film 13 (rear) Thus, the upper surface BP1a of the bump electrode BP1) is flat. This is because the base (UBM film 12 and the flat surface FS1 below it) is flat without a step, so that the lower surface of the conductor film 13 is flat and the upper surface 13a of the conductor film 13 is also flat. It is.

次に、図１７に示されるように、フォトレジスト膜ＲＰ２（レジストパターン）を除去する。これにより、フォトレジスト膜ＲＰ２の下に位置していたＵＢＭ膜１２が露出する。   Next, as shown in FIG. 17, the photoresist film RP2 (resist pattern) is removed. As a result, the UBM film 12 located under the photoresist film RP2 is exposed.

次に、図１８に示されるように、導電体膜１３をエッチングマスクとして、露出したＵＢＭ膜１２（すなわち導電体膜１３で覆われていないＵＢＭ膜１２）をエッチングにより除去する。これにより、導電体膜１３の下のＵＢＭ膜１２は残存するが、導電体膜１３で覆われていなかった領域のＵＢＭ膜１２は除去される。このようにして、ＵＢＭ膜１２およびその上の導電体膜１３よりなるバンプ電極ＢＰ１が、パッドＰＤ１及び絶縁膜１１の一部を覆うように、パッドＰＤ１上に形成される。その後、必要に応じて半導体基板ＳＷ１に熱処理（アニール）を施すことにより、バンプ電極ＢＰ１を構成する導電体膜１３を安定した結晶にすることができる。   Next, as shown in FIG. 18, the exposed UBM film 12 (that is, the UBM film 12 not covered with the conductor film 13) is removed by etching using the conductor film 13 as an etching mask. As a result, the UBM film 12 under the conductor film 13 remains, but the UBM film 12 in the region not covered with the conductor film 13 is removed. In this manner, the bump electrode BP1 made of the UBM film 12 and the conductor film 13 thereon is formed on the pad PD1 so as to cover the pad PD1 and a part of the insulating film 11. Thereafter, the conductor film 13 constituting the bump electrode BP1 can be made into a stable crystal by performing heat treatment (annealing) on the semiconductor substrate SW1 as necessary.

保護膜１４を形成している場合、バンプ電極ＢＰ１の高さ（厚み）Ｈ１は、保護膜１４の厚みＴ５よりも大きくしておく（Ｈ１＞Ｔ５）。ここで、バンプ電極ＢＰ１の高さ（厚み）Ｈ１は、パッドＰＤ１の上面と絶縁膜１１の上面とで形成された平坦な面を基準にしてそこからバンプ電極ＢＰ１の上面ＢＰ１ａまでの高さ（寸法、距離）に対応する。バンプ電極ＢＰ１の高さＨ１を保護膜１４の厚みＴ５よりも大きく（Ｈ１＞Ｔ５）しておくことで、保護膜１４が邪魔にならずにバンプ電極ＢＰ１を端子（半導体チップＣＰ１を搭載する基板の端子）に接続することができるようになる。 If forming the protective film 14, the height of the bump electrode BP1 (thickness) H 1 is set larger than the thickness T 5 of the protective film 14 (H 1> T 5) . Here, the height of the bump electrode BP1 (thickness) H 1 is of a top surface and a flat surface formed by the upper surface of the insulating film 11 of the pad PD1 therefrom with respect to the upper surface BP1a of the bump electrode BP1 height Corresponds to (dimension, distance). The height H 1 greater than the thickness T 5 of the protective film 14 of the bump electrode BP1 (H 1> T 5) and that previously, the bump electrode BP1 terminals without being protective film 14 is disturbed (semiconductor chips CP1 Can be connected to the terminal of the board on which the board is mounted.

その後、必要に応じて半導体基板ＳＷ１の裏面研削を行ってから、ダイシングなどにより半導体基板ＳＷ１を切断して各半導体チップＣＰ１に分離する。このようにして、個片化された半導体チップＣＰ１が得られる。   Thereafter, the back surface of the semiconductor substrate SW1 is ground if necessary, and then the semiconductor substrate SW1 is cut by dicing or the like to be separated into the respective semiconductor chips CP1. In this way, the separated semiconductor chip CP1 is obtained.

図１９は、第１の比較例の半導体チップ（半導体装置）ＣＰ１０１の要部断面図であり、本実施の形態の半導体チップＣＰ１の上記図１にほぼ相当するものである。図２０および図２１は、第１の比較例の半導体チップＣＰ１０１の製造工程中の要部断面図である。図２２は、第１の比較例の半導体チップＣＰ１０１における課題を説明するための説明図（断面図）である。   FIG. 19 is a cross-sectional view of a principal part of a semiconductor chip (semiconductor device) CP101 of the first comparative example, and substantially corresponds to FIG. 1 of the semiconductor chip CP1 of the present embodiment. 20 and 21 are main-portion cross-sectional views during the manufacturing process of the semiconductor chip CP101 of the first comparative example. FIG. 22 is an explanatory diagram (cross-sectional view) for explaining a problem in the semiconductor chip CP101 of the first comparative example.

図１９に示される第１の比較例の半導体チップ（半導体装置）ＣＰ１０１では、半導体基板（上記半導体基板ＳＷ１に相当するもの）の上部に絶縁膜１０６（上記絶縁膜６に相当するもの）が形成され、絶縁膜１０６上にパッドＰＤ１０１（上記パッドＰＤ１に相当するもの）が形成されている。そして、絶縁膜１０６上に、パッドＰＤ１０１を覆うようにパッシベーション膜１１１（上記絶縁膜１１に対応するもの）が形成され、パッシベーション膜１１１には、その底部でパッドＰＤ１０１の一部を露出する開口部１１１ｂが形成され、開口部１１１ｂの底部で露出するパッドＰＤ１０１上に、バンプ電極ＢＰ１０１（上記バンプ電極ＢＰ１に相当するもの）が形成されている。バンプ電極ＢＰ１０１は、ＵＢＭ膜１１２（上記ＵＢＭ膜１２に相当するもの）と、その上の金めっき膜１１３（上記導電体膜１３に相当するもの）とで形成されている。第１の比較例の半導体チップＣＰ１０１では、パッシベーション膜１１１の厚みは、パッドＰＤ１０１の厚みよりも薄くなっている。   In the semiconductor chip (semiconductor device) CP101 of the first comparative example shown in FIG. 19, an insulating film 106 (corresponding to the insulating film 6) is formed on the semiconductor substrate (corresponding to the semiconductor substrate SW1). A pad PD101 (corresponding to the pad PD1) is formed on the insulating film 106. Then, a passivation film 111 (corresponding to the insulating film 11) is formed on the insulating film 106 so as to cover the pad PD101, and the passivation film 111 has an opening that exposes a part of the pad PD101 at the bottom. A bump electrode BP101 (corresponding to the bump electrode BP1) is formed on the pad PD101 exposed at the bottom of the opening 111b. The bump electrode BP101 is formed of a UBM film 112 (corresponding to the UBM film 12) and a gold plating film 113 (corresponding to the conductor film 13) thereon. In the semiconductor chip CP101 of the first comparative example, the thickness of the passivation film 111 is thinner than the thickness of the pad PD101.

第１の比較例の半導体チップＣＰ１０１は、次のようにして形成することができる。図２０に示されるように、半導体基板の上部に形成された絶縁膜１０６上に、窒化チタン膜１０９、アルミニウム膜１１０および窒化チタン膜１０９ａの積層膜を形成し、これをパターニングすることで、パッドＰＤ１０１を形成する。それから、絶縁膜１０６上に、パッドＰＤ１０１を覆うように、パッシベーション膜１１１を形成する。次に、図２１に示されるように、パッシベーション膜１１１に開口部１１１ｂを形成し、開口部１１１ｂの底部でアルミニウム膜１１０の上面を露出させる。その後、上記図１９に示されるように、パッシベーション膜１１１の開口部１１１ｂから露出するパッドＰＤ１０１上にバンプ電極ＢＰ１０１を形成する。   The semiconductor chip CP101 of the first comparative example can be formed as follows. As shown in FIG. 20, a laminated film of a titanium nitride film 109, an aluminum film 110, and a titanium nitride film 109a is formed on the insulating film 106 formed on the upper portion of the semiconductor substrate and patterned to form a pad. PD101 is formed. Then, a passivation film 111 is formed on the insulating film 106 so as to cover the pad PD101. Next, as shown in FIG. 21, an opening 111b is formed in the passivation film 111, and the upper surface of the aluminum film 110 is exposed at the bottom of the opening 111b. Thereafter, as shown in FIG. 19, the bump electrode BP101 is formed on the pad PD101 exposed from the opening 111b of the passivation film 111.

本発明者が検討したところ、第１の比較例の半導体チップＣＰ１０１では、以下のような課題があることが分かった。   As a result of studies by the present inventors, it has been found that the semiconductor chip CP101 of the first comparative example has the following problems.

バンプ電極ＢＰ１０１を有する半導体チップＣＰ１０１をボンディングする場合、図２２に示されるように、半導体チップＣＰ１０１のバンプ電極ＢＰ１０１をチップ搭載用基板（基板、実装基板）の導体部であるリード（電極、端子）ＬＤ１０１に接続するが、この際、バンプ電極ＢＰ１０１に荷重（圧力）が印加される。すなわち、図２２で矢印１５１で示される方向の荷重（圧力）が、リードＬＤ１０１を介してバンプ電極ＢＰ１０１に印加される。バンプ電極ＢＰ１０１に荷重（圧力）が印加されると、バンプ電極ＢＰ１０１の下に位置するパッドＰＤ１０１には、横方向に変形しようとする応力が発生する、すなわち、パッドＰＤ１０１において、図２２で矢印１５２で示される方向に変形しようとする応力が発生する。このパッドＰＤ１０１の応力によって、パッシベーション膜１１１にクラック１５３が発生する可能性がある。パッシベーション膜１１１のこのクラック１５３は、パッドＰＤ１０１の上面端部（角部）１５４を基点として発生しやすい。これは、パッシベーション膜１１１がパッドＰＤ１０１に重なっているため、パッシベーション膜１１１がパッドＰＤ１０１の上面からの圧力とパッド部の変形を伴うため、角部（パッドＰＤ１０１の上面端部１５４）に接している箇所を基点として、パッシベーション膜１１１にクラック１５３が発生しやすいためである。   When bonding the semiconductor chip CP101 having the bump electrode BP101, as shown in FIG. 22, the bump electrode BP101 of the semiconductor chip CP101 is a lead (electrode, terminal) which is a conductor portion of a chip mounting substrate (substrate, mounting substrate). At this time, a load (pressure) is applied to the bump electrode BP101. That is, a load (pressure) in the direction indicated by the arrow 151 in FIG. 22 is applied to the bump electrode BP101 via the lead LD101. When a load (pressure) is applied to the bump electrode BP101, a stress is generated in the pad PD101 located under the bump electrode BP101 in a lateral direction. That is, in the pad PD101, an arrow 152 in FIG. A stress is generated to deform in the direction indicated by. A crack 153 may occur in the passivation film 111 due to the stress of the pad PD101. The crack 153 of the passivation film 111 is likely to occur with the upper surface end (corner) 154 of the pad PD 101 as a base point. This is because the passivation film 111 is overlapped with the pad PD101, and the passivation film 111 is in contact with the corner (the upper surface end 154 of the pad PD101) because the pressure from the upper surface of the pad PD101 and the deformation of the pad portion are involved. This is because the crack 153 is likely to occur in the passivation film 111 with the location as a base point.

また、第１の比較例の半導体チップＣＰ１０１では、図２２に示されるように、パッドＰＤ１０１上にパッシベーション膜１１１が乗り上げた構造であるため、パッドＰＤ１０１の端部近傍の上部において、バンプ電極ＢＰ１０１とパッドＰＤ１０１との間にパッシベーション膜１１１の一部が挟み込まれた構造となっている。この構造だと、バンプ電極ＢＰ１０１に荷重が印加されると、バンプ電極ＢＰ１０１とパッドＰＤ１０１との間に挟まれたパッシベーション膜１１１にクラック１５５が発生する可能性がある。   Further, as shown in FIG. 22, the semiconductor chip CP101 of the first comparative example has a structure in which a passivation film 111 is mounted on the pad PD101. Therefore, the bump electrode BP101 and the upper portion near the end of the pad PD101 are A part of the passivation film 111 is sandwiched between the pad PD101. With this structure, when a load is applied to the bump electrode BP101, a crack 155 may occur in the passivation film 111 sandwiched between the bump electrode BP101 and the pad PD101.

パッシベーション膜１１１にクラック（上記クラック１５３，１５５）が生じると、半導体装置（半導体チップ）の耐湿性が低下し、半導体装置（半導体チップ）の信頼性を低下させる可能性がある。また、パッシベーション膜１１１にクラック（上記クラック１５３，１５５）が生じると、このクラックを基点として、パッシベーション膜１１１とパッドＰＤ１０１との界面や、更にはパッドＰＤ１０１と絶縁膜１０６との界面に剥離が進行する可能性がある。これは、パッドＰＤ１０１の剥離の原因となり、バンプ電極の接続強度が弱くなって、半導体チップＣＰ１０１の信頼性を低下させる可能性がある。このため、半導体装置（半導体チップ）の信頼性の向上のために、パッシベーション膜１１１にクラックが生じるのを抑制または防止できる構造が望まれる。   If cracks (the cracks 153 and 155) occur in the passivation film 111, the moisture resistance of the semiconductor device (semiconductor chip) is lowered, and the reliability of the semiconductor device (semiconductor chip) may be lowered. Further, when a crack (the cracks 153 and 155) is generated in the passivation film 111, peeling progresses from the crack to the interface between the passivation film 111 and the pad PD101, and further to the interface between the pad PD101 and the insulating film 106. there's a possibility that. This causes peeling of the pad PD101, and the connection strength of the bump electrode is weakened, which may reduce the reliability of the semiconductor chip CP101. For this reason, in order to improve the reliability of the semiconductor device (semiconductor chip), a structure capable of suppressing or preventing the occurrence of cracks in the passivation film 111 is desired.

パッシベーション膜１１１の強度は、厚みを厚くするほど強くなるため、パッシベーション膜１１１におけるクラックの発生を抑制するためにパッシベーション膜１１１の厚みを厚くすることが考えられる。   Since the strength of the passivation film 111 increases as the thickness increases, it is conceivable to increase the thickness of the passivation film 111 in order to suppress the occurrence of cracks in the passivation film 111.

図２３は、第２の比較例の半導体チップ（半導体装置）ＣＰ２０１の要部断面図であり、上記第１の比較例の図１９に相当するものである。   FIG. 23 is a cross-sectional view of a principal part of a semiconductor chip (semiconductor device) CP201 of the second comparative example, and corresponds to FIG. 19 of the first comparative example.

図２３に示される第２の比較例の半導体チップＣＰ２０１は、上記第１の比較例の半導体チップＣＰ１０１において、パッシベーション膜１１１の厚みを厚くしたものに対応する。すなわち、第１の比較例の半導体チップＣＰ１０１では、パッシベーション膜１１１の厚みをパッドＰＤ１０１の厚みよりも薄くしていたが、図２３に示される第２の比較例の半導体チップＣＰ２０１では、パッシベーション膜１１１の厚みをパッドＰＤ１０１の厚みよりも厚くしている。   A semiconductor chip CP201 of the second comparative example shown in FIG. 23 corresponds to the semiconductor chip CP101 of the first comparative example in which the thickness of the passivation film 111 is increased. That is, in the semiconductor chip CP101 of the first comparative example, the thickness of the passivation film 111 is made thinner than the thickness of the pad PD101, but in the semiconductor chip CP201 of the second comparative example shown in FIG. Is made thicker than the pad PD101.

図１９に示される第１の比較例の半導体チップＣＰ１０１に比べて、図２３に示される第２の比較例の半導体チップＣＰ２０１は、パッシベーション膜１１１の厚みを厚くしたことにより、図２２に参照して説明したようなパッシベーション膜１１１のクラック１５３，１５５の発生を抑制している。   Compared to the semiconductor chip CP101 of the first comparative example shown in FIG. 19, the semiconductor chip CP201 of the second comparative example shown in FIG. 23 is referred to FIG. 22 by increasing the thickness of the passivation film 111. The generation of cracks 153 and 155 in the passivation film 111 as described above is suppressed.

しかしながら、パッシベーション膜１１１の厚みを厚くすると、バンプ電極ＢＰ２０１の上面の段差Ｓ１が大きくなってしまう。第１および第２の比較例の半導体チップＣＰ１０１，ＣＰ２０１および後述の第３の比較例の半導体チップＣＰ３０１において、バンプ電極ＢＰ１０１，ＢＰ２０１，ＢＰ３０１の上面が平坦ではなく、段差（窪み、凹凸）が生じているのは、パッドＰＤ１０１の上面とパッシベーション膜１１１の上面との間に段差があり、この段差に起因して、金めっき膜１１３の上面に段差が生じてしまうためである。そして、第１の比較例の半導体チップＣＰ１０１よりも第２の比較例の半導体チップＣＰ２０１の方が、パッドＰＤ１０１の上面とパッシベーション膜１１１の上面との間の段差が大きい分、バンプ電極の上面の段差Ｓ１も大きくなる。バンプ電極ＢＰ２０１の上面の段差Ｓ１が大きいほど、半導体チップＣＰ２０１のバンプ電極ＢＰ２０１とチップ搭載用基板のリード（上記リードＬＤ１０１に対応するもの）との接続が安定しにくくなる。また、バンプ電極の上面の段差Ｓ１が大きいと、接続時に、より大きな荷重が必要になるため、バンプ電極に印加される荷重が大きくなり、かえって上記パッシベーション膜１１１のクラック１５３，１５５を発生しやすくする可能性がある。 However, increasing the thickness of the passivation film 111, the step S 1 of the upper surface of the bump electrode BP201 increases. In the semiconductor chips CP101 and CP201 of the first and second comparative examples and the semiconductor chip CP301 of the third comparative example described later, the upper surfaces of the bump electrodes BP101, BP201, and BP301 are not flat, and steps (dents and depressions) are generated. This is because there is a step between the upper surface of the pad PD 101 and the upper surface of the passivation film 111, and a step is generated on the upper surface of the gold plating film 113 due to this step. Then, the semiconductor chip CP201 of the second comparative example has a larger step difference between the upper surface of the pad PD101 and the upper surface of the passivation film 111 than the semiconductor chip CP101 of the first comparative example, and thus the upper surface of the bump electrode. the step S 1 is also increased. As the step S 1 of the upper surface of the bump electrode BP201 is large, the connection between the bump electrode BP201 and the chip mounting board of the leads of the semiconductor chip CP 201 (which corresponds to the lead LD 101) is less likely to stabilize. Further, when the step S 1 of the upper surface of the bump electrodes is large, at the time of connection, this would require a larger load, the load applied to the bump electrodes is increased, rather then cracks 153 and 155 of the passivation film 111 May be easier.

図２４は、第３の比較例の半導体チップ（半導体装置）ＣＰ３０１の要部断面図であり、上記第１の比較例の図１９に相当するものである。図２５〜図２７は、第３の比較例の半導体チップＣＰ３０１の製造工程中の要部断面図である。   FIG. 24 is a cross-sectional view of a principal part of a semiconductor chip (semiconductor device) CP301 of the third comparative example, and corresponds to FIG. 19 of the first comparative example. 25 to 27 are main-portion cross-sectional views during the manufacturing process of the semiconductor chip CP301 of the third comparative example.

図２４に示される第３の比較例の半導体チップ（半導体装置）ＣＰ３０１では、第２の比較例の半導体チップＣＰ２０１のように厚く形成しているが、この厚いパッシベーション膜１１１の上面を平坦化している。   The semiconductor chip (semiconductor device) CP301 of the third comparative example shown in FIG. 24 is formed thick like the semiconductor chip CP201 of the second comparative example, but the upper surface of the thick passivation film 111 is planarized. Yes.

図２４に示される第３の比較例の半導体チップＣＰ３０１を製造するには、図２５に示されるように、半導体基板の上部に形成された絶縁膜１０６上にパッドＰＤ１０１を形成してから、絶縁膜１０６上に、パッドＰＤ１０１を覆うように、パッドＰＤ１０１よりも厚いパッシベーション膜１１１を形成する。次に、図２６に示されるように、ＣＭＰでパッシベーション膜１１１の上面を平坦化する。次に、図２７に示されるように、パッシベーション膜１１１に開口部１１１ｂを形成して開口部１１１ｂの底部でアルミニウム膜１１０の上面を露出させる。その後、パッシベーション膜１１１の開口部１１１ｂから露出するパッドＰＤ１０１上にバンプ電極ＢＰ３０１を形成することで、図２４の構造を得ることができる。   In order to manufacture the semiconductor chip CP301 of the third comparative example shown in FIG. 24, as shown in FIG. 25, the pad PD101 is formed on the insulating film 106 formed on the upper portion of the semiconductor substrate, and then the insulation is performed. A passivation film 111 thicker than the pad PD101 is formed on the film 106 so as to cover the pad PD101. Next, as shown in FIG. 26, the upper surface of the passivation film 111 is planarized by CMP. Next, as shown in FIG. 27, an opening 111b is formed in the passivation film 111, and the upper surface of the aluminum film 110 is exposed at the bottom of the opening 111b. Thereafter, the bump electrode BP301 is formed on the pad PD101 exposed from the opening 111b of the passivation film 111, whereby the structure of FIG. 24 can be obtained.

図２４に示される第３の比較例の半導体チップＣＰ３０１では、パッシベーション膜１１１をＣＭＰ処理しているが、パッドＰＤ１０１の上面とパッシベーション膜１１１の上面との間に段差があるため、それを反映してバンプ電極ＢＰ３０１の上面に段差Ｓ２が生じている（すなわちＳ２＞０となっている）。パッシベーション膜１１１をＣＭＰ処理した分、第３の比較例の半導体チップＣＰ３０１のバンプＢＰ３０１の上面における段差Ｓ２は、上記第２の比較例の半導体チップＣＰ２０１のバンプ２０１の上面における段差Ｓ１よりも小さくなる（Ｓ２＜Ｓ１）。しかしながら、半導体チップのバンプ電極とチップ搭載用基板のリード（上記リードＬＤ１０１に対応するもの）との接続をより安定させるためには、バンプ電極の上面における段差を無くす（すなわちＳ１，Ｓ２＝０とする）ことが好ましい。 In the semiconductor chip CP301 of the third comparative example shown in FIG. 24, the passivation film 111 is subjected to the CMP process. However, since there is a step between the upper surface of the pad PD101 and the upper surface of the passivation film 111, this is reflected. step S 2 is generated on the upper surface of the bump electrode BP301 Te (i.e. it has a S 2> 0). Amount that the passivation film 111 and the CMP process, the step S 2 in the upper surface of the bump BP301 semiconductor chip CP301 in the third comparative example, than the step S 1 in the upper surface of the bump 201 of the second comparative example of the semiconductor chip CP201 It becomes smaller (S 2 <S 1 ). However, in order to further stabilize the connection between the bump electrode of the semiconductor chip and the lead (corresponding to the lead LD101) of the chip mounting substrate, the step on the upper surface of the bump electrode is eliminated (that is, S 1 , S 2 = 0).

また、図２４に示される第３の比較例の半導体チップＣＰ３０１では、パッシベーション膜１１１をＣＭＰ処理した分、パッドＰＤ１０１の上面端部１５４からパッシベーション膜１１１の上面までの距離が、第２の比較例の半導体チップＣＰ２０１よりも短くなる。このため、第２の比較例の半導体チップＣＰ２０１に比べて、図２４に示される第３の比較例の半導体チップＣＰ３０１は、パッドＰＤ１０１の上面端部１５４を基点とした上記クラック１５３が生じやすくなってしまう。   Further, in the semiconductor chip CP301 of the third comparative example shown in FIG. 24, the distance from the upper surface end 154 of the pad PD101 to the upper surface of the passivation film 111 is equivalent to the second comparative example because the passivation film 111 is subjected to the CMP process. Shorter than the semiconductor chip CP201. For this reason, compared with the semiconductor chip CP201 of the second comparative example, the semiconductor chip CP301 of the third comparative example shown in FIG. 24 is more likely to generate the crack 153 with the upper end 154 of the pad PD101 as a base point. End up.

また、図２４に示される第３の比較例の半導体チップＣＰ３０１でも、パッドＰＤ１０１上にパッシベーション膜１１１が延在する構造であるため、バンプ電極ＢＰ３０１に荷重が印加されると、バンプ電極ＢＰ３０１とパッドＰＤ１０１との間に挟まれたパッシベーション膜１１１に上記クラック１５５が発生する可能性がある。   Also, the semiconductor chip CP301 of the third comparative example shown in FIG. 24 has a structure in which the passivation film 111 extends on the pad PD101. Therefore, when a load is applied to the bump electrode BP301, the bump electrode BP301 and the pad The crack 155 may occur in the passivation film 111 sandwiched between the PD 101.

このため、パッシベーション膜１１１における上記クラック１５３，１５５の発生を抑制でき、かつバンプ電極の上面における段差を無くせる構造が望まれる。   For this reason, the structure which can suppress generation | occurrence | production of the said cracks 153 and 155 in the passivation film 111, and can eliminate the level | step difference in the upper surface of a bump electrode is desired.

図２８は、第４の比較例の半導体チップ（半導体装置）ＣＰ４０１の要部断面図であり、上記第１の比較例の図１９に相当するものである。図２９〜図３１は、第４の比較例の半導体チップＣＰ４０１の製造工程中の要部断面図である。   FIG. 28 is a cross-sectional view of a principal part of a semiconductor chip (semiconductor device) CP401 of the fourth comparative example, and corresponds to FIG. 19 of the first comparative example. 29 to 31 are main-portion cross-sectional views during the manufacturing process of the semiconductor chip CP401 of the fourth comparative example.

図２８に示される第４の比較例の半導体チップＣＰ４０１では、パッシベーション膜１１１は、絶縁膜１０６上に、パッドＰＤ４０１に平面的に重ならないように形成されており、パッドＰＤ４０１の上面ＰＤ４０１ａとパッシベーション膜１１１の上面１１１ａとは、連続的な平坦な面を形成している。そして、パッドＰＤ４０１の上面の一部上にバンプ電極ＢＰ４０１が形成されている。このバンプ電極ＢＰ４０１は、パッドＰＤ４０１に平面的に内包されるように、パッドＰＤ４０１の平面寸法よりも小さく形成されている。このため、バンプ電極ＢＰ４０１の下面（すなわちＵＢＭ膜１１２の下面）は、パッドＰＤ４０１の上面ＰＤ４０１ａ（すなわちアルミニウム膜１１０の上面）にのみ接しており、パッシベーション膜１１１の上面１１１ａとは接しておらず、パッドＰＤ４０１の上面ＰＤ４０１ａの一部（周辺部）は、バンプ電極ＢＰ４０１で覆われずに露出されている。   In the semiconductor chip CP401 of the fourth comparative example shown in FIG. 28, the passivation film 111 is formed on the insulating film 106 so as not to overlap the pad PD401 in plan view, and the upper surface PD401a of the pad PD401 and the passivation film The upper surface 111a of 111 forms a continuous flat surface. A bump electrode BP401 is formed on a part of the upper surface of the pad PD401. The bump electrode BP401 is formed smaller than the planar dimension of the pad PD401 so as to be included in the pad PD401 in a planar manner. Therefore, the lower surface of the bump electrode BP401 (that is, the lower surface of the UBM film 112) is in contact only with the upper surface PD401a of the pad PD401 (that is, the upper surface of the aluminum film 110), and is not in contact with the upper surface 111a of the passivation film 111. A part (peripheral part) of the upper surface PD 401 a of the pad PD 401 is exposed without being covered with the bump electrode BP 401.

第４の比較例の半導体チップＣＰ４０１は、次のようにして形成することができる。本実施の形態とほぼ同様の工程を行って、本実施の形態の上記図１２に対応する図２９の構造が得られる。図２９では、パッシベーション膜１１１の上面１１１ａおよびパッドＰＤ４０１の上面ＰＤ４０１ａは平坦化されている。   The semiconductor chip CP401 of the fourth comparative example can be formed as follows. The structure of FIG. 29 corresponding to FIG. 12 of the present embodiment is obtained by performing substantially the same process as the present embodiment. In FIG. 29, the upper surface 111a of the passivation film 111 and the upper surface PD401a of the pad PD401 are planarized.

次に、図３０に示されるように、パッドＰＤ４０１の上面上を含むパッシベーション膜１１１の上面全面に、ＵＢＭ膜１１２を形成する。それから、開口部ＲＰ４０２ａを有するフォトレジスト膜ＲＰ４０２をＵＢＭ膜１１２上に形成する。この際、パッドＰＤ４０１の一部のみの上部を開口するように、フォトレジスト膜ＲＰ４０２に開口部ＲＰ４０２ａが形成されている。すなわち、パッドＰＤ４０１が、フォトレジスト膜ＲＰ４０２の開口部ＲＰ４０２ａを平面的に内包している。   Next, as illustrated in FIG. 30, the UBM film 112 is formed on the entire upper surface of the passivation film 111 including the upper surface of the pad PD 401. Then, a photoresist film RP402 having an opening RP402a is formed on the UBM film 112. At this time, an opening RP402a is formed in the photoresist film RP402 so as to open only an upper part of the pad PD401. That is, the pad PD401 includes the opening RP402a of the photoresist film RP402 in a planar manner.

次に、ＵＢＭ膜１１２を電極とした電解（電界）めっき法を使用することにより、フォトレジスト膜ＲＰ４０２の開口部ＲＰ４０２ａ内を埋め込むように金めっき膜１１３を形成する。   Next, by using an electrolytic (electric field) plating method using the UBM film 112 as an electrode, the gold plating film 113 is formed so as to fill the opening RP402a of the photoresist film RP402.

次に、図３１に示されるように、フォトレジスト膜ＲＰ４０２を除去する。これにより、フォトレジスト膜ＲＰ４０２の下に位置していたＵＢＭ膜１１２が露出する。   Next, as shown in FIG. 31, the photoresist film RP402 is removed. As a result, the UBM film 112 located under the photoresist film RP402 is exposed.

その後、金めっき膜１１３をエッチングマスクとして、露出したＵＢＭ膜１１２（すなわち金めっき膜１１３で覆われていないＵＢＭ膜１１２）をエッチングにより除去することで、ＵＢＭ膜１１２およびその上の金めっき膜１１３よりなるバンプ電極ＢＰ４０１が、パッドＰＤ４０１上に形成されて、図２８の構造が得られる。   Thereafter, by using the gold plating film 113 as an etching mask, the exposed UBM film 112 (that is, the UBM film 112 not covered with the gold plating film 113) is removed by etching, so that the UBM film 112 and the gold plating film 113 on the UBM film 112 are removed. A bump electrode BP401 is formed on the pad PD401 to obtain the structure of FIG.

図２８に示される第４の比較例の半導体チップＣＰ４０１では、パッドＰＤ４０１の平坦な上面ＰＤ４０１ａ上にバンプ電極が形成されているので、バンプ電極ＢＰ４０１の上面を平坦にすることができる。更に、パッシベーション膜１１１は、パッドＰＤ４０１に平面的に重ならないように形成されており、パッドＰＤ４０１の上面ＰＤ４０１ａはパッシベーション膜１１１で覆われていない。このため、パッシベーション膜１１１の上記クラック１５３,１５５を抑制または防止することができる。   In the semiconductor chip CP401 of the fourth comparative example shown in FIG. 28, since the bump electrode is formed on the flat upper surface PD401a of the pad PD401, the upper surface of the bump electrode BP401 can be flattened. Further, the passivation film 111 is formed so as not to planarly overlap the pad PD 401, and the upper surface PD 401 a of the pad PD 401 is not covered with the passivation film 111. For this reason, the cracks 153 and 155 of the passivation film 111 can be suppressed or prevented.

しかしながら、図２８に示される第４の比較例の半導体チップＣＰ４０１では、次のような課題があることが、本発明者の検討により分かった。   However, the present inventors have found that the semiconductor chip CP401 of the fourth comparative example shown in FIG. 28 has the following problems.

上述のように、図３１の構造が得られた後、金めっき膜１１３をエッチングマスクとしてＵＢＭ膜１１２をエッチングする。この際、ＵＢＭ膜１１２のエッチング不足でパッシベーション膜１１１上にＵＢＭ膜１１２が残存すると、バンプ電極ＢＰ４０１間のショートを招く可能性があるため、ＵＢＭ膜１１２はオーバーエッチング気味にエッチングする必要がある。このため、金めっき膜１１３で覆われていない領域のＵＢＭ膜１１２がエッチングにより除去されると、下地のパッドＰＤ４０１の上面（すなわちアルミニウム膜１１０の上面）が露出され、これもエッチングされてしまう可能性がある。バンプ電極ＢＰ４０１で覆われていない領域のパッドＰＤ４０１の上面（すなわちアルミニウム膜１１０の上面）がエッチングされると、断線不良、バンプはがれや耐湿性が低下するなど、半導体チップ（半導体装置）の信頼性が低下する可能性がある。半導体チップの信頼性向上のためには、ＵＢＭ膜１１２のエッチング時に、パッド電極を構成するアルミニウム膜がエッチングされない構造とすることが必要である。   As described above, after the structure of FIG. 31 is obtained, the UBM film 112 is etched using the gold plating film 113 as an etching mask. At this time, if the UBM film 112 remains on the passivation film 111 due to insufficient etching of the UBM film 112, there is a possibility of causing a short circuit between the bump electrodes BP401. Therefore, the UBM film 112 needs to be etched in an over-etched manner. For this reason, when the UBM film 112 in a region not covered with the gold plating film 113 is removed by etching, the upper surface of the underlying pad PD 401 (that is, the upper surface of the aluminum film 110) is exposed and may be etched. There is sex. When the upper surface of the pad PD401 (that is, the upper surface of the aluminum film 110) in a region not covered with the bump electrode BP401 is etched, the reliability of the semiconductor chip (semiconductor device) such as poor disconnection, bump peeling and moisture resistance decreases. May be reduced. In order to improve the reliability of the semiconductor chip, it is necessary to have a structure in which the aluminum film constituting the pad electrode is not etched when the UBM film 112 is etched.

図３２は、本実施の形態の半導体チップＣＰ１をボンディングする場合の説明図であり、上記第１の比較例の図２２に対応するものである。なお、図３２には、上記保護膜１４の形成を省略した場合が図示されているが、保護膜１４を形成した場合も同様に考えることができる。また、図面の簡略化のために、図３２では、絶縁膜６よりも下の構造とプラグ８の図示を省略している。   FIG. 32 is an explanatory diagram when bonding the semiconductor chip CP1 of the present embodiment, and corresponds to FIG. 22 of the first comparative example. FIG. 32 shows the case where the formation of the protective film 14 is omitted, but the case where the protective film 14 is formed can be considered in the same manner. Further, for simplification of the drawing, the structure below the insulating film 6 and the plug 8 are not shown in FIG.

図３２に示されるように、半導体チップＣＰ１のバンプ電極ＢＰ１をチップ搭載用基板（基板、実装基板）の導体部であるリード（電極、端子）ＬＤ１に接続するが、この際、バンプ電極ＢＰ１に荷重（圧力）が印加される。すなわち、図３２で矢印５１で示される方向の荷重（圧力）が、リードＬＤ１を介してバンプ電極ＢＰ１に印加される。バンプ電極ＢＰ１に荷重（圧力）が印加されると、バンプ電極ＢＰ１の下に位置するパッドＰＤ１には、横方向に変形しようとする応力が発生する。すなわち、パッドＰＤ１において、図３２で矢印５２で示される方向に変形しようとする応力が発生する。   As shown in FIG. 32, the bump electrode BP1 of the semiconductor chip CP1 is connected to a lead (electrode, terminal) LD1 which is a conductor portion of a chip mounting substrate (substrate, mounting substrate). At this time, the bump electrode BP1 is connected to the bump electrode BP1. A load (pressure) is applied. That is, a load (pressure) in the direction indicated by the arrow 51 in FIG. 32 is applied to the bump electrode BP1 via the lead LD1. When a load (pressure) is applied to the bump electrode BP1, a stress that tends to deform in the lateral direction is generated in the pad PD1 located under the bump electrode BP1. That is, in the pad PD1, a stress is generated that tends to deform in the direction indicated by the arrow 52 in FIG.

上述したように、上記第１、第２および第３の比較例の半導体チップＣＰ１０１，２０１，３０１では、パッド１０１を覆うようにパッシベーション膜１１１が形成されているため、バンプ電極に荷重が印加されることでパッドＰＤ１に横方向の応力が発生すると、パッドＰＤ１０１の上面端部（角部）１５４を基点としてパッシベーション膜１１１にクラック１５３が発生しやすい。また、パッドＰＤ１０１上にパッシベーション膜１１１が乗り上げた構造であるため、バンプ電極に荷重が印加されると、バンプ電極とパッドＰＤ１０１との間に挟まれたパッシベーション膜１１１にクラック１５５が発生する可能性がある。   As described above, since the passivation film 111 is formed so as to cover the pad 101 in the semiconductor chips CP101, 201, and 301 of the first, second, and third comparative examples, a load is applied to the bump electrode. Thus, when a lateral stress is generated in the pad PD1, a crack 153 is likely to occur in the passivation film 111 with the upper surface end (corner) 154 of the pad PD101 as a base point. In addition, since the passivation film 111 is placed on the pad PD101, if a load is applied to the bump electrode, a crack 155 may be generated in the passivation film 111 sandwiched between the bump electrode and the pad PD101. There is.

それに対して、本実施の半導体チップ（半導体装置）ＣＰ１では、絶縁膜１１は、絶縁膜６上に、パッドＰＤ１に平面的に重ならないように形成されている。すなわち、パッドＰＤ１の側面が絶縁膜１１で覆われているが、パッドＰＤ１の上面ＰＤ１ａは、絶縁膜１１で覆われていない。換言すれば、絶縁膜１１は、角部（パッドＰＤ１の上面端部５４）を越えてパッドＰＤ１の上面ＰＤ１ａ上に延在してはいない。このため、バンプＢＰ１に荷重（圧力）が印加されることで、たとえパッドＰＤ１において、図３２で矢印５２で示される方向に変形しようとする応力が発生したとしても、パッドＰＤ１の応力を絶縁膜１１の側面で受けることができ、パッドＰＤ１の上面端部（角部）５４は、絶縁膜１１のクラックの基点にはなりにくいため、絶縁膜１１にクラック（上記クラック１５３に相当するもの）が発生するのを抑制または防止することができる。また、本実施の形態では、パッドＰＤ１の上面ＰＤ１ａ上に絶縁膜１１が存在せず、パッドＰＤ１とバンプ電極ＢＰ１との間に絶縁膜１１は挟まれていないため、バンプＢＰ１に荷重（圧力）が印加されても、絶縁膜１１に上記クラック１５５に相当するものが発生するのを防止することができる。   On the other hand, in the semiconductor chip (semiconductor device) CP1 of the present embodiment, the insulating film 11 is formed on the insulating film 6 so as not to overlap the pad PD1 in plan view. That is, the side surface of the pad PD1 is covered with the insulating film 11, but the upper surface PD1a of the pad PD1 is not covered with the insulating film 11. In other words, the insulating film 11 does not extend over the upper surface PD1a of the pad PD1 beyond the corner (the upper surface end portion 54 of the pad PD1). For this reason, when a load (pressure) is applied to the bump BP1, even if a stress is generated in the pad PD1 so as to be deformed in the direction indicated by the arrow 52 in FIG. 11, and the upper surface end (corner) 54 of the pad PD1 is unlikely to be a base point of a crack in the insulating film 11, so that the insulating film 11 has a crack (corresponding to the crack 153). Occurrence can be suppressed or prevented. In the present embodiment, since the insulating film 11 does not exist on the upper surface PD1a of the pad PD1, and the insulating film 11 is not sandwiched between the pad PD1 and the bump electrode BP1, a load (pressure) is applied to the bump BP1. Can be prevented from occurring in the insulating film 11 corresponding to the crack 155.

従って、絶縁膜１１のクラックによって引き起こされ得るパッドＰＤ１の剥離を防止でき、バンプ電極の接続強度を高めて、半導体チップＣＰ１（半導体装置）の信頼性を向上させることができる。絶縁膜１１にクラックが発生するのを抑制または防止できるため、半導体チップＣＰ１の耐湿性を向上させ、半導体チップＣＰ１（半導体装置）の信頼性を向上させることができる。   Therefore, peeling of the pad PD1 that may be caused by a crack in the insulating film 11 can be prevented, the connection strength of the bump electrode can be increased, and the reliability of the semiconductor chip CP1 (semiconductor device) can be improved. Since the generation of cracks in the insulating film 11 can be suppressed or prevented, the moisture resistance of the semiconductor chip CP1 can be improved and the reliability of the semiconductor chip CP1 (semiconductor device) can be improved.

また、本実施の形態の半導体チップＣＰ１では、バンプ電極ＢＰ１は、パッドＰＤ１の上面ＰＤ１ａと絶縁膜１１の上面１１ａとで形成される平坦な面ＦＳ１上に形成されている。そして、バンプ電極ＢＰ１の下面が、パッドＰＤ１の上面ＰＤ１ａ全面と絶縁膜１１の上面１１ａの一部とに接するようにしている。バンプ電極ＢＰ１は平坦な面ＦＳ１上に形成されているため、バンプ電極ＢＰ１の下面（ＵＢＭ膜１２の下面）は平坦であり、それによって、バンプ電極ＢＰ１の上面ＢＰ１ａを平坦とすることができる。本実施の形態では、バンプ電極ＢＰ１の上面ＢＰ１ａを平坦面とすることで、半導体チップＣＰ１のバンプ電極ＢＰ１とチップ搭載用基板のリード（上記リードＬＤ１に対応するもの）との接続を安定させることができる。これにより、半導体チップＣＰ１のバンプ電極ＢＰ１の接続信頼性を向上させることができる。   In the semiconductor chip CP1 of the present embodiment, the bump electrode BP1 is formed on the flat surface FS1 formed by the upper surface PD1a of the pad PD1 and the upper surface 11a of the insulating film 11. The lower surface of the bump electrode BP1 is in contact with the entire upper surface PD1a of the pad PD1 and a part of the upper surface 11a of the insulating film 11. Since the bump electrode BP1 is formed on the flat surface FS1, the lower surface of the bump electrode BP1 (the lower surface of the UBM film 12) is flat, whereby the upper surface BP1a of the bump electrode BP1 can be made flat. In the present embodiment, the connection between the bump electrode BP1 of the semiconductor chip CP1 and the lead of the chip mounting board (corresponding to the lead LD1) is stabilized by making the upper surface BP1a of the bump electrode BP1 flat. Can do. Thereby, the connection reliability of the bump electrode BP1 of the semiconductor chip CP1 can be improved.

また、バンプ電極ＢＰ１の上面ＢＰ１ａを平坦面としたことで、大きな荷重を印加しなくとも、半導体チップＣＰ１のバンプ電極ＢＰ１とチップ搭載用基板のリード（上記リードＬＤ１に対応するもの）とを接続することができるようになる。接続時にバンプ電極ＢＰ１に印加される荷重を抑制できるため、絶縁膜１１にクラックが発生するのを、更に抑制することができる。   Further, since the upper surface BP1a of the bump electrode BP1 is a flat surface, the bump electrode BP1 of the semiconductor chip CP1 and the lead (corresponding to the lead LD1) of the chip mounting substrate are connected without applying a large load. Will be able to. Since the load applied to the bump electrode BP1 at the time of connection can be suppressed, the generation of cracks in the insulating film 11 can be further suppressed.

更に、本実施の形態では、バンプ電極ＢＰ１の下面ＢＰ１ｂ（すなわちＵＢＭ膜１２の下面）は、パッドＰＤ１の上面ＰＤ１ａ全面（すなわちアルミニウム膜１０の上面全面）と絶縁膜１１の上面１１ａの一部とに接している。これは、バンプ電極ＢＰ１の下面ＢＰ１ｂが、パッドＰＤ１の上面ＰＤ１ａを平面的に内包しているためである。パッドＰＤ１の上面ＰＤ１の全面上にバンプ電極ＢＰ１が存在するため、上記図１７から上記図１８にかけて行うＵＢＭ膜１２のエッチング工程で、パッドＰＤ１の上面（すなわちアルミニウム膜１０の上面）がエッチングされるのを防止することができる。これにより、半導体チップＣＰ１（半導体装置）の信頼性を向上させることができる。   Furthermore, in the present embodiment, the lower surface BP1b of the bump electrode BP1 (that is, the lower surface of the UBM film 12) is the entire upper surface PD1a of the pad PD1 (that is, the entire upper surface of the aluminum film 10) and a part of the upper surface 11a of the insulating film 11. Is in contact with This is because the lower surface BP1b of the bump electrode BP1 includes the upper surface PD1a of the pad PD1 in a plane. Since the bump electrode BP1 exists on the entire upper surface PD1 of the pad PD1, the upper surface of the pad PD1 (ie, the upper surface of the aluminum film 10) is etched in the etching process of the UBM film 12 performed from FIG. 17 to FIG. Can be prevented. Thereby, the reliability of the semiconductor chip CP1 (semiconductor device) can be improved.

（実施の形態２）
本実施の形態では、上記実施の形態１で説明した半導体チップＣＰ１を用いた半導体装置（半導体パッケージ）ＰＫＧ１およびその製造方法（製造工程）について、図面を参照して説明する。 (Embodiment 2)
In the present embodiment, a semiconductor device (semiconductor package) PKG1 using the semiconductor chip CP1 described in the first embodiment and a manufacturing method (manufacturing process) thereof will be described with reference to the drawings.

図３３は、本実施の形態の半導体装置ＰＫＧ１の断面図（側面断面図）である。図３４は、半導体装置ＰＫＧ１で使用されているテープキャリア６１の平面図（上面図）である。なお、図３３の断面位置は、図３４のＢ−Ｂ線の断面に相当するものである。   FIG. 33 is a cross-sectional view (side cross-sectional view) of the semiconductor device PKG1 of the present embodiment. FIG. 34 is a plan view (top view) of the tape carrier 61 used in the semiconductor device PKG1. 33 corresponds to the cross section taken along line BB in FIG.

本実施の形態は、配線パターンが形成された絶縁フィルムからなるテープキャリア（フィルムキャリア、テープ基板、フィルム基板）に半導体チップＣＰ１を実装（搭載）したＴＣＰ（Tape Carrier Package）形態の半導体装置に本発明を適用したものである。ＴＣＰは、例えば液晶表示装置のＬＣＤ（Liquid Crystal Display）パネルなどに実装されて使用される。   This embodiment is applied to a TCP (Tape Carrier Package) type semiconductor device in which a semiconductor chip CP1 is mounted (mounted) on a tape carrier (film carrier, tape substrate, film substrate) made of an insulating film on which a wiring pattern is formed. The invention is applied. TCP is used by being mounted on, for example, an LCD (Liquid Crystal Display) panel of a liquid crystal display device.

図３３に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧ１は、ＴＣＰまたはＴＣＰ形態の半導体装置であり、半導体チップＣＰ１をテープキャリア（フィルムキャリア、テープ基板、フィルム基板、フレキシブル配線基板、配線基板）６１上に実装（搭載）した構造を有している。半導体チップＣＰ１については、上記実施の形態１で詳細に説明したので、ここではその説明は省略する。また、テープキャリア６１は、半導体チップＣＰ１を搭載（実装）するための基板とみなすことができる。   The semiconductor device (semiconductor package) PKG1 of the present embodiment shown in FIG. 33 is a TCP or TCP type semiconductor device, and the semiconductor chip CP1 is a tape carrier (film carrier, tape substrate, film substrate, flexible wiring substrate, wiring) It has a structure mounted (mounted) on a substrate 61. Since the semiconductor chip CP1 has been described in detail in the first embodiment, the description thereof is omitted here. The tape carrier 61 can be regarded as a substrate for mounting (mounting) the semiconductor chip CP1.

テープキャリア６１は、例えばポリイミドなどからなる絶縁性のベースフィルム（絶縁フィルム、絶縁性の基材層）６２と、ベースフィルム６２の表面上に、接着材層（図示せず）を介して形成（接着）された複数の配線（配線パターン、導体パターン）６３とを有している。この複数の配線６３は、ベースフィルム６２（絶縁性の基材層）に接着材層を介して接着された導体層（のパターン）からなる。   The tape carrier 61 is formed on an insulating base film (insulating film, insulating base material layer) 62 made of, for example, polyimide and the like, and an adhesive layer (not shown) on the surface of the base film 62 ( And a plurality of wirings (wiring patterns, conductor patterns) 63 bonded together. The plurality of wirings 63 are made of a conductor layer (pattern) bonded to the base film 62 (insulating base material layer) via an adhesive layer.

ベースフィルム６２は、可撓性で軟らかく、折り曲げが可能である。ベースフィルム６２の両サイドには、テープキャリア６１を送るために使用されるスプロケットホール（図示せず）を形成することもできる。配線６３の保護や絶縁のために、テープキャリア６１の表面上に、配線６３を覆うようにソルダレジスト層（図示せず）を形成することもできる。また、ベースフィルム６２には、半導体チップＣＰ１を搭載するための領域にデバイスホール（開口部）６４が形成されている。各配線６３の一方の端部であるインナリード部（導体部）６３ａは、デバイスホール６４で空中に飛び出した状態で露出され、そこに半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続されている。   The base film 62 is flexible and soft and can be bent. Sprocket holes (not shown) used for feeding the tape carrier 61 can also be formed on both sides of the base film 62. In order to protect and insulate the wiring 63, a solder resist layer (not shown) can be formed on the surface of the tape carrier 61 so as to cover the wiring 63. The base film 62 has a device hole (opening) 64 in a region for mounting the semiconductor chip CP1. An inner lead portion (conductor portion) 63a which is one end portion of each wiring 63 is exposed in a state of protruding into the air through the device hole 64, and the bump electrode BP1 of the semiconductor chip CP1 is electrically connected thereto. .

半導体チップＣＰ１には複数のバンプ電極ＢＰ１が設けられ、デバイスホール６４には複数のインナリード部６３ａが配置されており、各バンプ電極ＢＰ１が、それに対応するインナリード部６３ａにそれぞれ接続されている。   The semiconductor chip CP1 is provided with a plurality of bump electrodes BP1, the device holes 64 are provided with a plurality of inner lead portions 63a, and each bump electrode BP1 is connected to the corresponding inner lead portion 63a. .

ここで、テープキャリア６１に形成された配線６３（導体パターン）のうち、半導体チップＣＰ１のバンプ電極ＢＰ１に接続する部分を、インナリード部６３ａと呼ぶ。インナリード部６３ａは、半導体チップＣＰ１を搭載する基板（ここではテープキャリア６１）の導体部であり、半導体チップＣＰ１のバンプ電極ＢＰ１を接続するための導体部とみなすことができる。   Here, a portion of the wiring 63 (conductor pattern) formed on the tape carrier 61 that is connected to the bump electrode BP1 of the semiconductor chip CP1 is referred to as an inner lead portion 63a. The inner lead portion 63a is a conductor portion of a substrate (here, the tape carrier 61) on which the semiconductor chip CP1 is mounted, and can be regarded as a conductor portion for connecting the bump electrode BP1 of the semiconductor chip CP1.

配線６３のインナリード部６３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との接続部などが封止樹脂部６５で覆われて保護されている。配線６３の入力側のアウタリード部（外部接続用端子、インナリード部６３ａとは逆側の端部）６６ａおよび出力側のアウタリード部（外部接続用端子、インナリード部６３ａとは逆側の端部）６６ｂは、ベースフィルム６２に裏打ちされた状態で（ソルダレジスト層から）露出され、外部回路（例えばＬＣＤパネル）などに接続するために使用される。   A connection portion between the inner lead portion 63a of the wiring 63 and the bump electrode BP1 of the semiconductor chip CP1 is covered and protected by the sealing resin portion 65. Outer lead portion on the input side (external connection terminal, end portion opposite to the inner lead portion 63a) 66a and outer lead portion on the output side (end portion on the opposite side to the external connection terminal, inner lead portion 63a) of the wiring 63 ) 66b is exposed (from the solder resist layer) while being lined with the base film 62, and is used to connect to an external circuit (for example, an LCD panel).

このように、本実施の形態の半導体装置ＰＫＧ１は、バンプ電極ＢＰ１を有する半導体チップＣＰ１と、半導体チップＣＰ１を搭載する基板（ここではテープキャリア６１）とを備え、半導体チップＣＰ１を搭載する基板（ここではテープキャリア６１）の導体部（ここではインナリード部６３ａ）に半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続された半導体装置である。   As described above, the semiconductor device PKG1 of the present embodiment includes the semiconductor chip CP1 having the bump electrode BP1 and the substrate (here, the tape carrier 61) on which the semiconductor chip CP1 is mounted, and the substrate on which the semiconductor chip CP1 is mounted ( In this example, the bump electrode BP1 of the semiconductor chip CP1 is electrically connected to the conductor portion (here, the inner lead portion 63a) of the tape carrier 61).

次に、本実施の形態の半導体装置ＰＫＧ１の製造工程について説明する。   Next, a manufacturing process of the semiconductor device PKG1 of the present embodiment will be described.

図３５、図３８および図３９は、本実施の形態の半導体装置ＰＫＧ１の製造工程を示す断面図（要部断面図）である。図３６および図３７は、半導体チップＣＰ１の切断工程を示す断面図（要部断面図）である。なお、図３５、図３８および図３９の断面図には、上記図３３にほぼ対応する位置の断面が示されている。   35, 38 and 39 are cross-sectional views (main-portion cross-sectional views) showing the manufacturing process of the semiconductor device PKG1 of the present embodiment. 36 and 37 are cross-sectional views (main-part cross-sectional views) showing the cutting process of the semiconductor chip CP1. 35, FIG. 38 and FIG. 39 show cross sections at positions substantially corresponding to FIG.

半導体装置ＰＫＧ１を製造するには、まず、図３５に示されるように、テープキャリア（フィルムキャリア、フレキシブル配線基板）６１を準備する。テープキャリア６１は、例えば次にようにして製造することができる。   In order to manufacture the semiconductor device PKG1, first, as shown in FIG. 35, a tape carrier (film carrier, flexible wiring board) 61 is prepared. The tape carrier 61 can be manufactured as follows, for example.

まず、種々の孔（デバイスホール６４を含む）が打ち抜きなどにより必要に応じて形成されたベースフィルム６２の一方の主面上に、接着材層を形成（塗布）し、この接着材層を介してベースフィルム６２に銅箔などの導電体層を貼り付けてから、この導電体層をエッチングなどによりパターニングする。パターニングされた導電体層により、テープキャリア６１の配線６３（インナリード部６３ａおよびアウタリード部６６ａ，６６ｂを含む）が形成される。その後、必要に応じて配線６３の表面にめっき層を形成してから、ベースフィルム６２の表面に配線６３を部分的に覆い、インナリード部６３ａおよびアウタリード部６６ａ，６６ｂが露出するようにソルダレジスト層（図示せず）を形成する。このようにして、テープキャリア６１を形成することができる。   First, an adhesive layer is formed (applied) on one main surface of the base film 62 in which various holes (including the device hole 64) are formed as necessary by punching or the like, and the adhesive layer is interposed therebetween. Then, after a conductor layer such as a copper foil is attached to the base film 62, the conductor layer is patterned by etching or the like. The wiring 63 (including the inner lead part 63a and the outer lead parts 66a and 66b) of the tape carrier 61 is formed by the patterned conductor layer. Thereafter, if necessary, a plating layer is formed on the surface of the wiring 63, and then the wiring 63 is partially covered on the surface of the base film 62, so that the inner lead portion 63a and the outer lead portions 66a and 66b are exposed. A layer (not shown) is formed. In this way, the tape carrier 61 can be formed.

また、半導体チップＣＰ１を準備する。半導体チップＣＰ１を準備するには、上記実施の形態１で図３〜図１８を参照して説明したようにしてバンプ電極ＢＰ１形成工程まで行った後、必要に応じて半導体基板ＳＷ１の裏面研削を行ってから、図３６に示されるように、半導体基板ＳＷ１の裏面（バンプＢＰ１形成側の主面とは反対側の主面）をダイシングテープ６８に貼り付ける。それから、図３７に示されるように、半導体基板ＳＷ１を切断（ダイシング）して、各半導体チップＣＰ１に分離する。各半導体チップＣＰ１をダイシングテープ６８からピックアップして、後述するテープキャリア６１への半導体チップＣＰ１の搭載工程を行うことができる。半導体チップＣＰ１の準備工程は、テープキャリア６１の準備工程よりも後に行っても、前に行っても、あるいは同時に行ってもよい。   Also, a semiconductor chip CP1 is prepared. In order to prepare the semiconductor chip CP1, after performing the bump electrode BP1 formation process as described in the first embodiment with reference to FIGS. 3 to 18, the back surface of the semiconductor substrate SW1 is ground as necessary. Then, as shown in FIG. 36, the back surface of the semiconductor substrate SW1 (the main surface opposite to the main surface on the bump BP1 formation side) is attached to the dicing tape 68. Then, as shown in FIG. 37, the semiconductor substrate SW1 is cut (diced) and separated into semiconductor chips CP1. Each semiconductor chip CP1 can be picked up from the dicing tape 68, and the process of mounting the semiconductor chip CP1 on the tape carrier 61 described later can be performed. The preparation process of the semiconductor chip CP1 may be performed after, before or simultaneously with the preparation process of the tape carrier 61.

半導体チップＣＰ１を搭載するための基板であるテープキャリア６１と、バンプ電極ＢＰ１を有する半導体チップＣＰ１とを準備した後、図３８に示されるように、テープキャリア６１の所定の位置（デバイスホール６４のインナリード部６３ａ）に半導体チップＣＰ１を搭載（ダイボンディング、インナリードボンディング）する。テープキャリア６１に半導体チップＣＰ１をボンディングする際には、配線６３のインナリード部６３ａに、半導体チップＣＰ１のバンプ電極ＢＰ１が、熱圧着または超音波ボンディングにより接合され、電気的に接続される。   After preparing the tape carrier 61, which is a substrate for mounting the semiconductor chip CP1, and the semiconductor chip CP1 having the bump electrode BP1, as shown in FIG. 38, a predetermined position of the tape carrier 61 (the device hole 64) The semiconductor chip CP1 is mounted (die bonding, inner lead bonding) on the inner lead portion 63a). When bonding the semiconductor chip CP1 to the tape carrier 61, the bump electrode BP1 of the semiconductor chip CP1 is bonded to and electrically connected to the inner lead portion 63a of the wiring 63 by thermocompression bonding or ultrasonic bonding.

インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を熱圧着する場合には、熱および荷重を加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード部６３ａに接続する。また、インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を超音波ボンディングする場合には、熱および荷重と更に超音波振動（超音波）も加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード部６３ａに接続する。   When the bump electrode BP1 of the semiconductor chip CP1 is thermocompression bonded to the inner lead portion 63a, heat and a load are applied to connect the bump electrode BP1 of the semiconductor chip CP1 to the inner lead portion 63a of the tape carrier 61. In addition, when the bump electrode BP1 of the semiconductor chip CP1 is ultrasonically bonded to the inner lead portion 63a, heat and load and further ultrasonic vibration (ultrasonic wave) are applied, and the bump electrode BP1 of the semiconductor chip CP1 is attached to the tape carrier 61. To the inner lead portion 63a.

このようにして、半導体チップＣＰ１をテープキャリア６１（半導体チップＣＰ１を搭載するための基板）に搭載し、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード部６３ａ（導体部）に電気的に接続することができる。   In this way, the semiconductor chip CP1 is mounted on the tape carrier 61 (substrate for mounting the semiconductor chip CP1), and the bump electrode BP1 of the semiconductor chip CP1 is electrically connected to the inner lead portion 63a (conductor portion) of the tape carrier 61. Can be connected to.

次に、図３９に示されるように、封止樹脂部６５を形成する。封止樹脂部６５は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止樹脂部６５は、ポッティング法あるいは金型を用いた成型法などを用いて形成することができる。テープキャリア６１のインナリード６３ａと半導体チップＣＰ１のバンプ電極ＢＰ１の接続部などが封止樹脂部６５で覆われて保護される。封止樹脂部６５により、テープキャリア６１と半導体チップＣＰ１の接続が強固になり、インナリード部６３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との電気的接続の信頼性が向上する。その後、必要に応じてマーキングや検査工程などが行われた後、テープキャリア６１を所定の位置で切断して、各個片の半導体装置ＰＫＧ１（ＴＣＰ形態の半導体装置）に分割（分離）する。このようにして、上記図３３の半導体装置ＰＫＧ１が製造される。   Next, as shown in FIG. 39, a sealing resin portion 65 is formed. The sealing resin portion 65 is made of, for example, a resin material such as a thermosetting resin material, and may include a filler. The sealing resin portion 65 can be formed using a potting method or a molding method using a mold. A connection portion between the inner lead 63a of the tape carrier 61 and the bump electrode BP1 of the semiconductor chip CP1 is covered and protected by the sealing resin portion 65. The sealing resin portion 65 strengthens the connection between the tape carrier 61 and the semiconductor chip CP1, and improves the reliability of the electrical connection between the inner lead portion 63a and the bump electrode BP1 of the semiconductor chip CP1. Then, after marking and inspection processes are performed as necessary, the tape carrier 61 is cut at a predetermined position and divided (separated) into individual semiconductor devices PKG1 (TCP-type semiconductor devices). In this way, the semiconductor device PKG1 shown in FIG. 33 is manufactured.

本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード６３ａに接続するが、この際、上記図３２を参照して説明したように、バンプ電極ＢＰ１に荷重が印加される。なお、本実施の形態では、テープキャリア６１のインナリード６３ａが、上記図３２のリードＬＤ１に対応する。このバンプ電極への荷重の印加により、上記図２２を参照して説明したように、半導体チップのパッシベーション膜に上記クラック１５３，１５５が発生する可能性がある。   In the present embodiment, the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead 63a of the tape carrier 61. At this time, as described with reference to FIG. 32, a load is applied to the bump electrode BP1. . In the present embodiment, the inner lead 63a of the tape carrier 61 corresponds to the lead LD1 in FIG. Due to the application of a load to the bump electrode, the cracks 153 and 155 may occur in the passivation film of the semiconductor chip as described with reference to FIG.

しかしながら、本実施の形態では、上記実施の形態１の半導体チップＣＰ１を用いているため、バンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード６３ａに接続する際に、半導体チップＣＰ１の絶縁膜１１（パッシベーション膜）にクラックが発生するのを防止でき、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ１の信頼性を向上させることができる。   However, since the semiconductor chip CP1 of the first embodiment is used in the present embodiment, even if a load is applied to the bump electrode BP1, the insulation of the semiconductor chip CP1 is performed as described in the first embodiment. The occurrence of cracks in the film 11 can be suppressed or prevented. For this reason, when the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead 63a of the tape carrier 61, it is possible to prevent the insulating film 11 (passivation film) of the semiconductor chip CP1 from being cracked. The reliability of the semiconductor device PKG1 mounted with can be improved.

また、半導体チップＣＰ１においては、バンプ電極ＢＰ１の上面（すなわちインナリード６３ａとの接続面）を平坦にしているので、半導体チップＣＰ１のバンプ電極ＢＰ１をテープキャリア６１のインナリード６３ａに接続した際に、半導体チップＣＰ１のバンプ電極ＢＰ１とテープキャリア６１のインナリード６３ａとの接続を安定させることができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１とテープキャリア６１のインナリード６３ａとの接続信頼性を向上させることができ、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ１の信頼性を向上させることができる。   Further, in the semiconductor chip CP1, since the upper surface of the bump electrode BP1 (that is, the connection surface with the inner lead 63a) is flattened, the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead 63a of the tape carrier 61. The connection between the bump electrode BP1 of the semiconductor chip CP1 and the inner lead 63a of the tape carrier 61 can be stabilized. For this reason, the connection reliability between the bump electrode BP1 of the semiconductor chip CP1 and the inner lead 63a of the tape carrier 61 can be improved, and the reliability of the semiconductor chip CP1 and the semiconductor device PKG1 on which the semiconductor chip CP1 is mounted can be improved. .

また、インナリード部６３ａに半導体チップのバンプ電極を接続する際に、熱および荷重を印加する場合（熱圧着の場合）に比べて、更に超音波振動も印加する場合（超音波ボンディング）の方が、パッシベーション膜の上記クラック１５３，１５５が超音波振動によって促進され、発生しやすくなる。本実施の形態では、上記実施の形態１で説明したような構造の半導体チップＣＰ１を用いることで、インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、熱および荷重だけでなく、更に超音波振動が印加された場合であっても、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、本実施の形態は、インナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、超音波振動（超音波）も印加する場合に適用すれば、その効果は極めて大きい。   Also, when connecting the bump electrode of the semiconductor chip to the inner lead part 63a, the case where ultrasonic vibration is further applied (ultrasonic bonding) compared to the case where heat and load are applied (in the case of thermocompression bonding). However, the cracks 153 and 155 of the passivation film are promoted by ultrasonic vibration and are likely to occur. In the present embodiment, by using the semiconductor chip CP1 having the structure as described in the first embodiment, not only the heat and load are connected when the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead portion 63a. Further, even when ultrasonic vibration is applied, it is possible to suppress or prevent the occurrence of cracks in the insulating film 11 of the semiconductor chip CP1. For this reason, the present embodiment is very effective when applied to the case where ultrasonic vibration (ultrasonic wave) is also applied when the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead portion 63a.

（実施の形態３）
本実施の形態では、上記実施の形態１で説明した半導体チップＣＰ１を用いた他の形態の半導体装置（半導体パッケージ）ＰＫＧ２およびその製造方法（製造工程）について、図面を参照して説明する。 (Embodiment 3)
In the present embodiment, a semiconductor device (semiconductor package) PKG2 of another embodiment using the semiconductor chip CP1 described in the first embodiment and a manufacturing method (manufacturing process) thereof will be described with reference to the drawings.

図４０は、本実施の形態の半導体装置ＰＫＧ２の断面図（側面断面図）である。   FIG. 40 is a cross-sectional view (side cross-sectional view) of the semiconductor device PKG2 of the present embodiment.

本実施の形態は、配線パターンが形成された絶縁フィルムからなるテープ基板（テープキャリア、フィルムキャリア、フィルム基板）に半導体チップＣＰ１を実装（搭載）したＣＯＦ（Chip On Film）形態の半導体装置に本発明を適用したものである。   This embodiment is applied to a COF (Chip On Film) type semiconductor device in which a semiconductor chip CP1 is mounted (mounted) on a tape substrate (tape carrier, film carrier, film substrate) made of an insulating film on which a wiring pattern is formed. The invention is applied.

図４０に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧ２は、ＣＯＦ形態の半導体装置であり、半導体チップＣＰ１をテープ基板（テープキャリア、フィルムキャリア、フィルム基板、フレキシブル配線基板、配線基板）７１上に実装（搭載）した構造を有している。半導体チップＣＰ１については、上記実施の形態１で詳細に説明したので、ここではその説明は省略する。また、テープ基板７１は、半導体チップＣＰ１を搭載（実装）するための基板とみなすことができる。   The semiconductor device (semiconductor package) PKG2 of the present embodiment shown in FIG. 40 is a COF type semiconductor device, and the semiconductor chip CP1 is a tape substrate (tape carrier, film carrier, film substrate, flexible wiring substrate, wiring substrate). 71 has a structure mounted (mounted) on 71. Since the semiconductor chip CP1 has been described in detail in the first embodiment, the description thereof is omitted here. The tape substrate 71 can be regarded as a substrate for mounting (mounting) the semiconductor chip CP1.

テープ基板７１は、例えばポリイミドなどからなる絶縁性のベースフィルム（絶縁フィルム、絶縁性の基材層）７２と、ベースフィルム７２の表面上に、接着材層（図示せず）を介して形成（接着）された複数の配線（配線パターン、導体パターン）７３とを有している。この複数の配線７３は、ベースフィルム７２（絶縁性の基材層）に接着材層を介して接着された導体層（のパターン）からなる。   The tape substrate 71 is formed on an insulating base film (insulating film, insulating base material layer) 72 made of, for example, polyimide and the like, and an adhesive layer (not shown) on the surface of the base film 72 ( And a plurality of wirings (wiring patterns, conductor patterns) 73 bonded together. The plurality of wirings 73 are composed of a conductor layer (pattern) bonded to the base film 72 (insulating base material layer) via an adhesive layer.

ベースフィルム７２は、可撓性で軟らかく、折り曲げが可能である。ベースフィルム７２の両サイドには、テープ基板７１を送るために使用されるスプロケットホール（図示せず）を形成することもできる。配線７３の保護や絶縁のために、テープ基板７１の表面上に、配線７３を覆うようにソルダレジスト層（図示せず）を形成することもできる。インナリード部（導体部）７３ａは、このソルダレジスト層から露出されている。   The base film 72 is flexible and soft and can be bent. Sprocket holes (not shown) used for feeding the tape substrate 71 can be formed on both sides of the base film 72. In order to protect or insulate the wiring 73, a solder resist layer (not shown) can be formed on the surface of the tape substrate 71 so as to cover the wiring 73. The inner lead portion (conductor portion) 73a is exposed from the solder resist layer.

ここで、テープ基板７１に形成された配線７３（導体パターン）のうち、半導体チップＣＰ１のバンプ電極ＢＰ１に接続する部分を、インナリード部７３ａと呼ぶ。インナリード部７３ａは、半導体チップＣＰ１を搭載する基板（ここではテープ基板７１）の導体部であり、半導体チップＣＰ１のバンプ電極ＢＰ１を接続するための導体部とみなすことができる。   Here, a portion of the wiring 73 (conductor pattern) formed on the tape substrate 71 that is connected to the bump electrode BP1 of the semiconductor chip CP1 is referred to as an inner lead portion 73a. The inner lead portion 73a is a conductor portion of a substrate (here, the tape substrate 71) on which the semiconductor chip CP1 is mounted, and can be regarded as a conductor portion for connecting the bump electrode BP1 of the semiconductor chip CP1.

上記実施の形態２では、ベースフィルム６２の半導体チップＣＰ１を搭載するための領域に上記デバイスホール６４を形成し、デバイスホール６４に飛び出した状態のインナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続していた。それに対して、本実施の形態では、ベースフィルム７２の半導体チップＣＰ１を搭載するための領域にデバイスホール（上記デバイスホール６４に相当するもの）を形成せずに、インナリード部７３ａがベースフィルム７２により裏打ちされた状態（インナリード部７３ａが接着材層を介してベースフィルム７２上に形成された状態）とし、このインナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続している。   In the second embodiment, the device hole 64 is formed in the region for mounting the semiconductor chip CP1 on the base film 62, and the bump electrode BP1 of the semiconductor chip CP1 is formed on the inner lead portion 63a protruding into the device hole 64. I was connected. On the other hand, in this embodiment, the inner lead portion 73a is formed in the base film 72 without forming a device hole (corresponding to the device hole 64) in the region for mounting the semiconductor chip CP1 of the base film 72. The inner lead portion 73a is connected to the bump electrode BP1 of the semiconductor chip CP1 (the inner lead portion 73a is formed on the base film 72 via the adhesive layer).

半導体チップＣＰ１には複数のバンプ電極ＢＰ１が設けられ、テープ基板７１には複数のインナリード部７３ａが配置されており、各バンプ電極ＢＰ１が、それに対応するインナリード部７３ａにそれぞれ接続されている。   The semiconductor chip CP1 is provided with a plurality of bump electrodes BP1, and the tape substrate 71 is provided with a plurality of inner lead portions 73a, and each bump electrode BP1 is connected to the corresponding inner lead portion 73a. .

半導体チップＣＰ１の表面（バンプＢＰ１形成側の主面）とテープ基板７１の上面（半導体チップＣＰ１搭載側の主面）との間にはアンダーフィル樹脂（封止樹脂部）７５が充填されている。アンダーフィル樹脂７５によって、テープ基板７１のインナリード部７３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との接続部が覆われて保護される。   An underfill resin (sealing resin portion) 75 is filled between the surface of the semiconductor chip CP1 (main surface on the bump BP1 formation side) and the upper surface of the tape substrate 71 (main surface on the semiconductor chip CP1 mounting side). . The underfill resin 75 covers and protects the connecting portion between the inner lead portion 73a of the tape substrate 71 and the bump electrode BP1 of the semiconductor chip CP1.

また、上記アウタリード部６６ａ，６６ｂと同様のアウタリード部が、テープ基板７１の配線７３によって形成されている。   Further, an outer lead portion similar to the outer lead portions 66 a and 66 b is formed by the wiring 73 of the tape substrate 71.

このように、本実施の形態の半導体装置ＰＫＧ２は、バンプ電極ＢＰ１を有する半導体チップＣＰ１と、半導体チップＣＰ１を搭載する基板（ここではテープ基板７１）とを備え、半導体チップＣＰ１を搭載する基板（ここではテープ基板７１）の導体部（ここではインナリード部７３ａ）に半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続された半導体装置である。   As described above, the semiconductor device PKG2 of the present embodiment includes the semiconductor chip CP1 having the bump electrode BP1 and the substrate on which the semiconductor chip CP1 is mounted (here, the tape substrate 71), and the substrate on which the semiconductor chip CP1 is mounted ( In this example, the bump electrode BP1 of the semiconductor chip CP1 is electrically connected to the conductor portion (here, the inner lead portion 73a) of the tape substrate 71).

次に、本実施の形態の半導体装置ＰＫＧ２の製造工程について説明する。   Next, a manufacturing process of the semiconductor device PKG2 of the present embodiment will be described.

半導体装置ＰＫＧ２を製造するには、まず、図４１に示されるように、テープ基板７１を準備する。テープ基板７１は、デバイスホール６４を形成しないこと以外は、上記テープキャリア６１とほぼ同様にして製造することができる。   To manufacture the semiconductor device PKG2, first, a tape substrate 71 is prepared as shown in FIG. The tape substrate 71 can be manufactured in substantially the same manner as the tape carrier 61 except that the device hole 64 is not formed.

また、上記実施の形態２と同様にして半導体チップＣＰ１を準備する。半導体チップＣＰ１の準備工程は、テープ基板７１の準備工程よりも後に行っても、前に行っても、あるいは同時に行ってもよい。   Further, the semiconductor chip CP1 is prepared in the same manner as in the second embodiment. The preparatory process for the semiconductor chip CP1 may be performed after, before or simultaneously with the preparatory process for the tape substrate 71.

半導体チップＣＰ１を搭載するための基板であるテープ基板７１と、バンプ電極ＢＰ１を有する半導体チップＣＰ１とを準備した後、図４２に示されるように、テープ基板７１の所定の位置（インナリード部７３ａ）に半導体チップＣＰ１を搭載（ダイボンディング、インナリードボンディング）する。テープ基板７１に半導体チップＣＰ１をボンディングする際には、インナリード部７３ａに、半導体チップＣＰ１のバンプ電極ＢＰ１が、熱圧着または超音波ボンディングにより接合され、電気的に接続される。   After preparing the tape substrate 71 which is a substrate for mounting the semiconductor chip CP1 and the semiconductor chip CP1 having the bump electrode BP1, as shown in FIG. 42, a predetermined position (inner lead portion 73a) of the tape substrate 71 is obtained. ) Is mounted (die bonding, inner lead bonding) with the semiconductor chip CP1. When bonding the semiconductor chip CP1 to the tape substrate 71, the bump electrode BP1 of the semiconductor chip CP1 is bonded to and electrically connected to the inner lead portion 73a by thermocompression bonding or ultrasonic bonding.

インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を熱圧着する場合には、熱および荷重を加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続する。また、インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を超音波ボンディングする場合には、熱および荷重と更に超音波振動（超音波）も加えて、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続する。   When the bump electrode BP1 of the semiconductor chip CP1 is thermocompression bonded to the inner lead portion 73a, heat and a load are applied to connect the bump electrode BP1 of the semiconductor chip CP1 to the inner lead portion 73a of the tape substrate 71. Further, when the bump electrode BP1 of the semiconductor chip CP1 is ultrasonically bonded to the inner lead portion 73a, heat and load and further ultrasonic vibration (ultrasonic wave) are applied, and the bump electrode BP1 of the semiconductor chip CP1 is attached to the tape substrate 71. To the inner lead portion 73a.

このようにして、半導体チップＣＰ１をテープ基板７１（半導体チップＣＰ１を搭載するための基板）に搭載し、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａ（導体部）に電気的に接続することができる。   In this way, the semiconductor chip CP1 is mounted on the tape substrate 71 (substrate for mounting the semiconductor chip CP1), and the bump electrode BP1 of the semiconductor chip CP1 is electrically connected to the inner lead portion 73a (conductor portion) of the tape substrate 71. Can be connected to.

次に、図４３に示されるように、アンダーフィル樹脂７５を形成する。アンダーフィル樹脂７５は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。アンダーフィル樹脂７５は、半導体チップＣＰ１の表面（バンプＢＰ１形成側の主面）とテープ基板７１の上面（半導体チップＣＰ１搭載側の主面）との間に樹脂材料を充填し、これを硬化することで形成することができる。テープ基板７１のインナリード部７３ａと半導体チップＣＰ１のバンプ電極ＢＰ１の接続部がアンダーフィル樹脂７５で覆われて保護される。アンダーフィル樹脂７５により、テープ基板７１と半導体チップＣＰ１の接続が強固になり、インナリード部７３ａと半導体チップＣＰ１のバンプ電極ＢＰ１との電気的接続の信頼性が向上する。その後、必要に応じてマーキングや検査工程などが行われた後、テープ基板７１を所定の位置で切断して、各個片の半導体装置ＰＫＧ２に分割（分離）する。このようにして、上記図４０の半導体装置ＰＫＧ２が製造される。   Next, as shown in FIG. 43, an underfill resin 75 is formed. The underfill resin 75 is made of, for example, a resin material such as a thermosetting resin material, and may include a filler. The underfill resin 75 is filled with a resin material between the surface of the semiconductor chip CP1 (main surface on the bump BP1 forming side) and the upper surface of the tape substrate 71 (main surface on the semiconductor chip CP1 mounting side), and cures this. Can be formed. A connection portion between the inner lead portion 73a of the tape substrate 71 and the bump electrode BP1 of the semiconductor chip CP1 is covered and protected by an underfill resin 75. The underfill resin 75 strengthens the connection between the tape substrate 71 and the semiconductor chip CP1 and improves the reliability of the electrical connection between the inner lead portion 73a and the bump electrode BP1 of the semiconductor chip CP1. After that, after marking and inspection processes are performed as necessary, the tape substrate 71 is cut at a predetermined position and divided (separated) into individual semiconductor devices PKG2. In this way, the semiconductor device PKG2 of FIG. 40 is manufactured.

本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続するが、この際、上記図３２を参照して説明したように、バンプ電極ＢＰ１に荷重が印加される。なお、本実施の形態では、テープ基板７１のインナリード部７３ａが、上記図３２のリードＬＤ１に対応する。このバンプ電極への荷重の印加により、上記図２２を参照して説明したように、半導体チップのパッシベーション膜に上記クラック１５３，１５５が発生する可能性がある。   In the present embodiment, the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead portion 73a of the tape substrate 71. At this time, as described with reference to FIG. 32, a load is applied to the bump electrode BP1. The In the present embodiment, the inner lead portion 73a of the tape substrate 71 corresponds to the lead LD1 in FIG. Due to the application of a load to the bump electrode, the cracks 153 and 155 may occur in the passivation film of the semiconductor chip as described with reference to FIG.

しかしながら、本実施の形態では、上記実施の形態１の半導体チップＣＰ１を用いているため、バンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続する際に、半導体チップＣＰ１の絶縁膜１１（パッシベーション膜）にクラックが発生するのを防止でき、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ２の信頼性を向上させることができる。   However, since the semiconductor chip CP1 of the first embodiment is used in the present embodiment, even if a load is applied to the bump electrode BP1, the insulation of the semiconductor chip CP1 is performed as described in the first embodiment. The occurrence of cracks in the film 11 can be suppressed or prevented. For this reason, when the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead portion 73a of the tape substrate 71, it is possible to prevent the insulating film 11 (passivation film) of the semiconductor chip CP1 from being cracked. The reliability of the semiconductor device PKG2 on which it is mounted can be improved.

また、半導体チップＣＰ１においては、バンプ電極ＢＰ１の上面（すなわちインナリード部７３ａとの接続面）を平坦にしているので、半導体チップＣＰ１のバンプ電極ＢＰ１をテープ基板７１のインナリード部７３ａに接続した際に、半導体チップＣＰ１のバンプ電極ＢＰ１とテープ基板７１のインナリード部７３ａとの接続を安定させることができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１とテープ基板７１のインナリード部７３ａとの接続信頼性を向上させることができ、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ２の信頼性を向上させることができる。   Further, in the semiconductor chip CP1, since the upper surface of the bump electrode BP1 (ie, the connection surface with the inner lead portion 73a) is flat, the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead portion 73a of the tape substrate 71. At this time, the connection between the bump electrode BP1 of the semiconductor chip CP1 and the inner lead portion 73a of the tape substrate 71 can be stabilized. For this reason, the connection reliability between the bump electrode BP1 of the semiconductor chip CP1 and the inner lead portion 73a of the tape substrate 71 can be improved, and the reliability of the semiconductor chip CP1 and the semiconductor device PKG2 on which the semiconductor chip CP1 is mounted can be improved. it can.

また、上記実施の形態２では、デバイスホール６４に飛び出した状態のインナリード部６３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続するため、直接インナリード部６３ａにボンディングツールを押し当てることができる。それに対して、本実施の形態では、インナリード部７３ａがベースフィルム７２により裏打ちされた状態（インナリード部７３ａがベースフィルム７２上に形成された状態）であるため、直接インナリード部６３ａにボンディングツールを押し当てることができない（ベースフィルム７２が介在してしまう）。このため、上記実施の形態２に比べて、本実施の形態の方が、インナリードボンディング時に加える荷重を大きくする必要があるため、半導体チップＣＰ１のバンプ電極ＢＰ１に印加される荷重も大きくなる。バンプ電極に印加される荷重が大きいほど、上記クラック１５３，１５５は発生しやすくなる。本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、本実施の形態のように、ベースフィルム７２により裏打ちされたインナリード部７３ａに半導体チップのバンプ電極を接続する場合に、上記実施の形態１のような半導体チップＣＰ１を適用すれば、その効果は極めて大きい。   In the second embodiment, since the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead portion 63a that has protruded into the device hole 64, the bonding tool can be directly pressed against the inner lead portion 63a. On the other hand, in this embodiment, since the inner lead portion 73a is lined with the base film 72 (the inner lead portion 73a is formed on the base film 72), the bonding is directly performed on the inner lead portion 63a. The tool cannot be pressed (the base film 72 is interposed). For this reason, compared to the second embodiment, the load applied during the inner lead bonding needs to be increased in the present embodiment, and therefore the load applied to the bump electrode BP1 of the semiconductor chip CP1 is also increased. As the load applied to the bump electrode is larger, the cracks 153 and 155 are more likely to occur. In the present embodiment, even if a load is applied to the bump electrode BP1 of the semiconductor chip CP1, as described in the first embodiment, the generation of cracks in the insulating film 11 of the semiconductor chip CP1 is suppressed or prevented. be able to. For this reason, when connecting the bump electrode of the semiconductor chip to the inner lead portion 73a backed by the base film 72 as in the present embodiment, if the semiconductor chip CP1 as in the first embodiment is applied, The effect is extremely large.

また、インナリード部７３ａに半導体チップのバンプ電極を接続する際に、熱および荷重を印加する場合（熱圧着の場合）に比べて、更に超音波振動も印加する場合（超音波ボンディング）の方が、パッシベーション膜の上記クラック１５３，１５５が超音波振動によって促進され、発生しやすくなる。本実施の形態では、上記実施の形態１で説明したような構造の半導体チップＣＰ１を用いることで、インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、熱および荷重だけでなく、更に超音波振動が印加された場合であっても、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、本実施の形態は、インナリード部７３ａに半導体チップＣＰ１のバンプ電極ＢＰ１を接続する際に、超音波振動（超音波）も印加する場合に適用すれば、その効果は極めて大きい。   In addition, when connecting the bump electrode of the semiconductor chip to the inner lead portion 73a, the case where ultrasonic vibration is further applied (ultrasonic bonding) compared to the case where heat and load are applied (in the case of thermocompression bonding). However, the cracks 153 and 155 of the passivation film are promoted by ultrasonic vibration and are likely to occur. In the present embodiment, by using the semiconductor chip CP1 having the structure as described in the first embodiment, not only the heat and the load are connected when the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead portion 73a. Further, even when ultrasonic vibration is applied, it is possible to suppress or prevent the occurrence of cracks in the insulating film 11 of the semiconductor chip CP1. For this reason, this embodiment is very effective when applied to the case where ultrasonic vibration (ultrasonic wave) is also applied when the bump electrode BP1 of the semiconductor chip CP1 is connected to the inner lead portion 73a.

（実施の形態４）
本実施の形態では、上記実施の形態１で説明した半導体チップＣＰ１を用いた更に他の形態の半導体装置（電子装置、半導体パッケージ）ＰＫＧ３およびその製造方法（製造工程）について、図面を参照して説明する。 (Embodiment 4)
In the present embodiment, still another form of semiconductor device (electronic device, semiconductor package) PKG3 using the semiconductor chip CP1 described in the first embodiment and a method for manufacturing the same (manufacturing process) will be described with reference to the drawings. explain.

図４４は、本実施の形態の半導体装置ＰＫＧ３の断面図（側面断面図）である。   FIG. 44 is a cross-sectional view (side cross-sectional view) of the semiconductor device PKG3 of the present embodiment.

本実施の形態は、ガラス基板に半導体チップＣＰ１を実装（搭載）したＣＯＧ（Chip On Glass）形態の半導体装置に本発明を適用したものである。   In the present embodiment, the present invention is applied to a COG (Chip On Glass) semiconductor device in which a semiconductor chip CP1 is mounted (mounted) on a glass substrate.

図４４に示される本実施の形態の半導体装置ＰＫＧ３は、ＣＯＧ形態の半導体装置であり、半導体チップＣＰ１をガラス基板８１上に実装（搭載）した構造を有している。半導体チップＣＰ１については、上記実施の形態１で詳細に説明したので、ここではその説明は省略する。また、ガラス基板８１は、半導体チップＣＰ１を搭載（実装）するための基板とみなすことができる。   A semiconductor device PKG3 of the present embodiment shown in FIG. 44 is a COG-type semiconductor device, and has a structure in which a semiconductor chip CP1 is mounted (mounted) on a glass substrate 81. Since the semiconductor chip CP1 has been described in detail in the first embodiment, the description thereof is omitted here. The glass substrate 81 can be regarded as a substrate for mounting (mounting) the semiconductor chip CP1.

図４４に示されるように、ガラス基板８１にはガラス基板８２が搭載されており、これによりＬＣＤの表示部が形成されている。そして、ＬＣＤの表示部の近傍のガラス基板８１上には、半導体チップＣＰ１が搭載（実装）されている。本実施の形態では、半導体チップＣＰ１は、ＬＣＤドライバとして機能する半導体チップである。半導体チップＣＰ１のバンプ電極ＢＰ１とガラス基板８１上に形成された端子（電極、導体部）８１ａ（ＩＴＯ電極）とは異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）８３ａを介して接続されている。   As shown in FIG. 44, a glass substrate 82 is mounted on the glass substrate 81, thereby forming an LCD display section. A semiconductor chip CP1 is mounted (mounted) on the glass substrate 81 in the vicinity of the display unit of the LCD. In the present embodiment, the semiconductor chip CP1 is a semiconductor chip that functions as an LCD driver. The bump electrode BP1 of the semiconductor chip CP1 and the terminal (electrode, conductor portion) 81a (ITO electrode) formed on the glass substrate 81 are connected via an anisotropic conductive film (ACF) 83a. .

端子８１ａは、半導体チップＣＰ１を搭載する基板（ここではガラス基板８１）の導体部であり、半導体チップＣＰ１のバンプ電極ＢＰ１を接続（電気的に接続）するための導体部とみなすことができる。また、フレキシブル配線基板（フレキシブルプリント基板）８４が、ガラス基板８１上に形成された端子（電極）８１ｂ（ＩＴＯ電極）に、異方性導電フィルム８３ｂを介して接続されている。   The terminal 81a is a conductor portion of a substrate (here, the glass substrate 81) on which the semiconductor chip CP1 is mounted, and can be regarded as a conductor portion for connecting (electrically connecting) the bump electrode BP1 of the semiconductor chip CP1. A flexible wiring board (flexible printed circuit board) 84 is connected to a terminal (electrode) 81b (ITO electrode) formed on the glass substrate 81 via an anisotropic conductive film 83b.

ガラス基板８１上に搭載された半導体チップＣＨ１の複数のバンプ電極ＢＰ１のうち、出力用のバンプ電極は、異方性導電フィルム８３ａ、端子８１ａおよび端子８１ａに接続された導体パターンを介して、ＬＣＤの表示部に電気的に接続されている。また、ガラス基板８１上に搭載された半導体チップＣＨ１の複数のバンプ電極ＢＰ１のうち、入力用のバンプ電極は、異方性導電フィルム８３ａ，８３ｂ、端子８１ａ，８１ｂおよび端子８１ａ，８１ｂ間を接続する導体パターンを介して、フレキシブル配線基板８４に電気的に接続されている。   Among the plurality of bump electrodes BP1 of the semiconductor chip CH1 mounted on the glass substrate 81, the bump electrode for output is connected to the LCD via the anisotropic conductive film 83a, the terminal 81a and the conductor pattern connected to the terminal 81a. Is electrically connected to the display unit. Of the plurality of bump electrodes BP1 of the semiconductor chip CH1 mounted on the glass substrate 81, the input bump electrodes connect the anisotropic conductive films 83a and 83b, the terminals 81a and 81b, and the terminals 81a and 81b. It is electrically connected to the flexible wiring board 84 through a conductive pattern.

このように、本実施の形態の半導体装置ＰＫＧ３は、バンプ電極ＢＰ１を有する半導体チップＣＰ１と、半導体チップＣＰ１を搭載する基板（ここではガラス基板８１）とを備え、半導体チップＣＰ１を搭載する基板（ここではガラス基板８１）の導体部（ここでは端子８１ａ）に半導体チップＣＰ１のバンプ電極ＢＰ１が電気的に接続された半導体装置または電子装置である。   As described above, the semiconductor device PKG3 according to the present embodiment includes the semiconductor chip CP1 having the bump electrode BP1 and the substrate (here, the glass substrate 81) on which the semiconductor chip CP1 is mounted, and the substrate on which the semiconductor chip CP1 is mounted ( Here, it is a semiconductor device or an electronic device in which the bump electrode BP1 of the semiconductor chip CP1 is electrically connected to the conductor portion (here, the terminal 81a) of the glass substrate 81).

次に、本実施の形態の半導体装置（電子装置）ＰＫＧ３の製造工程について説明する。   Next, a manufacturing process of the semiconductor device (electronic device) PKG3 of the present embodiment will be described.

半導体装置ＰＫＧ３を製造するには、図４５に示されるように、半導体チップＣＰ１を搭載するための基板であるガラス基板８１を準備する。このガラス基板８１にはガラス基板８２が搭載されており、これによりＬＣＤの表示部が形成される。   In order to manufacture the semiconductor device PKG3, as shown in FIG. 45, a glass substrate 81 which is a substrate for mounting the semiconductor chip CP1 is prepared. A glass substrate 82 is mounted on the glass substrate 81, whereby a display portion of the LCD is formed.

次に、図４６に示されるように、ガラス基板８１上に異方性導電フィルム８３ａを貼り付ける。異方性導電フィルム８３ａは、ガラス基板８１の上面において、半導体チップＣＰ１搭載予定領域に配置される。このため、異方性導電フィルム８３ａは、端子８１ａを覆うように、ガラス基板８１上に配置される。   Next, as shown in FIG. 46, an anisotropic conductive film 83 a is pasted on the glass substrate 81. The anisotropic conductive film 83a is disposed on the upper surface of the glass substrate 81 in the region where the semiconductor chip CP1 is to be mounted. For this reason, the anisotropic conductive film 83a is arrange | positioned on the glass substrate 81 so that the terminal 81a may be covered.

次に、半導体チップＣＰ１とガラス基板８１に形成されている端子８１ａとの位置合わせをして、半導体チップＣＰ１を異方性導電フィルム８３ａ上に搭載（仮圧着）する。これにより、半導体チップＣＰ１は、異方性導電フィルム８３ａを介してガラス基板８１上に配置される。   Next, the semiconductor chip CP1 and the terminal 81a formed on the glass substrate 81 are aligned, and the semiconductor chip CP1 is mounted on the anisotropic conductive film 83a (temporary pressure bonding). Thereby, the semiconductor chip CP1 is disposed on the glass substrate 81 via the anisotropic conductive film 83a.

次に、図４７に示されるように、半導体チップＣＰ１のバンプ電極ＢＰ１とガラス基板８１の端子８１ａとを異方性導電フィルム８３ａを介して接続する。具体的には、次のようにしてバンプ電極ＢＰ１と端子８１ａとが接続される。   Next, as shown in FIG. 47, the bump electrode BP1 of the semiconductor chip CP1 and the terminal 81a of the glass substrate 81 are connected via an anisotropic conductive film 83a. Specifically, the bump electrode BP1 and the terminal 81a are connected as follows.

異方性導電フィルム８３ａは、熱硬化性樹脂に導電性を持つ微細な金属粒子（導電性粒子）を混ぜ合わせ、膜状に成型したフィルムである。この金属粒子（導電性粒子）は、例えば、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。この状態で、半導体チップＣＰ１をガラス基板８１に実装する際、異方性導電フィルム８３ａは、ガラス基板８１の端子８１ａと半導体チップＣＰ１のバンプ電極ＢＰ１の間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップＣＰ１を加圧する（半導体チップＣＰ１をガラス基板８１側に押し付ける）と、異方性導電フィルム８３ａにおいて、バンプ電極ＢＰ１にあたる部位にだけ圧力（荷重）がかかる。この圧力により、異方性導電フィルム８３ａ内に分散している金属粒子（導電性粒子）が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、バンプ電極ＢＰ１と端子８１ａとの間において、金属粒子（導電性粒子）によって異方性導電フィルム８３ａに導電経路が形成される。圧力がかからなかった異方性導電フィルム８３ａの部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、横に並ぶバンプ電極ＢＰ１間の絶縁性は保持される。このため、バンプ電極ＢＰ１間の間隔が狭くても、短絡を起こさずに、半導体チップＣＰ１をガラス基板８１に実装することができる。   The anisotropic conductive film 83a is a film formed by mixing a thermosetting resin with fine metal particles (conductive particles) having conductivity and molding the film. The metal particles (conductive particles) are composed of, for example, a sphere having a diameter of 3 μm to 5 μm, in which a nickel layer and a gold plating layer are mainly formed from the inside, and an insulating layer is stacked on the outermost side. In this state, when the semiconductor chip CP1 is mounted on the glass substrate 81, the anisotropic conductive film 83a is sandwiched between the terminal 81a of the glass substrate 81 and the bump electrode BP1 of the semiconductor chip CP1. When the semiconductor chip CP1 is pressed while applying heat with a heater or the like (the semiconductor chip CP1 is pressed against the glass substrate 81), pressure (load) is applied only to the portion corresponding to the bump electrode BP1 in the anisotropic conductive film 83a. . By this pressure, the metal particles (conductive particles) dispersed in the anisotropic conductive film 83a overlap while being in contact with each other, and the metal particles are pressed against each other. As a result, a conductive path is formed in the anisotropic conductive film 83a by the metal particles (conductive particles) between the bump electrode BP1 and the terminal 81a. Since the metal particles in the portion of the anisotropic conductive film 83a where no pressure is applied hold the insulating layer formed on the surface of the metal particles, the insulating property between the bump electrodes BP1 arranged side by side is maintained. Is done. For this reason, even if the interval between the bump electrodes BP1 is narrow, the semiconductor chip CP1 can be mounted on the glass substrate 81 without causing a short circuit.

このようにして、半導体チップＣＰ１をガラス基板８１（半導体チップＣＰ１を搭載するための基板）に搭載し、半導体チップＣＰ１のバンプ電極ＢＰ１をガラス基板８１の端子８１ａ（導体部）に電気的に接続することができる。   In this way, the semiconductor chip CP1 is mounted on the glass substrate 81 (substrate for mounting the semiconductor chip CP1), and the bump electrodes BP1 of the semiconductor chip CP1 are electrically connected to the terminals 81a (conductor portions) of the glass substrate 81. can do.

次に、上記図４４に示されるように、ガラス基板８１とフレキシブル配線基板８４を異方性導電フィルム８３ｂによって接続する。   Next, as shown in FIG. 44, the glass substrate 81 and the flexible wiring substrate 84 are connected by the anisotropic conductive film 83b.

図４８は、ＬＣＤ（液晶表示装置９１）の全体構成を示した説明図である。図４８に示されるように、ガラス基板上にＬＣＤの表示部９２が形成されており、この表示部９２に画像が表示される。表示部９２の近傍のガラス基板上にはＬＣＤドライバとしての半導体チップＣＰ１が搭載されている。半導体チップＣＰ１の近傍にはフレキシブル配線基板８４が搭載されており、フレキシブル配線基板８４とＬＣＤの表示部９２の間にドライバである半導体チップＣＰ１が搭載されている。このようにして、半導体チップＣＰ１をガラス基板上に搭載することができる。以上のようにして、液晶表示装置９１にＬＣＤドライバとしての半導体チップＣＰ１を実装することができる。   FIG. 48 is an explanatory diagram showing the overall configuration of the LCD (liquid crystal display device 91). As shown in FIG. 48, an LCD display unit 92 is formed on a glass substrate, and an image is displayed on the display unit 92. On the glass substrate in the vicinity of the display unit 92, a semiconductor chip CP1 as an LCD driver is mounted. A flexible wiring board 84 is mounted in the vicinity of the semiconductor chip CP1, and the semiconductor chip CP1 as a driver is mounted between the flexible wiring board 84 and the display unit 92 of the LCD. In this way, the semiconductor chip CP1 can be mounted on the glass substrate. As described above, the semiconductor chip CP1 as the LCD driver can be mounted on the liquid crystal display device 91.

本実施の形態では、半導体チップＣＰ１のバンプ電極ＢＰ１をガラス基板８１の端子８１ａに異方性導電フィルム８３ａを介して接続するが、この際、バンプ電極ＢＰ１に荷重（圧力）が印加される。このバンプ電極への荷重（圧力）の印加により、上記図２２を参照して説明したように、半導体チップのパッシベーション膜に上記クラック１５３，１５５が発生する可能性がある。   In the present embodiment, the bump electrode BP1 of the semiconductor chip CP1 is connected to the terminal 81a of the glass substrate 81 via the anisotropic conductive film 83a. At this time, a load (pressure) is applied to the bump electrode BP1. Due to the application of a load (pressure) to the bump electrode, the cracks 153 and 155 may occur in the passivation film of the semiconductor chip as described with reference to FIG.

しかしながら、本実施の形態では、上記実施の形態１の半導体チップＣＰ１を用いているため、バンプ電極ＢＰ１に荷重が印加されても、上記実施の形態１で説明したように、半導体チップＣＰ１の絶縁膜１１にクラックが発生するのを抑制または防止することができる。このため、半導体チップＣＰ１のバンプ電極ＢＰ１をガラス基板８１の端子８１ａに異方性導電フィルム８３ａを介して接続する際に、半導体チップＣＰ１の絶縁膜１１（パッシベーション膜）にクラックが発生するのを防止でき、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ３の信頼性を向上させることができる。   However, since the semiconductor chip CP1 of the first embodiment is used in the present embodiment, even if a load is applied to the bump electrode BP1, the insulation of the semiconductor chip CP1 is performed as described in the first embodiment. The occurrence of cracks in the film 11 can be suppressed or prevented. For this reason, when the bump electrode BP1 of the semiconductor chip CP1 is connected to the terminal 81a of the glass substrate 81 via the anisotropic conductive film 83a, a crack is generated in the insulating film 11 (passivation film) of the semiconductor chip CP1. The reliability of the semiconductor chip CP1 and the semiconductor device PKG3 on which the semiconductor chip CP1 is mounted can be improved.

また、上記第１〜第３の比較例の半導体チップＣＰ１０１，ＣＰ２０１，ＣＰ３０１のようにバンプ電極ＢＰ１０１の上面に段差（窪み）があると、異方性導電フィルム８３ａが含有している金属粒子（導電性粒子）により形成される導電経路が安定しづらい。それに対して、本実施の形態で使用した半導体チップＣＰ１は、バンプ電極ＢＰ１の上面（すなわち異方性導電フィルム８３ａを介して端子８１ａに対向する面）が平坦である。このため、バンプ電極ＢＰ１の上面からなる平坦面と端子８１ａの上面からなる平坦面との間に、異方性導電フィルム８３ａが含有している金属粒子（導電性粒子）によって導電経路が形成されることになる。平坦面の間に、異方性導電フィルム８３ａが含有している金属粒子（導電性粒子）によって導電経路が形成されるので、バンプ電極ＢＰ１と端子８１ａとの間の導電経路が安定し、半導体チップＣＰ１のバンプ電極ＢＰ１とガラス基板８１の端子８１ａとの間の接続信頼性（異方性導電フィルム８３ａを介した接続信頼性）を向上させることができる。従って、半導体チップＣＰ１およびそれを搭載した半導体装置ＰＫＧ３の信頼性を向上させることができる。   Further, when there is a step (dent) on the upper surface of the bump electrode BP101 like the semiconductor chips CP101, CP201, CP301 of the first to third comparative examples, the metal particles contained in the anisotropic conductive film 83a ( The conductive path formed by the conductive particles is difficult to stabilize. On the other hand, in the semiconductor chip CP1 used in the present embodiment, the upper surface of the bump electrode BP1 (that is, the surface facing the terminal 81a via the anisotropic conductive film 83a) is flat. Therefore, a conductive path is formed by metal particles (conductive particles) contained in the anisotropic conductive film 83a between the flat surface formed of the upper surface of the bump electrode BP1 and the flat surface formed of the upper surface of the terminal 81a. Will be. Since the conductive path is formed by the metal particles (conductive particles) contained in the anisotropic conductive film 83a between the flat surfaces, the conductive path between the bump electrode BP1 and the terminal 81a is stabilized, and the semiconductor Connection reliability between the bump electrode BP1 of the chip CP1 and the terminal 81a of the glass substrate 81 (connection reliability through the anisotropic conductive film 83a) can be improved. Therefore, the reliability of the semiconductor chip CP1 and the semiconductor device PKG3 on which the semiconductor chip CP1 is mounted can be improved.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、バンプ電極を有する半導体装置およびその製造方法や、バンプ電極を有する半導体チップを基板に搭載した半導体装置およびその製造方法に適用して有効である。   The present invention is effective when applied to a semiconductor device having a bump electrode and a manufacturing method thereof, a semiconductor device having a semiconductor chip having a bump electrode mounted on a substrate, and a manufacturing method thereof.

本発明の一実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の要部平面図である。It is a principal part top view of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of one embodiment of this invention. 図３に続く半導体装置の製造工程中の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3; 図４に続く半導体装置の製造工程中の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4; 図５に続く半導体装置の製造工程中の要部断面図である。6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; FIG. 図６に続く半導体装置の製造工程中の要部断面図である。FIG. 7 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 6; 図７に続く半導体装置の製造工程中の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; 図８に続く半導体装置の製造工程中の要部断面図である。FIG. 9 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 8; 図９に続く半導体装置の製造工程中の要部断面図である。FIG. 10 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 9; 図１０に続く半導体装置の製造工程中の要部断面図である。FIG. 11 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 10; 図１１に続く半導体装置の製造工程中の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11; 図１２に続く半導体装置の製造工程中の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12; 図１３に続く半導体装置の製造工程中の要部断面図である。FIG. 14 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 13; 図１４に続く半導体装置の製造工程中の要部断面図である。FIG. 15 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 14; 図１５に続く半導体装置の製造工程中の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15; 図１６に続く半導体装置の製造工程中の要部断面図である。FIG. 17 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 16; 図１７に続く半導体装置の製造工程中の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17; 第１の比較例の半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip of a 1st comparative example. 第１の比較例の半導体チップの製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor chip of a 1st comparative example. 図２０に続く第１の比較例の半導体チップの製造工程中の要部断面図である。FIG. 21 is an essential part cross sectional view of the first comparative example during a manufacturing step for the semiconductor chip following FIG. 20; 第１の比較例の半導体チップにおける課題を説明するための説明図である。It is explanatory drawing for demonstrating the subject in the semiconductor chip of a 1st comparative example. 第２の比較例の半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip of a 2nd comparative example. 第３の比較例の半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip of a 3rd comparative example. 第３の比較例の半導体チップの製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor chip of a 3rd comparative example. 図２５に続く第３の比較例の半導体チップの製造工程中の要部断面図である。FIG. 26 is an essential part cross sectional view of the third comparative example during the manufacturing process for the semiconductor chip following FIG. 25; 図２６に続く第３の比較例の半導体チップの製造工程中の要部断面図である。FIG. 27 is an essential part cross sectional view of the third comparative example during the manufacturing process for the semiconductor chip following FIG. 26; 第４の比較例の半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip of a 4th comparative example. 第４の比較例の半導体チップの製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor chip of the 4th comparative example. 図２９に続く第４の比較例の半導体チップの製造工程中の要部断面図である。FIG. 30 is an essential part cross-sectional view of the fourth comparative example during the manufacturing process of the semiconductor chip, following FIG. 29; 図３０に続く第４の比較例の半導体チップの製造工程中の要部断面図である。FIG. 31 is an essential part cross sectional view of the fourth comparative semiconductor chip during a manufacturing step following FIG. 30; 本発明の一実施の形態の半導体装置をボンディングする場合の説明図である。It is explanatory drawing in the case of bonding the semiconductor device of one embodiment of this invention. 本発明の他の実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is other embodiment of this invention. 図３３の半導体装置で使用されているテープキャリアの平面図である。FIG. 34 is a plan view of a tape carrier used in the semiconductor device of FIG. 33. 図３３の半導体装置の製造工程中の断面図である。FIG. 34 is a cross-sectional view of the semiconductor device of FIG. 33 during a manufacturing step. 半導体チップの切断工程を示す断面図である。It is sectional drawing which shows the cutting process of a semiconductor chip. 図３６に続く半導体チップの切断工程を示す断面図である。FIG. 37 is a cross-sectional view showing the semiconductor chip cutting step following FIG. 36. 図３５に続く半導体装置の製造工程中の断面図である。FIG. 36 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 35; 図３８に続く半導体装置の製造工程中の断面図である。FIG. 39 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 38; 本発明の他の実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is other embodiment of this invention. 図４０の半導体装置の製造工程中の断面図である。FIG. 41 is a cross-sectional view of the semiconductor device of FIG. 40 during a manufacturing step. 図４１に続く半導体装置の製造工程中の断面図である。FIG. 42 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 41; 図４２に続く半導体装置の製造工程中の断面図である。FIG. 43 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 42; 本発明の他の実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is other embodiment of this invention. 図４４の半導体装置の製造工程中の断面図である。FIG. 45 is a cross-sectional view of the semiconductor device of FIG. 44 during a manufacturing step. 図４５に続く半導体装置の製造工程中の断面図である。FIG. 46 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 45; 図４６に続く半導体装置の製造工程中の断面図である。FIG. 47 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 46; ＬＣＤ（液晶表示装置）の全体構成を示した説明図である。It is explanatory drawing which showed the whole structure of LCD (liquid crystal display device).

符号の説明Explanation of symbols

２，３ 絶縁膜
４ａ 配線溝
４ｂ スルーホール
５ａ 導電性バリア膜
５ｂ 主導体膜
６ 絶縁膜
７ スルーホール
８ プラグ
８ａ 導電性バリア膜
８ｂ 主導体膜
９，９ａ 窒化チタン膜
１０ アルミニウム膜
１１ 絶縁膜（パッシベーション膜）
１１ａ 上面
１２ ＵＢＭ膜
１３ 導電体膜
１３ａ 上面
１４ 保護膜
１４ａ 上面
１４ｂ 開口部
２１ 素子分離領域
２２ ｐ型ウエル
２３ ｎ型ウエル
２４ ゲート絶縁膜
２５ａ，２５ｂ ゲート電極
２６ ｎ−型半導体領域
２７ ｐ−型半導体領域
２８ サイドウォール
２９ ｎ＋型半導体領域
３０ ｐ＋型半導体領域
３１ 金属シリサイド層
３２ 絶縁膜
３３ コンタクトホール
３４ プラグ
３５ 絶縁膜
３６ 配線溝
３８，３９ 絶縁膜
４０ａ 配線溝
４０ｂ スルーホール
４１，４２ 絶縁膜
４４，４５ 絶縁膜
５１ 矢印
５２ 矢印
５４ 上面端部（角部）
６１ テープキャリア
６２ ベースフィルム
６３ 配線
６３ａ インナリード部
６４ デバイスホール
６５ 封止樹脂部
６６ａ，６６ｂ アウタリード部
６８ ダイシングテープ
７１ テープ基板
７２ ベースフィルム
７３ 配線
７３ａ インナリード部
７５ アンダーフィル樹脂
８１ ガラス基板
８１ａ，８１ｂ 端子
８２ ガラス基板
８３ａ，８３ｂ 異方性導電フィルム
８４ フレキシブル配線基板
９１ 液晶表示装置
９２ 表示部
１０６ 絶縁膜
１０９，１０９ａ 窒化チタン膜
１１０ アルミニウム膜
１１１ 絶縁膜（パッシベーション膜）
１１１ａ 上面
１１１ｂ 開口部
１１２ ＵＢＭ膜
１１３ 金めっき膜
１５１ 矢印
１５２ 矢印
１５３ クラック
１５４ 上面端部（角部）
１５５ クラック
ＢＰ１、ＢＰ１０１，ＢＰ２０１，ＢＰ３０１，ＢＰ４０１ バンプ電極
ＢＰ１ａ 上面
ＢＰ１ｂ 下面
ＣＰ１，ＣＰ１０１，ＣＰ２０１，ＣＰ３０１，ＣＰ４０１ 半導体チップ
ＦＳ１ 平坦な面
Ｈ１ 高さ
ＬＤ１，ＬＤ１０１ リード
ＬＰ１ 積層パターン
Ｍ１，Ｍ２，Ｍ３，Ｍ４，ＭＨ 配線
ＰＤ１，ＰＤ１０１，ＰＤ４０１ パッド
ＰＤ１ａ，ＰＤ４０１ａ 上面
ＰＤ１ｂ 側面
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３ 半導体装置
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ
ＲＰ１ フォトレジストパターン
ＲＰ２，ＲＰ４０２ フォトレジスト膜
ＲＰ２ａ，ＲＰ４０２ａ 開口部
Ｓ１ 段差
ＳＷ１ 半導体基板
Ｔ１，Ｔ２ 膜厚
Ｔ３，Ｔ４，Ｔ５ 厚み 2, 3 Insulating film 4a Wiring groove 4b Through hole 5a Conductive barrier film 5b Main conductor film 6 Insulating film 7 Through hole 8 Plug 8a Conductive barrier film 8b Main conductor film 9, 9a Titanium nitride film 10 Aluminum film 11 Insulating film ( Passivation film)
11a upper surface 12 UBM film 13 conductor film 13a upper surface 14 protective film 14a upper surface 14b opening 21 element isolation region 22 p-type well 23 n-type well 24 gate insulating films 25a and 25b gate electrode 26 n − type semiconductor region 27 p − type Semiconductor region 28 Side wall 29 n + type semiconductor region 30 p + type semiconductor region 31 Metal silicide layer 32 Insulating film 33 Contact hole 34 Plug 35 Insulating film 36 Wiring groove 38, 39 Insulating film 40a Wiring groove 40b Through hole 41, 42 Insulating Films 44 and 45 Insulating film 51 Arrow 52 Arrow 54 Upper surface edge (corner)
61 Tape carrier 62 Base film 63 Wiring 63a Inner lead part 64 Device hole 65 Sealing resin parts 66a and 66b Outer lead part 68 Dicing tape 71 Tape substrate 72 Base film 73 Wiring 73a Inner lead part 75 Underfill resin 81 Glass substrates 81a and 81b Terminal 82 Glass substrate 83a, 83b Anisotropic conductive film 84 Flexible wiring substrate 91 Liquid crystal display device 92 Display unit 106 Insulating film 109, 109a Titanium nitride film 110 Aluminum film 111 Insulating film (passivation film)
111a Upper surface 111b Opening 112 UBM film 113 Gold plating film 151 Arrow 152 Arrow 153 Crack 154 Upper surface edge (corner)
155 crack BP1, BP101, BP201, BP301, BP401 bump electrode BP1a top BP1b underside CP1, CP101, CP201, CP301, CP401 semiconductor chip FS1 planar surface H 1 height LD1, LD 101 lead LP1 stacked pattern M1, M2, M3, M4 , MH wiring PD1, PD101, PD401 pad PD1a, PD401a upper surface PD1b side surface PKG1, PKG2, PKG3 semiconductor device Qn, Qp MISFET
RP1 photoresist pattern RP2, RP402 photoresist film RP2a, RP402a openings S 1 step SW1 semiconductor substrate T 1, T 2 thickness T 3, T 4, T 5 Thickness

Claims (3)

以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記（ａ）工程の後、前記第１絶縁膜上にパッド電極を形成する工程、
ここで、
前記パッド電極は、フォトリソグラフィ技術を用いて形成され、
前記パッド電極は、アルミニウムを主成分とする導電体膜、および前記導電体膜上に形成されたチタン系の反射防止膜からなる積層膜であり、
（ｃ）前記（ｂ）工程の後、前記第１絶縁膜上に、前記パッド電極を覆うように第２絶縁膜を形成する工程、
ここで、
前記第２絶縁膜は、窒化シリコン膜であり、
（ｄ）前記（ｃ）工程の後、前記第２絶縁膜を研磨することにより、前記第２絶縁膜のうち、前記パッド電極の上部の部分と前記反射防止膜を除去し、前記第２絶縁膜から前記導電体膜の上面を露出させる工程、
ここで、
前記（ｄ）工程後の前記パッド電極の上面は、前記導電体膜の前記上面であり、
前記（ｄ）工程後の前記パッド電極の前記上面は、前記パッド電極の側面を覆う前記（ｄ）工程後の前記第２絶縁膜の上面と同じ高さ位置にあり、
（ｅ）前記（ｄ）工程の後、前記第２絶縁膜の前記上面上に、前記パッド電極および前記第２絶縁膜の前記上面における一部を平面的に内包する開口部を有する樹脂膜を形成する工程、
（ｆ）前記（ｅ）工程の後、前記樹脂膜から露出する前記パッド電極の前記上面上および前記第２絶縁膜の前記上面における前記一部上にチタン系の電極下地膜を形成し、前記電極下地膜を前記導電体膜および前記第２絶縁膜の前記一部と接触させる工程、
（ｇ）前記（ｆ）工程の後、前記電極下地膜上に、前記パッド電極を平面的に内包する開口部を有するレジストパターンを形成する工程、
（ｈ）前記（ｇ）工程の後、前記レジストパターンの前記開口部内を埋めるように、電解めっき法を用いてめっき膜を形成する工程、
（ｉ）前記（ｈ）工程の後、前記レジストパターンを除去する工程、
（ｊ）前記（ｉ）工程の後、前記めっき膜で覆われていない領域の前記電極下地膜を除去することで、バンプ電極を形成する工程、
ここで、
前記バンプ電極の下面は、前記パッド電極の前記上面を平面的に内包しており、
前記バンプ電極の前記下面および前記下面とは反対側の上面は、それぞれ平坦であり、
前記バンプ電極は、前記電極下地膜の一部と、前記電極下地膜の前記一部上に形成された金めっき膜と、を有しており、
前記バンプ電極の上面の高さ位置は、前記樹脂膜の上面よりも高く、
前記樹脂膜は、前記バンプ電極に接していない。 A semiconductor device manufacturing method including the following steps:
(A) forming a first insulating film on the semiconductor substrate;
(B) after the step (a) , forming a pad electrode on the first insulating film;
here,
The pad electrode is formed using a photolithography technique,
The pad electrode is a laminated film composed of a conductor film mainly composed of aluminum and a titanium-based antireflection film formed on the conductor film,
(C) after the step (b) , forming a second insulating film on the first insulating film so as to cover the pad electrode;
here,
The second insulating film is a silicon nitride film;
(D) After the step (c), the second insulating film is polished to remove the upper portion of the pad electrode and the antireflection film from the second insulating film, and the second insulating film. exposing the upper surface of the film or al the conductive film,
here,
The upper surface of the pad electrode after the step (d) is the upper surface of the conductor film,
The upper surface of the pad electrode after the step (d) is at the same height as the upper surface of the second insulating film after the step (d) covering the side surface of the pad electrode,
(E) After the step (d), on the upper surface of the second insulating film, a resin film having an opening that planarly encloses part of the upper surface of the pad electrode and the second insulating film. Forming step,
(F) after step (e), to form the pad electrode base film of a titanium-based on said portion of said top surface of said upper surface and on the second insulating film electrodes exposed from the resin film, wherein Contacting an electrode base film with the conductor film and the part of the second insulating film ;
( G ) After the step (f), a step of forming a resist pattern having an opening for planarly including the pad electrode on the electrode base film ;
( H ) After the step (g), a step of forming a plating film using an electrolytic plating method so as to fill the opening of the resist pattern;
( I ) The step of removing the resist pattern after the step ( h ),
( J ) After the step (i), a step of forming a bump electrode by removing the electrode base film in a region not covered with the plating film,
here,
The lower surface of the bump electrode includes the upper surface of the pad electrode in a plane,
The lower surface of the bump electrode and the upper surface opposite to the lower surface are respectively flat,
The bump electrode has a part of the electrode base film and a gold plating film formed on the part of the electrode base film,
The height position of the upper surface of the bump electrode is higher than the upper surface of the resin film,
The resin film is not in contact with the bump electrode. 前記反射防止膜は、窒化チタンあるいはチタンタングステンを主成分とする材料からなり、The antireflection film is made of a material mainly composed of titanium nitride or titanium tungsten,
前記電極下地膜は、チタン膜および前記チタン膜上に形成されたパラジウム膜の積層膜、あるいはチタンタングステン膜および前記チタンタングステン膜上に形成された金膜の積層膜からなる、請求項１記載の半導体装置の製造方法。2. The electrode base film according to claim 1, comprising a titanium film and a laminated film of a palladium film formed on the titanium film, or a laminated film of a titanium tungsten film and a gold film formed on the titanium tungsten film. A method for manufacturing a semiconductor device. 前記導電体膜の厚さは前記反射防止膜の厚さよりも大きい、請求項２記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 2, wherein a thickness of the conductor film is larger than a thickness of the antireflection film.
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