KR101905244B1 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 도금 방식을 통하여 반도체 다이와 회로기판, 또는 반도체 다이와 반도체 다이를 전기적으로 연결함으로써, 일렉트로 마이그레이션(electromigration) 현상을 제거하고, 이에 따라 접속 계면의 접속 신뢰성을 향상시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 도전성 패턴을 포함하는 서브스트레이트; 도전성 필러를 포함하며, 상기 도전성 필러가 상기 도전성 패턴에 전기적으로 접속된 반도체 다이; 및, 상기 도전성 패턴 및 도전성 필러를 전기적으로 접속하는 도금층을 포함함하는 반도체 디바이스를 개시한다.An embodiment of the present invention relates to a semiconductor device and a method of manufacturing the same, and a technical problem to be solved is to provide a semiconductor device and a circuit board, or a semiconductor die and a semiconductor die electrically connected through a plating method, And thereby improve connection reliability of the connection interface, and a manufacturing method thereof.
For this purpose, the present invention relates to a substrate comprising a conductive pattern; A semiconductor die comprising a conductive filler, the conductive filler being electrically connected to the conductive pattern; And a plating layer for electrically connecting the conductive pattern and the conductive filler.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and manufacturing method thereof}≪ Desc / Clms Page number 1 > Semiconductor device and manufacturing method thereof &

본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.One embodiment of the present invention relates to a semiconductor device and a method of manufacturing the same.

일반적으로 반도체 디바이스는 회로기판과, 회로기판에 전기적으로 연결된 반도체 다이와, 반도체 다이를 인캡슐레이션하는 인캡슐란트와, 회로기판에 접속된 솔더볼로 이루어진다.In general, a semiconductor device comprises a circuit board, a semiconductor die electrically connected to the circuit board, an encapsulant encapsulating the semiconductor die, and a solder ball connected to the circuit board.

여기서, 반도체 다이는 솔더 범프를 이용한 리플로우(reflow) 또는 열압착본딩(thermal compression bonding) 방식을 통하여 회로기판에 전기적으로 접속된다.Here, the semiconductor die is electrically connected to the circuit board through reflow using a solder bump or thermal compression bonding.

이와 같이 종래에는 반도체 다이와 회로기판의 사이에 이질적인 재료(예를 들면, 솔더)이 개재됨으로써, 접속 계면에서 일렉트로마이그레이션(electromigration) 현상이 활발히 발생하고, 이에 따라 접속 계면의 접속 신뢰성이 저하되는 문제가 있다.As described above, in the prior art, electromigration phenomenon is actively generated at the connection interface by interposing a heterogeneous material (for example, solder) between the semiconductor die and the circuit board, thereby lowering the connection reliability of the connection interface have.

또한, 종래에는 반도체 디바이스의 제조 공정 중 열 공정이 반드시 수반되기 때문에, 워페이지(warpage, 열팽창 계수차에 따른 휨 현상) 현상이 크게 나타나고, 이에 따라 대형 패널 방식의 제조 방법을 채택할 수 없는 문제가 있다.In addition, since a thermal process is necessarily involved in the manufacturing process of a semiconductor device in the past, a warpage (a warping phenomenon due to a difference in thermal expansion coefficient) is largely developed, .

본 발명의 일 실시예는 도금 방식을 통하여 반도체 다이와 회로기판, 또는 반도체 다이와 반도체 다이를 전기적으로 연결함으로써, 일렉트로 마이그레이션(electromigration) 현상을 제거하고, 이에 따라 접속 계면의 접속 신뢰성을 향상시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.One embodiment of the present invention relates to a semiconductor device which can electrically remove a electromigration phenomenon by electrically connecting a semiconductor die and a circuit board or a semiconductor die and a semiconductor die through a plating method and thereby improve a connection reliability of a connection interface. Device and a method of manufacturing the same.

본 발명의 다른 실시예는 열공정이 필요없는 도금 방식을 통하여 반도체 다이와 회로기판, 또는 반도체 다이와 반도체 다이를 전기적으로 연결함으로써, 워페이지 현상을 감소시키고, 이에 따라 대형 패널 방식으로 반도체 디바이스를 제조할 수 있는 반도체 디바이스의 제조 방법을 제공한다.Another embodiment of the present invention is to electrically connect a semiconductor die and a circuit board or a semiconductor die to a semiconductor die through a plating method which does not require thermal processing to reduce the warpage phenomenon and thereby to manufacture a semiconductor device in a large- A method of manufacturing a semiconductor device is provided.

본 발명의 일 실시예에 따른 반도체 디바이스는 도전성 패턴을 포함하는 서브스트레이트; 도전성 필러를 포함하며, 상기 도전성 필러가 상기 도전성 패턴에 전기적으로 접속된 반도체 다이; 및, 상기 도전성 패턴 및 도전성 필러를 전기적으로 접속하는 도금층을 포함한다.A semiconductor device according to an embodiment of the present invention includes: a substrate including a conductive pattern; A semiconductor die comprising a conductive filler, the conductive filler being electrically connected to the conductive pattern; And a plating layer for electrically connecting the conductive pattern and the conductive filler.

상기 도금층은 상기 도전성 패턴의 표면 및 상기 도전성 필러의 표면을 따라 일체로 형성된다. The plating layer is integrally formed along the surface of the conductive pattern and the surface of the conductive filler.

상기 도전성 필러는 상기 도전성 패턴에 직접 접촉된다.The conductive filler is in direct contact with the conductive pattern.

상기 도전성 필러는 상기 도전성 패턴으로부터 이격되어 있고, 상기 도금층이 상기 도전성 필러와 상기 도전성 패턴의 이격된 공간에 개재된다.The conductive filler is spaced apart from the conductive pattern, and the plating layer is interposed between the conductive filler and the conductive pattern.

상기 도전성 패턴, 상기 도전성 필러 및 상기 도금층은 같은 재료로 형성된다.The conductive pattern, the conductive filler, and the plating layer are formed of the same material.

상기 도전성 패턴, 상기 도전성 필러 및 상기 도금층은 구리를 포함한다.The conductive pattern, the conductive filler, and the plating layer include copper.

상기 도금층은 상기 도전성 패턴의 표면 및 상기 도전성 필러의 표면을 감싸는 일체의 원기둥 형태이다.The plating layer is in the form of an integral cylindrical shape surrounding the surface of the conductive pattern and the surface of the conductive filler.

상기 서브스트레이트는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 포함하는 절연층을 포함하고, 상기 도전성 패턴은 상기 제1면에 형성된 제1도전성 패턴과, 상기 제2면에 형성된 제2도전성 패턴을 포함하며, 상기 제1도전성 패턴과 상기 제2도전성 패턴은 상기 절연층을 관통하는 도전성 비아로 상호간 접속된다.Wherein the substrate includes a first conductive pattern formed on the first surface and an insulating layer including a first flat surface and a second flat surface opposite to the first surface, Wherein the first conductive pattern and the second conductive pattern are connected to each other by conductive vias passing through the insulating layer.

상기 서브스트레이트는 제2반도체 다이를 포함하고, 상기 제2반도체 다이는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 포함하는 실리콘을 포함하고, 상기 도전성 패턴은 상기 제1면에 형성된 제1도전성 패턴과, 상기 제2면에 형성된 제2도전성 패턴을 포함하며, 상기 제1도전성 패턴과 상기 제2도전성 패턴은 상기 실리콘을 관통하는 관통전극(through silicon via)으로 상호간 접속된다.Wherein the substrate comprises a second semiconductor die and the second semiconductor die comprises silicon having a flat first side and a second flat side opposite to the first side, And a second conductive pattern formed on the second surface, wherein the first conductive pattern and the second conductive pattern are connected to each other through a through silicon via the silicon, Respectively.

본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 다수의 도전성 패턴을 포함하는 유닛 서브스트레이트 및 다수의 도전성 필러를 포함하는 반도체 다이를 제공하는 단계; 및, 상기 유닛 서브스트레이트 및 반도체 다이를 도금액 탱크에 투입하고, 전기 도금을 수행하여, 상기 각 유닛 서브스트레이트의 도전성 패턴과 상기 반도체 다이의 도전성 필러가 도금층에 의해 상호간 전기적으로 연결되도록 하는 단계를 포함한다.A method of manufacturing a semiconductor device according to another embodiment of the present invention includes: providing a semiconductor die including a unit substrate including a plurality of conductive patterns and a plurality of conductive pillar; And a step of putting the unit substrate and the semiconductor die into a plating liquid tank and performing electroplating so that the conductive pattern of each unit substrate and the conductive filler of the semiconductor die are electrically connected to each other by the plating layer do.

상기 유닛 서브스트레이트는 하나의 패널 서브스트레이트에 다수개가 구비되고, 상기 유닛 서브스트레이트의 도전성 패턴은 상기 유닛 서브스트레이트들 사이의 경계 영역에 형성된 도전성 버스바에 연결된다.The unit substrate is provided with a plurality of units on one panel substrate, and the conductive pattern of the unit substrate is connected to a conductive bus bar formed in a boundary region between the unit substrates.

상기 패널 서브스트레이트로부터 각각의 유닛 서브스트레이트를 소잉하여 분리하는 소잉 단계를 더 포함하고, 상기 소잉 단계에서 상기 버스바가 제거된다.Further comprising a sowing step of sowing and separating each unit substrate from the panel substrate, wherein the bus bar is removed in the sowing step.

상기 패널 서브스트레이트는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 포함하는 절연층을 포함하고, 상기 도전성 패턴은 상기 제1면에 형성된 제1도전성 패턴과, 상기 제2면에 형성된 제2도전성 패턴을 포함하며, 상기 제1도전성 패턴과 상기 제2도전성 패턴은 상기 절연층을 관통하는 도전성 비아로 상호간 접속된다.Wherein the panel substrate includes an insulating layer including a first flat surface and a second flat surface opposite to the first surface, the conductive pattern comprising a first conductive pattern formed on the first surface, Wherein the first conductive pattern and the second conductive pattern are connected to each other by conductive vias passing through the insulating layer.

상기 패널 서브스트레이트는 제2반도체 다이를 포함하고, 상기 제2반도체 다이는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 포함하는 실리콘을 포함하고, 상기 도전성 패턴은 상기 제1면에 형성된 제1도전성 패턴과, 상기 제2면에 형성된 제2도전성 패턴을 포함하며, 상기 제1도전성 패턴과 상기 제2도전성 패턴은 상기 실리콘을 관통하는 관통전극(through silicon via)으로 상호간 접속된다.Wherein the panel substrate comprises a second semiconductor die and the second semiconductor die comprises silicon having a flat first side and a second flat side opposite to the first side, A first conductive pattern formed on the first surface and a second conductive pattern formed on the second surface, wherein the first conductive pattern and the second conductive pattern are formed by a through silicon via Respectively.

본 발명의 일 실시예는 도금 방식을 통하여 반도체 다이와 회로기판, 또는 반도체 다이와 반도체 다이를 전기적으로 연결함으로써, 일렉트로 마이그레이션 현상을 제거하고, 이에 따라 접속 계면의 접속 신뢰성을 향상시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.One embodiment of the present invention relates to a semiconductor device capable of electrically removing a electromigration phenomenon by electrically connecting a semiconductor die and a circuit board or a semiconductor die and a semiconductor die through a plating method and thereby improving connection reliability of a connection interface, And a manufacturing method thereof.

본 발명의 다른 실시예는 열공정이 필요없는 도금 방식을 통하여 반도체 다이와 회로기판, 또는 반도체 다이와 반도체 다이를 전기적으로 연결함으로써, 워페이지 현상을 감소시키고, 이에 따라 대형 패널 방식으로 반도체 디바이스를 제조할 수 있는 반도체 디바이스의 제조 방법을 제공한다.Another embodiment of the present invention is to electrically connect a semiconductor die and a circuit board or a semiconductor die to a semiconductor die through a plating method which does not require thermal processing to reduce the warpage phenomenon and thereby to manufacture a semiconductor device in a large- A method of manufacturing a semiconductor device is provided.

도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이고, 도 1b 및 도 1c는 도 1a의 1b 및 1c를 확대 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 중 패널 서브스트레이트를 도시한 저면도이고, 도 3b는 버스바를 포함하는 유닛 서브스트레이트를 도시한 저면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 중 웨이퍼에 다수의 반도체 다이가 탑재된 상태를 도시한 평면도이다.FIG. 1A is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention, and FIGS. 1B and 1C are enlarged views of 1B and 1C of FIG. 1A.
2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 3A is a bottom view showing a panel substrate in a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 3B is a bottom view showing a unit substrate including a bus bar.
4 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention.
5 is a plan view showing a state in which a plurality of semiconductor dies are mounted on a wafer in a method of manufacturing a semiconductor device according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the following drawings, thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals denote the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

또한, 본 명세서에서 사용되는 "서브스트레이트"라는 용어는 경성 회로기판, 연성 회로기판, 세라믹 기판, 반도체 다이 또는 웨이퍼를 포함한다.Further, the term "substrate" as used herein includes a hard circuit substrate, a flexible circuit substrate, a ceramic substrate, a semiconductor die or a wafer.

도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이고, 도 1b 및 도 1c는 도 1a의 1b 및 1c를 확대 도시한 단면도이다.FIG. 1A is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention, and FIGS. 1B and 1C are enlarged views of 1B and 1C of FIG. 1A.

도 1a에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)는 서브스트레이트(110), 반도체 다이(120) 및 도금층(130)을 포함한다. 또한, 본 발명은 언더필(140), 인캡슐란트(150) 및 솔더볼(160)을 더 포함할 수 있다.1A, a semiconductor device 100 according to the present invention includes a substrate 110, a semiconductor die 120, In addition, the present invention may further include an underfill 140, an encapsulant 150, and a solder ball 160.

서브스트레이트(110)는 대략 평평한 제1면(111a)과, 제1면(111a)의 반대면인 제2면(111b)을 갖는 절연층(111)과, 제1면(111a)에 형성된 제1도전성 패턴(112a), 제2면(111b)에 형성된 제2도전성 패턴(112b), 절연층(111)을 관통하여 제1도전성 패턴(112a)과 제2도전성 패턴(112b)을 전기적으로 접속하는 도전성 비아(112c)를 포함한다. The substrate 110 includes an insulating layer 111 having a substantially planar first surface 111a and a second surface 111b opposite to the first surface 111a and a second surface 111b formed on the first surface 111a. The first conductive pattern 112a and the second conductive pattern 112b are electrically connected to each other through the first conductive pattern 112a, the second conductive pattern 112b formed on the second surface 111b, and the insulating layer 111, Gt; 112c < / RTI >

여기서, 제1도전성 패턴(112a), 제2도전성 패턴(112b) 및 도전성 비아(112c)는 구리 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.Here, the first conductive pattern 112a, the second conductive pattern 112b, and the conductive via 112c may be formed of any one selected from copper and its equivalents, but the present invention is not limited thereto.

절연층(111)의 제1면(111a)은 제1보호층(114a)으로 보호되고, 절연층(111)의 제2면(111b)은 제2보호층(114b)으로 보호된다. 물론, 제1보호층(114a)는 외측으로 개방되지 않은 제1도전성 패턴(112a)을 보호하고, 또한 제2보호층(114b)은 개방되지 않은 제2도전성 패턴(112b)을 보호한다.The first surface 111a of the insulating layer 111 is protected by the first protective layer 114a and the second surface 111b of the insulating layer 111 is protected by the second protective layer 114b. Of course, the first protective layer 114a protects the first conductive pattern 112a that is not opened to the outside, and the second protective layer 114b protects the second conductive pattern 112b that is not opened.

이러한 서브스트레이트(110)는 실질적으로 연성 회로기판, 경성 회로기판, 세라믹 기판 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.The substrate 110 may be substantially any one selected from a flexible circuit board, a rigid circuit board, a ceramic substrate, and equivalents thereof, but the present invention is not limited thereto.

반도체 다이(120)는 서브스트레이트(110)를 향하는 면에 다수의 본드 패드(121)가 형성되고, 본드 패드(121)의 외측 영역에는 보호층(123)이 형성되어 있다. 더불어, 본드 패드(121)에는 도전성 필러(122)가 형성되며, 이러한 도전성 필러(122)는 실질적으로 서브스트레이트(110)의 제1도전성 패턴(112a)에 전기적으로 접속된다. 이러한 도전성 필러(122)는 제1도전성 패턴(112a) 또는 제2도전성 패턴(112b)과 동일 재료로 형성될 수 있다. 일례로, 도전성 필러(122)는 구리, 구리 합금 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.A plurality of bond pads 121 are formed on a surface of the semiconductor die 120 facing the substrate 110 and a protective layer 123 is formed on an outer region of the bond pads 121. In addition, a conductive filler 122 is formed on the bond pad 121, and the conductive filler 122 is electrically connected to the first conductive pattern 112a of the substrate 110 substantially. The conductive filler 122 may be formed of the same material as the first conductive pattern 112a or the second conductive pattern 112b. For example, the conductive filler 122 may be any one selected from copper, a copper alloy, and equivalents thereof, but the present invention is not limited thereto.

도금층(130)은 제1도전성 패턴(112a) 및 도전성 필러(122)를 일체로 감쌈으로써, 제1도전성 패턴(112a) 및 도전성 필러(122)가 상호간 전기적으로 접속되도록 한다. 이러한 도금층(130)은 도전성 필러(122) 및 제1도전성 패턴(112a)과 동일한 재료로 형성됨이 바람직하다. 일례로, 도금층(130)은 구리, 구리 합금 및 그 등가물 중에서 선택된 어느 하나일 수 있다.The plating layer 130 covers the first conductive pattern 112a and the conductive filler 122 so that the first conductive pattern 112a and the conductive filler 122 are electrically connected to each other. It is preferable that the plating layer 130 is formed of the same material as the conductive filler 122 and the first conductive pattern 112a. In one example, the plating layer 130 may be any one selected from copper, a copper alloy, and the like.

이와 같이 하여, 본 발명에서는 제1도전성 패턴(112a), 도전성 필러(122) 및 도금층(130)이 동일한 재료로 형성됨으로써, 전기적 접속 영역에서 일렉트로 마이그레이션 현상이 발생하지 않게 된다. 즉, 제1도전성 패턴(112a)과 도전성 필러(122)의 사이에 이종 재료가 개재되는 것이 아니라, 동일 재료가 개재됨으로써, 제1도전성 패턴(112a)과 도전성 필러(122) 사이의 일렉트로 마이그레이션 현상이 발생하지 않게 된다. 또한, 이와 같이 일렉트로 마이그레이션 현상이 방지됨으로써, 본 발명에서는 서브스트레이트(110)와 반도체 다이(120) 사이의 접속 계면에 대한 접속 신뢰성이 향상된다.Thus, in the present invention, the first conductive pattern 112a, the conductive filler 122, and the plating layer 130 are formed of the same material, so that the electromigration phenomenon does not occur in the electrical connection region. That is, the first conductive pattern 112a and the conductive filler 122 are not interposed between the first conductive pattern 112a and the conductive filler 122, but the first conductive pattern 112a and the conductive filler 122 are electro- . In addition, since the electromigration phenomenon is prevented in this manner, connection reliability to the connection interface between the substrate 110 and the semiconductor die 120 is improved in the present invention.

언더필(140)은 서브스트레이트(110)와 반도체 다이(120) 사이의 틈에 형성되어, 서브스트레이트(110)와 반도체 다이(120)를 일체로 고정한다. 따라서, 열팽창 계수차에 의한 서브스트레이트(110)와 반도체 다이(120) 사이의 분리 현상이 억제된다. 물론, 이러한 언더필(140)은 도금층(130)의 표면을 감쌈으로써, 도금층(130)의 손상 현상도 방지한다.The underfill 140 is formed in the gap between the substrate 110 and the semiconductor die 120 to integrally fix the substrate 110 and the semiconductor die 120 together. Therefore, the separation phenomenon between the substrate 110 and the semiconductor die 120 due to the difference in thermal expansion coefficient is suppressed. Of course, such an underfill 140 also prevents damage to the plating layer 130 by covering the surface of the plating layer 130.

인캡슐란트(150)는 서브스트레이트(110) 위의 반도체 다이(120) 및 언더필(140)을 감싼다. 따라서, 서브스트레이트(110) 위의 반도체 다이(120)는 인캡슐란트(150)로 인하여 외부 충격으로부터 보호된다.The encapsulant 150 encapsulates the semiconductor die 120 on the substrate 110 and the underfill 140. Thus, the semiconductor die 120 on the substrate 110 is protected from external impacts by the encapsulant 150.

솔더볼(160)은 서브스트레이트(110)에 전기적으로 접속된다. 즉, 솔더볼(160)은 서브스트레이트(110)에 구비된 제2도전성 패턴(112b)에 전기적으로 접속된다. 이러한 솔더볼(160)은 반도체 디바이스(100)가 외부 장치에 실장되도록 하는 역할을 한다.The solder ball 160 is electrically connected to the substrate 110. That is, the solder ball 160 is electrically connected to the second conductive pattern 112b provided on the substrate 110. The solder ball 160 serves to allow the semiconductor device 100 to be mounted on an external device.

도 1b에 도시된 바와 같이, 도금층(130)은 제1도전성 패턴(112a) 및 도전성 필러(122)의 표면을 따라 일체로 형성될 수 있다. 이때, 도전성 필러(122)는 제1도전성 패턴(112a)에 직접 접촉될 수 있으며, 따라서 도전성 필러(122)와 제1도전성 패턴(112a)의 계면 사이에 도금층(130)이 존재하지 않을 수 있다. 더불어, 도금층(130)은 도전성 필러(122)의 표면(측면) 및 제1도전성 패턴(112a)의 표면(측면 및 상면의 일부 영역)을 감쌈으로써, 대략 원기둥 형태를 한다. 이러한 도금층(130)의 두께는 대략 1㎛ 내지 500㎛일 수 있으나, 이러한 두께로 본 발명을 한정하는 것은 아니다.The plating layer 130 may be integrally formed along the surfaces of the first conductive pattern 112a and the conductive filler 122, as shown in FIG. 1B. At this time, the conductive filler 122 may directly contact the first conductive pattern 112a, so that the plating layer 130 may not exist between the interface between the conductive filler 122 and the first conductive pattern 112a . In addition, the plating layer 130 is formed in a substantially cylindrical shape by wrapping the front surface (side surface) of the conductive filler 122 and the front surface (a side surface and a part of the upper surface) of the first conductive pattern 112a. The thickness of the plating layer 130 may be approximately 1 to 500 mu m, but the present invention is not limited to this thickness.

또한, 도 1c에 도시된 바와 같이, 도금층(130)은 제1도전성 패턴(112a)과 도전성 필러(122)의 사이에 개재될 수 있다. 즉, 제1도전성 패턴(112a)과 도전성 필러(122)는 직접 접촉하지 않고 일정 거리 이격될 수 있는데, 이 경우 이격된 공간에 도금층(130)이 채워질 수 있다. 이와 같이 제1도전성 패턴(112a)과 도전성 필러(122)가 직접 접촉하지 않는 경우는 공정 오차로 인해 흔히 발생될 수 있다. 예를 들면, 반도체 다이(120) 또는 서브스트레이트(110)에 공정 오차로 인해 워페이지가 발생한 경우, 도전성 필러(122)의 길이가 균일하지 않을 경우, 또는 제1도전성 패턴(112a)의 두께가 균일하지 않을 경우, 도전성 필러(122)가 제1도전성 패턴(112a)에 직접 접촉되지 않게 된다. 그러나, 도전성 필러(122)와 제1도전성 패턴(112a) 사이의 이격 거리는 대략 100㎛ 이내이므로, 도금 공정에 의해 성장하는 도금층(130)이 충분히 도전성 필러(122)와 제1도전성 패턴(112a)을 전기적으로 접속하도록 한다. 일례로, 도금층(130)은 서브스트레이트(110)의 제1도전성 패턴(112a)의 표면으로부터 성장할 수 있는데, 그 성장 두께가 대략 100㎛보다 커지게 되면, 도금층(130)이 도전성 필러(122)에 접촉하게 되고, 이후 도전성 필러(122)에도 전류가 흐름으로써, 도전성 필러(122)의 표면에도 도금층(130)이 성장하게 된다.Also, as shown in FIG. 1C, the plating layer 130 may be interposed between the first conductive pattern 112a and the conductive filler 122. FIG. That is, the first conductive pattern 112a and the conductive filler 122 may not be in direct contact with each other but may be spaced apart from each other by a predetermined distance. In this case, the spacing space may be filled with the plating layer 130. In this case, the first conductive pattern 112a and the conductive filler 122 are not in direct contact with each other, which is often caused by a process error. For example, when warpage occurs due to a process error in the semiconductor die 120 or the substrate 110, when the length of the conductive filler 122 is not uniform, or when the thickness of the first conductive pattern 112a is Otherwise, the conductive filler 122 does not directly contact the first conductive pattern 112a. The distance between the conductive filler 122 and the first conductive pattern 112a is less than about 100 占 퐉 so that the plating layer 130 grown by the plating process is sufficiently separated from the conductive filler 122 and the first conductive pattern 112a, Are electrically connected. For example, the plating layer 130 may grow from the surface of the first conductive pattern 112a of the substrate 110. When the thickness of the plating layer 130 becomes greater than about 100 占 퐉, And then the electric current also flows in the conductive filler 122, so that the plating layer 130 grows on the surface of the conductive filler 122 as well.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

본 발명에 따른 반도체 디바이스(100)의 제조 방법은 유닛 서브스트레이트(110) 및 반도체 다이(120)를 제공하는 단계와, 유닛 서브스트레이트(110)와 반도체 다이(120)를 도금 공정에 의해 형성된 도금층(130)으로 상호간 전기적으로 접속하는 단계를 포함한다. 또한, 본 발명은 인캡슐레이션 단계, 솔더볼 본딩 단계 및 소잉 단계를 더 포함할 수 있다.A method of manufacturing a semiconductor device 100 according to the present invention includes the steps of providing a unit substrate 110 and a semiconductor die 120 and forming a unit substrate 110 and a semiconductor die 120 on a plating layer (130) to each other. In addition, the present invention may further include an encapsulation step, a solder ball bonding step, and a sowing step.

도 2a에 도시된 바와 같이, 유닛 서브스트레이트(110) 및 반도체 다이(120)를 제공하는 단계에서는 도전성 패턴(제1도전성 패턴(112a))을 포함하는 유닛 서브스트레이트(110) 및 도전성 필러(122)를 포함하는 반도체 다이(120)를 제공한다.2A, the step of providing the unit substrate 110 and the semiconductor die 120 includes the step of forming the unit substrate 110 including the conductive pattern (the first conductive pattern 112a) and the conductive filler 122 (Not shown).

여기서, 유닛 서브스트레이트(110)는 하나의 패널 서브스트레이트(110p, 도 3a 참조)에 다수개가 구비되며, 절연층(111)을 중심으로 제1면(111a)에 제1도전성 패턴(112a)이 형성되고, 제2면(111b)에 제2도전성 패턴(112b)이 형성되며, 제1도전성 패턴(112a)과 제2도전성 패턴(112b)은 도전성 비아(112c)로 상호간 연결된다. 더불어, 모든 제1도전성 패턴(112a) 또는 제2도전성 패턴(112b)은 도금 공정에서 전류가 흐를 수 있도록 공통의 버스바(110b)에 전기적으로 접속될 수 있다. 도면에서는 버스바(110b)가 절연층(111)의 제2면(111b)에 형성된 것으로 도시되어 있으나, 제1면(111a)에 형성되어도 좋다. 또한, 이러한 버스바(110b)는 추후 소잉 공정에서 제거될 수 있도록, 유닛 서브스트레이트(110) 사이의 경계 영역에 형성됨이 좋다.A plurality of unit substrates 110 are provided on one panel substrate 110p (see FIG. 3A), and a first conductive pattern 112a is formed on the first surface 111a around the insulating layer 111 And a second conductive pattern 112b is formed on the second surface 111b and the first conductive pattern 112a and the second conductive pattern 112b are connected to each other through the conductive vias 112c. In addition, all of the first conductive patterns 112a and the second conductive patterns 112b can be electrically connected to the common bus bar 110b so that current can flow in the plating process. Although the bus bar 110b is shown as being formed on the second surface 111b of the insulating layer 111 in the drawing, it may be formed on the first surface 111a. The bus bar 110b may be formed in a boundary region between the unit substrates 110 so that the bus bars 110b can be removed in the later sowing process.

도 2b에 도시된 바와 같이, 유닛 서브스트레이트(110)와 반도체 다이(120)를 도금층(130)으로 상호간 전기적으로 접속하는 단계에서는 유닛 서브스트레이트(110)의 제1도전성 패턴(112a)에 반도체 다이(120)의 도전성 필러(122)가 접촉 또는 인접하도록 정렬한 상태에서, 이를 금속 도금 용액이 수용된 도금 용액 탱크에 넣어, 전기 도금을 수행함으로써, 제1도전성 패턴(112a)과 도전성 필러(122)의 표면에 일체의 도금층(130)이 형성되도록 한다. 예를 들면, 버스바(110b)에 음극의 전위를 인가하고, 도금 용액 탱크 내의 구리판에 양극의 전위를 인가함으로써, 구리판으로부터의 구리 양이온이 제1도전성 패턴(112a) 및 도전성 필러(122)의 표면에 일정 두께로 도금층(130)을 형성하도록 한다. 물론, 여기서는 구리판을 예로 하여 설명하지만, 이로서 본 발명을 한정하는 것은 아니다.2B, in the step of electrically connecting the unit substrate 110 and the semiconductor die 120 to the plating layer 130, the first conductive pattern 112a of the unit substrate 110 is electrically connected to the semiconductor die 120. [ The conductive filler 122 of the first conductive pattern 112a and the conductive filler 122 are placed in contact with or adjacent to the conductive filler 122 of the first conductive pattern 120 by placing the conductive filler 122 in the plating solution tank containing the metal plating solution, Thereby forming an integral plating layer 130 on the surface of the substrate 100. For example, by applying the potential of the negative electrode to the bus bar 110b and applying the potential of the positive electrode to the copper plate in the plating solution tank, copper cations from the copper plate are attracted to the first conductive pattern 112a and the conductive filler 122 And a plating layer 130 is formed on the surface of the substrate to a predetermined thickness. Of course, the copper plate will be described as an example here, but the present invention is not limited thereto.

더불어, 이때 유닛 서브스트레이트(110)의 제2면(111b)에 형성된 제2도전성 패턴(112b)은 절연층 또는 보호층을 이용하여 외부로 노출되지 않도록 함으로써, 제2도전성 패턴(112b)의 표면에는 도금층(130)이 형성되지 않도록 한다.At this time, the second conductive pattern 112b formed on the second surface 111b of the unit substrate 110 is not exposed to the outside by using the insulating layer or the protective layer, so that the surface of the second conductive pattern 112b The plating layer 130 is not formed.

도 2c에 도시된 바와 같이, 인캡슐레이션 단계에서는 유닛 서브스트레이트(110) 위의 반도체 다이(120)를 인캡슐란트(150)로 인캡슐레이션한다. 물론, 인캡슐레이션 전에 유닛 서브스트레이트(110)와 반도체 다이(120) 사이의 틈에 언더필(140)을 주입할 수도 있다. 물론, 이에 따라 도금층(130)은 언더필(140)로 완전히 감싸여질 수 있다.As shown in FIG. 2C, the encapsulation step encapsulates the semiconductor die 120 on the unit substrate 110 into the encapsulant 150. Of course, the underfill 140 may be injected into the gap between the unit substrate 110 and the semiconductor die 120 before encapsulation. Of course, the plating layer 130 may be completely enclosed by the underfill 140. FIG.

도 2d에 도시된 바와 같이, 솔더볼 본딩 단계에서는 유닛 서브스트레이트(110)의 제2면(111b)을 통해 노출된 제2도전성 패턴(112b)에 솔더볼(160)을 본딩한다. 일례로, 제2도전성 패턴(112b)에 휘발성 플럭스를 돗팅하고, 플럭스 위에 임시로 솔더볼(160)을 부착한 이후, 대략 150~250℃로 리플로우 공정을 수행함으로써, 플럭스는 휘발되어 제거되고, 솔더볼(160)이 제2도전성 패턴(112b)에 용융되어 부착되도록 한다. 이후 냉각 공정을 수행하게 되면, 솔더볼(160)은 제2도전성 패턴(112b)에 경화된 상태로 부착된다.As shown in FIG. 2D, the solder ball 160 is bonded to the second conductive pattern 112b exposed through the second surface 111b of the unit substrate 110 in the solder ball bonding step. For example, the flux is removed by volatilization, by applying a volatile flux to the second conductive pattern 112b, temporarily attaching the solder ball 160 onto the flux, and then performing a reflow process at approximately 150 to 250 ° C, So that the solder ball 160 is melted and attached to the second conductive pattern 112b. Then, when the cooling process is performed, the solder ball 160 is adhered to the second conductive pattern 112b in a cured state.

도 2e에 도시된 바와 같이, 소잉 단계에서는 블레이드(170)를 이용하여 패널 서브스트레이트(110p)로부터 유닛 서브스트레이트(110)를 분리함으로써, 낱개의 독립된 반도체 디바이스(100)가 구비되도록 한다. 이때, 블레이드(170)는 인캡슐란트(150) 및 유닛 서브스트레이트(110)를 절단하게 된다. 또한, 이때 블레이드(170)는 유닛 서브스트레이트(110)의 경계 영역에 형성된 버스바(110b)를 절단함으로써, 유닛 서브스트레이트(110)에 구비된 모든 제1도전성 패턴(112a) 또는 제2도전성 패턴(112b)이 전기적으로 독립되도록 한다.As shown in FIG. 2E, in the soaking step, the unit substrate 110 is separated from the panel substrate 110p by using the blade 170, so that a single independent semiconductor device 100 is provided. At this time, the blade 170 cuts the encapsulant 150 and the unit substrate 110. At this time, the blade 170 cuts the bus bar 110b formed in the boundary region of the unit substrate 110 so that all the first conductive patterns 112a or the second conductive patterns 112b provided on the unit substrate 110, (112b) are electrically isolated.

도 3a는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 중 패널 서브스트레이트를 도시한 저면도이고, 도 3b는 버스바를 포함하는 유닛 서브스트레이트를 도시한 저면도이다.FIG. 3A is a bottom view showing a panel substrate in a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 3B is a bottom view showing a unit substrate including a bus bar.

도 3a에 도시된 바와 같이, 패널 서브스트레이트(110p)는 다수의 유닛 서브스트레이트(110)를 포함한다. 예를 들면, 패널 서브스트레이트(110p)는 3×3의 유닛 서브스트레이트(110)를 포함한다. 또한, 패널 서브스트레이트(110p)에는 상술한 3×3의 유닛 서브스트레이트(110)가 다수개 구비될 수 있다.As shown in FIG. 3A, the panel substrate 110p includes a plurality of unit substrates 110. FIG. For example, the panel substrate 110p includes a 3 x 3 unit substrate 110. In addition, the panel substrate 110p may be provided with a plurality of the 3 × 3 unit substrates 110 described above.

이와 같이 하여, 본 발명은 열공정이 필요없는 도금 공정을 통하여 반도체 다이(120)와 서브스트레이트(110)(예를 들면, 회로기판)을 전기적으로 연결함으로써, 열 공정에 따른 워페이지 현상을 감소시키고, 이에 따라 대형 패널 방식으로 반도체 디바이스(100)를 제조할 수 있다.Thus, the present invention can reduce the warpage phenomenon caused by the thermal process by electrically connecting the semiconductor die 120 and the substrate 110 (e.g., circuit board) through a plating process that does not require thermal processing , So that the semiconductor device 100 can be manufactured by a large panel method.

도 3b에 도시된 바와 같이, 유닛 서브스트레이트(110)의 저면에는 다수의 제2도전성 패턴(112b)이 구비되고, 이러한 다수의 제2도전성 패턴(112b)은 유닛 서브스트레이트(110) 사이의 경계 영역에 구비된 버스바(110b)에 각각 연결된다. 3B, a plurality of second conductive patterns 112b are formed on the bottom surface of the unit substrate 110 and a plurality of second conductive patterns 112b are formed on the bottom surface of the unit substrate 110, And the bus bar 110b provided in the area.

따라서, 버스바(110b)에 일례로 음극 전위가 인가되면, 이와 연결된 모든 제2도전성 패턴(112b) 및 제1도전성 패턴(112a)에 음극 전위가 인가됨으로써, 도금 공정이 원할하게 수행된다.Accordingly, when the cathode potential is applied to the bus bar 110b, the cathode potential is applied to all the second conductive patterns 112b and the first conductive patterns 112a connected thereto, thereby performing the plating process smoothly.

도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(200)는 서브스트레이트(210)가 제2반도체 다이(웨이퍼)일 수 있다. 이러한 제2반도체 다이(210)는 평평한 제1면(211a)과, 제1면(211a)의 반대면으로서 평평한 제2면(211b)을 포함하는 실리콘(211)을 포함한다. 물론, 실리콘(211)의 내부에는 집적회로가 형성되어 있음은 당연하다. 또한, 제1면(211a)에는 제1도전성 패턴(212a)이 형성되고, 제2면(211b)에는 제2도전성 패턴(212b)이 형성된다. 여기서, 제1도전성 패턴(212a)은 통상의 도전성 패드일 수 있고, 제1도전성 패턴(212a)은 통상의 본드 패드 또는 재배선층일 수 있다.As shown in FIG. 4, the semiconductor device 200 according to the present invention may have the substrate 210 as a second semiconductor die (wafer). The second semiconductor die 210 includes a silicon 211 including a flat first surface 211a and a second flat surface 211b opposite to the first surface 211a. Needless to say, an integrated circuit is formed inside the silicon 211. A first conductive pattern 212a is formed on the first surface 211a and a second conductive pattern 212b is formed on the second surface 211b. Here, the first conductive pattern 212a may be a conventional conductive pad, and the first conductive pattern 212a may be a conventional bond pad or a re-wiring layer.

더불어, 제1도전성 패턴(212a)과 제2도전성 패턴(212b)은 실리콘을 관통하는 관통전극(through silicon via)으로 상호간 접속될 수 있다.In addition, the first conductive pattern 212a and the second conductive pattern 212b may be connected to each other via a through silicon via.

한편, 제1도전성 패턴(212a)과 실리콘(211)의 제1면(211a) 사이에는 제1보호층(213a)이 형성됨으로써, 제1도전성 패턴(212a)이 실리콘(211)의 제1면(211a)에 직접 접촉하지 않도록 되어 있다. 더불어, 실리콘(211)의 제2면(211b) 및 제2도전성 패턴(212b)은 제2보호층(213b)으로 보호된다.A first protective layer 213a is formed between the first conductive pattern 212a and the first surface 211a of the silicon 211 so that the first conductive pattern 212a covers the first surface 211a of the silicon 211, So that it does not directly come into contact with the surface 211a. In addition, the second surface 211b of the silicon 211 and the second conductive pattern 212b are protected by the second protective layer 213b.

도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 중 웨이퍼에 다수의 반도체 다이가 탑재된 상태를 도시한 평면도이다.5 is a plan view showing a state in which a plurality of semiconductor dies are mounted on a wafer in a method of manufacturing a semiconductor device according to another embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 제조 방법에서는 웨이퍼(210w)(제2반도체 다이)에 다수의 반도체 다이(120)가 탑재될 수 있다. 물론, 이러한 웨이퍼(210w)에도 제1도전성 패턴 또는 제2도전성 패턴과 전기적으로 연결된 버스바(210b)가 구비됨은 당연하다. 또한, 이러한 버스바(210b)는 웨이퍼(210w)의 소잉 공정에서 제거될 수 있도록, 웨이퍼(210w)의 소우 스트릿 라인(saw street line)에 형성됨이 바람직하다.As shown in FIG. 5, in the manufacturing method of the present invention, a plurality of semiconductor dies 120 may be mounted on the wafer 210w (second semiconductor die). It goes without saying that the wafer 210w is also provided with the bus bar 210b electrically connected to the first conductive pattern or the second conductive pattern. The bus bar 210b is preferably formed on a saw street line of the wafer 210w so that the bus bar 210b can be removed in the sowing process of the wafer 210w.

이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.It is to be understood that the present invention is not limited to the above-described embodiment, but may be embodied in various forms without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100,200; 본 발명에 따른 반도체 디바이스
110; 서브스트레이트 111; 절연층
111a; 제1면 111b; 제2면
112a; 제1도전성 패턴 112b; 제2도전성 패턴
112c; 도전성 비아 114a,114b; 제1,2보호층
120; 반도체 다이 121; 본드 패드
122; 도전성 필러 123; 보호층
130; 도금층 140; 언더필
150; 인캡슐란트 160; 솔더볼100,200; The semiconductor device
110; Substrate 111; Insulating layer
111a; A first side 111b; Second side
112a; A first conductive pattern 112b; The second conductive pattern
112c; Conductive vias 114a, 114b; The first and second protective layers
120; Semiconductor die 121; Bond pad
122; Conductive filler 123; Protective layer
130; Plated layer 140; Underfill
150; Encapsulation 160; Solder ball

Claims (14)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 유닛 서브스트레이트 및 반도체 다이를 동시에 도금액 탱크에 투입하고, 전기 도금을 수행하여, 상기 유닛 서브스트레이트의 도전성 패턴과 상기 반도체 다이의 도전성 필러가 상기 전기 도금에 의해 형성되는 도금층에 의해 상호간 전기적으로 연결되도록 하고,
상기 유닛 서브스트레이트는 하나의 패널 서브스트레이트에 다수개가 구비되고, 상기 유닛 서브스트레이트의 도전성 패턴은 상기 유닛 서브스트레이트들 사이의 경계 영역에 형성된 도전성 버스바에 연결된 것을 특징으로 하는 반도체 디바이스의 제조 방법.The unit substrate and the semiconductor die are simultaneously charged into the plating liquid tank and electroplating is performed so that the conductive pattern of the unit substrate and the conductive filler of the semiconductor die are electrically connected to each other by the plating layer formed by the electroplating and,
Wherein the unit substrate is provided with a plurality of units on one panel substrate and the conductive pattern of the unit substrate is connected to a conductive bus bar formed in a boundary region between the unit substrates. 삭제delete 제 10 항에 있어서,
상기 패널 서브스트레이트로부터 각각의 유닛 서브스트레이트를 소잉하여 분리하는 소잉 단계를 더 포함하고,
상기 소잉 단계에서 상기 버스바가 제거됨을 특징으로 하는 반도체 디바이스의 제조 방법.11. The method of claim 10,
Further comprising a sawing step of sawing and separating each unit substrate from the panel substrate,
And the bus bar is removed in the sowing step. 제 10 항에 있어서,
상기 패널 서브스트레이트는
제1면과, 상기 제1면의 반대면으로서 제2면을 포함하는 절연층을 포함하고,
상기 도전성 패턴은 상기 제1면에 형성된 제1도전성 패턴과, 상기 제2면에 형성된 제2도전성 패턴을 포함하며,
상기 제1도전성 패턴과 상기 제2도전성 패턴은 상기 절연층을 관통하는 도전성 비아로 상호간 접속된 것을 특징으로 하는 반도체 디바이스의 제조 방법.11. The method of claim 10,
The panel substrate
And an insulating layer including a first surface and a second surface as an opposite surface of the first surface,
Wherein the conductive pattern includes a first conductive pattern formed on the first surface and a second conductive pattern formed on the second surface,
Wherein the first conductive pattern and the second conductive pattern are connected to each other by conductive vias passing through the insulating layer. 제 10 항에 있어서,
상기 패널 서브스트레이트는 제2반도체 다이를 포함하고,
상기 제2반도체 다이는 제1면과, 상기 제1면의 반대면으로서 제2면을 포함하는 실리콘을 포함하고,
상기 도전성 패턴은 상기 제1면에 형성된 제1도전성 패턴과, 상기 제2면에 형성된 제2도전성 패턴을 포함하며,
상기 제1도전성 패턴과 상기 제2도전성 패턴은 상기 실리콘을 관통하는 관통전극(through silicon via)으로 상호간 접속된 것을 특징으로 하는 반도체 디바이스의 제조 방법.11. The method of claim 10,
The panel substrate comprising a second semiconductor die,
Wherein the second semiconductor die comprises silicon comprising a first side and a second side as an opposite side of the first side,
Wherein the conductive pattern includes a first conductive pattern formed on the first surface and a second conductive pattern formed on the second surface,
Wherein the first conductive pattern and the second conductive pattern are connected to each other through silicon vias through the silicon.
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