JP5322446B2

JP5322446B2 - 液晶表示装置、その駆動方法及び液晶プロジェクション装置

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Publication number: JP5322446B2
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Inventors: 昌伸大村
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Description

本発明は、液晶表示装置、その駆動方法及び液晶プロジェクション装置に関する。

アクティブマトリクス基板を用いた画像表示装置として液晶表示装置が知られており、液晶プロジェクタや液晶ディスプレイ等に広く採用されている。このようなアクティブマトリクス基板を用いた液晶表示装置は、周知のように、例えば半導体基板上にＭＯＳトランジスタによる画素スイッチと、この画素スイッチに接続される画素容量とを備えた画素セルがマトリクス上に配置されている。つまり、水平方向に沿って複数の走査線が配置されると共に、垂直方向に沿って複数の信号線が配置され、走査線と信号線の交点に画素セルが接続されている。そして、この半導体基板に対して、共通電極基板を対向配置させ、半導体基板と共通電極基板との間に液晶を封入し、液晶表示装置が形成される。

近年の液晶表示装置は、高解像度化と高画質化とが同時に要求されている。これを実現することができる従来技術として、例えば、下記の特許文献１が挙げられる。

特許文献１では、複数行の画素スイッチを同時にオン（駆動）させながら垂直走査を行うことで、次行画素の電圧書き込み時に寄生容量を介して発生するフィードスルーを回避し、高画質化を実現すると共に高速動作を実現することが記載されている。

特開平１１−１２６０５１号公報

しかしながら、上記した従来技術には、以下に示す問題点があった。複数行を同時オンさせ、同一列の複数画素へ電圧を書き込む垂直走査駆動では、画素が電源やＧＮＤ（グランド）又は、基準電圧のいずれかにショートしている場合、本来１画素の画素欠陥であるところが、複数画素が連結した連結画素欠陥となってしまう。その結果、著しい画質低下になってしまう。

連結画素欠陥が発生する原因は、以下のとおりである。例えば、Ｎ行目とＮ＋１行目の２行を同時オンさせながら垂直走査駆動を行い、Ｎ＋１行目の画素がＧＮＤとショートしていた場合を考える。

Ｎ行目の走査線によって、Ｎ行目の画素スイッチがオン状態になり電圧書き込みが可能となったとき、同時にＮ＋１行目の走査線によってＮ＋１行目の画素スイッチもオン状態になる。この状態では、Ｎ行目の画素とＮ＋１行目の画素は、信号線を介してショートしている状態になっているので、Ｎ＋１行目の画素の影響を受けてＮ行目の画素へ正常な電圧を書き込むことができない。結果としてＮ行目の画素電圧はＧＮＤ電位になってしまう。

Ｎ行目の画素への電圧書き込みが終了し、次にＮ＋１行目の画素への電圧書き込みが行われると、Ｎ＋１行目の画素は当然のごとくＧＮＤ電位になる。Ｎ＋１行目の画素へ電圧書き込みが行われているときは、Ｎ＋２行目の画素へもＧＮＤ電位が書き込まれてしまうが、Ｎ＋１行目の画素電圧書き込みが終了し、Ｎ＋２行目の画素への電圧書き込みの際、正常な電圧に書き直される。したがって、２行同時オンさせる垂直走査駆動では、２連結画素欠陥が発生してしまう。

本発明の目的は、画素電極間の寄生容量カップリングや画素間でのフィードスルーによる画質の低下を抑制し、且つ複数行にわたる画素欠陥の発生による画質の低下を抑制することである。

本発明の液晶表示装置は、対向電極との間の液晶に電圧を与える画素電極と該画素電極に接続されたスイッチ素子とを含み、行列状に複数配置された画素と、行方向の複数の前記スイッチ素子に共通に接続され、列方向に複数配置された走査線と、前記走査線に前記スイッチ素子の導通状態と非導通状態とを制御する走査信号を印加して前記画素を前記走査線毎に順次走査する垂直走査回路と、前記スイッチ素子を介して前記画素電極に接続される信号線と、映像信号線と前記信号線との接続を制御するスイッチ回路と、水平走査回路とを有する液晶表示装置であって、前記走査信号は、前記スイッチ素子を導通状態にする第１の導通信号と、該第１の導通信号よりも後に前記スイッチ素子を導通状態にする第２の導通信号と、前記第１の導通信号と前記第２の導通信号との間に前記スイッチ素子を非導通状態にする非導通信号とを有し、前記垂直走査回路は、所定の走査線に前記第２の導通信号を印加している期間に、前記所定の走査線の次に走査される走査線に対して、前記第１の導通信号を印加した後に前記非導通信号が印加されるように、前記第１の導通信号と前記第２の導通信号と前記非導通信号とを、前記所定の走査線と前記所定の走査線の次に走査される走査線に印加し、前記水平走査回路は、前記所定の走査線への前記第２の導通信号の印加と前記所定の走査線の次に走査される走査線への前記第１の導通信号の印加とが行われている間に、前記スイッチ回路を非導通状態にして前記信号線への信号の供給を行わず、前記所定の走査線への前記第２の導通信号の印加と前記所定の走査線の次に走査される走査線への前記非導通信号の印加とが行われている間に、前記スイッチ回路を導通状態にして前記信号線への前記映像信号の供給を行うことを特徴とする。

また、本発明の液晶表示装置の駆動方法は、対向電極との間の液晶に電圧を与える画素電極と該画素電極に接続されたスイッチ素子とを含み、行列状に複数配置された画素と、行方向の複数の前記スイッチ素子に共通に接続され、列方向に複数配置された走査線と、前記走査線に前記スイッチ素子の導通状態と非導通状態とを制御する走査信号を印加して前記画素を前記走査線毎に順次走査する垂直走査回路と、前記スイッチ素子を介して前記画素電極に接続される信号線と、映像信号線と前記信号線との接続を制御するスイッチ回路と、水平走査回路とを有する液晶表示装置の駆動方法であって、前記走査信号は、前記スイッチ素子を導通状態にする第１の導通信号と、該第１の導通信号よりも後に前記スイッチ素子を導通状態にする第２の導通信号と、前記第１の導通信号と前記第２の導通信号との間に前記スイッチ素子を非導通状態にする非導通信号とを有し、前記垂直走査回路が、所定の走査線に前記第２の導通信号を印加している期間に、前記所定の走査線の次に走査される走査線に対して、前記第１の導通信号を印加した後に前記非導通信号が印加されるように、前記第１の導通信号と前記第２の導通信号と前記非導通信号とを、前記所定の走査線と前記所定の走査線の次に走査される走査線に印加し、前記水平走査回路が、前記所定の走査線への前記第２の導通信号の印加と前記所定の走査線の次に走査される走査線への前記第１の導通信号の印加とが行われている間に、前記スイッチ回路を非導通状態にして前記信号線への信号の供給を行わず、前記所定の走査線への前記第２の導通信号の印加と前記所定の走査線の次に走査される走査線への前記非導通信号の印加とが行われている間に、前記スイッチ回路を導通状態にして前記信号線への前記映像信号の供給を行うことを特徴とする。

画素電極間の寄生容量カップリングや画素間でのフィードスルーによる画質の低下を抑制し、且つ複数行にわたる画素欠陥の発生による画質の低下を抑制することができる。

（第１の実施形態）
図３は、本発明の第１の実施形態による液晶表示装置の回路例を示す図である。以下、液晶表示装置及びその駆動方法を説明する。１００は、表示領域を構成する単位画素を示している。画素１００は、行列状に複数配置されており、それぞれスイッチ素子１０１と画素保持容量１０２と液晶１０４とを含んで構成されている。ここで、本実施形態ではスイッチ素子１０１としてＭＯＳトランジスタが用いられている。画素保持容量１０２の対向電極は第１の基準電圧１０３であり全画素共通となっている。図示していないが、画素トランジスタ１０１と画素保持容量１０２の接続端には電極が配置され、液晶１０４は前記電極と全画素共通の透明電極に挟まれて配置されており、前記透明電極は第２の基準電圧１０５に接続されている。

マトリックス配列された画素１００において、行方向の複数のスイッチ素子１０１の制御端子は、同一の走査線１１１〜１１４に共通に接続されている。ここで、本実施形態のスイッチ素子の制御端子としてトランジスタのゲートが用いられている。そして、列方向の複数のスイッチ素子１０１の一端は同一の信号線１２１〜１２４に共通に接続されている。ここで、本実施形態のスイッチ素子の一端としてトランジスタのソースが用いられている。

信号線１２１〜１２４には、スイッチ回路（以降、転送スイッチと呼ぶ）１３１〜１３４が接続されている。転送スイッチ１３１〜１３４の他端は、映像信号線１５０に接続されている。映像信号線１５０には、表示したい画像に応じたアナログ電圧が入力される。

転送スイッチ１３１〜１３４の制御端子は、水平走査回路１４０の出力信号１４１〜１４４によって制御されている。

水平走査回路１４０には、水平走査スタート信号ＨＳＴ、水平走査クロック信号ＨＣＫが入力されている。水平走査回路１４０は、シフトレジスタで構成されており、その詳細な構成及び動作は、多くの公知文献にて明らかにされているので、ここでの説明を省く。

走査線１１１〜１１４は、垂直走査回路１１０によって制御されている。垂直走査回路１１０には、垂直走査スタート信号ＶＳＴ、垂直走査クロック信号ＶＣＫ、さらに、制御クロック信号ＰＣＫが入力されている。垂直走査スタート信号ＶＳＴは、垂直走査回路１１０に垂直走査を開始させるための信号である。垂直走査クロック信号ＶＣＫは、垂直走査回路１１０の垂直走査のタイミングを規定するための信号である。制御クロック信号ＰＣＫは、後述するプリチャージパルス信号を生成する際の元信号となる。

図４に、本実施形態における垂直走査回路１１０の構成の一例を示す。２０１はＤフリップフロップ（以下ＤＦＦと呼ぶ）回路から構成されたシフトレジスタ回路である。２０２はＡＮＤ回路からなるプリチャージパルス信号を生成するための第１信号生成回路である。２０３はＯＲ回路からなる走査信号を生成するための第２信号生成回路である。

シフトレジスタ回路２０１を構成する１段目のＤＦＦ回路の出力信号Ｎ０は、第１信号生成回路２０２の１行目のＡＮＤ回路の一入力端子に入力される。また、第１信号生成回路２０２の全てのＡＮＤ回路の他入力端子には、制御クロック信号ＰＣＫが入力されている。該ＡＮＤ回路は、シフトレジスタ回路２０１の出力信号Ｎ０と制御クロック信号ＰＣＫとに基づく論理積信号である出力信号Ｐ１を出力する。出力信号Ｐ１は、第２信号生成回路２０３の１行目のＯＲ回路の一入力端子に入力される。ここで、第１信号生成回路の出力信号Ｐｎをプリチャージパルス信号と称する。そして、２段目のＤＦＦ回路の出力信号Ｎ１が、該ＯＲ回路の他入力端子に入力される。該ＯＲ回路は、第１信号生成回路の出力信号Ｐ１とシフトレジスタ回路２０１の出力信号Ｎ１に基づく論理和信号である出力信号ＯＵＴ１を出力する。出力信号ＯＵＴ１は１行目の走査線に供給される。ここで、第２信号生成回路の出力信号ＯＵＴｎを走査信号と称する。

また、２段目のＤＦＦ回路の出力信号Ｎ１は、第１信号生成回路２０２の２行目のＡＮＤ回路の一入力端子にも入力される。該ＡＮＤ回路は、シフトレジスタ回路２０１の出力信号Ｎ１と制御クロック信号ＰＣＫとに基づく論理積信号である出力信号Ｐ２を出力する。出力信号Ｐ２は、第２信号生成回路２０３の２行目のＯＲ回路の一入力端子に入力される。そして、３段目のＤＦＦ回路の出力信号Ｎ２が、該ＯＲ回路の他入力端子に入力される。該ＯＲ回路は、第１信号生成回路の出力信号Ｐ２とシフトレジスタ回路２０１の出力信号Ｎ２とに基づく論理和信号である出力信号ＯＵＴ２を出力する。出力信号ＯＵＴ２は２行目の走査線に供給される。

更に、３段目のＤＦＦ回路の出力信号Ｎ２は、第１信号生成回路２０２の３行目のＡＮＤ回路の一入力端子にも入力される。該ＡＮＤ回路は、シフトレジスタ回路２０１の出力信号Ｎ２と制御クロック信号ＰＣＫとの論理積信号である出力信号Ｐ３を出力する。出力信号Ｐ３は、第２信号生成回路２０３の３行目のＯＲ回路の一入力端子に入力される。そして、４段目のＤＦＦ回路の出力信号Ｎ３が、該ＯＲ回路の他入力端子に入力される。該ＯＲ回路は、第１信号生成回路の出力信号Ｐ３とシフトレジスタ回路２０１の出力信号Ｎ３の論理和信号である出力信号ＯＵＴ３を出力する。出力信号ＯＵＴ３は３行目の走査線に供給される。

そして、４段目のＤＦＦ回路の出力信号Ｎ３は、第１信号生成回路２０２の４行目のＡＮＤ回路の一入力端子に入力される。該ＡＮＤ回路は、シフトレジスタ回路２０１の出力信号Ｎ３と制御クロック信号ＰＣＫとの論理積信号である出力信号Ｐ４を出力する。出力信号Ｐ４は、第２信号生成回路２０３の４行目のＯＲ回路の一入力端子に入力される。そして、５段目のＤＦＦ回路の出力信号Ｎ４が、該ＯＲ回路の他入力端子に入力される。該ＯＲ回路は、第１信号生成回路の出力信号Ｐ４とシフトレジスタ回路２０１の出力信号Ｎ４の論理和信号である出力信号ＯＵＴ４を出力する。出力信号ＯＵＴ４は４行目の走査線に供給される。

このように、垂直走査回路１１０で生成され出力された出力信号ＯＵＴ１〜ＯＵＴ４はそれぞれ、スイッチ素子を導通状態にする第１の導通信号と、第１の導通信号の後にスイッチ素子を導通状態にする第２の導通信号と、を有している。また、出力信号ＯＵＴ１〜ＯＵＴ４はそれぞれ、第１の導通信号と第２の導通信号との間にスイッチ素子を非導通状態にする非導通信号を有している。言い換えると、垂直走査回路１１０は、１回の垂直走査期間中に１本の走査線に２つの導通信号とそれらの間の非導通信号を与えている。

また、垂直走査回路１１０は、所定の走査線、例えば１行目の走査線１１１に第２の同通信号を印加している期間に、走査線１１１の次に走査される２行目の走査線１１２に第１の導通信号と非導通信号とを印加する。以下に詳細に説明する。なお、導通信号とは、スイッチ素子が導通状態となる導通電圧を所定期間有しているパルス状の信号である。また、非導通信号は、スイッチ素子が非導通状態となる非導通電圧を所定期間有している信号である。

図１は、図４に示す垂直走査回路１１０の動作例（駆動方法）を示すタイミングチャートである。ＶＳＴ、ＶＣＫ、ＰＣＫは、垂直走査回路１１０に入力される信号を示す。Ｎ０〜Ｎ４は、シフトレジスタ回路２０１のＤＦＦ回路の出力信号を示す。Ｐ１〜Ｐ４は、第１信号生成回路２０２のＡＮＤ回路の出力信号を示す。ＯＵＴ１〜ＯＵＴ４は、第２信号生成回路２０３のＯＲ回路の出力信号である走査信号を示す。

ここで重要なことは、制御クロック信号ＰＣＫが、垂直走査クロック信号ＶＣＫに同期した信号であって、且つ、Ｈｉ（ハイ）レベルの期間が少ないデューティーの異なった信号であることである。このＨｉレベルの期間がプリチャージ動作を決めることになる。また、ＰＣＫ信号のＨｉレベル期間のタイミングも重要である。

図２は、図１の時間Ｔ１〜Ｔ２を拡大表示したものであって、本実施形態におけるプリチャージ期間を示すタイミングチャートである。図中には、水平走査スタート信号ＨＳＴ、水平走査クロック信号ＨＣＫ、及び、転送スイッチ制御信号１４１〜１４４（Ｓ１〜Ｓ４）も記載している。ここで、水平走査スタート信号ＨＳＴは、水平走査回路１４０に水平直走査を開始させるための信号である。水平走査クロック信号ＨＣＫは、水平走査回路１４０の水平走査のタイミングを規定するための信号である。

図２に示すように、プリチャージ動作を行うことができる期間は、走査線がＨｉレベルになってから水平走査期間の開始前までである。ここで、プリチャージ動作とは、所定の画素とは異なるタイミングで信号電圧が与えられる画素に、所定の画素に与えられる信号電圧を予め与える動作である。このプリチャージ動作を開始してから完了するまでの期間をプリチャージ動作期間と言う。ここでは、ＰＣＫがＨｉレベルとなっている期間がプリチャージ動作期間であって、Ｈｉレベルの期間あるいはＶＣＫ信号に対する位相を変化させることで、プリチャージ動作期間を制御することができる。

次に、本実施形態の動作を説明する。仮に、２行目の画素がＧＮＤとショートしていた場合を考える。垂直走査回路１１０は１行目の走査線１１１に走査信号ＯＵＴ１の第２の導通信号を与え、１行目の走査線１１１が導通電圧であるＨｉレベルになり、１行目の画素が電圧書き込み可能状態になる。この際に、垂直走査回路１１０は２行目の走査線１１２に走査信号ＯＵＴ２の第１の導通信号を与え、２行目の走査線１１２がＨｉレベルになり、プリチャージ動作が行われる。このとき、２行目の画素がＧＮＤとショートしているので、１行目の画素にはＧＮＤ電位が書き込まれる。このまま垂直走査が行われると、１行目の画素にはＧＮＤ電位のままとなり、本来画素に書き込まれるべき電圧が書き込まれず、１行目の画素も表示欠陥となってしまう。そこで垂直走査回路１１０は、走査線１１１に第２の導通信号が印加されている期間に、走査線１１２に第１の導通信号を印加した後で且つ前行の画素に映像信号に基づく電圧の印加が終了する前に、走査信号ＯＵＴ２によって走査線１１２に非導通信号を印加する。より好ましくは、垂直走査回路１１０は、走査線１１１に第２の導通信号が印加されている期間に、走査線１１２に第１の導通信号が与えられた後で且つ水平走査の開始前に、走査信号ＯＵＴ２によって走査線１１２に非導通信号を印加する。そのため、水平走査開始前にプリチャージ動作が終了するため、水平走査が行われる期間には１行目の画素と２行目の画素とは電気的に遮断状態になる。１行目の画素と２行目の画素とが電気的に遮断状態で水平走査が行われることにより、ビデオ信号線より本来画素に書き込まれるべき電圧が入力されると、１行目の画素はその電圧に書き直される。

ここでプリチャージ動作を行う際のプリチャージ電圧は、信号線１２１〜１２４に保持されていた電位で行われる。また、信号線１２１〜１２４の容量が数ｐＦに対して、画素容量１０２は数十ｆＦであって、信号線１２１〜１２４の容量が画素容量１０２に対して十分大きいので、プリチャージ動作が可能である。

なお、水平走査期間中、あるいは、水平走査後のブランキング期間中にプリチャージ動作を行うことは、従来技術と同じように信号線１２１〜１２４を介して隣接画素がショートすることになり、本発明の課題を解決することができない。

また、本実施形態のプリチャージ動作を用いることにより、一気に、正フィールドから負フィールド、あるいは、負フィールドから正フィールドに画素電圧が変化することがなく、電圧変化量を少なくすることができる。これにより、寄生容量を介した隣接画素へのフィードスルーの影響を抑えることができる。

なお、本実施形態は、フィールド反転駆動を行うアクティブマトリクス基板を用いた液晶表示装置に適用することが可能である。

以上により、本実施形態が示す構成を用いれば、Ｎ＋１行目の画素へのプリチャージをＮ行目の画素へ書き込みを行っている間に終了するので、Ｎ行目の画素全てが連結画素欠陥にならず、画質の低下を防止することができる。更に、Ｎ＋１行目の画素へのプリチャージをＮ行目の水平走査開始前に終了するので、Ｎ行目の画素全てが連結画素欠陥にならず、画質の低下を防止することができる。また、次行をプリチャージしながら垂直走査を行うので、正フィールドから負フィールド、あるいは、負フィールドから正フィールドに画素電圧が変化したときの隣接画素へのフィードスルーによる画質低下を低減することができる。

（第２の実施形態）
図５は、図３に示す垂直走査回路１１０の第２の実施形態である。本実施形態の特徴は、制御クロック信号ＰＣＫを、基板内部の第３信号生成回路２０４で垂直走査クロック信号ＶＣＫに基づいて生成することにある。この第３信号生成回路２０４の追加以外は、第１の実施形態に記載の垂直走査回路１１０と同じであるので説明を省く。

次に、第３信号生成回路２０４の構成を説明する。ＶＣＫはインバータ回路（以下ＩＮＶ回路）とＡＮＤ回路の一入力端子に入力され、ＩＮＶ回路の出力は、遅延回路２０５を介してＡＮＤ回路の他入力端子に入力される。ここで、遅延回路２０５は、容量と抵抗から構成されるＣＲ時定数回路を用いたアナログ的な遅延回路であっても良いし、例えば水平走査クロック信号ＨＣＫとフリップフロップ等を用いたデジタル的な遅延回路であっても良い。もちろん、バッファ回路を直列接続した遅延回路であっても構わない。また、ＩＮＶ回路と遅延回路の接続順番は逆であっても構わない。

図６に、図５で示した制御クロック信号を生成するための第３信号生成回路２０４の動作タイミングチャートを示す。ＶＳＴ、ＶＣＫが第３信号生成回路２０４に入力され、遅延回路２０５が出力信号Ｓ１を出力する。ＡＮＤ回路の一入力端子にはＶＣＫが入力され、他入力端子には遅延回路２０５の出力信号Ｓ１が入力され、ＰＣＫがＡＮＤ回路から出力される。このＰＣＫが制御クロック信号となり、第３信号生成回路２０４の出力信号となる。このタイミングチャートからわかるように、遅延回路２０５の遅延時間が垂直走査駆動のプリチャージ期間になる。

本実施形態を用いることで、第１の実施形態と同じ効果を得ることができ、且つ、従来技術と同じ入力信号のみでプリチャージ動作可能な垂直走査回路１１０を実現することができる。

（第３の実施形態）
図７は、図３に示す垂直走査回路１１０の第３の実施形態である。本実施形態が示す垂直走査回路１１０と第１の実施形態が示す垂直走査回路１１０との相違点は、第４信号生成回路２０６がシフトレジスタ回路２０１と第２信号生成回路２０３との間に設けられている点である。また、第４信号生成回路の出力信号Ｓ１が第２信号生成回路の他入力端子に入力される点である。更にシフトレジスタ回路２０１が２つのトライステートインバータと１つのインバータを有するラッチ回路で構成されている点である。

図８には、本実施形態で使用しているシフトレジスタ回路２０１の１ビット分の回路を示している。点線で囲んだ回路は、制御信号ＣＫ１によってその出力がハイインピーダンスに制御される所謂トライステートインバータであって、２つのトライステートインバータと１つのインバータでラッチ回路を構成している。

図７に示すシフトレジスタ回路２０１は、５つのラッチ回路を直列接続し、その接続点をシフトレジスタ回路２０１の出力信号Ｎ０〜Ｎ４としている。シフトレジスタ回路２０１を構成するラッチ回路に入力される制御信号ＣＫ１、ＣＫ２は、アクティブマトリクス基板外部より直接入力しても良いし、第１の実施形態で示したＶＣＫ信号より基板内部で生成しても良い。なお、制御信号ＣＫ１は水平走査クロック信号ＶＣＫの正転信号であり、ＣＫ２はＶＣＫの反転信号である。ＣＫ１の変化点とＣＫ２の変化点は、動作の安定性上、オーバーラップしてはいけない。ＣＫ１とＣＫ２がともにＬｏｗ（ロー）レベルになる期間が存在することが望ましい。

なお、奇数番目に配置されたラッチ回路は、データを取り込む際に動作するトライステートインバータのクロック端子にはＣＫ１が入力され、データを保持する際に動作するトライステートインバータのクロック端子にはＣＫ２が入力されている。

また、偶数番目に配置されたラッチ回路は、奇数番目に配置されたラッチ回路に入力される制御信号と逆の信号が入力されている。

本実施形態に用いるラッチ回路を直列接続したシフトレジスタ回路２０１では、２行の走査線を同時に走査させているかのように出力信号Ｎ０〜Ｎ４がオーバーラップしてしまう。したがって、所望の走査線のみがオンするように、第４信号生成回路２０６で、出力信号Ｎ０と出力信号Ｎ１とが１段目のＡＮＤ回路にてオーバーラップしている期間の信号を抽出している。同様に、出力信号Ｎ１と出力信号Ｎ２とが、出力信号Ｎ２と出力信号Ｎ３とが、出力信号Ｎ３と出力信号Ｎ４とが夫々２〜４段目のＡＮＤ回路にてオーバーラップしている期間の信号を抽出している。

シフトレジスタ回路２０１の出力信号Ｎ０〜Ｎ１は、夫々、第１信号生成回路２０２のＡＮＤ回路の一入力端子にも入力されている。また、第１信号生成回路２０２のＡＮＤ回路の他入力端子には、全て、制御クロック信号ＰＣＫが入力されている。

第１信号生成回路２０２の出力信号Ｐ１〜Ｐ４は、第２信号生成回路２０３の各段のＯＲ回路の一入力端子に入力される。また、第４信号生成回路２０６の出力信号Ｓ１〜Ｓ４は、夫々第２信号生成回路２０３の各段のＯＲ回路の他入力端子に入力される。そして、第２信号生成回路２０３の各段のＯＲ回路の出力信号ＯＵＴ１〜ＯＵＴ４が夫々走査線１１１〜１１４に出力される。

図９は、図７に示す垂直走査回路１１０の動作例（駆動方法）を示すタイミングチャートである。ＶＳＴ、ＣＫ１、ＣＫ２、ＰＣＫは、垂直走査回路１１０に入力される信号を示す。Ｎ０〜Ｎ４は、シフトレジスタ回路２０１の出力信号を示す。Ｐ１〜Ｐ４は、第１信号生成回路２０２のＡＮＤ回路の出力信号を示す。Ｓ１〜Ｓ４は、第４信号生成回路２０６のＡＮＤ回路の出力信号を示す。ＯＵＴ１〜ＯＵＴ４は、第２信号生成回路２０３のＯＲ回路の出力信号である走査信号を示す。

第１の実施形態と異なる点は、第１信号生成回路２０２の出力信号として、２つのパルスが生成されている点である。第２信号生成回路２０３で第４信号生成回路２０６の出力信号と論理和をとることにより、第１の実施形態と同じ走査信号ＯＵＴ１〜ＯＵＴ４を得ることが出来る。

なお、本実施形態では、ＰＣＫを外部より入力する構成になっているが、第２の実施形態で記載したように、ＶＣＫ或いは、ＣＫ１とＣＫ２より基板内部で生成することも可能である。

本実施形態を用いることで、第１の実施形態と同じ効果を得ることが出来る。更に、シフトレジスタ回路２０１をラッチ回路で構成することにより、第１又は第２の実施形態より回路規模の小さくすることが出来る。

（第４の実施形態）
図１０を用いて、第１〜第３の実施形態のアクティブマトリックス基板を用いた反射型液晶表示装置を使用した液晶プロジェクション装置について説明する。図１０は、本発明の第４の実施形態による液晶プロジェクション装置の一例である。１１０１はランプ（光源）、１１０２はリフレクター、１１０３はロッドインテグレーター、１１０４はコリメーターレンズ、１１０５は偏光変換系、１１０６はリレーレンズ、１１０７はダイクロイックミラーである。また、１１０８は偏光ビームスプリッター、１１０９はクロスプリズム、１１１０は第１〜第３の実施形態のアクティブマトリックス基板を用いた反射型液晶パネル、１１１１は投影レンズ、１１１２は全反射ミラーである。

ランプ１１０１から出た光束はリフレクター１１０２で反射し、インテグレーター１１０３の入り口に集光する。このリフレクター１１０３は楕円リフレクターであり、発光部及びインテグレーター入り口にその焦点が存在する。インテグレーター１１０３に入った光束はインテグレーター内部で０〜数回反射を繰り返し、インテグレーター出口で２次光源像を形成する。２次光源形成法としてはフライアイを用いた方法も有るが、ここでは省略する。２次光源からの光束はコリメーターレンズ１１０４を通して、おおむね平行光とされ、偏光変換系の偏光ビームスプリッター１１０５に入射する。Ｐ波は偏光ビームスプリッター１１０５で反射し、λ／２板を通りＳ波となり、全てがＳ波となりリレーレンズ１１０６に入射する。光束はリレーレンズ１１０６により、パネルに集光される。パネルに集光される間に、色分解ダイクロイックミラー１１０７、偏光板（不図示）、偏光ビームスプリッター１１０８、クロスプリズム１１０９等で色分解系が構成され、Ｓ波がそれぞれ３枚の液晶パネル１１１０に入射する。液晶パネル１１１０では液晶シャッターが、映像に合わせて画素ごとに電圧を制御する。液晶の作用によりＳ波を楕円偏光（もしくは直線偏光）に変調し、偏光ビームスプリッター１１０８でＰ波成分を透過させ、クロスプリズム１１０９で色合成した後投影レンズ１１１１から投影する形態が一般的である。

第１〜第３の実施形態によれば、画素ごとにスイッチングトランジスタを有するアクティブマトリックス基板を用いた液晶表示装置であり、高品質な出力画像を得ることができ且つ高速動作可能な垂直走査回路を有する。

Ｎ＋１行目の画素へのプリチャージをＮ行目の水平走査開始前に終了するので、連結画素欠陥にならず、画質の低下を防止することができる。また、次行をプリチャージしながら垂直走査を行うので、正フィールドから負フィールド、あるいは、負フィールドから正フィールドに画素電圧が変化したときの隣接画素へのフィードスルーによる画質低下を低減することができる。

第１〜第３の実施形態の液晶表示装置は、画素１００と、走査線１１１〜１１４と、垂直走査回路１１０とを有する。画素１００は、対向電極との間の液晶１０４に電圧を与える画素電極と該画素電極に接続されたスイッチ素子１０１とを含み、行列状に複数配置される。走査線１１１〜１１４は、行方向の複数のスイッチ素子１０１に共通に接続され、列方向に複数配置される。垂直走査回路１１０は、走査線１１１〜１１４にスイッチ素子１０１の導通状態と非導通状態とを制御する走査信号ＯＵＴ１〜ＯＵＴ４を印加して画素１００を走査線毎に順次走査する。

走査信号ＯＵＴ１〜ＯＵＴ４は、スイッチ素子を導通状態にする第１の導通信号と、第１の導通信号よりも後にスイッチ素子を導通状態にする第２の導通信号と、第１及び第２の導通信号の間にスイッチ素子を非導通状態にする非導通信号とを有する。第１の導通信号は、例えば図２の出力信号ＯＵＴ２の第１回目のハイレベルパルスである。第２の導通信号は、例えば図２の出力信号ＯＵＴ２の第２回目のハイレベルパルスである。非導通信号は、例えば図２の出力信号ＯＵＴ２の第１回目のハイレベルパルスの後のローレベル信号である。

垂直走査回路１１０は、所定の走査線１１２に走査信号ＯＵＴ２の第２の導通信号が印加されている期間に、所定の走査線の次に走査される例えば走査線１１３に、走査信号ＯＵＴ３の第１の導通信号と非導通信号を印加する。走査線１１３に印加する第１の導通信号は、例えば図２の出力信号ＯＵＴ３の第１回目のハイレベルパルスである。走査線１１３に印加する非導通信号は、例えば図２の出力信号ＯＵＴ３の第１回目のハイレベルパルスの後のローレベル信号である。

垂直走査回路１１０は、所定の走査線１１２に走査信号ＯＵＴ２の第２の導通信号が印加されている期間の後に、所定の走査線１１２の次に走査される走査線１１３に第２の導通信号（例えば図２の出力信号ＯＵＴ３の第２回目のハイレベルパルス）を印加する。液晶表示装置は、スイッチ素子１０１を介して画素電極に接続される信号線１２１〜１２４と、映像信号線１５０と信号線１２１〜１２４との接続を制御する転送スイッチ１３１〜１３４と、水平走査回路１４０とを有する。所定の走査線１１２の次に走査される走査線１１３に非導通信号が印加されている間に、水平走査回路１４０は転送スイッチ１３１〜１３４を順次導通状態にする。

図４に示すように、垂直走査回路１１０は、シフトレジスタ回路２０１と第１信号生成回路２０２と第２信号生成回路２０３とを含む。第１信号生成回路２０２は、シフトレジスタ回路２０１の出力信号と制御クロック信号ＰＣＫとに基づく論理積信号（出力信号Ｐ１〜Ｐ４）を出力する。第２信号生成回路２０３は、第１信号生成回路２０２の論理積信号とシフトレジスタ回路２０１の出力信号とに基づく論理和信号である走査信号ＯＵＴ１〜ＯＵＴ４を出力する。

また、図５に示すように、垂直走査回路１１０は、垂直走査クロック信号ＶＣＫを基に走査信号ＯＵＴ１〜ＯＵＴ４を印加する。液晶表示装置は、垂直走査クロック信号ＶＣＫを遅延回路２０５により遅延させた信号を基に制御クロックＰＣＫを第１信号生成回路２０２に出力する第３信号生成回路２０４を更に有する。

前記遅延回路２０５は、容量及び抵抗を有するＣＲ時定数回路を用いたアナログ遅延回路、又はフリップフロップ回路を用いたデジタル遅延回路である。

また、図１０の液晶プロジェクション装置は、第１〜第３の実施形態による液晶表示装置（反射型液晶パネル）１１１０と、前記液晶表示装置１１１０に光を照射するための光源（ランプ）１１０１とを有し、前記液晶表示装置１１１０からの反射光を投影する。

本発明により、画素電極間の寄生容量カップリングや画素間でのフィードスルーによる画質の低下を抑制し、且つ複数行にわたる画素欠陥の発生による画質の低下を抑制することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態における垂直走査制御回路の動作例を示すタイミングチャートである。本発明の第１の実施形態における垂直走査制御回路の動作例を示すタイミングチャートの拡大図である。本発明の第１の実施形態における液晶表示装置の回路例を示す図である。本発明の第１の実施形態における垂直走査制御回路の構成例を示す図である。本発明の第２の実施形態における垂直走査制御回路の構成例を示す図である。本発明の第２の実施形態における制御クロック信号生成回路の動作例を示すタイミングチャートである。本発明の第３の実施形態における垂直走査制御回路の構成例を示す図である。本発明の第３の実施形態における垂直走査制御回路を構成するラッチ回路の構成例を示す図である。本発明の第３の実施形態における垂直走査制御回路の動作例を示すタイミングチャートである。本発明の第４の実施形態における液晶プロジェクション装置の構成例を示す図である。

符号の説明

１００画素
１０１スイッチ素子（画素トランジスタ）
１０２画素容量
１０３第１の基準電圧
１０４液晶
１０５第２の基準電圧
１１０垂直走査回路
１１１〜１１４走査線
１２１〜１２４信号線
１３１〜１３４スイッチ回路
１４０水平走査回路
１４１〜１４４水平走査回路出力信号
１５０映像信号線
２０１シフトレジスタ回路
２０２第１信号生成回路
２０３第２信号生成回路
２０４第３信号生成回路
２０５遅延回路
２０６第４信号生成回路

Claims

対向電極との間の液晶に電圧を与える画素電極と該画素電極に接続されたスイッチ素子とを含み、行列状に複数配置された画素と、
行方向の複数の前記スイッチ素子に共通に接続され、列方向に複数配置された走査線と、
前記走査線に前記スイッチ素子の導通状態と非導通状態とを制御する走査信号を印加して前記画素を前記走査線毎に順次走査する垂直走査回路と、
前記スイッチ素子を介して前記画素電極に接続される信号線と、
映像信号線と前記信号線との接続を制御するスイッチ回路と、
水平走査回路とを有する液晶表示装置であって、
前記走査信号は、前記スイッチ素子を導通状態にする第１の導通信号と、該第１の導通信号よりも後に前記スイッチ素子を導通状態にする第２の導通信号と、前記第１の導通信号と前記第２の導通信号との間に前記スイッチ素子を非導通状態にする非導通信号とを有し、
前記垂直走査回路は、所定の走査線に前記第２の導通信号を印加している期間に、前記所定の走査線の次に走査される走査線に対して、前記第１の導通信号を印加した後に前記非導通信号が印加されるように、前記第１の導通信号と前記第２の導通信号と前記非導通信号とを、前記所定の走査線と前記所定の走査線の次に走査される走査線に印加し、
前記水平走査回路は、前記所定の走査線への前記第２の導通信号の印加と前記所定の走査線の次に走査される走査線への前記第１の導通信号の印加とが行われている間に、前記スイッチ回路を非導通状態にして前記信号線への信号の供給を行わず、前記所定の走査線への前記第２の導通信号の印加と前記所定の走査線の次に走査される走査線への前記非導通信号の印加とが行われている間に、前記スイッチ回路を導通状態にして前記信号線への前記映像信号の供給を行うことを特徴とする液晶表示装置。
前記信号線の容量が画素容量よりも大きく、
前記所定の走査線の次に走査される走査線への前記第１の導通信号の印加が開始されるよりも前に、前記水平走査回路が前記スイッチ回路を前記非導通状態にすることで、前記信号線に電位を保持させた後に、前記所定の走査線の次に走査される走査線への前記第１の導通信号の印加を開始することで、前記信号線に保持させた前記電位によって、前記所定の走査線の次に走査される走査線に接続する前記スイッチ素子を介して、当該スイッチ素子に接続する前記画素電極へ電圧の印加を行うことを特徴とする請求項１記載の液晶表示装置。
前記垂直走査回路は、シフトレジスタ回路と、前記シフトレジスタ回路の出力信号と制御クロック信号とに基づく論理積信号を出力する第１信号生成回路と、前記論理積信号と前記出力信号とに基づく論理和信号である前記走査信号を出力する第２信号生成回路と、を有することを特徴とする請求項１又は２記載の液晶表示装置。
前記垂直走査回路は、垂直走査クロック信号を基に前記走査信号を印加し、
前記垂直走査クロック信号を遅延回路により遅延させた信号と前記垂直走査クロック信号との論理積信号を前記制御クロック信号として前記第１信号生成回路に出力する第３信号生成回路を更に有することを特徴とする請求項３記載の液晶表示装置。
前記遅延回路は、容量及び抵抗を有するＣＲ時定数回路を用いたアナログ遅延回路、又は水平走査クロック信号及びフリップフロップ回路を用いたデジタル遅延回路であることを特徴とする請求項４記載の液晶表示装置。
請求項１〜５のいずれか１項に記載の液晶表示装置と、
前記液晶表示装置に光を照射するための光源とを有し、
前記液晶表示装置からの反射光を投影することを特徴とする液晶プロジェクション装置。
対向電極との間の液晶に電圧を与える画素電極と該画素電極に接続されたスイッチ素子とを含み、行列状に複数配置された画素と、行方向の複数の前記スイッチ素子に共通に接続され、列方向に複数配置された走査線と、前記走査線に前記スイッチ素子の導通状態と非導通状態とを制御する走査信号を印加して前記画素を前記走査線毎に順次走査する垂直走査回路と、前記スイッチ素子を介して前記画素電極に接続される信号線と、映像信号線と前記信号線との接続を制御するスイッチ回路と、水平走査回路とを有する液晶表示装置の駆動方法であって、
前記走査信号は、前記スイッチ素子を導通状態にする第１の導通信号と、該第１の導通信号よりも後に前記スイッチ素子を導通状態にする第２の導通信号と、前記第１の導通信号と前記第２の導通信号との間に前記スイッチ素子を非導通状態にする非導通信号とを有し、
前記垂直走査回路が、所定の走査線に前記第２の導通信号を印加している期間に、前記所定の走査線の次に走査される走査線に対して、前記第１の導通信号を印加した後に前記非導通信号が印加されるように、前記第１の導通信号と前記第２の導通信号と前記非導通信号とを、前記所定の走査線と前記所定の走査線の次に走査される走査線に印加し、
前記水平走査回路が、前記所定の走査線への前記第２の導通信号の印加と前記所定の走査線の次に走査される走査線への前記第１の導通信号の印加とが行われている間に、前記スイッチ回路を非導通状態にして前記信号線への信号の供給を行わず、前記所定の走査線への前記第２の導通信号の印加と前記所定の走査線の次に走査される走査線への前記非導通信号の印加とが行われている間に、前記スイッチ回路を導通状態にして前記信号線への前記映像信号の供給を行うことを特徴とする液晶表示装置の駆動方法。