JP5308424B2 - 制御フレーム処理回路 - Google Patents
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Description
図1において、PONシステムは、局に設置されるOLT101と、各ユーザ宅にそれぞれ設置される複数m個のONU102と、OLT101と複数m個のONU102を1:mに接続する光ファイバ103および光スプリッタ104とにより構成される。OLT101には外部のネットワーク105が接続される。
図2において、OLTは、PON側送受信回路11、制御フレーム処理回路12、ブリッジ回路13、外部ネットワーク側送受信回路14により構成される。さらに、制御フレーム処理回路12は、受信処理部15、送信処理部16、制御フレーム処理部17により構成される。
図3において、第1の制御フレーム処理部17は、MPCP状態管理部171、出力調停部172、制御フレーム作成部173により構成される。受信処理部15から入力する受信制御フレームは、MPCP状態管理部171に入力する。MPCP状態管理部171は、各イベントを契機としてMPCP処理を実現する状態遷移マシーンで構成され、状態遷移マシーンの状態に応じて1つのONUに対するn種類の制御フレーム(例えばRegisterフレームやKeep aliveフレーム)の出力要求信号#1〜#nを出力調停部172に出力する。出力調停部172は、複数の出力要求信号から1つを選択し、選択した出力要求信号に対応した制御フレームを作成するように、制御フレーム作成部173に出力指示信号を出力する。同時に、出力調停部172は、当該出力要求信号を受理したことを要求受理信号としてMPCP状態管理部171に通知し、MPCP状態管理部171はその出力要求を取り下げる。
図4において、第2の制御フレーム処理部17は、タイマ174により送信制御フレームの出力間隔を制御する構成であり、MPCP状態管理部171、出力調停部172、制御フレーム作成部173、タイマ174、アンドゲート175により構成される。
図6において、本実施例の制御フレーム処理回路を構成する受信処理部15、送信処理部16および制御フレーム処理部17は、図2に示す制御フレーム処理回路12を構成するそれぞれに対応する。
実施例1における制御フレーム処理部17のタイマ174のタイマ出力は、制御フレーム作成部173から入力するタイマセット信号に応じてオフとなるが、本実施例のタイマ出力は、送信処理部16から入力する送信確定通知信号に応じてオフとなり、カウントを開始する。そのため、送信確定通知信号が入力するまでの間の出力要求信号#1〜#nを無効とする必要がある。そこで、実施例2では、送信確定通知信号を出力調停部172に入力する構成とし、出力調停部172は送信確定通知信号が入力されるまで、出力要求信号#1〜#nを受理しない構成とする。例えば、出力調停部172は、送信確定通知信号の入力によって制御フレーム作成部173から入力する出力完了信号を有効とし、この送信確定通知信号によりカウントを開始するタイマ174のタイマ出力がオンとなって入力する複数の出力要求信号の選択に入る構成としてもよい。その他の構成は、実施例1と同様である。
12 制御フレーム処理回路
13 ブリッジ回路
14 外部ネットワーク側送受信回路
15 受信処理部
16 送信処理部
17 制御フレーム処理部
171 MPCP状態管理部
172 出力調停部
173 制御フレーム作成部
174 タイマ
175 アンドゲート
Claims (4)
- OLTと1対多で接続される複数のONU間のアクセス制御を行う送信制御フレームを生成し出力する制御フレーム処理部と、
前記制御フレーム処理部から出力された前記送信制御フレームとユーザフレームをバッファ手段に蓄積し、多重化して下りフレームを出力する送信処理部と
を備え、前記制御フレーム処理部で前記送信制御フレームの送信間隔を制御する制御フレーム処理回路において、
前記送信処理部は、前記送信制御フレームの送信完了のタイミングで送信確定通知信号を前記制御フレーム処理部に出力する構成であり、
前記制御フレーム処理部は、前記送信確定通知信号の入力時刻から前記送信制御フレームの送信間隔の規定値として定められた時間を経た後に前記送信制御フレームを生成し、前記送信処理部に出力する構成である
ことを特徴とする制御フレーム処理回路。 - 請求項1に記載の制御フレーム処理回路において、
前記制御フレーム処理部は、
前記ONUごとに、前記送信制御フレームを生成するための複数の出力要求信号の1つを選択する出力調停部と、
前記ONUごとに、前記出力調停部で選択された出力要求信号に対応する送信制御フレームを作成し、前記送信処理部に出力する制御フレーム作成部と、
前記ONUごとに、前記送信確定通知信号の入力時刻から前記送信制御フレームの送信間隔の規定値として定められた時間をカウントするタイマと、
前記ONUごとに、前記出力調停部が前記出力要求信号の選択後から前記タイマのカウント終了まで前記出力調停部に入力する前記複数の出力要求信号を無効とし、前記タイマのカウント終了後に前記出力調停部に入力する前記複数の出力要求信号を有効とする制御手段と
を備えたことを特徴とする制御フレーム処理回路。 - 請求項2に記載の制御フレーム処理回路において、
前記制御手段は、前記制御フレーム作成部が前記送信制御フレームの送信後に前記タイマのタイマ出力をオフとし、前記タイマのカウント終了後に前記タイマのタイマ出力をオンとし、当該タイマ出力がオンのときに前記出力調停部に入力する前記複数の出力要求信号を有効とする構成である
ことを特徴とする制御フレーム処理回路。 - 請求項2に記載の制御フレーム処理回路において、
前記制御手段は、前記出力調停部が前記出力要求信号の選択後から前記送信確定通知信号を入力するまで前記出力調停部に入力する前記複数の出力要求信号を無効とし、前記タイマのカウント終了後に前記出力調停部に入力する前記複数の出力要求信号を有効とする構成である
ことを特徴とする制御フレーム処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010232855A JP5308424B2 (ja) | 2010-10-15 | 2010-10-15 | 制御フレーム処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010232855A JP5308424B2 (ja) | 2010-10-15 | 2010-10-15 | 制御フレーム処理回路 |
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Publication Number | Publication Date |
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JP2012089937A JP2012089937A (ja) | 2012-05-10 |
JP5308424B2 true JP5308424B2 (ja) | 2013-10-09 |
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ID=46261120
Family Applications (1)
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JP2010232855A Active JP5308424B2 (ja) | 2010-10-15 | 2010-10-15 | 制御フレーム処理回路 |
Country Status (1)
Country | Link |
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JP (1) | JP5308424B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06244901A (ja) * | 1993-02-19 | 1994-09-02 | Fuji Xerox Co Ltd | 通信情報伝送制御装置 |
-
2010
- 2010-10-15 JP JP2010232855A patent/JP5308424B2/ja active Active
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Publication number | Publication date |
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JP2012089937A (ja) | 2012-05-10 |
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