JP5139497B2 - 制御フレーム処理回路 - Google Patents
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Description
図1において、PONシステムは、局に設置されるOLT101と、各ユーザ宅にそれぞれ設置される複数m個のONU102と、OLT101と複数m個のONU102を1:mに接続する光ファイバ103および光スプリッタ104とにより構成される。OLT101には外部のネットワーク105が接続される。
図2において、OLTは、PON側送受信回路11、1G受信処理部12−1、10G受信処理部12−2、制御フレーム処理回路13、ブリッジ回路14、外部ネットワーク側送受信回路15、1G送信処理部16−1、10G送信処理部16−2により構成される。さらに、制御フレーム処理回路13は、制御フレーム処理部17およびバッファ部18により構成される。
図3において、制御フレーム処理部17は、MPCP状態管理部171、1G出力調停部172、10G出力調停部173、1G制御フレーム作成部174、10G制御フレーム作成部175により構成される。1G受信処理部12−1および10G受信処理部12−2から入力する1G受信制御フレームおよび10G受信制御フレームは、MPCP状態管理部171に入力する。MPCP状態管理部171は、各イベントを契機としてMPCP処理を実現する状態遷移マシーンで構成され、状態遷移マシーンの状態に応じて各種1G制御フレームに対応する1G出力要求信号#1〜#n1を1G出力調停部172に出力し、また各種10G制御フレームに対応する10G出力要求信号#1〜#n2を10G出力調停部173に出力する。また、MPCP状態管理部171は、非対称10G−ONUからの1G受信制御フレームを入力し、各種10G制御フレームに対応する10G出力要求信号を10G出力調停部173に出力する。
図4において、バッファ部18は、1G送信制御フレームバッファ181、1Gユーザフレームバッファ182、10G送信制御フレームバッファ183、10Gユーザフレームバッファ184により構成される。1G送信制御フレームバッファ181は、制御フレーム処理部17から入力する1G送信制御フレームを蓄積する。1Gユーザフレームバッファ182は、ブリッジ回路14から入力する1Gユーザフレームを蓄積する。1G送信処理部16−1は、1G送信制御フレームバッファ181および1Gユーザフレームバッファ182に蓄積された1G送信制御フレームおよび1Gユーザフレームを多重化し、1G下りフレームを生成して出力する。10G送信制御フレームバッファ183は、制御フレーム処理部17から入力する10G送信制御フレームを蓄積する。10Gユーザフレームバッファ184は、ブリッジ回路14から入力する10Gユーザフレームを蓄積する。10G送信処理部16−2は、10G送信制御フレームバッファ183および10Gユーザフレームバッファ184に蓄積された10G送信制御フレームおよび10Gユーザフレームを多重化し、10G下りフレームを生成して出力する。
図5において、本実施例のOLTは、制御フレーム処理回路13の制御フレーム処理部17およびバッファ部18の構成が図2に示す従来のものと異なり、その他は同様の構成である。
図6において、制御フレーム処理部17は、MPCP状態管理部171、アンドゲート176、出力調停部177、1G/10G制御フレーム作成部178、出力間隔制御部179により構成される。
図7において、1G出力要求信号#1,#2と10G出力要求信号#1が出力調停部177に入力されている状態であり、出力調停部177はまず1G出力要求信号#1を選択する。そして、出力指示信号および1G制御フレームであることを示す1G/10G通知信号(本実施例では Lowレベル)を1G/10G制御フレーム作成部178に出力するとともに、1G要求受理信号#1をMPCP状態管理部171に出力し、MPCP状態管理部171はその1G出力要求信号#1を取り下げる。
図9において、バッファ部18は、1Gユーザフレームバッファ182、10Gユーザフレームバッファ184、1G/10G送信制御フレームバッファ185により構成される。
12−1 1G受信処理部
12−2 10G受信処理部
13 制御フレーム処理回路
14 ブリッジ回路
15 外部ネットワーク側送受信回路
16−1 1G送信処理部
16−2 10G送信処理部
17 制御フレーム処理部
171 MPCP状態管理部
172 1G出力調停部
173 10G出力調停部
174 1G制御フレーム作成部
175 10G制御フレーム作成部
176 アンドゲート
177 出力調停部
178 1G/10G制御フレーム作成部
179 出力間隔制御部
18 バッファ部
181 1G送信制御フレームバッファ
182 1Gユーザフレームバッファ
183 10G送信制御フレームバッファ
184 10Gユーザフレームバッファ
185 1G/10G送信制御フレームバッファ
Claims (3)
- OLTと1対多で接続される複数のONU間のアクセス制御を行う送信制御フレームを生成する構成であって、OLTからONU方向を下りとしたときに、下り伝送速度Abps のONU(以下、A−ONUという)および下り伝送速度Bbps (A<B)のONU(以下、B−ONUという)のアクセス制御を行う下り伝送速度Abps のA送信制御フレームおよび下り伝送速度Bbps のB送信制御フレームを生成する制御フレーム処理部と、
前記A−ONU宛てのA送信制御フレームおよびAユーザフレームを蓄積し、前記B−ONU宛てのB送信制御フレームとBユーザフレームを蓄積するバッファ部と
を備え、前記バッファ部に蓄積した前記A送信制御フレームおよびAユーザフレームを多重化する送信処理部Aに出力し、前記B送信制御フレームおよびBユーザフレームを多重化する送信処理部Bに出力する制御フレーム処理回路において、
前記制御フレーム処理部は、前記下り伝送速度Bbps に対応する動作クロックで動作し、前記A送信制御フレームおよび前記B送信制御フレームの各伝送速度を維持しながら、前記下り伝送速度Abps のフレーム間隔を保証した前記A送信制御フレームと前記B送信制御フレームを時分割多重するとともに、それぞれの伝送速度を示すフラグを挿入したA/B送信制御フレームを出力する構成であり、
前記バッファ部は、前記A/B送信制御フレームを蓄積し、前記フラグに応じて前記A送信制御フレームおよび前記B送信制御フレームに分離し、前記送信処理部Aおよび前記送信処理部Bにそれぞれ出力する構成である
ことを特徴とする制御フレーム処理回路。 - 請求項1に記載の制御フレーム処理回路において、
前記制御フレーム処理部は、
前記A−ONUのアクセス制御を行う複数のA送信制御フレームに対応する出力要求信号を前記伝送速度Bに対する前記伝送速度Aの割合で有効とし、前記B−ONUのアクセス制御を行う複数のB送信制御フレームに対応する出力要求信号と出力調停する出力調停手段と、
前記A送信制御フレームに対応する出力要求信号および前記B送信制御フレームに対応する出力要求信号に応じて前記A/B送信制御フレームを作成して出力するA/B送信制御フレーム作成手段と
を備えたことを特徴とする制御フレーム処理回路。 - 請求項1または請求項2に記載の制御フレーム処理回路において、
前記下り伝送速度Abps は1Gbps 、前記下り伝送速度Bbps は10Gbps である
ことを特徴とする制御フレーム処理回路。
Priority Applications (1)
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JP2010229248A JP5139497B2 (ja) | 2010-10-12 | 2010-10-12 | 制御フレーム処理回路 |
Applications Claiming Priority (1)
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JP2010229248A JP5139497B2 (ja) | 2010-10-12 | 2010-10-12 | 制御フレーム処理回路 |
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JP2012085081A JP2012085081A (ja) | 2012-04-26 |
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ID=46243482
Family Applications (1)
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2010
- 2010-10-12 JP JP2010229248A patent/JP5139497B2/ja active Active
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