JP5276979B2 - 平坦基板を製造する方法 - Google Patents

平坦基板を製造する方法 Download PDF

Info

Publication number
JP5276979B2
JP5276979B2 JP2008518843A JP2008518843A JP5276979B2 JP 5276979 B2 JP5276979 B2 JP 5276979B2 JP 2008518843 A JP2008518843 A JP 2008518843A JP 2008518843 A JP2008518843 A JP 2008518843A JP 5276979 B2 JP5276979 B2 JP 5276979B2
Authority
JP
Japan
Prior art keywords
substrate
layer
reactor
gas
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008518843A
Other languages
English (en)
Other versions
JP2009500813A (ja
Inventor
トラン,クワク・アイ
ビレッテ,ジェローム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TEL Solar AG
Original Assignee
TEL Solar AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TEL Solar AG filed Critical TEL Solar AG
Publication of JP2009500813A publication Critical patent/JP2009500813A/ja
Application granted granted Critical
Publication of JP5276979B2 publication Critical patent/JP5276979B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0272Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/34Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions
    • C03C17/3411Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions with at least two coatings of inorganic materials
    • C03C17/3429Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions with at least two coatings of inorganic materials at least one of the coatings being a non-oxide coating
    • C03C17/3447Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions with at least two coatings of inorganic materials at least one of the coatings being a non-oxide coating comprising a halide
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/34Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions
    • C03C17/3411Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions with at least two coatings of inorganic materials
    • C03C17/3429Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions with at least two coatings of inorganic materials at least one of the coatings being a non-oxide coating
    • C03C17/3482Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions with at least two coatings of inorganic materials at least one of the coatings being a non-oxide coating comprising silicon, hydrogenated silicon or a silicide
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24Deposition of silicon only
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4404Coatings or surface treatment on the inside of the reaction chamber or on parts thereof
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4405Cleaning of reactor or parts inside the reactor by using reactive gases
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/509Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using internal electrodes
    • C23C16/5096Flat-bed apparatus
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02422Non-crystalline insulating materials, e.g. glass, polymers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • H01L31/182Special manufacturing methods for polycrystalline Si, e.g. Si ribbon, poly Si ingots, thin films of polycrystalline Si
    • H01L31/1824Special manufacturing methods for microcrystalline Si, uc-Si
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K2323/00Functional layers of liquid crystal optical display excluding electroactive liquid crystal layer characterised by chemical composition
    • C09K2323/02Alignment layer characterised by chemical composition
    • C09K2323/023Organic silicon compound, e.g. organosilicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00Energy generation through renewable energy sources
    • Y02E10/50Photovoltaic [PV] energy
    • Y02E10/545Microcrystalline silicon PV cells
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Computer Hardware Design (AREA)
  • Mechanical Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Geochemistry & Mineralogy (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electromagnetism (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)

Description

発明の背景
本発明は、少なくとも2500cmの広さを有し、真空反応装置内でPECVDプロセスによって蒸着されたケイ素層を有する平坦基板の製造に関する。それにより、基板を製造し、ここで、ケイ素層は、一般的には、薄膜トランジスタ・ディスプレイ(TFT)用、液晶ディスプレイ(LCD)用、太陽電池用、または有機発光ディスプレイ(OLED)用の平坦基板の製造などの場合、半導体素子の一部になる。
ケイ素層を有するそのような平坦大型基板の現今の製造において、非晶質ケイ素(a−Si)は、そのような層のために最も一般的に用いられる材料である。これらの層は、一般にPECVDプロセスによって蒸着されている。しかし、残念ながら、a−Siは、電子特性が比較的劣っており、そのような平坦基板上のa−Siベースの素子は、電気的ストレス下で大きな劣化を示す傾向がある。
結晶性に富んだ材料からなる素子は、より高い電子移動度(より高い電界効果移動度)、より高いON電流などのより良好な性能を示し、経時劣化(閾値電圧シフト)が小さい傾向があることから、結晶ケイ素(μc−Siおよび「多結晶ケイ素」)が、a−Siを代替するのに良好な候補であり得ることは、本技術分野で知られている。
標準的な装置を使用し、ケイ素含有ガス、ハロゲン含有ガス、水素および希ガスの混合物をプラズマ活性化するプラズマ化学気相成長法工程(PECVD)によって、結晶性の高い物質を生成することができることも本技術分野で知られている。本願発明者らは、“Journal of SID” 2004年12月1日、P.Roca i Cabaroca(P.ロカ i カバロカ)ら(ここでは、SiF−H−Arガス混合物から窒化ケイ素の層(SiN)上にμc−Si材料を成長するための方法が報告されている)を参照している。この方法に固有の問題は、厚みの均一性が低く、下地の誘電体層SiNおよび処理されるμc−Si層の両方の特性が低いということである。厚みおよび特性の均一度は、基板近傍の環境において化学的均一性および電気的均一性によって決定される。確かに、誘電体膜およびμc−Si膜は両方とも、基板の中心部近くのこれらの特性と比較して、基板の外周部でより薄く、異なる化学組成を有するあることが分かった。
本発明の目的は、少なくとも2500cmの広さを有し、実質的に中心対称であり、真空反応装置内でPECVD処理によって蒸着されたSi層を有し、その結果、基板に沿ってその外周までの層特性および層厚の少なくとも1つを向上した平坦基板を製造する方法を提供することである。これは、以下のステップを含む方法によって達成される:a)電極間の反応空間内でRFプラズマ放電を生成するステップ;b)反応装置の内面の少なくとも一部の上に誘電体プレコートを蒸着するステップ;c)反応装置内に1つの基板を第1の表面を上記第1電極に向けて導入するステップ;d)基板の第2の表面に誘電体層を蒸着するステップ;e)上記誘電体層上にμc−Si層として上記Si層をPECVD蒸着するステップ;およびf)ステップb)〜e)を繰り返して、各単一の基板を製造するステップ。
ステップd)で蒸着されるような誘電体層に関して、厚み不均一は、主として、引き続くSi層の蒸着中の基板の外周部でのより高いエッチング速度に起因する。エッチング・
ラジカルは、特に、ステップe)においてμc−Si層を成長させるために使用されるプラズマからもたらされる。基板の外周に向けてのエッチング速度の増加は、基板のより中心近くでのエッチング・ラジカルの割合と比較して、基板の端近くでのこれらのエッチング・ラジカルのより高い割合によって引き起こされると考えられる。これは、フッ素に対してアルミニウム合金の化学的中性性が良好であることを知ることにより理解でき、その合金は、半導体組立真空反応装置の壁に慣習的に使用されている。そのような化学的中性性−消耗の減少−は、反応装置の内壁のアルミニウム合金の表面に沿ってエッチング・ラジカルの割合を増加させ、したがって、基板の周囲でエッチング速度を増加させる。真空反応装置の設置面積は、そこで製造される基板の寸法の観点から、慣習的にできるだけ小さい寸法とされることを指摘しなくてはならない。したがって、反応装置の金属壁と製造される基板の端または外周との間の間隔は、そのような壁の言及された作用を無視することができるほど大きくは調整されない。
確かに、PECVD反応装置のために最も一般に使用されるアルミニウム合金は、アルミニウム・マグネシウム合金であり、なぜなら、それは、保護フッ素ベースの外層を成長させ、したがって、洗浄ステップに容易に耐えることができるからである。これにより、慣習的に、プラズマ中のNFまたはNFからなどのフッ素ラジカルは、標準PECVDケイ素・プロセスのための真空反応装置の内面の腐食なしで、そのようなプラズマ助長洗浄の間に使用されている。
PECVD反応装置の内面の化学的中性性により、エッチング・ラジカルの利用可能量は、基板の端近くでより高く、これらのラジカルは、浸透圧効果によって基板の外周領域上へ移動する。反応装置の内部空間の設置面積が、基板の寸法と比較してより小さい寸法とされると、この効果がより大きく発揮される。利用可能なエッチング・ラジカル、フッ素ラジカルのより高い量は、結晶化に影響することによって、基板の外周領域でμc−Si層の成長に影響することとなる。したがって、エッチング・ラジカルと成長寄与ラジカルとの間の化学的なバランスの局所的な摂動は、基板の外周部で、画成された結晶フラクションと非晶質フラクションと空隙との間でSi材料組成を変更するとともに、蒸着速度の低下をもたらす。一般的に、そのような層厚みの減少および基板の端に向けての材料組成の変化は、基板上でより中心に近いそのような素子の特性に比べて、基板に沿って基板の外周の方に生成された半導体素子の特性の望まれない偏差をもたらす。
基板を導入し、次いで、基板上に層の蒸着を行い、ケイ素層としてμc−Si層を蒸着する前に、反応装置の内面の少なくとも一部の上に誘電体プレコートを蒸着することによって、金属でありほとんどアルミニウム・マグネシウム合金で処理された真空反応装置の内面は、μc−Si層の蒸着中に特に使用されるような前駆体ガスから保護される。それにより、基板の外周部に沿うエッチング・ラジカルの割合は、より中心に近い基板領域におけるそのような割合と実質的に等しく維持されると考えられる。エッチング・ラジカルの空間相対密度分布に関して、基板の中心領域およびその外周に沿った差に直面することは実質的にない。
このように、本発明が追求する主要な事項は、基板の端またはより中心近くで見られるか否かにかかわらず、プラズマ活性化ガスに実質的に等しい条件を提示することである。
以下の先行技術文献を留意されたい:米国特許第5,177,578号、米国特許第5,970,383号、米国特許第6,071,573号、米国特許第5,981,899号、米国特許第5,811,195号、特開2002−289,557、 “Journal of SID” 2004年12月1日、P.Roca i Cabaroca(P.ロカ i カバロカ)ら。
米国特許第5,970,383号は、各バッチ後に壁特性をリセットすることにより、連続またはバッチのケイ素で被覆された基板を製造する間に、真空反応装置の壁の被覆の経時成長に対処することを教示している。それにより、コーティングは、真空反応装置の壁に塗布される。単一の基板の被覆の局部均一性への反応装置の壁の影響は対処されない。
米国特許第5,981,899号は、本発明による方法を実行するために使用されるようなタイプの容量結合RFプラズマ反応装置を教示する。
米国特許第5,811,195号は、半導体処理のために、真空反応装置の壁にアルミニウム・マグネシウム合金を使用することを詳述している。
工業プロセスについて、少なくとも2500cmの大きな基板に沿った材料特性および厚みの必要な均一性を、基板領域全体にわたって検討することが重要である。例えば、TFTディスプレイ・パネル用の基板を製造するために使用されるTFT素子用の層の蒸着において、バックプレーンの各トランジスタ素子の最終特性は、上記で対応されたステップd)で蒸着されるような誘電体層の厚みおよび固有Si層の材料の構造的および電子的特性に実質的に依存する。確かに、トランジスタの応答は、閾値電圧および電荷担体移動度によって定義される。バックプレーンの様々な領域に沿ったTFT層の厚みおよびTFT材料特性の変化は、トランジスタ特性の変化をもたらすこととなる。これは、パネルにわたる画素輝度の不均一をもたらすこととなる。
これまでハロゲン前駆体ガスからのμc−Si層の蒸着に関して記載された限定は、本発明による製造方法によって実質的に取り除かれ、工業規模の製造のために予測される。
誘電体プレコートは、反応装置の内面の少なくとも一部を被覆するために塗布され、被覆される基板からおよびその全面に沿って「見られる」ように、化学環境の実質的に改善された均一性をもたらす。
本願発明者らが、「反応装置の内面の少なくとも一部」上に誘電体プレコートを設けることを述べる場合、そのような内面の領域の中にプレコートによって被覆されない部分があることを排除することを希望せず、被覆されない部分は、被覆される基板の全面が処理中に受ける電気化学的環境のために、問題にならない、または無視できる。
本発明による方法の1つの実施形態では、反応装置は、基板キャリア第1電極を備えており、ガス・シャワー第2電極がそこから間隔をあけて設けられており、基板を、言及されるステップc)で第1の基板キャリア電極上に導入する。
ここで、基板を、キャリア電極に塗布された誘電体プレコート上に置く。慣習的に、プレコートで被覆された第1電極の表面は、その上におかれた基板の表面より大きい。言及されたステップd)において誘電体層の蒸着を考慮すると、基板に沿うとともに、突出するプレコートされた電極表面および反応装置の壁領域に沿って、引き続くμc−Si層の蒸着が、誘電体表面に実際に連続的に「触れる」という結果となり、キャリア電極および基板端に隣接する。それにより、特に、例えば、ガラス材料からなる基板の端に沿って、電場均一性も、大きく改善される。
本発明の基板の製造方法によって、表面の大きな基板では、その上のケイ素層が、基板の端までの厚みおよび特性の均一性が向上されたμc−Si層として提供される。このことから、そのようなケイ素層に基づいて形成された素子の電気的特性が、基板領域全体にわたって実質的に向上された局部均一性を有し、μc−Si蒸着によって、時間とともに
安定性が向上されることが確かめられる。
本発明による方法の1つの実施形態では、ステップb)およびステップd)での誘電体の蒸着の少なくとも1つを、PECVD処理によって行う。
本発明による方法のステップe)では、μc−Si層をPECVDによって蒸着するという事を考慮して、処理全体を、少なくともステップb)によってプレコートを蒸着すること、またはステップd)によって誘電体層を塗布すること、または言及されたステップb)およびd)の両方を行うことについて同じ処理のタイプを使用することによって著しく簡略化する。それにもかかわらず、状況によっては、例えば、RFプラズマ放電を使用する反応性物理蒸着(PVD)によって、プレコート層および/または誘電体層を蒸着することが好ましい。
本願発明者らが、RFプラズマを適用する、または生成することについて本発明の全体にわたって述べる場合、これは、RF電源に加えて、それぞれの電極にさらなるDCバイアスを印加することや、そのようなRFプラズマが、RFを振動する、または十分に高い繰り返し周波数のDCを振動することにより生成されることを除外しない。
さらに、いくつかの理由で、マイクロ波プラズマを使用してもよいことが考えられなければならない。ここで、マイクロ波エネルギーは、真空PECVD反応装置の反応空間に結合される。この場合、第1の電極を、基板キャリアとして使用することが好ましく、第2の電極を、均一的にそれぞれのガスまたはガス混合物を導入するためのガス・シャワーとして使用することが好ましい。
さらなる実施形態では、ステップe)により誘電体層上にμc−Si層を蒸着するステップは、ガスまたはガス混合物をプラズマ活性化するステップを含み、それによりエッチング・ラジカルおよび層成長寄与ラジカルを生成する。
1つの実施形態では、そのようなガスは、SiFであるように選択される。
さらに、本発明による方法のさらなる実施形態では、ステップe)において、ケイ素含有ガス、ハロゲン含有ガスおよび水素を含むガス混合物をプラズマ活性化する。
さらに、本発明のさらなる実施形態において、ステップe)は、希ガスを活性化するステップを含む。
さらに、本発明のさらなる実施形態では、少なくとも、被覆される基板の表面はガラスからなり、現今、慣習的に、基板全体はガラスからなる。
さらに、本発明の他の実施形態では、ステップb)およびステップd)のうちの少なくとも1つは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、フッ素化酸化ケイ素のうちの少なくとも1つを蒸着するステップを含む。
さらに、本発明による方法のさらなる実施形態において、ステップb)は、窒化ケイ素を蒸着するステップを含む。これにより、1つの実施形態において、ステップb)は、厚みd(ここで、200nm≦d≦500nmが有効である)で誘電体プレコートを蒸着するステップを含む。
さらなる実施形態では、処理される厚みdは、200nm≦d≦400nmであるように選択される。
それにより、この厚みdをより高く選択すれば、プレコート材料が剥がれる危険性が高くなることを考えなくてはならない。処理される厚みを500nmを超えて増加させると、一方では、長いプレコート時間、他方では、そのようなプレコートに伴って低減されたRF電力結合による製造設備の全処理能力がさらに減少することとなる。他方では、200nm未満の被覆厚みは、ターゲットとされた厚みおよび特性均一性を十分に向上する、つまり、厚み変化を要求する標準仕様未満、例えば、基板表面全面に沿って検討される平均の厚みの値の10%未満とするのに非効率であることが分かった。
本発明による方法のさらなる実施形態では、ステップb)は、非晶質材料の層として、誘電体プレコートを蒸着するステップを含む。それにより、プレコート層内のストレスは著しく低減される。これは、真空反応装置の金属内面へのそのようなプレコート層の付着性を向上する。
さらなる実施形態において、ステップb)で蒸着されたプレコートの材料およびステップd)で蒸着された誘電体層の材料は、少なくともそれらの組成を考えると等しい。それにより、それらは、構造において等しい必要がない。すでに言及したように、プレコートを、ステップd)で蒸着された誘電体層のために必ずしも行われない非晶質材料として蒸着してもよい。
必ずしも必須ではないが、ほとんどの場合、本発明のさらなる実施形態は、後に誘電体プレコートで被覆される反応装置の内面の少なくとも言及した部分をプラズマ洗浄するステップを含み、このようにして、ステップb)を行う前のそのような洗浄を行う。
1つの実施形態では、言及した洗浄を、プラズマ活性化SFおよび酸素中で行う。
言及したすべての実施形態での本発明による方法は、薄膜トランジスタ・ディスプレイ基板または液晶ディスプレイ基板または太陽電池基板または有機発光ディスプレイ・パネルの製造に非常に適している。それにより、そのような基板で、言及されたμc−Si層は、半導体素子の固有Si層になり、それは、当業者に完全に明らかであるように、好ましくは同じ反応装置内で真空遮断することなく、さらなる層を蒸着することによって、ステップe)に従って実現される。したがって、言及されたステップe)と言及されたステップf)との間で、平坦基板の製造が終了する前に、およびステップf)を次の単一の基板を製造するために行う前に、1つまたは複数のさらなる処理ステップを行ってもよいことを強調しなければならない。
以下、本発明を、図面を援用することに加えて、さらなる説明および実施例を援用して、当業者にさらに説明する。図面は、以下を示す。
図1は、本発明による方法を操作するために使用されてもよい簡略化された真空反応装置1を概略的に示す。真空反応装置は、周囲の反応装置の壁3を含み、壁3は、金属であり、慣習的に、アルミニウム・マグネシウム合金からなる。図1に概略的に示すように、真空反応装置内で、2次元的に延在されるガス・シャワー電極5を操作する。このガス・シャワー電極5は、真空反応装置1の壁3から少なくとも部分的に電気的に絶縁されている。一方、ガス・シャワー電極5は、電源ユニット7に電気操作的に接続されており、他方、矢印Gによって概略的に示すように、ガス供給源に接続されている。それぞれのガスまたはガス混合物を、ガス・シャワー電極5に導入し、真空反応装置の反応空間Rに多数のガス入口開口gを介して注入する。反応空間Rに沿った均一なガス分布は、例えば、ガス・シャワー電極5内の分布チャンバ9を介して、ガス入口開口gのそれぞれの2次元分布によって達成される。ガス・シャワー電極5に対向して、真空反応装置1内で真空反応装置の壁3と同じ電位で操作される、またはそれとは異なる電位で操作される基板キャリ
ア電極11が設けられており、それは、そのような場合、真空反応装置1の壁3からの基板キャリア電極11の電気絶縁性を必要とする。非伝導性または少なくとも伝導性の非常に低い層を蒸着するために適するように、電源ユニット7によって、電力を2つの電極5、11に印加する。このように、電源ユニット7は、電極5、11の電気的RF電源またはDCバイアスを有するRF電源またはパルスRF電源または高繰り返し周波数のパルス化DC電源などを備えている。
例えば、真空ポンプポート、入力/出力ロードロックなどの真空反応装置に必須のさらなる部材は、当業者に完全に既知であるため、概略的な図1に示されていない。
図2は、本発明による方法のフローチャートを示す。第1の方法ステップでは、ガス・シャワー電極5と基板キャリア電極11との間の反応空間R内に、電源ユニット7に概略的に示すような、適した電源供給の1つでRFプラズマ放電を生成する。そのようなRFプラズマ放電を用い、それぞれの反応ガスを反応空間R内に注入して、反応装置の内面の少なくとも一部の上に誘電体プレコート13を蒸着する。そのようなプレコート13は、図1の反応装置のタイプのこれらの関連部分で、図3に示され、ここで、それは、強制的である。これにより、当然のことながら、言及したプレコート13の厚みは、明瞭とするために大部分を誇張している。
言及した電極間の反応空間でRFプラズマ放電を生成し、それぞれのガスまたはガス混合物を注入し、それにより、言及した誘電体プレコートを蒸着するステップを念頭におくと、これは、本明細書でステップなどの文言および言及の順番による時間系列で行われるものとして理解されるべきではない。例えば、まず、反応空間にガスまたはガス混合物を注入し、次いで、RF放電を確立する、またはRF放電を確立し、次いで、ガスまたはガス混合物を注入することが可能であってもよい。重要なことは、両方の条件を満たす場合、すなわち、RF放電が確立され、ガスまたはガス混合物が反応空間R内に存在する場合、プレコートの蒸着が開始するということである。
誘電体プレコート13は、基板キャリア電極11の少なくとも外周部、および壁3の表面領域に沿って塗布しなければならず、それは、横方向に基板キャリア電極11の端を囲む。
特に、図1に示すような真空反応装置タイプを利用する場合、誘電体プレコートをPECVD蒸着し、それにより、以下の材料の少なくとも1つからなる:酸化ケイ素、窒化ケイ素、酸窒化ケイ素、フッ素化酸化ケイ素。現今の実施形態では、窒化ケイ素を使用する。塗布されるプレコートの厚みdは、200nm≦d≦500nmであり、それにより、現今の実施形態では、200nm≦d≦400nmである。
それにより、PECVD処理を、現今の実施形態において、言及したプレコート13の非晶質材料構造をたらすように制御する。
ここで、すべてのそのようなプレコーティングの前に、例えば、SF‐Oを含むガス混合物を使用して、壁3の金属内面のRFプラズマ反応性洗浄を行う。ただし、後で言及するように、各プレコーティング・ステップの前のそのような洗浄は(前者は、個々の単独の基板の処理の前に必須である)、省略されてもよいし、例えば、各第3の基板の後に、または、ちょうどそれが必要になるときに、洗浄するステップと入れ替えられてもよい。
本発明によって、誘電体プレコートによって被覆される壁3の一部を念頭に置くと、図1の13で示される部分は、実質的に、図1による反応装置タイプのものであり、それは
、十分に本発明による効果を引き出すために必ず被覆しなければならない。図2によれば、プレコーティング後のさらなるステップで、図1の反応装置のタイプを利用して、少なくとも2500cmの広さを有する、例えば、ガラスからなる1つの単一の表面の大きな基板を反応装置内に導入し、基板キャリア電極11上に置く。それにより、現今の操作された実施形態では、基板15は、基板キャリア電極11より小さく、その結果、電極11は、基板の周囲全体に突出している。
図3において、誘電体プレコート13で被覆された基板キャリア電極11の外周領域およびプレコートされた真空反応装置の壁3の横方向領域の拡大部分を概略的に示す。基板15を導入し、基板キャリア電極11上に置く。次いで、基板キャリア電極11、基板15、それにより、特に、その上部表面15を誘電体層17で被覆する。現今の実施形態において、図3に示すような誘電体層17は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、フッ素化酸化ケイ素のうちの少なくとも1つからなる。プレコート13として蒸着したのと同じ材料を選択してもよい。ただし、プレコート13の材料構造は、現今の実施形態では、内部応力を低減するために非晶質であり、それにより、壁3の金属面への付着性を向上し、図1に示すような反応装置タイプを利用する場合、誘電体層17を、ここでもPECVDによって基板15上に蒸着するが、誘電体層17は、同じである必要はなく、結晶性であってもよい。
基板15は、今日のガラスからの製造である。
基板15上に誘電体層17を蒸着するとき、被覆される基板15に隣接する反応空間3から見られ得る壁3の金属面は、既に実質的に存在しないことを留意されたい。したがって、基板15上に誘電体層17を蒸着する場合、そのような金属面が、蒸着平衡に対するエッチングに影響を及ぼすことはない。それにより、既に、誘電体層17を、基板15の表面15すべてにわたって、実質的に一定の厚みおよび実質的に一定の材料特性で蒸着する。基板15上に誘電体層の蒸着を行った後、言及した誘電体層17上に、μc−Siのケイ素層をPECVD蒸着する。このμc−Si層は、参照番号19の破線で、図3に示している。PECVDによって、μc−Si層19を蒸着する場合、反応空間Rは、再度、基板15の外周部に沿って蒸着平衡に対するエッチングを変更する壁3の金属面のいずれも見ないことを強調しなければならない。μc−Si層の厚みおよび構造は、基板表面15に沿って均一になる。
μc−Si層としてSi層19を蒸着するために、エッチング・ラジカルを利用する。層19の十分に結晶化した材料構造を達成するために、それは、SiFから現今の実施形態において、ガスまたはガス混合物から成長させられ、成長寄与ラジカル(ケイ素含有ラジカル)およびエッチング・ラジカル(フッ素含有ラジカル)を生成する。成長メカニズムは、完全には分からないが、エッチング・ラジカルと蒸着ラジカル(P.Roca i Cabaroca(P.ロカi カバロカ)らを参照)との間のバランスまたは平衡によって、成長が主として制御されることは知られている。一方では、電極表面を含めて、反応装置の壁のアルミニウム・マグネシウム表面としての金属面が、活性化ガスにさらされ、他方では、ガラスとしての基板材料が、同じプラズマ活性化ガスにさらされる場合、異なるラジカル/表面相互作用が生じる可能性がある。例えば、図1に示すようなタイプの標準PECVD反応装置内でのように、基板は、基板キャリア電極11上にあり、図3を念頭におくと、プレコート13が存在しないなら、そのようなエッチ−蒸着バランスは、基板15の端の近くで極度に乱されることとなる。プレコートは、まず、誘電体層の蒸着の均一性を向上し、次いで、そのような誘電体層と結合して、μc−Si層の蒸着の均一性を向上する。
プレコート・ステップ、基板上への誘電体層のための蒸着ステップ、μc−Si層のための蒸着ステップ、さらなる単一の基板のためにすべての言及されたステップを繰り返す
前の、後の層のための蒸着ステップを、有利には同一の真空反応装置内で行うことにさらに留意しなければならない。
図1の状況において、本願発明者らは、慣習的に用いられるPECVD真空反応装置、実際には、平行電極PECVD反応装置を示した。当業者にとって、他のおよび異なる公知のPECVD反応装置のタイプを、本発明を操作するために使用してもよいことは言うまでもない。実際に、常に、そこに言及された基板上のPEVD層蒸着において、基板の端に受け入れ装置の基板材料および金属材料が存在することとなり、特に、μc−Si層の均一性を向上するのに必要であると説明したとおり、プレコーティングを作製する。図1に示すようなタイプの平行平板PECVD反応装置の代わりに、一例として、ガスまたはガス混合物をマイクロ波プラズマによって活性化するPECVD反応装置を適用することが可能である。
図4は、ガラス基板の端の近くのμc−Si層の不均一性を示す。720mm×650mmのガラス基板において、図1に示すように、200nmのSiNおよび105nmのμc−Siの積層物を、PECVD反応装置内で主に蒸着した。出願人から市販されている反応装置タイプKAI 1XLを使用した。キャリア電極11は、各側において1cmずつ基板より大きかった。プレコーティングを行わなかった。基板の端の大きな不均一領域は、明らかであり、ここで、厚み平均は、105nmの値から80nmの低さまで減少する。
実施例1
ボトムゲート(BG)μc−Si:H TFTを、200℃〜約330℃で製造した。まず、SF/Oガス混合物でプラズマ洗浄することによって反応装置の壁を洗浄した。次いで、反応装置の壁を低ストレスSiN層で被覆した。これに関して、既に言及したとおり、プレコーティングのための最適厚みは、200nm〜約500nmである。
13.56MHzのRF周波数で、電気的に供給されたUnaxis KAI 1XL
PECVDシステムに、SiHを110sccm、NHを800sccm、Nを800sccm、Hを500sccm注入した。プロセス圧力は、0.75mbarであり、RF電力は、電極表面5000cmにつき850Wであった。基板はここでも、720mm×650mmのガラス基板(基板表面は約4700cm)であった。言及されたパラメーターは、反応装置の有意な内表面積に沿って、図1によってプレコート誘電体層13として低い内部応力を有する非晶質窒化ケイ素の蒸着をもたらした。プレコーティング層の蒸着後、言及された寸法のガラス基板を、図1の反応装置1としての真空反応装置内に移動し、層のTFT蒸着物を、真空を遮断することなく、本技術分野で公知の次のような技術および手法で蒸着した。第1の層は、プレコーティング層として、同じ誘電体、従って、窒化ケイ素からなる。基板上に蒸着されたこの誘電体層についての典型的な厚みも、200nm〜500nmである。基板に塗布された誘電体層の厚みに関して、図3の層17は、300nm未満であり、図3のプレコーティング層13の厚みは、少なくとも400nmであることが要求されてもよい。これは、均一性の必要条件が百分率であり、より薄い層について実現されることがより重大であるからである。
基板に誘電体層を蒸着した後、約150nmの厚みを有するμc−Si層を、フッ素リッチケイ素含有ガスと水素との比率を1:1〜約1:10の範囲で、およびフッ素リッチガスと不活性ガスとの比率を1:10〜約1:30の範囲で、大部分がフッ素リッチケイ素含有ガスSiF、水素および不活性ガス、典型的にはArを含むプラズマ活性化ガス混合物から蒸着した。μc−Si層を、毎秒およそ0.1nmの速度で蒸着した。
次いで、層の蒸着物を、機能性TFT素子の構造を達成するために、つまり、約30nmの厚みでna−Si:H接触層の蒸着によって完成した。それぞれのトランジスタ素
子がオフ状態(Ioff)である場合に、電流の漏出を回避するために、必要に応じて、さらなるa−Si:H材料層をオーム接触層の蒸着に先立って添加してもよい。考えられる高い蒸着速度により、標準非晶質ケイ素層を有するμc−Siの固有層を完成させると、平均機械処理能力が向上する可能性がある。
実施例2
実施例1の状況で説明したように、プレコーティング層の蒸着後に、ガラス基板をPECVD真空反応装置に移動し、TFT層蒸着物を異なる誘電体層から蒸着する。それにより、80sccmのSiH、350sccmのNH、620sccmのNおよび1200sccmのHを注入した。プロセス圧力は、750WのRF電力で0.6mbarであった。次いで、フッ素リッチ−ケイ素リッチ、水素−希ガスの検討例の比率が10:1:100:400である、大部分がSiFなどのフッ素リッチケイ素含有ガス、ケイ素リッチガス、SiH、水素、および不活性ガス、Arを含むガス混合物から、約150nmの厚みでμc−Si層を蒸着した。層の蒸着物を機能性TFTを達成するために、約30nmの厚みでna−Si:H接触層の蒸着によって完成させた。ここで指定しないパラメーターは、すべて、実施例1と同様であった。
実施例3
BGμc−Si:H TFTは、200℃〜約330℃で製造した。まず、洗浄後、反応装置の壁を、400nmの厚みで誘電体プレコートによってプレコートした。プレコート層は、フッ素化酸化ケイ素からなる。実施例1、2に使用される装置では、0.5mbarのプロセス圧力および200WのRF電力で、そのような層を、100sccmのSiH、100sccmのSiF、400sccmのNO、100sccmのArを使用して蒸着した。基板の範囲は、実施例1、2で言及したとおりである。これらのパラメーターは、低い内部応力を有する非晶質フッ素化酸化ケイ素の蒸着をもたらした。そのようなプレコート層を蒸着した後、ガラス基板を、反応チャンバに移動し、本技術分野で公知の技術および手法でTFT積層物をPECVD反応装置内で真空を遮断することなく蒸着した。例えば、第1の層、誘電体層を、以下の手法でPECVDによって蒸着した:0.6mbarのプロセス圧力および750WのRF電力で、80sccmのSiH、350sccmのNH、620sccmのN、1200sccmのH。次いで、約120nmの厚みでμc−Si層を、大部分がSiFなどのフッ素リッチケイ素ガス、水素および不活性ガスのArを含むガス混合物から、SiF/Hの比率が1:1:1:10の範囲で、SiF/不活性ガスの比率を1:10〜約1:30として蒸着した。μc−Si層を、230℃の反応装置の温度で毎秒およそ0.1nmの蒸着速度で蒸着した。次いで、層の積層物を機能性TFTを達成するために、つまり、約30nmのna−Si:H接触層の蒸着によって完成させた。
真空反応装置の内面に誘電体プレコートを塗布することによって、基板に塗布された両方の層、すなわち、誘電体層およびμc−Si層も、約4700cmの大きな面積の基板にわたって向上された厚み均一性を示し、正確に同じ加工条件下でプレコートを設けずに観察された共通の位置依存特性のいずれも示さなかった。
図5は、実施例1の状況に記載するように、プレコーティングの使用により、400nmの窒化ケイ素の層上に塗布されて生じた約100nmのμc−Si層についての厚み均一性の、図4で示すような実施例からの改良を示す。図4による結果に関して、図5の厚みプロフィールを720mm×650mmの基板の対角線に沿った干渉計測定で測定し、ここで、比較の目的で図4および図5に示すような結果をもたらす実験に関して、層の同じ積層物をKAI 1XL反応装置に塗布した。SiNのプレコートを約200nmの厚みで塗布した。それにより、プレコート材料として、同じSiN材料を基板上の積層物内で誘電体層に関して使用した。
このように、プレコートを設けることに加えて、処理パラメーターを、すべて、図4お
よび図5に示す結果をもたらす基板の処理に関して同様とした。明らかにわかるように、本発明による処理は、基板に沿ってその端までの厚み均一性の著しい向上、すなわち、プレコートなしの平均厚みに対して、25%の偏差の向上をもたらし、プレコートを適用する場合の平均の厚みに対して7%の著しく低減した偏差をもたらした。
さらに、本発明による誘電体プレコートを設けることにより、基板に沿った層の特性の均一性が、大きく改善される。層のそのような特性均一性は、被覆された基板の異なる位置で、分光偏光解析法を使用することにより確認することができる。分光偏光解析法は、薄膜を有する基板の光学的性質を決定するために使用される非破壊光学技術である。実験測定に適する適切なモデルを使用して、それは、層の厚み、材料の種類、結晶フラクション、粗さなどの構造情報を入手することを可能にする。
膜質を明察するために、分光偏光解析法を、基板上の400nmのSiN層上に蒸着されたμc−Si膜に行った。μc−Si層を、SiF、HおよびArガス混合物から約120nmの平均厚みまで成長させた。SiN誘電体層およびμc−Si層を、ここでもKAI 1XL PECVD反応装置でガラス基板上に蒸着した。真空反応装置内にガラス基板を移動する前に、反応装置をプラズマ活性化SF/Oで洗浄し、次いで、基板上に後に蒸着されるのと同じタイプの400nmのSiN層でプレコートした。
PECVD反応装置の内壁をプレコートすることなく、比較のために、同じ処理パラメーターで同じ基板被覆を行った。
図6a、bおよび7a、bは、言及したとおりに蒸着された、つまり、PECVD反応装置をプレコートすることなく(図6)、プレコートして(図7)、2つのμc−Si膜の擬似誘電体関数の仮想(Ei)および実際(Er)の部分を表わす。
複素誘電関数E(w)=Er(w)+iE(w)は、静止または振動電場に対する媒体の応答について記載する。それは、周波数w、したがって印加される電場のエネルギーの関数である。誘電体関数は、電場にさらした場合に、その反応に関して調査された材料のはっきりした特徴と見なすことができる。したがって、誘電体関数は、材料のタイプ、および材料構造に非常に依存する。異なる組成の材料も、異なる誘電体関数を示す。
この場合、誘電体関数は、以下の2つの理由で「擬似」と称せられる。
まず、それが、直接測定されずに、偏光解析スペクトルに直接由来する光学指数から計算されたからである。
次に、誘電体関数は、それ自体1つの材料の固有特性に導かれるように検討されるが、それは、材料の積層物のために定義されることができる。異なる厚みを有する材料の2つの積層物も、異なる擬似誘電体関数を有するように見える。さらに、擬似誘電体関数では、図6を念頭におくと、1つの基板上で調査されるように位置を変更する場合に変化する3eV未満のピーク位置を検討する場合、非常に明らかになる厚み変化を表す可能性がある障害がいくつかある。
擬似誘電体関数の挙動を、650mm×720mmのガラス基板上の2つの別個の位置に関して、図6、7の両方に示す。特性中心は、偏光解析測定について、中心の位置で結果を示し、一方、特性端は、基板周囲に隣接する、つまり、基板端から40mmの距離での偏光解析測定について結果を示す。プレコートされない反応装置についての図6の結果は、図6に明らかに示すように、2つの位置間の顕著な厚み変化を示し、それは、図7に明らかに示すように、真空反応装置のプレコーティングを行う場合、実質的に消える。
本発明による方法が、大表面基板上に蒸着されたμc−Si層の向上された厚みおよび特性均一性をもたらすことを示した。
本発明による基板を処理した後、次の基板を処理する前に、反応装置の内面を毎回洗浄せずに、ただプレコーティングを塗布したとしても、プレコーティングは、自由粒子をプレコート材料に一体化されることとなる反応装置の壁に結合し、それにより、そのような粒子が剥げ落ちるのが防がれることにさらに留意しなければならない。このように、各単一の基板処理の前に反応装置の壁をプレコーティングすることは、特定の洗浄ステップを必ず行う必要性なしに、「きれいな」反応装置の壁を確立することに寄与する。
簡略化した概略説明で、本発明による方法を操作するためにここで使用してもよい、または使用する1つのタイプのPECVD真空反応装置である。 本発明による方法のフローチャートである。 本発明によって順を追って被覆物を塗布することを説明するために、図1に示す反応装置の一部をさらに概略的に簡略化する。 慣習的な技術で基板上に蒸着されたμc−Si層の層厚分布である。 図4のものによる説明において、基板上に慣習的に蒸着されたμc−Siの厚み分布、および同じ条件下で蒸着された同じ層に沿う、本発明によるそのような厚み分布である。 層厚および材料構造を代表し、慣習的に蒸着されたμc−Si層で、基板の中心および端領域で測定される擬似誘電体機能の実際の成分である。 層厚および材料構造を代表し、慣習的に蒸着されたμc−Si層で、基板の中心および端領域で測定される擬似誘電体機能の仮想の成分である。 図6による擬似誘電体機能の実際の成分であり、図6と同じ層を、本発明による基板上に蒸着する場合、再度、基板の言及された中心および端領域で測定される。 図6による擬似誘電体機能の仮想の成分である。

Claims (19)

  1. 少なくとも2500cmの広さを有し、基板キャリア第1電極と、基板キャリア第1電極から間隔をあけられたガス・シャワー第2電極とを有する真空反応装置内でPECVDプロセスによって蒸着されたμc−Si層を有する平坦基板を製造する方法であって、
    a)前記電極間の反応空間内でRFプラズマ放電を生成するステップと、
    b)前記反応装置の内面の少なくとも一部の上に200nm≦d≦400nmの厚みdを有する誘電体プレコートを蒸着するステップと、
    c)前記反応装置内に1つの基板を導入するステップと、
    d)前記基板の表面に200nm〜500nmの厚みを有する誘電体層を蒸着するステップと、
    e)前記誘電体層上に前記μc−Si層としてSi層をPECVD蒸着するステップと、
    f)ステップb)〜e)を繰り返して、各単一の基板を製造するステップと、を有する、方法。
  2. 基板キャリア第1電極と、基板キャリア第1電極から間隔をあけられたガス・シャワー第2電極と、を有する前記反応装置を準備するステップと、
    ステップc)において、前記基板を導入して、前記第1の基板キャリア電極上に存在させるステップと、を有する、請求項1の方法。
  3. 前記反応装置の内面の少なくとも一部の上に誘電体プレコートを蒸着するステップと、前記基板の第2の表面上に誘電体層を蒸着するステップの少なくとも1つは、PECVD処理によって行われる、請求項1の方法。
  4. 前記誘電体層に前記Si層を蒸着するステップは、エッチング・ラジカルおよび層成長寄与ラジカルを生成するガスまたはガス混合物をプラズマ活性化するステップを含む、請求項1の方法。
  5. 前記ガスまたはガス混合物は、SiFを含む、請求項4の方法。
  6. ステップe)は、ケイ素含有ガス、ハロゲン含有ガス、水素を含むガス混合物をプラズマ活性化するステップを含む、請求項1の方法。
  7. ステップe)は、ガスまたは希ガスを含むガス混合物をプラズマ活性化するステップを含む、請求項1の方法。
  8. 前記基板の少なくとも前記表面は、ガラスからなる、請求項1の方法。
  9. ステップb)およびステップd)のうちの少なくとも1つは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、フッ素化酸化ケイ素のうちの少なくとも1つを蒸着するステップを含む、請求項1の方法。
  10. ステップb)は、窒化ケイ素を蒸着するステップを含む、請求項1の方法。
  11. 前記ステップb)は、非晶質材料構造の層として、前記誘電体プレコートを蒸着するステップを含む、請求項1の方法。
  12. ステップb)において蒸着された前記プレコートの材料と、ステップd)において蒸着された前記誘電体層の材料とが等しい、請求項1の方法。
  13. ステップb)を行う前に、反応装置の内面の前記少なくとも一部をプラズマ洗浄するステップをさらに含む、請求項1の方法。
  14. 前記洗浄ステップを、プラズマ活性化SFおよび酸素中で行う、請求項13の方法。
  15. 薄膜トランジスタ・ディスプレイ基板を製造する、請求項1の方法。
  16. 液晶ディスプレイ基板を製造する、請求項1の方法。
  17. 太陽電池基板を製造する、請求項1の方法。
  18. 有機発光ディスプレイ・パネルを製造する、請求項1の方法。
  19. 半導体素子の層としてのμc−Si層を有する基板を製造する、請求項1の方法。
JP2008518843A 2005-06-29 2006-06-28 平坦基板を製造する方法 Expired - Fee Related JP5276979B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US69511105P 2005-06-29 2005-06-29
US60/695,111 2005-06-29
PCT/EP2006/063660 WO2007000469A1 (en) 2005-06-29 2006-06-28 Method for manufacturing flat substrates

Publications (2)

Publication Number Publication Date
JP2009500813A JP2009500813A (ja) 2009-01-08
JP5276979B2 true JP5276979B2 (ja) 2013-08-28

Family

ID=36758391

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008518843A Expired - Fee Related JP5276979B2 (ja) 2005-06-29 2006-06-28 平坦基板を製造する方法

Country Status (5)

Country Link
US (2) US7514374B2 (ja)
EP (1) EP1899498B1 (ja)
JP (1) JP5276979B2 (ja)
CN (1) CN101208457B (ja)
WO (1) WO2007000469A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101224377B1 (ko) * 2006-02-17 2013-01-21 삼성디스플레이 주식회사 실리콘층의 형성방법 및 이를 이용한 표시기판의 제조방법
US7821637B1 (en) 2007-02-22 2010-10-26 J.A. Woollam Co., Inc. System for controlling intensity of a beam of electromagnetic radiation and method for investigating materials with low specular reflectance and/or are depolarizing
EP2304072A4 (en) * 2007-07-10 2011-06-29 Applied Materials Inc SOLAR CELLS AND METHOD AND DEVICES FOR PRODUCING THEM
US8591650B2 (en) * 2007-12-03 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for forming crystalline semiconductor film, method for manufacturing thin film transistor, and method for manufacturing display device
US8187956B2 (en) * 2007-12-03 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film, thin film transistor having microcrystalline semiconductor film, and photoelectric conversion device having microcrystalline semiconductor film
CN101994099B (zh) * 2009-08-17 2012-10-17 上海宏力半导体制造有限公司 掺氟的氧化硅薄膜的形成方法
KR101691686B1 (ko) * 2010-01-21 2016-12-30 에바텍 어드벤스드 테크놀로지스 아크티엔게젤샤프트 기판 상에 반사방지 필름의 증착을 위한 프로세스
US8343858B2 (en) * 2010-03-02 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film and method for manufacturing semiconductor device
WO2015048501A2 (en) * 2013-09-26 2015-04-02 Tel Solar Ag Process, film, and apparatus for top cell for a pv device
JP6298391B2 (ja) * 2014-10-07 2018-03-20 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6779165B2 (ja) 2017-03-29 2020-11-04 東京エレクトロン株式会社 金属汚染防止方法及び成膜装置
KR102470206B1 (ko) 2017-10-13 2022-11-23 삼성디스플레이 주식회사 금속 산화막의 제조 방법 및 금속 산화막을 포함하는 표시 소자
JP7190938B2 (ja) * 2019-02-27 2022-12-16 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US12020992B2 (en) * 2022-01-26 2024-06-25 Applied Materials, Inc. Methods and apparatus for processing a substrate

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218682A (ja) * 1988-10-03 1991-09-26 Tonen Corp 水素化結晶シリコン薄膜及び太陽電池
JPH0388321A (ja) 1989-08-31 1991-04-12 Tonen Corp 多結晶シリコン薄膜
KR100294026B1 (ko) * 1993-06-24 2001-09-17 야마자끼 순페이 전기광학장치
US5756222A (en) 1994-08-15 1998-05-26 Applied Materials, Inc. Corrosion-resistant aluminum article for semiconductor processing equipment
US5677236A (en) * 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
WO1997022141A1 (fr) * 1995-12-14 1997-06-19 Seiko Epson Corporation Procede de fabrication d'un film semi-conducteur mince et dispositif obtenu par ce procede
JP3070660B2 (ja) * 1996-06-03 2000-07-31 日本電気株式会社 気体不純物の捕獲方法及び半導体製造装置
US5981899A (en) 1997-01-17 1999-11-09 Balzers Aktiengesellschaft Capacitively coupled RF-plasma reactor
US5970383A (en) 1997-12-17 1999-10-19 Advanced Micro Devices Method of manufacturing a semiconductor device with improved control of deposition layer thickness
US6071573A (en) * 1997-12-30 2000-06-06 Lam Research Corporation Process for precoating plasma CVD reactors
JP3112880B2 (ja) * 1998-02-06 2000-11-27 鹿児島日本電気株式会社 Cvd装置のクリーニング方法
JPH11233443A (ja) * 1998-02-17 1999-08-27 Canon Inc 微結晶シリコン膜の形成方法、光起電力素子、および半導体薄膜の形成装置
US6530992B1 (en) * 1999-07-09 2003-03-11 Applied Materials, Inc. Method of forming a film in a chamber and positioning a substitute in a chamber
US6403501B1 (en) * 2000-12-27 2002-06-11 Novellus Systems, Inc. Method of controlling FSG deposition rate in an HDP reactor
US6589868B2 (en) * 2001-02-08 2003-07-08 Applied Materials, Inc. Si seasoning to reduce particles, extend clean frequency, block mobile ions and increase chamber throughput
JP2003008024A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及び半導体装置及び表示装置
KR100443908B1 (ko) * 2001-10-25 2004-08-09 삼성전자주식회사 플라즈마 화학기상증착장치 및 이를 이용한나이트라이드막 형성방법
JP4030302B2 (ja) * 2001-12-18 2008-01-09 株式会社アルバック 真空処理装置
JP2002289557A (ja) 2002-02-04 2002-10-04 Tokyo Electron Ltd 成膜方法
JP4086146B2 (ja) * 2002-03-26 2008-05-14 株式会社日立国際電気 半導体装置の製造方法および基板処理装置
US6902629B2 (en) * 2002-04-12 2005-06-07 Applied Materials, Inc. Method for cleaning a process chamber
US7204913B1 (en) * 2002-06-28 2007-04-17 Lam Research Corporation In-situ pre-coating of plasma etch chamber for improved productivity and chamber condition control
JP3897165B2 (ja) * 2002-07-02 2007-03-22 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US7341910B2 (en) * 2002-07-11 2008-03-11 Macronix International Co., Ltd. Method for forming a flash memory by using a microcrystalline polysilicon layer as a floating gate
JP2004095953A (ja) * 2002-09-02 2004-03-25 Canon Inc 窒化シリコンの堆積膜形成方法
JP4325301B2 (ja) * 2003-01-31 2009-09-02 東京エレクトロン株式会社 載置台、処理装置及び処理方法
US7595096B2 (en) * 2003-07-30 2009-09-29 Oc Oerlikon Balzers Ag Method of manufacturing vacuum plasma treated workpieces
US6974781B2 (en) * 2003-10-20 2005-12-13 Asm International N.V. Reactor precoating for reduced stress and uniform CVD
US7384486B2 (en) * 2004-03-26 2008-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Chamber cleaning method
US20050221020A1 (en) * 2004-03-30 2005-10-06 Tokyo Electron Limited Method of improving the wafer to wafer uniformity and defectivity of a deposited dielectric film

Also Published As

Publication number Publication date
EP1899498B1 (en) 2014-05-21
US7514374B2 (en) 2009-04-07
WO2007000469A1 (en) 2007-01-04
JP2009500813A (ja) 2009-01-08
US20090155494A1 (en) 2009-06-18
CN101208457B (zh) 2010-12-29
EP1899498A1 (en) 2008-03-19
CN101208457A (zh) 2008-06-25
US7897966B2 (en) 2011-03-01
US20070004220A1 (en) 2007-01-04

Similar Documents

Publication Publication Date Title
JP5276979B2 (ja) 平坦基板を製造する方法
US20050233092A1 (en) Method of controlling the uniformity of PECVD-deposited thin films
US9871124B2 (en) Method of IGZO and ZnO TFT fabrication with PECVD SiO2 passivation
US7125758B2 (en) Controlling the properties and uniformity of a silicon nitride film by controlling the film forming precursors
US9935183B2 (en) Multilayer passivation or etch stop TFT
US20090022908A1 (en) Plasma enhanced chemical vapor deposition technology for large-size processing
JP4018625B2 (ja) 薄膜トランジスタのための多段階cvd法
KR100536534B1 (ko) 박막 장치 제작방법
US9818606B2 (en) Amorphous silicon thickness uniformity improved by process diluted with hydrogen and argon gas mixture
US6911233B2 (en) Method for depositing thin film using plasma chemical vapor deposition
US7589031B2 (en) Method of avoiding haze formation on surfaces of silicon-containing PECVD-deposited thin films
JP3807127B2 (ja) シリコン系薄膜の形成方法
US20100173448A1 (en) High frequency plasma enhanced chemical vapor deposition
WO2007061273A1 (en) Method of forming silicon film by two step deposition
JPH08288223A (ja) 薄膜の製造方法
EP2944385A1 (en) A process for etching and chamber cleaning and a gas therefor
Yang et al. The latest plasma-enhanced chemical-vapor deposition technology for large-size processing
JP2001291882A (ja) 薄膜の製造方法
TWI386512B (zh) 薄膜電晶體用之黏著層
Won et al. Thin‐Film PECVD (AKT)
TW202400831A (zh) 氫含量減少的含矽層及其製造處理
JP2024102063A (ja) 表示用高密度プラズマcvdの封入適用例
KR20050103814A (ko) 박막트랜지스터의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090709

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110422

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110624

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110701

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111004

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120720

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120727

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20120914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130520

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees