JP5276354B2 - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特にショットキー接合を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a Schottky junction.
炭化珪素を半導体材料として用いた半導体装置は、高耐圧、低損失、低リーク電流、高温動作可能、高速動作可能などの優れた特徴を有する。従来、このような半導体装置として、ショットキー接合を有する半導体装置が知られている(例えば、特許文献1参照。)。図11は、従来の半導体装置901を説明するために示す図である。図11(a)は半導体装置901の平面図であり、図11(b)は図11(a)におけるA−A断面図である。
A semiconductor device using silicon carbide as a semiconductor material has excellent characteristics such as high breakdown voltage, low loss, low leakage current, high temperature operation, and high speed operation. Conventionally, a semiconductor device having a Schottky junction is known as such a semiconductor device (see, for example, Patent Document 1). FIG. 11 is a diagram for explaining a
従来の半導体装置901は、図11に示すように、n−型炭化珪素エピタキシャル層904を有する炭化珪素半導体基体900と、n−型炭化珪素エピタキシャル層904の表面上の一部に形成され、n−型炭化珪素エピタキシャル層904との界面でショトキー接合を形成するバリアメタル層906とを備え、n−型炭化珪素エピタキシャル層904の表面には、平面的に見てバリアメタル層906の端部を含むようにp型不純物領域908が形成され、p型不純物領域908の表面には、平面的に見てバリアメタル層906の一部を含むようにp++型不純物領域910が形成されている。なお、n−型炭化珪素エピタキシャル層904は、n−型炭化珪素エピタキシャル層904よりも高濃度のn型不純物を含有するn+型炭化珪素単結晶基板902上に形成されている。また、n+型炭化珪素単結晶基板902の裏面には裏面電極920が形成されている。
このため、従来の半導体装置901によれば、逆バイアス時にp型不純物領域908が空乏化し、p++型不純物領域910端の電界を緩和して高耐圧を得ることができる。
Therefore, according to the
ところで、このような半導体装置は通常高耐圧が要求される用途に用いられるため、このような半導体装置においては、逆方向サージ破壊耐量を従来よりも高くすることが求められている。もちろん、このような場合であっても、半導体装置の静特性を損なってはいけないことは言うまでもない。 By the way, since such a semiconductor device is normally used for an application that requires a high breakdown voltage, in such a semiconductor device, it is required to make the reverse surge breakdown withstand higher than before. Of course, it goes without saying that even in such a case, the static characteristics of the semiconductor device must not be impaired.
そこで、本発明は、このような事情に鑑みてなされたもので、静特性を損なうことなく、逆方向サージ破壊耐量を従来よりも高くすることが可能な半導体装置を提供することを目的とする。 Therefore, the present invention has been made in view of such circumstances, and an object of the present invention is to provide a semiconductor device capable of increasing the reverse surge breakdown resistance compared with the conventional one without impairing the static characteristics. .
本発明の半導体装置は、第1導電型の炭化珪素層と、前記炭化珪素層の表面上の一部に形成され、前記炭化珪素層との界面でショットキー接合を形成するバリアメタル層とを備え、前記炭化珪素層の表面又は表面近傍には、平面的に見て前記バリアメタル層の端部の全部又は一部を含むように第1の第2導電型不純物領域が形成され、前記第1の第2導電型不純物領域の表面又は表面近傍には、平面的に見て前記バリアメタル層の一部を含むように、前記第1の第2導電型不純物領域よりも高濃度の第2導電型不純物を含有する第2の第2導電型不純物領域が形成された半導体装置において、平面的に見て前記第2の第2導電型不純物領域の一部の領域には、前記第2の第2導電型不純物領域よりも低濃度の第2導電型不純物を含有する第3の第2導電型不純物領域が形成され、平面的に見て前記一部の領域における、前記第1の第2導電型不純物領域の第2の第2導電型不純物領域との界面よりも深い領域には、前記第1の第2導電型不純物領域よりも低濃度の第2導電型不純物を含有する第4の第2導電型不純物領域が形成され、平面的に見て前記一部の領域における、前記炭化珪素層の前記第1の第2導電型不純物領域との界面よりも深い領域には、前記炭化珪素層よりも高濃度の第1導電型不純物を含有する第1導電型不純物領域が形成されていることを特徴とする。 The semiconductor device of the present invention includes a first conductivity type silicon carbide layer and a barrier metal layer formed on a part of the surface of the silicon carbide layer and forming a Schottky junction at an interface with the silicon carbide layer. A first second conductivity type impurity region is formed on the surface of the silicon carbide layer or in the vicinity of the surface so as to include all or a part of the end portion of the barrier metal layer in plan view, The second conductivity region having a higher concentration than the first second conductivity type impurity region so as to include a part of the barrier metal layer in plan view on the surface of the first second conductivity type impurity region or in the vicinity of the surface. In a semiconductor device in which a second second conductivity type impurity region containing a conductivity type impurity is formed, a part of the second second conductivity type impurity region in the plan view includes the second second conductivity type impurity region. A third containing a second conductivity type impurity at a lower concentration than the second conductivity type impurity region; A second conductivity type impurity region is formed, and in a part of the region in plan view, a region deeper than an interface between the first second conductivity type impurity region and the second second conductivity type impurity region. Is formed with a fourth second conductivity type impurity region containing a second conductivity type impurity having a lower concentration than the first second conductivity type impurity region, and in the partial region in plan view, A first conductivity type impurity region containing a first conductivity type impurity having a concentration higher than that of the silicon carbide layer is formed in a region deeper than the interface between the silicon carbide layer and the first second conductivity type impurity region. It is characterized by being.
ところで、従来の半導体装置901においては、逆方向サージ電流の大部分はp++型不純物領域910(本発明の第2の第2導電型不純物領域に相当。)の端部を流れるため、狭い領域に多大な熱が発生することにより温度が上昇し易く、その結果、逆方向サージ破壊耐量を高くすることは容易ではない。
これに対して、本発明の半導体装置によれば、平面的に見て前記一部の領域における、前記炭化珪素層の前記第1の第2導電型不純物領域側との界面よりも深い領域には、前記炭化珪素層よりも高濃度の第1導電型不純物を含有する第1導電型不純物領域(後述する図1(b)の符号116参照。)。が形成されているため、逆バイアス時には、当該第1導電型不純物領域近傍の電界強度が高くなり、逆方向サージ電流は、当該第1導電型不純物領域に誘導されて流れるようになる。その結果、逆方向サージ電流の流れる面積を従来よりも広くすることができるため、従来よりも温度が上昇し難くなり、その結果、逆方向サージ破壊耐量を高くすることが可能となる。
By the way, in the
On the other hand, according to the semiconductor device of the present invention, in a part of the region in plan view, in the region deeper than the interface between the silicon carbide layer and the first second conductivity type impurity region side. Is a first conductivity type impurity region containing a first conductivity type impurity at a higher concentration than the silicon carbide layer (see
また、本発明の半導体装置によれば、炭化珪素層と、上記した第1導電型不純物領域とでドリフト層を構成することが可能となるため、炭化珪素層単独でドリフト層を構成する場合と比較して、ドリフト層の抵抗を低くすることが可能となる。このため、ドリフト層における逆方向サージ電流によるジュール熱の発生を抑制することが可能となるため、このことによっても、逆方向サージ破壊耐量を高くすることが可能となる。 In addition, according to the semiconductor device of the present invention, since the drift layer can be constituted by the silicon carbide layer and the first conductivity type impurity region, the case where the drift layer is constituted by the silicon carbide layer alone and In comparison, the resistance of the drift layer can be lowered. For this reason, since it becomes possible to suppress the generation of Joule heat due to the reverse surge current in the drift layer, this also makes it possible to increase the reverse surge breakdown resistance.
また、本発明の半導体装置によれば、半導体装置の静特性を決めるショットキー接合の部分については従来の半導体装置の場合と同じ構造を有するため、静特性を損なうこともない。 In addition, according to the semiconductor device of the present invention, the Schottky junction portion that determines the static characteristics of the semiconductor device has the same structure as that of the conventional semiconductor device, so that the static characteristics are not impaired.
従って、本発明の半導体装置は、静特性を損なうことなく、逆方向サージ破壊耐量を従来よりも高くすることが可能な半導体装置となる。 Therefore, the semiconductor device of the present invention is a semiconductor device capable of increasing the reverse surge breakdown resistance compared to the conventional one without impairing the static characteristics.
本発明の半導体装置においては、前記第3の第2導電型不純物領域、前記第4の第2導電型不純物領域及び第1導電型不純物領域は、前記第1の第2導電型不純物領域の底面を越える深さまで、第1導電型不純物を導入することにより形成されていることが好ましい。 In the semiconductor device of the present invention, the third second conductivity type impurity region, the fourth second conductivity type impurity region, and the first conductivity type impurity region are the bottom surfaces of the first second conductivity type impurity region. It is preferable that the first conductivity type impurity is introduced to a depth exceeding the depth of.
このような構成とすることにより、本発明の半導体装置を比較的簡易なプロセスで製造することが可能となる。 With such a configuration, the semiconductor device of the present invention can be manufactured by a relatively simple process.
本発明の半導体装置においては、前記一部の領域は、前記第2の第2導電型不純物領域の端部を除く領域であることが好ましい。 In the semiconductor device of the present invention, it is preferable that the partial region is a region excluding an end portion of the second second conductivity type impurity region.
このような構成とすることにより、逆方向サージ電流は、上記した第1導電型不純物領域に確実に誘導されて流れるようになるため、逆方向サージ破壊耐量を高くすることが可能となる。 By adopting such a configuration, the reverse surge current is surely induced and flows in the above-described first conductivity type impurity region, so that the reverse surge breakdown resistance can be increased.
本発明の半導体装置においては、前記バリアメタル層の端部は、前記第3の第2導電型不純物領域上に位置してもよいし、前記第3の第2導電型不純物領域の外側における第2の第2導電型不純物領域上に位置してもよいし、前記第2の第2導電型不純物領域の外側における第1の第2導電型不純物領域上に位置してもよい。 In the semiconductor device of the present invention, an end portion of the barrier metal layer may be located on the third second conductivity type impurity region, or may be located outside the third second conductivity type impurity region. It may be located on the second second conductivity type impurity region, or may be located on the first second conductivity type impurity region outside the second second conductivity type impurity region.
これらのような構成とすることにより、逆方向サージ電流は、上記した第1導電型不純物領域に確実に誘導されて流れるようになるため、逆方向サージ破壊耐量を高くすることが可能となる。 With such a configuration, the reverse surge current is surely induced and flows in the above-described first conductivity type impurity region, so that the reverse surge breakdown resistance can be increased.
本発明の半導体装置においては、前記一部の領域の幅は、前記第2の第2導電型不純物領域における残余の幅よりも広いことが好ましい。 In the semiconductor device of the present invention, it is preferable that a width of the partial region is wider than a remaining width in the second second conductivity type impurity region.
このような構成とすることにより、逆方向サージ電流の流れる面積をさらに広くすることで逆方向サージ破壊耐量をさらに高くすることが可能となる。 With such a configuration, the reverse surge breakdown resistance can be further increased by further increasing the area through which the reverse surge current flows.
本発明の半導体装置においては、前記炭化珪素層における前記バリアメタル層が形成される面とは反対の面側に位置し、前記炭化珪素層よりも高濃度の第1導電型不純物を含有する第1導電型の第2炭化珪素層をさらに備えることとしてもよいし、当該第2炭化珪素層の裏面に形成された裏面電極をさらに備えることとしてもよい。 In the semiconductor device of the present invention, the silicon carbide layer is located on a surface opposite to the surface on which the barrier metal layer is formed, and contains a first conductivity type impurity having a higher concentration than the silicon carbide layer. A second silicon carbide layer of one conductivity type may be further provided, or a back electrode formed on the back surface of the second silicon carbide layer may be further provided.
以下、本発明の半導体装置について、図に示す実施の形態に基づいて説明する。 Hereinafter, a semiconductor device of the present invention will be described based on an embodiment shown in the drawings.
[実施形態]
[実施形態1]
1.実施形態1に係る半導体装置1の構成
図1は、実施形態1に係る半導体装置1を説明するために示す図である。図1(a)は半導体装置1の平面図であり、図1(b)は図1(a)におけるA−A断面図である。
[Embodiment]
[Embodiment 1]
1. Configuration of
実施形態1に係る半導体装置1は、図1に示すように、従来の半導体装置901の場合と同様に、n−型炭化珪素エピタキシャル層(炭化珪素層)104を有する炭化珪素半導体基体100と、n−型炭化珪素エピタキシャル層104の表面上の一部に形成され、n−型炭化珪素エピタキシャル層104との界面でショットキー接合を形成するバリアメタル層106とを備え、n−型炭化珪素エピタキシャル層104の表面に、平面的に見てバリアメタル層106の端部を含むようにp型不純物領域(第1の第2導電型不純物領域)108が形成された半導体装置(ショットキーバリアダイオード)である。
As shown in FIG. 1,
n−型炭化珪素エピタキシャル層104は、n−型炭化珪素エピタキシャル層104よりも高濃度のn型不純物を含有するn+型炭化珪素単結晶基板(第2炭化珪素層)102上に形成されている。また、p型不純物領域108の表面には、平面的に見てバリアメタル層108の一部を含むように、p型不純物領域108よりも高濃度のp型不純物(第2導電型不純物)を含有するp++型不純物領域(第2の第2導電型不純物領域)110が形成されている。
N − type silicon carbide
平面的に見てp++型不純物領域110の一部の領域には、p++型不純物領域110よりも低濃度のp型不純物を含有するp+型不純物領域112(第3の第2導電型不純物領域)が形成されている。また、平面的に見て上記一部の領域における、p型不純物領域108のp++型不純物領域110との界面よりも深い領域には、p型不純物領域108よりも低濃度のp型不純物を含有するp−型不純物領域114(第4の第2導電型不純物領域)が形成されている。また、平面的に見て上記一部の領域における、n−型炭化珪素エピタキシャル層104のp型不純物領域108との界面よりも深い領域には、n−型炭化珪素エピタキシャル層104よりも高濃度のn型不純物を含有するn型不純物領域116(第1導電型不純物領域)が形成されている。
p++型不純物領域112、p−型不純物領域114及びn型不純物領域116は、p型不純物領域108の底面を越える深さまで、n型不純物(第1導電型不純物)を導入することにより形成されている。n+型炭化珪素単結晶基板102の裏面には裏面電極130が形成されている。
In a part of the p ++
p ++ -
n+型炭化珪素単結晶基板102としては、n型不純物濃度が例えば5×1017cm−3〜5×1019cm−3程度、厚さが例えば30μm〜400μm程度のものを用いることができる。また、n+型炭化珪素単結晶基板102の結晶多形としては例えば4Hのものを用いることができる。
As the n + -type silicon carbide
n−型炭化珪素エピタキシャル層104としては、n型不純物濃度が例えば1×1015cm−3〜1×1018cm−3程度、厚さが例えば3μm〜20μm程度のものを用いることができる。
As n − type silicon
バリアメタル層106としては、n−型炭化珪素エピタキシャル層104との間でショットキー接合を形成する金属(例えば、チタン。)からなるバリアメタル層を用いることができる。バリアメタル層106をそのままアノード電極として用いてもよいし、バリアメタル層106とオーミック接続可能な金属膜(例えば、チタン及びアルミニウムが積層された積層膜又はニッケル膜。)をアノード電極として用いてもよい。
As
裏面電極130としては、例えばチタン、ニッケル及び銀が積層された積層膜からなるものを用いることができる。裏面電極130はカソード電極となる。
As the
p型不純物領域108は、深さが例えば0.2μm〜1.0μm程度であり、p型不純物濃度が例えば1×1015cm−3〜1×1018cm−3程度である。p型不純物領域108は、n−型炭化珪素エピタキシャル層104の表面に環状に形成されている(図1(a)参照。)。
The p-
p++型不純物領域110は、深さが例えば0.1μm〜0.5μm程度であり、p型不純物濃度が例えば1×1017cm−3〜1×1019cm−3程度である。
The p ++
n型不純物は、p型不純物領域108の底面を0.1〜0.5μmだけ越える深さまでイオン注入されている。また、n型不純物は、図1に示すように、平面的に見てp++型不純物領域110におけるp++型不純物領域110の端部を除く領域に、イオン注入されている。その結果、p++型不純物領域110の中央部に、p+型不純物領域112が形成され、p型不純物領域108におけるp+型不純物領域112よりも深い位置にp−型不純物領域114が形成され、p−型不純物領域114よりも深い位置におけるn−型炭化珪素エピタキシャル層104中にn型不純物領域116が形成されている。p+型不純物領域112におけるp型不純物濃度は、例えば1×1016cm−3〜3×1018cm−3程度であり、p−型不純物領域114におけるp型不純物濃度は、例えば1×1014cm−3〜1×1017cm−3程度であり、n+型不純物領域116におけるn型不純物濃度は、例えば1×1016cm−3〜1×1019cm−3程度である。
The n-type impurity is ion-implanted to a depth exceeding the bottom surface of the p-
2.実施形態1に係る半導体装置1を製造する方法
図2及び図3は、実施形態1に係る半導体装置1を製造する方法を説明するために示す図である。図2(a)〜図2(c)及び図3(a)〜図3(d)は各工程図である。
2. Method for
実施形態1に係る半導体装置1は、図2及び図3に示すように、以下の工程(S1)〜工程(S7)を行うことによって製造することができる。
As shown in FIGS. 2 and 3, the
(S1)半導体基体準備工程
n+型炭化珪素単結晶基板102(厚さ:400μm、不純物濃度:1×1019cm−3)の上面にn−型炭化珪素エピタキシャル層104(厚さ:10μm、不純物濃度:1×1016cm−3)が形成された炭化珪素半導体基体100を準備する(図2(a)参照。)。
(S1) the semiconductor substrate preparation step n + -type silicon carbide single-crystal substrate 102 (thickness: 400 [mu] m, the impurity concentration: 1 × 10 19 cm -3) n on the upper surface of the - type silicon carbide epitaxial layer 104 (thickness: 10 [mu] m, A silicon
(S2)第1のp型不純物導入工程
まず、炭化珪素半導体基体100の表面を清浄化する。その後、炭化珪素半導体基体100の表面に、p型不純物領域108に対応する部分に開口を有するマスクM1を形成する。その後、当該マスクM1を介して、n−型炭化珪素エピタキシャル層104の所定部位107にp型不純物としてのボロンイオンを比較的少量打ち込む(図2(b)参照。)。なお、第1のp型不純物導入工程においては、マスクM1の開口に薄いシリコン酸化膜などが存在する条件下でボロンイオンの打ち込みを行ってもよい。
(S2) First p-type impurity introduction step First, the surface of silicon
(S3)第2のp型不純物導入工程
まず、マスクM1を除去する。その後、炭化珪素半導体基体100の表面に、p++型不純物領域110に対応する部分に開口を有するマスクM2を形成する。その後、当該マスクM2を介してn−型炭化珪素エピタキシャル層104の所定部位109にp型不純物としてのボロンイオンを第1のp型不純物導入工程においてよりも低エネルギー量でかつ第1のp型不純物導入工程においてよりも多量打ち込む(図2(c)参照。)。なお、第2のp型不純物導入工程においては、マスクM2の開口に薄いシリコン酸化膜などが存在する条件下でボロンイオンの打ち込みを行ってもよい。
(S3) Second p-type impurity introduction step First, the mask M1 is removed. Thereafter, a mask M2 having an opening at a portion corresponding to p ++ type
(S4)n型不純物導入工程
まず、マスクM2を除去する。その後、炭化珪素半導体基体100の表面に、p+型不純物領域112に対応する部分に開口を有するマスクM3を形成する。その後、当該マスクM3を介してn−型炭化珪素エピタキシャル層104の所定部位111,113,115にn型不純物としてのリンイオンを幅広いエネルギー量範囲で打ち込む(図3(a)参照。)。なお、n型不純物導入工程においては、マスクM3の開口に薄いシリコン酸化膜などが存在する条件下でリンイオンの打ち込みを行ってもよい。
(S4) n-type impurity introduction step First, the mask M2 is removed. Thereafter, a
(S5)不純物活性化工程
まず、マスクM3を除去する。その後、炭化珪素半導体基体100の表面及び裏面に保護レジスト層(図示せず。)を形成した後、当該保護レジスト層を炭化してグラファイトマスクM4,M5を形成する(図3(b)参照。)。その後、炭化珪素半導体基体100を1600℃以上の温度に加熱することによりp型不純物及びn型不純物の活性化を行い、p型不純物領域108(深さ:0.5μm、表面p型不純物濃度:1.0×1017cm−3)、p++型不純物領域110(深さ:0.2μm、表面p型不純物濃度:1.0×1019cm−3)、p+型不純物領域112(深さ:0.2μm、表面p型不純物濃度:1.0×1018cm−3)、p−型不純物領域114(p型不純物濃度:1.0×1016cm−3)及びn型不純物領域116(n型不純物濃度:1.0×1018cm−3)を形成する(図3(b)参照。)。
(S5) Impurity activation step First, the mask M3 is removed. Thereafter, after forming a protective resist layer (not shown) on the front and back surfaces of the silicon
(S6)バリアメタル層形成工程
まず、グラファイトマスクM4,M5を除去する。その後、炭化珪素半導体基体100の表面の一部に、チタンからなるバリアメタル層106を形成する(図3(c)参照。)。
(S6) Barrier metal layer forming step First, the graphite masks M4 and M5 are removed. Thereafter, a
(S7)裏面電極形成工程
炭化珪素半導体基体100の裏面にチタン、ニッケル及び銀が積層された積層膜からなる裏面電極130を形成する(図3(d)参照。)。
(S7) Back Electrode Formation Step A
以上の工程を行うことによって、実施形態1に係る半導体装置1を製造することができる。
By performing the above steps, the
3.実施形態1に係る半導体装置1の効果
図4は、実施形態1に係る半導体装置1の効果を説明するために示す図である。図4(a)は実施形態1に係る半導体装置1における逆方向サージ電流の電流経路を模式的に示す図であり、図4(b)は比較例1に係る半導体装置901(従来の半導体装置901に相当。)における逆方向サージ電流の電流経路を模式的に示す図である。
3. Effect of
実施形態1に係る半導体装置1によれば、平面的に見てp++型不純物領域110の一部の領域における、n−型炭化珪素エピタキシャル層104のp型不純物領域108との界面よりも深い領域には、n−型炭化珪素エピタキシャル層104よりも高濃度のn型不純物を含有するn型不純物領域116が形成されているため、逆バイアス時には、n型不純物領域116近傍の電界強度が高くなり、図4に示すように、逆方向サージ電流は、当該n型不純物領域116に誘導されて流れるようになる。その結果、逆方向サージ電流の流れる面積を従来よりも広くすることができるため、従来よりも温度が上昇し難くなり、その結果、逆方向サージ破壊耐量を高くすることが可能となる。
According to
また、実施形態1に係る半導体装置1によれば、n−型炭化珪素エピタキシャル層104とn型不純物領域116とでドリフト層を構成することが可能となるため、n−型炭化珪素エピタキシャル層単独でドリフト層を構成する場合と比較して、ドリフト層の抵抗を低くすることが可能となる。このため、ドリフト層における逆方向サージ電流によるジュール熱の発生を抑制することが可能となるため、このことによっても、逆方向サージ破壊耐量を高くすることが可能となる。
In addition, according to
また、実施形態1に係る半導体装置1によれば、半導体装置の静特性を決めるショットキー接合の部分については従来の半導体装置901の場合と同じ構造を有するため、静特性を損なうこともない。
In addition, according to the
従って、実施形態1に係る半導体装置1は、静特性を損なうことなく、逆方向サージ破壊耐量を従来よりも高くすることが可能な半導体装置となる。
Therefore, the
また、実施形態1に係る半導体装置1によれば、p+型不純物領域112、p−型不純物領域114及びn型不純物領域116は、p型不純物領域108の底面を越える深さまでn型不純物を導入することにより形成されているため、実施形態1に係る半導体装置を比較的簡易なプロセスで製造することが可能となる。
Further, according to the
また、実施形態1に係る半導体装置1によれば、上記一部の領域は、p++型不純物領域110の端部を除く領域であるため、逆方向サージ電流は、n型不純物領域116に確実に誘導されて流れるようになるため、逆方向サージ破壊耐量を高くすることが可能となる。その結果、本発明の効果が確実に得られるようになる。
Further, according to the
また、実施形態1に係る半導体装置1においては、バリアメタル層106の端部は、p+型不純物領域112上に位置しているため、逆方向サージ電流は、p+型不純物領域112を介してn型不純物領域116に確実に誘導されて流れるようになる。その結果、本発明の効果が確実に得られるようになる。
In the
また、実施形態1に係る半導体装置1においては、p+型不純物領域112の幅(n型不純物領域116の幅)は、p++型不純物領域110の幅よりも広いため、逆方向サージ電流の流れる面積をさらに広することで逆方向サージ破壊耐量をさらに高くすることが可能となる。
In the
[実施形態2]
図5は、実施形態2に係る半導体装置2の部分断面図である。
実施形態2に係る半導体装置2は、基本的には実施形態1に係る半導体装置1と同様の構成を有するが、バリアメタル層106の端部の位置が実施形態1に係る半導体装置1の場合とは異なる。すなわち、実施形態2に係る半導体装置2においては、図5に示すように、バリアメタル層106の端部の位置は、p+型不純物領域112の外側におけるp++型不純物領域110上に位置する。
[Embodiment 2]
FIG. 5 is a partial cross-sectional view of the
The
このように、実施形態2に係る半導体装置2は、バリアメタル層106の端部の位置が実施形態1に係る半導体装置1の場合とは異なるが、実施形態1に係る半導体装置1の場合と同様に、平面的に見てp++型不純物領域110の一部の領域における、n−型炭化珪素エピタキシャル層104のp型不純物領域108との界面よりも深い領域には、n−型炭化珪素エピタキシャル層104よりも高濃度のn型不純物を含有するn型不純物領域116が形成されているため、静特性を損なうことなく、逆方向サージ破壊耐量を従来よりも高くすることが可能な半導体装置となる。
As described above, the
なお、実施形態2に係る半導体装置2は、バリアメタル層106の端部の位置以外の点については、実施形態1に係る半導体装置1と同様の構成を有するため、実施形態1に係る半導体装置1が有する効果のうち該当する効果を有する。
The
[実施形態3]
図6は、実施形態3に係る半導体装置3の部分断面図である。
実施形態3に係る半導体装置3は、基本的には実施形態1に係る半導体装置1と同様の構成を有するが、バリアメタル層106の端部の位置が実施形態1に係る半導体装置1の場合とは異なる。すなわち、実施形態3に係る半導体装置3においては、図6に示すように、バリアメタル層106の端部の位置は、p++型不純物領域110の外側におけるp型不純物領域108上に位置する。
[Embodiment 3]
FIG. 6 is a partial cross-sectional view of the
The
このように、実施形態3に係る半導体装置3は、バリアメタル層106の端部の位置が実施形態1に係る半導体装置1の場合とは異なるが、実施形態1に係る半導体装置1の場合と同様に、平面的に見てp++型不純物領域110の一部の領域における、n−型炭化珪素エピタキシャル層104のp型不純物領域108との界面よりも深い領域には、n−型炭化珪素エピタキシャル層104よりも高濃度のn型不純物を含有するn型不純物領域116が形成されているため、静特性を損なうことなく、逆方向サージ破壊耐量を従来よりも高くすることが可能な半導体装置となる。
As described above, the
なお、実施形態3に係る半導体装置3は、バリアメタル層106の端部の位置以外の点については、実施形態1に係る半導体装置1と同様の構成を有するため、実施形態1に係る半導体装置1が有する効果のうち該当する効果を有する。
The
以上、本発明の半導体装置を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。 Although the semiconductor device of the present invention has been described based on the above embodiment, the present invention is not limited to the above embodiment, and can be implemented in various modes without departing from the gist thereof. For example, the following modifications are possible.
(1)上記した各実施形態においては、p型不純物領域108の表面にp++型不純物領域110が形成された半導体基体の所定位置にn型不純物を導入した半導体装置を例にとって本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。図7は、変形例1に係る半導体装置4の部分断面図である。図8は、変形例2に係る半導体装置5の部分断面図である。図7及び図8に示すように、p型不純物領域108の表面における平面的に見てp++型不純物領域110の外側にp+型不純物領域110と離隔してp++型不純物領域118がさらに形成された半導体基体の所定位置にn型不純物を導入した半導体装置であってもよいし、n−型炭化珪素エピタキシャル層104の表面における平面的に見てp型不純物領域108の外側にp型不純物領域108と離隔してp型不純物領域120がさらに形成された半導体基体の所定位置にn型不純物を導入した半導体装置であってもよい。
(1) In each of the above-described embodiments, the semiconductor device of the present invention is exemplified by a semiconductor device in which an n-type impurity is introduced at a predetermined position of a semiconductor substrate in which the p ++
(2)上記した各実施形態においては、第1のp型不純物導入工程及び第2のp型不純物導入工程を実施した後にn型不純物導入工程を実施する場合を例にとって、本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。図9及び図10は、変形例3に係る半導体装置の製造方法を説明するために示す図である。図9(a)〜図9(c)及び図10(a)〜図10(d)は各工程図である。図9及び図10に示すように、第1のp型不純物導入工程及び第2のp型不純物導入工程を実施するのに先立ってn型不純物導入工程を実施することとしてもよい。 (2) In each of the embodiments described above, the semiconductor device of the present invention is exemplified by the case where the n-type impurity introduction step is performed after the first p-type impurity introduction step and the second p-type impurity introduction step. However, the present invention is not limited to this. 9 and 10 are views for explaining the method for manufacturing the semiconductor device according to the third modification. FIG. 9A to FIG. 9C and FIG. 10A to FIG. 10D are process diagrams. As shown in FIGS. 9 and 10, the n-type impurity introduction step may be performed prior to the first p-type impurity introduction step and the second p-type impurity introduction step.
(3)上記した各実施形態においては、平面的に見てp++型不純物領域110における一部の領域に、イオン注入によりn型不純物が導入されているが、本発明はこれに限定されるものではない。例えば、不純物拡散その他の方法によりn型不純物を導入することもできる。
(3) In each of the above embodiments, n-type impurities are introduced by ion implantation into a part of the p ++
(4)上記した各実施形態においては、n−型炭化珪素エピタキシャル層104の表面にp型不純物領域108が形成された半導体装置を例にとって本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、n−型炭化珪素エピタキシャル層の表面近傍にp型不純物領域が形成された半導体装置に本発明を適用することもできる。
(4) In each of the embodiments described above, the semiconductor device of the present invention has been described by taking the semiconductor device in which the p-
(5)上記した各実施形態においては、p型不純物領域108の表面にp++型不純物領域110が形成された半導体装置を例にとって本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、p型不純物領域の表面近傍にp++型不純物領域が形成された半導体装置に本発明を適用することもできる。
(5) In each of the above-described embodiments, the semiconductor device of the present invention has been described by taking the semiconductor device in which the p ++
(6)上記した各実施形態においては、第1導電型をn型とし第2導電型をp型として、本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、第1導電型をp型とし第2導電型をn型としてもよい。 (6) In each of the above embodiments, the semiconductor device of the present invention has been described with the first conductivity type as n-type and the second conductivity type as p-type. However, the present invention is not limited to this. For example, the first conductivity type may be p-type and the second conductivity type may be n-type.
(7)上記した各実施形態においては、n+型炭化珪素単結晶基板として結晶多形が4Hであるものを用いたが、本発明はこれに限定されるものではない。例えば、n+型炭化珪素単結晶基板として結晶多形が6H又は3Cであるものを用いることもできる。 (7) In each of the above embodiments, the n + -type silicon carbide single crystal substrate having a crystal polymorph of 4H is used, but the present invention is not limited to this. For example, an n + type silicon carbide single crystal substrate having a crystal polymorphism of 6H or 3C can be used.
1,2,3,4,5,901…半導体装置、100,900…炭化珪素半導体基体、102,902…n+型炭化珪素単結晶基板、104,904…n−型炭化珪素エピタキシャル層、106,906…バリアメタル層、107,109,111,113,115…(n−型炭化珪素エピタキシャル層の)所定部位、108,120,908…p型不純物領域、110,118,910…p++型不純物領域、112…p+型不純物領域、114…p−型不純物領域、116…n+型不純物領域、130,930…裏面電極、M1,M2,M3…マスク、M4,M5…グラファイトマスク
1, 2, 3, 4, 5, 901 ... semiconductor device, 100, 900 ... silicon carbide semiconductor substrate, 102, 902 ... n + type silicon carbide single crystal substrate, 104, 904 ... n - type silicon carbide epitaxial layer, 106 , 906 ... barrier metal layer, 107,109,111,113,115 ... (n - type silicon carbide epitaxial layer) predetermined site, 108,120,908 ... p-type impurity region, 110,118,910 ... p ++ type Impurity region, 112... P + type impurity region, 114... P − type impurity region, 116... N + type impurity region, 130, 930 ... back electrode,
Claims (10)
前記炭化珪素層の表面上の一部に形成され、前記炭化珪素層との界面でショットキー接合を形成するバリアメタル層とを備え、
前記炭化珪素層の表面又は表面近傍には、平面的に見て前記バリアメタル層の端部の全部又は一部を含むように第1の第2導電型不純物領域が形成され、
平面的に見て前記第1の第2導電型不純物領域の内部における前記第1の第2導電型不純物領域の表面又は表面近傍には、平面的に見て前記バリアメタル層の一部を含むように、前記第1の第2導電型不純物領域よりも高濃度の第2導電型不純物を含有する第2の第2導電型不純物領域が形成され、
平面的に見て前記第2の第2導電型不純物領域の一部の領域には、前記第2の第2導電型不純物領域よりも低濃度の第2導電型不純物を含有する第3の第2導電型不純物領域が形成され、
平面的に見て前記一部の領域における、前記第1の第2導電型不純物領域の第2の第2導電型不純物領域との界面よりも深い領域には、前記第1の第2導電型不純物領域よりも低濃度の第2導電型不純物を含有する第4の第2導電型不純物領域が形成され、
平面的に見て前記一部の領域における、前記炭化珪素層の前記第1の第2導電型不純物領域との界面よりも深い領域には、前記炭化珪素層よりも高濃度の第1導電型不純物を含有する第1導電型不純物領域が形成されている半導体装置であって、
前記第1の第2導電型不純物領域の深さは0.2〜1.0μmであり、
前記第2の第2導電型不純物領域の深さは0.1〜0.5μmであり、
前記第1導電型不純物領域は、前記第1の第2導電型不純物領域の底面を0.1〜0.5μmだけ越える深さまで形成されていることを特徴とする半導体装置 A silicon carbide layer of a first conductivity type;
A barrier metal layer formed on a part of the surface of the silicon carbide layer and forming a Schottky junction at an interface with the silicon carbide layer;
On the surface of the silicon carbide layer or in the vicinity of the surface, a first second conductivity type impurity region is formed so as to include all or a part of the end portion of the barrier metal layer in plan view,
A part of the barrier metal layer is included in the surface of the first second conductivity type impurity region in the first second conductivity type impurity region or in the vicinity of the surface inside the first second conductivity type impurity region in plan view. As described above, a second second conductivity type impurity region containing a second conductivity type impurity having a concentration higher than that of the first second conductivity type impurity region is formed .
A part of the second second-conductivity-type impurity region in a plan view includes a third third impurity containing a second-conductivity-type impurity having a lower concentration than that of the second second-conductivity-type impurity region. A two-conductivity type impurity region is formed;
The first second conductivity type is formed in a region deeper than the interface between the first second conductivity type impurity region and the second second conductivity type impurity region in the partial region in plan view. A fourth second conductivity type impurity region containing a second conductivity type impurity having a lower concentration than the impurity region is formed;
In the part of the region in plan view, wherein the region deeper than the interface between the first second conductivity type impurity area of the silicon carbide layer, the first conductive high concentration than said silicon carbide layer A semiconductor device in which a first conductivity type impurity region containing a type impurity is formed ,
A depth of the first second conductivity type impurity region is 0.2 to 1.0 μm;
A depth of the second second conductivity type impurity region is 0.1 to 0.5 μm;
The semiconductor device characterized in that the first conductivity type impurity region is formed to a depth exceeding the bottom surface of the first second conductivity type impurity region by 0.1 to 0.5 μm.
前記第1の第2導電型不純物領域、前記第2の第2導電型不純物領域、前記第3の第2導電型不純物領域、前記第4の第2導電型不純物領域及び前記第1導電型不純物領域は、「イオン打ち込み法により前記第1の第2導電型不純物領域に対応する領域に第2導電型不純物を導入する第1の第2導電型不純物導入工程」、「イオン打ち込み法により前記第2の第2導電型不純物領域及び前記第3の第2導電型不純物領域に対応する領域に第2導電型不純物を導入する第2の第2導電型不純物導入工程」及び「イオン打ち込み法により第1導電型不純物を幅広いエネルギー量範囲で打ち込むことにより前記第3の第2導電型不純物領域、前記第4の第2導電型不純物領域及び前記第1導電型不純物領域に対応する領域に第1導電型不純物を導入する第1導電型不純物導入工程」を用いて形成されたものであることを特徴とする半導体装置。 The first second conductivity type impurity region, the second second conductivity type impurity region, the third second conductivity type impurity region, the fourth second conductivity type impurity region, and the first conductivity type impurity. The region includes “a first second conductivity type impurity introduction step for introducing a second conductivity type impurity into a region corresponding to the first second conductivity type impurity region by an ion implantation method”, “the first conductivity type impurity introduction step by which an ion implantation method is used. 2nd conductivity type impurity introduction step for introducing the second conductivity type impurity into the second second conductivity type impurity region and the region corresponding to the third second conductivity type impurity region ”and“ the second ion implantation method ” By implanting one conductivity type impurity in a wide energy amount range, first conductivity is applied to the third second conductivity type impurity region, the fourth second conductivity type impurity region, and the region corresponding to the first conductivity type impurity region. Type impurities Wherein a and is formed with that first conductivity type impurity doping process. "
前記炭化珪素層の厚さは、3〜20μmであることを特徴とする半導体装置。 A thickness of the silicon carbide layer is 3 to 20 μm.
前記一部の領域は、前記第2の第2導電型不純物領域の端部を除く領域であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
2. The semiconductor device according to claim 1, wherein the partial region is a region excluding an end portion of the second second conductivity type impurity region.
前記バリアメタル層の端部は、前記第3の第2導電型不純物領域上に位置することを特徴とする半導体装置。 The semiconductor device according to claim 1,
An end portion of the barrier metal layer is located on the third second conductivity type impurity region.
前記バリアメタル層の端部は、前記第3の第2導電型不純物領域の外側における第2の第2導電型不純物領域上に位置することを特徴とする半導体装置。 The semiconductor device according to claim 1,
An end of the barrier metal layer is located on the second second conductivity type impurity region outside the third second conductivity type impurity region.
前記バリアメタル層の端部は、前記第2の第2導電型不純物領域の外側における第1の第2導電型不純物領域上に位置することを特徴とする半導体装置。 The semiconductor device according to claim 1,
An end portion of the barrier metal layer is located on the first second conductivity type impurity region outside the second second conductivity type impurity region.
前記一部の領域の幅は、前記第2の第2導電型不純物領域における残余の幅よりも広いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A width of the partial region is wider than a remaining width in the second second conductivity type impurity region.
前記炭化珪素層における前記バリアメタル層が形成される面とは反対の面側に位置し、
前記炭化珪素層よりも高濃度の第1導電型不純物を含有する第1導電型の第2炭化珪素層をさらに備えることを特徴とする半導体装置。 The semiconductor device according to claim 1,
Located on the surface of the silicon carbide layer opposite to the surface on which the barrier metal layer is formed,
A semiconductor device, further comprising: a first conductivity type second silicon carbide layer containing a first conductivity type impurity at a higher concentration than the silicon carbide layer.
前記炭化珪素層の裏面に形成された裏面電極をさらに備えることを特徴とする半導体装置。 The semiconductor device according to claim 9 .
A semiconductor device further comprising a back electrode formed on the back surface of the silicon carbide layer.
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