JP5253393B2 - ６４ｂ６６ｂコード化システムのためのフォワードエラー訂正 - Google Patents

Description

関連出願に対する相互参照

本出願は、Ｆｒａｎｋ Ｊ．Ｅｆｆｅｎｂｅｒｇｅｒ氏により２００６年８月１１日に出願された、“６４ｂ６６ｂコード化システムのためのＦＥＣ”と題する、米国仮出願第６０／８２２，１７５号と、Ｆｒａｎｋ Ｊ．Ｅｆｆｅｎｂｅｒｇｅｒ氏により２００７年６月２０日に出願された、“６４ｂ６６ｂコード化システムのためのフォワードエラー訂正”と題する、米国出願第１１／７６５，６３７号とに対する優先権を主張し、それらは両方とも、全体として、参照によりここに組み込まれている。

本発明はデータ伝送エラー制御の分野に関し、より詳細には、６４ｂ６６ｂコード化システムのためのフォワードエラー訂正（ＦＥＣ）に関する。

背景

電気通信において、フォワードエラー訂正（ＦＥＣ）は、データ伝送エラー制御のシステムであり、それによって、送信側は、受信側が伝送エラーを検出することを可能にする冗長データをオリジナルユーザデータに付加する。ＦＥＣシステムは、データを再伝送することを送信側に求めることなく、ある限度内で伝送エラーを訂正できる。この利点は、データ伝送に対するより広い帯域幅の要求を犠牲にして達成され、それゆえに、ＦＥＣは一般的に、再伝送が望まれず、再伝送に比較的コストがかかり、または再伝送が不可能である状況においてのみ適用される。

受動光ネットワーク（ＰＯＮ）配備中で、ＥＰＯＮとして知られる１０ギガビット（１０Ｇ）イーサネット（登録商標）技術が使用されることは比較的最近の進歩である。ＥＰＯＮは、広く配備されているインターネットプロトコル（ＩＰ）ネットワークと、１０Ｇ光ネットワーク技術の成熟度とを利用している。１０ＧのＥＰＯＮシステムにおいて、ＰＯＮにおける６４ｂ６６ｂ伝送の光伝送品質を改善するために、ＦＥＣが必要とされる。１ＧのＥＰＯＮシステムのような、イーサネット中で使用される以前のＦＥＣシステムは、それらが８ｂ１０ｂコーディングスキームを実現していることから、１０ＧのＥＰＯＮに適していない。伝送品質を改善し、“ラストマイル”カスタマに対してサービス品質要求を満たすために、１０ＧのＥＰＯＮのネットワークおよびトラフィック特性を考慮に入れた、効率的なＦＥＣシステムに対する必要性が存在する。

概要

第１の実施形態において、ＦＥＣアルゴリズムを複数のデータブロックに適用して複数の冗長データを発生させることと、整数個のデータブロックと、冗長データとをＦＥＣコードワード中にカプセル化することと、同期パターンをＦＥＣコードワードに付加することと、ＦＥＣコードワードを伝送することとを含む方法を実現するように構成されているプロセッサを備えるネットワークコンポーネントを本開示は含み、コードワードは、伝送レートを有する伝送クロックタイムクォンタムにほぼ均等に位置合せされる。

第２の実施形態において、複数のデータブロックから複数の冗長データを発生させるＦＥＣアルゴリズムを選択することと、整数個のデータブロックをカプセル化するＦＥＣコードワードを選択することと、整数個のＦＥＣコードワードが、整数個の伝送クロックタイムクォンタムに均等に位置合せされるように、ＦＥＣコードワードに付加する同期パターンを選択することとを含む方法を、本開示は含む。

第３の実施形態において、本開示は、送信機および受信機に結合されているＦＥＣモジュールを備えているＰＯＮコンポーネントを含む。整数個のデータブロックをカプセル化し、整数個のＦＥＣコードワードを、整数個の伝送クロックタイムクォンタムに位置合せすることを促進するＦＥＣコードワードを発生させるように、ＦＥＣモジュールは構成されている。

これらの、および他の特徴は、添付図面および特許請求の範囲とともに考慮された以下の詳細な説明から、よりはっきりと理解される。

本開示のより完全な理解のために、同じ参照番号が同じ部分を表す添付図面および詳細な説明とともに考慮された以下の簡単な説明に対して、これから参照を実施する。

図１は、ＰＯＮシステムの１つの実施形態を図示する。 図２は、ＦＥＣモジュールを構成するためのプロセスの１つの実施形態のフローチャートである。 図３は、ＦＥＣプロセスの１つの実施形態のフローチャートである。 図４は、エラー訂正プロセスの１つの実施形態のフローチャートである。 図５は、ＦＥＣモジュールを備えているＰＯＮコンポーネントの１つの例を図示する。 図６は、本開示のいくつかの実施形態を実現するのに適した、例示的な汎用目的のコンピュータシステムを図示する。

詳細な説明

１つ以上の実施形態の例示的な構成を以下で提供するが、開示するシステムおよび／または方法は、現在知られているか、または実存しているかにかかわらない、何らかの数の技術を使用して実現してもよいことを最初に理解すべきである。本開示は、ここで図示および記述する例示的な設計および構成を含む、以下で説明する実例となる構成、図面、および技術に決して限定すべきでないが、特許請求の範囲の均等物の完全な範囲を加えた特許請求の範囲内で修正してもよい。

６４ｂ６６ｂコード化システムにおけるＦＥＣに対する方法をここで記述する。方法は、リードソロモン（ＲＳ）アルゴリズムを使用して冗長データを発生させ、冗長データと、整数個のデータブロックとをコードワード中にカプセル化し、同期パターンをコードワードに付加してもよい。整数個のコードワードが、整数個の複数ポイント制御プロトコル（ＭＰＣＰ）伝送クロックタイムクォンタムに均等に位置合せされるように、このプロセスを実現してもよい。このような実施形態は、低いコード化ラインレートを達成し、低いコード化ラインレートは、より低いオーバヘッドと、より優れた効率とをもたらす。方法はまた、ＲＳアルゴリズムと同期パターンとを使用して、コードワードを逆アセンブルし、伝送中に発生しているかもしれないエラーを識別および訂正してもよい。

図１は、ＰＯＮ１００の１つの実施形態を図示する。ＰＯＮ１００は、光ライン終端装置（ＯＬＴ）１０２と、光配信ネットワーク（ＯＤＮ）１０４と、複数の光ネットワークユニット（ＯＮＵ）１０６とを備えている。ＰＯＮ１００は、ＯＬＴ１０２とＯＮＵ１０６との間でデータを配信するいずれのアクティブコンポーネントも必要としない通信ネットワークである。代わりに、ＰＯＮ１００は、ＯＤＮ１０４において受動光コンポーネントを使用して、ＯＬＴ１０２とＯＮＵ１０６との間でデータを配信する。適切なＰＯＮ１００の例は、ＩＴＵＴ−Ｔ Ｇ．９８３規格により規定された、非同期転送モードＰＯＮ（ＡＰＯＮ）およびブロードバンドＰＯＮ（ＢＰＯＮ）と、ＩＴＵＴ−Ｔ Ｇ．９８４規格により規定されたギガビットＰＯＮ（ＧＰＯＮ）と、ＩＥＥＥ８０２．３ａｈ規格により規定されたＥＰＯＮと、波長分割多重ＰＯＮ（ＷＤＭ−ＰＯＮ）とを含み、これらのすべては、複写されたかのように、全体として参照により組み込まれる。

ＰＯＮ１００の１つのコンポーネントは、ＯＬＴ１０２であってもよい。ＯＬＴ１０２は、ＯＮＵ１０６および（示していない）別のネットワークと通信するように構成されている何らかのデバイスであってもよい。特に、ＯＬＴ１０２は、他のネットワークから受信したデータをＯＮＵ１０６に転送し、ＯＮＵ１０６から受信したデータを他のネットワークに転送するという点で、ＯＬＴ１０２は、他のネットワークとＯＮＵ１０６との間の媒介として動作する。ここで記述するＯＬＴ１０２は一般的に、中央オフィスのような、中央の場所に位置しているが、他の場所に位置していてもよい。

ＰＯＮ１００の別のコンポーネントは、ＯＮＵ１０６であってもよい。ＯＮＵ１０６は、ＯＬＴ１０２および、（示していない）カスタマまたはユーザと通信するように構成されている何らかのデバイスであってもよい。特に、ＯＮＵ１０６は、ＯＬＴ１０２から受信したデータをカスタマに転送し、カスタマから受信したデータをＯＬＴ１０２に転送するという点で、ＯＮＵは、ＯＬＴ１０２とカスタマとの間の媒介として動作する。いくつかの実施形態において、ＯＮＵ１０６と光ネットワーク終端装置（ＯＮＴ）は類似しており、したがって、ここでは、それらの用語を区別なく使用する。ＯＮＵは一般的に、カスタマの構内のような、分散された場所に位置しているが、他の場所に位置していてもよい。

ＰＯＮ１００の別のコンポーネントは、ＯＤＮ１０４であってもよい。ＯＤＮ１０４は、光ファイバケーブル、カップラ、スプリッタ、ディストリビュータ、および／または当業者に知られている他の機器から構成されているデータ配信システムである。１つの実施形態において、光ファイバケーブル、カップラ、スプリッタ、ディストリビュータ、および／または当業者に知られている他の機器は、受動光コンポーネントである。特に、光ファイバケーブル、カップラ、スプリッタ、ディストリビュータ、および／または当業者に知られている他の機器は、ＯＬＴ１０２とＯＮＵ１０６との間でデータ信号を配信するのに何ら電力を必要としないコンポーネントであってもよい。図１中で示したように、ＯＤＮ１０４は一般的に、分岐構成においてＯＬＴ１０２からＯＮＵ１０６まで達しているが、代わりに、当業者により決定されるように、構成されてもよい。

ＰＯＮの別のコンポーネントは、ＦＥＣモジュール１０１であってもよい。ＦＥＣモジュールは、ハードウェアおよびソフトウェアのサブコンポーネントの両方を備えていてもよい伝送エラー制御システムである。ＦＥＣモジュールは、送信側部分と受信側部分とを有していてもよく、２つの部分は一緒に動作して、エラー訂正を達成してもよい。送信側部分はＦＥＣアルゴリズムを使用して、オリジナルデータブロックから冗長データを発生させてもよく、冗長データおよびオリジナルデータブロックを、意図した受信者に対して送信してもよい。受信側部分は、同じまたは類似のアルゴリズムを使用して、冗長データのそのバージョンを発生させてもよい。冗長データの２つのバージョンの間の不一致は、伝送エラーを示す。このようなケースにおいて、ＦＥＣモジュールの受信側部分は冗長データを使用して、エラーを訂正し、オリジナルデータブロックを回復させてもよい。ＦＥＣモジュールは、ハードウェアモジュール、ソフトウェアモジュール、またはこれらの組み合わせ中で実現してもよい。

図２は、ＦＥＣモジュールを構成するためのプロセス２００の１つの実施形態を図示する。プロセス２００は、２０１において、ＦＥＣアルゴリズムを選択することと、２０２において、ＦＥＣコードワードを選択することと、２０３において、同期パターンを選択することとを含む。プロセス２００を使用して、送信側、受信側、または両方に対するＦＥＣモジュールを構成してもよい。ブロックの数および順序は、１つの実施形態だけを表し、プロセス２００は、ここで記述した数および順序に限定すべきでない。

２０１において、プロセス２００は、ＦＥＣアルゴリズム選択することにより開始してもよい。ＦＥＣアルゴリズムの選択は、さまざまな要素に基づいていてもよく、それらは、とりわけ、ＦＥＣアルゴリズムが処理するデータブロックのサイズや、ＦＥＣアルゴリズムが対処してもよいデータブロックのサイズの範囲や、コードワードのサイズのようなものである。選択されたＦＥＣアルゴリズムは、異なる伝送技術に対処するために、少なくとも１つのラインコーディングフォーマットのデータブロックに、好ましくは、複数のラインコーディングフォーマットのデータブロックに対処してもよい。１つの実施形態において、ＲＳアルゴリズムがＦＥＣアルゴリズムとして選択される。ＲＳアルゴリズムは、冗長データとして多くの多項式データ点を発生させる。十分な数の多項式データ点が正しく受信される限り、いくつかの不良データ点が存在する場合でさえ、受信側は、多項式データ点を使用して、任意のオリジナルデータブロックを回復できる。

ＦＥＣアルゴリズムを選択することの一部として、冗長データの長さも決定される。冗長データの長さは設計的選択事項であり、１つの構成と別の構成との間で異なっていてもよい。例えば、構成次第で、４ビット、８ビット、１６ビット、または３２ビットのデータに対して、１ビットの冗長データを発生させてもよい。大量の冗長データは、強いエラー訂正能力を生じるが、余分な帯域幅という犠牲を払う。冗長データの特定の長さは、予期されるエラーレート、エラーのタイプ、およびトラフィックパターンに左右される。例えば、予期されるエラーレートが低い場合、所望のエラー訂正能力を達成するために、より少ない冗長データしか必要としないかもしれない。冗長データの長さはまた、１つの実施形態にしたがって、異なるトラフィックおよびネットワーク状態に対処するように設定可能であってもよい。大量のデータエラーが予期されるトラフィックパターンに対して、より長い長さの冗長データが適切であるかもしれない。さもなければ、データ帯域幅の節約のために、長さをより短くしてもよい。設定可能な冗長データを用いるＦＥＣモジュールが、さまざまな動作状態におけるネットワークデバイスに対して配備可能であってもよい。

２０２において、プロセス２００は、ＦＥＣコードワードの選択を続けてもよい。いずれのデータブロックも断片化することなく、ＦＥＣコードワードが最大数のデータブロックを含むように、ＦＥＣコードワードのサイズを選択してもよい。１つの実施形態において、ＲＳ（２３９、２５５）コードが選択され、約２３９バイトまでのユーザデータを、約２５５バイトの長さまでのコードワード中で搬送してもよい。１つの実施形態にしたがうと、約２５５バイトの長さのＲＳコードワードを使用して、発生させた冗長データと共に、６６ビットの１０Ｇイーサネットデータブロックのうちの約２８個をカプセル化してもよい。別の実施形態において、１０Ｇイーサネットラインコーディングからのパリティビットは、冗長データにより冗長となることから、ラインコーディングからの６６ビットのデータブロックのうちの約１つのパリティビットを落としてもよい。このようなケースにおいて、結果として生じるデータブロックのそれぞれは、約６５ビットの長さであり、ＲＳコードワードは、発生させた冗長データと共に、６５ビットデータブロックのうちの約２９個をカプセル化してもよい。

２０３において、プロセス２００は、同期パターンの選択を続けてもよい。受信側が各ＦＥＣコードワードの開始を見つけるために使用できる、固定された既知のパターンを、同期パターンは提供してもよい。同期パターンの長さは、設計的選択事項の問題であり、特定の構成次第で異なっていてもよい。同期パターンを選択する際の１つの考慮事項は、ＦＥＣコードワードの開始を識別する容易さと、余分な帯域幅の犠牲を払うことの間のバランスである。より長い同期パターンにより、ＦＥＣモジュールの受信側部分はより早くコードワードの開始を認識することが可能になるが、余分な帯域幅を使用する。より短い同期パターンは、より効率的に帯域幅を使用するが、特に、伝送エラーの量が増加する場合には、受信側は、コードワードを識別するのにより長い時間がかかる。同期パターンを選択する際の別の考慮事項は、タイムクォンタムと呼ばれる、伝送クロック期間または間隔に、ＦＥＣコードワードを均等に位置合せすることである。このような実施形態により、ＦＥＣコードワードまたはタイムクォンタムのいずれかを断片化することに関係するオーバヘッドを持つ必要性が回避される。

１つの実施形態において、１０Ｇイーサネット（登録商標）ラインコーディングの約２８個の６６ビットデータブロックを保持するＲＳコードワードに対して、同期パターンは約４０ビットの長さであり、これは、約２，０１６ビットの最終的なコードワードの長さをもたらす。これは、約６８ビットの同期情報（同期パターンから約４０ビットと、データブロックから約２８ビット）と、約９／８の、すなわち、約１．１２５の、データブロックサイズに対する最終的なコードワードサイズの比（ときにはコード化ラインレートと呼ばれる）とをもたらす。別の実施形態において、１０Ｇイーサネットラインコーディングの約２９個の６５ビットデータブロックを保持するＲＳコードワードに対して、同期パターンは約１７ビットの長さであり、これは、約２，０３０ビットの最終的なコードワードの長さをもたらす。これは、約３５／３２の、すなわち、約１．０９３７５のコード化ラインレートをもたらす。さらに、別の実施形態において、１０Ｇイーサネットラインコーディングの約２９個の６５ビットデータブロックを保持するＲＳコードワードに対して、同期パターンは約７５ビットの長さであり、これは、約２，０８８ビットの最終的なコードワードの長さをもたらす。これは、約９／８の、すなわち、約１．１２５のコード化ラインレートをもたらす。このような実施形態において、約６バイトまでの同期の長さは、ＦＥＣコードによりカバーされないかもしれないが、同期パターンの目的は、ＦＥＣプロセスを開始するためのコードワードを見つけることと、実際問題点があった後に訂正することであるから、このことは問題ではない。これらの同期パターンのいずれもが、１０ＧのＰＯＮに対するＭＰＣＰ中で使用されるかもしれない１６ナノ秒（ｎｓ）の伝送クロックタイムクォンタムに、結果として生じるＦＥＣコードワードを均等に位置合せさせることができる。

図３は、受信者に対して伝送するためのコードワードをアセンブルするプロセス３００の１つの実施形態を図示する。プロセス３００は、３０１において、データブロックから冗長データを発生させ、３０２において、データブロックと冗長データとをＦＥＣコードワード中にカプセル化し、３０３において、同期パターンをＦＥＣコードワードに付加し、３０４において、受信者に対してＦＥＣコードワードを伝送する。ブロックの数および順序は、１つの実施形態だけを表し、プロセス３００は、ここで記述した数および順序に限定すべきでない。

３０１において、プロセス３００は、冗長データの発生を開始してもよい。１つの実施形態において、プロセス２００の一部として選択されていてもよいＦＥＣアルゴリズムは、オリジナルデータブロックを使用して、冗長データを発生させてもよい。１つの実施形態において、ＲＳアルゴリズムを使用して、冗長データとして複数の多項式データ点を発生させてもよい。冗長データとオリジナルデータブロックとの組み合わせは、ＦＥＣペイロードと呼ばれることがある。

３０２において、プロセス３００は、オリジナルデータブロックと冗長データとの、ＦＥＣコードワードへのカプセル化を続けてもよい。ＦＥＣコードワードは、エンコードされたデータブロックと、冗長データとを保持する、固定されたサイズを有するデータコンテナであってもよい。上述したように、データブロックの特定サイズの選択次第で、ＲＳコードワードは、約２８個の６６ビットデータブロックまたは約２９個の６５ビットデータブロックまで対処してもよい。

３０３において、プロセス３００は、ＦＥＣコードワードに対して同期パターンの付加を続けてもよい。プロセス２００に基づいて決定されていてもよい同期パターンは、受信者に対して各ＦＥＣコードワードの開始を表示するためのフラグとして機能してもよい。同期パターンは、ＦＥＣモジュールの送信側部分と受信側部分との両方により同意されていてもよく、そのため、受信側部分は、ＦＥＣコードワードをどのように抽出するかを知っている。１つの実施形態において、６６ビットデータブロックを含むＦＥＣペイロードに対して４０ビットの同期パターンが使用される。別の実施形態において、６５ビットデータブロックを含むＦＥＣペイロードに対して１７ビットの同期パターンが使用される。さらに別の実施形態において、６５ビットデータブロックを含むＦＥＣペイロードに対して７５ビットの同期パターンを使用して、より長い同期パターンに対する必要性に対処してもよい。

３０４において、プロセス３００は、ＦＥＣコードワードの伝送を続けてもよい。上述したＯＤＮのような、任意の適切な伝送ネットワークを使用して、ＦＥＣコードワードを受信者に対して伝送してもよい。１つの実施形態において、任意のコードワードまたはタイムクォンタムを分解することなく、整数個のＦＥＣコードワードが整数個のタイムクォンタムに位置合せされる。１つの実施形態において、１０ＧのＥＰＯＮに対して規定されているような、ＭＰＣＰの偶数個の１６ナノ秒のタイムクォンタムが、整数個の６６ビットのデータブロックをカプセル化する整数個の２５５バイトのＲＳ ＦＥＣコードワードの伝送に対して使用される。別の実施形態において、整数個の６５ビットのデータブロックをカプセル化する整数個のＲＳ２５５バイトＦＥＣコードワードの伝送に対して、偶数個の１６ナノ秒のＭＰＣＰタイムクォンタムを使用してもよい。１６ナノ秒のタイムクォンタムと、６６ビットのコードブロックとを使用する１０ＧＢ／ｓシステムにおいて、約２０バイトのＭＡＣデータがタイムクォンタムごとに伝送される。例えば、約２個のタイムクォンタムは、ＭＡＣデータの約５個の６４ビットブロックを含んでいてもよい。６６ビットデータブロックに対して、約１２８ビットの冗長データと、約２２ビットの同期パターンを付加することにより、約１，８００ビットが生じ、これは、ＦＥＣコードワードごとに約２２５バイトと、９／８のコードレートとをもたらす。６５ビットデータブロックに対して、約１２８ビットの冗長データと、約２２ビットの同期パターンとを付加することにより、１，７７５ビットが生じ、これは、ＦＥＣコードワードごとに約２２１．７５バイトと、約１．１２５のコードレートをもたらす。

図４は、ＦＥＣデータストリームを処理するプロセス４００の１つの実施形態を図示する。プロセス４００は、４０１において、ネットワークからビットストリームを受信し、４０２において、ＦＥＣコードワードからデータブロックを抽出し、４０３において、データブロック中の伝送エラーをチェックし、４０４において、検出されたエラーを訂正してもよい。ブロックの数および順序は、１つの実施形態だけを表し、プロセス４００は、ここで記述した数および順序に限定すべきでない。

４０１において、プロセス４００は、ビットストリームの受信を開始してもよい。ビットストリームの受信は、同期パターンの認識、および／またはビットストリームをＦＥＣコードワードに分割することを含んでいてもよい。いくつかの実施形態において、同期パターンを認識することは、ＦＥＣコードワードの開始を表示する既知の同期パターンを識別することを含んでいてもよい。同期パターンおよびＦＥＣコードワードの長さは、送信側および受信側の両方に知られていることから、ビットストリームをＦＥＣコードワードに分割することは、おそらくＦＥＣコードワードおよび同期パターンの長さに基づいて、ビットストリームにおいてＦＥＣコードワードから同期パターンを分離することを含んでいてもよい。

４０２において、プロセス４００は、ＦＥＣコードワードからのデータブロックの抽出を続けてもよい。冗長データおよび各データブロックの長さは両方とも知られていることから、データブロックを抽出することは、ＦＥＣコードワードにおいてデータブロックから冗長データを分離することを含んでいてもよい。上述したように、抽出されるデータブロックは、約６５または６６ビットの長さである。１つの実施形態において、データブロックが約６５ビットの長さであるとき、６６番目のパリティビットをデータブロックに付加して、データブロックをオリジナルの６６ビットの長さに戻してもよい。

４０３において、プロセス４００は、伝送エラーに対するチェックを続けてもよい。データが送信側から受信側に伝送されるとき、さまざまなタイプのエラーが発生するかもしれない。例えば、伝送プロセスにおいて、ビットが反転しているかもしれず、および／または、データが破損しているかもしれない。冗長データにより、プロセス４００が伝送エラーを識別および訂正することが可能であってもよい。１つの実施形態において、プロセス４００は、送信側が冗長データを発生させるのに使用したのと同じＦＥＣアルゴリズムを、受信したデータブロックに実行し、冗長データの新しいバージョンを発生させる。冗長データの新しいバージョンは、受信した冗長データのバージョンと比較され、２つの間の不一致は、１つ以上の伝送エラーを示す。

エラーがデータ中に存在している場合、４０４において、プロセス４００は、伝送エラーの訂正を続けてもよい。いったん、伝送エラーが検出され、位置が突き止められると、特定の設計的選択事項次第で、冗長データとＦＥＣアルゴリズムとの組み合わせを使用することにより、オリジナルのデータブロックを回復させてもよい。例えば、ＲＳ多項式のデータ点を使用して、エラーを含むデータブロックを識別し、エラーを訂正してもよい。

図５は、ＰＯＮにおけるＯＬＴまたはＯＮＵのような、ネットワーク要素５００の一部における、ＦＥＣモジュール１０１の実施形態を示す。ＦＥＣモジュールは、受信機５０１と送信機５０２とを含む、他のネットワークコンポーネントに結合していてもよい。図５は、ＦＥＣモジュール１０１の１つの実施形態だけを図示し、ネットワークコンポーネント５００は、何らかの数の送信機５０１と受信機５０２とを有していてもよく、それらのうちの少なくともいくつかは、トランシーバ中に組み合わされていてもよいことを当業者は理解するだろう。１つの実施形態において、ＦＥＣモジュール１０１は、ＦＥＣモジュールの送信側部分５１１と、ＦＥＣモジュールの受信側部分５１２とを備えている。さまざまな実施形態において、送信側部分５１１と受信側部分５１２は、設計的選択事項次第で、単一のモジュールまたは別々のモジュールとして実現してもよい。

ＦＥＣモジュールの送信側部分５１１は、ＦＥＣエンコーダ５１１Ａと、ＦＥＣコードワード処理モジュール（ＦＣＰＭ）送信側部分５１１Ｂとを備えていてもよい。エンコーダ５１１Ａは、ＦＥＣアルゴリズムを実現してもよい。特に、エンコーダ５１１Ａは、受信機５０１からデータブロックを受け取り、ＦＥＣアルゴリズムを使用して１組の冗長データを発生させ、冗長データとデータブロックとを組み合わせてＦＥＣペイロードにし、ＦＥＣペイロードをエンコードするように構成されていてもよい。ＦＣＰＭ送信側部分５１１Ｂは、コードワードの送信側に対するコードワード処理に関連していてもよい。送信機５０２によるデータ伝送の前に、送信側部分は、エンコードされたＦＥＣコードワードに対して同期パターンを付加し、整数個の選ばれた伝送クロックタイムクォンタムに、整数個のＦＥＣコードワードを位置合せするように構成されていてもよい。

ＦＥＣモジュール受信側部分５１２は、ＦＥＣデコーダ５１２Ａと、ＦＣＰＭ受信側部分５１２Ｂとを備えていてもよい。ＦＥＣデコーダ５１２Ａは、ＦＥＣエンコーダ５１１Ａにより使用されるのと同じまたは類似のＦＥＣアルゴリズムを備えていてもよい。デコーダ５１２Ａは、エンコードされたＦＥＣコードワードをデコードし、ＦＥＣペイロードを抽出し、ＦＥＣアルゴリズムを使用して、エラー検出のために、冗長データの新しいバージョンを発生させるように構成されている。ＦＣＰＭ受信側部分５１２Ｂは、伝送エラーを検出し、検出されたエラーを訂正するように構成されている。本開示は、記述した構成で動作する必要はない。代わりに、設計的選択事項の問題として、ＦＥＣプロセッサ中に組み入れられている機能を、より少ないまたはより多いコンポーネント中に組み合わせてもよい。

上述したネットワークコンポーネントは、課された必要な作業負荷を取り扱うために、十分な処理能力や、メモリリソースや、ネットワークスループット性能を有する、コンピュータや、ネットワークや、またはノードのような、任意の汎用目的のネットワークコンポーネント上で実現してもよい。図６は、ここで開示したノードの１つ以上の実施形態を実現するのに適した、一般的な汎用目的のネットワークコンポーネントを図示する。ネットワークコンポーネント６００は、プロセッサ６０２（中央プロセッサユニットまたはＣＰＵと呼ばれることがある）を含み、プロセッサ６０２は、二次記憶デバイス６０４と読み出し専用メモリ（ＲＯＭ）６０６とランダムアクセスメモリ（ＲＡＭ）６０８とを含むメモリデバイスと、入力／出力（ＩＯ）デバイス６１０と、ネットワーク接続デバイス６１２と通信する。プロセッサは、１つ以上のＣＰＵチップとして実現してもよい。

二次記憶装置６０４は、一般的に、１つ以上のディスクドライブまたはテープドライブから構成され、ＲＡＭ６０８がすべての作業データを保持するほど十分な大きさでない場合に、データの不揮発性記憶のために使用され、オーバーフローデータ記憶デバイスとして使用される。二次記憶装置６０４を使用してプログラムを記憶してもよく、そのようなプログラムが実行のために選択されるとき、そのようなプログラムは、ＲＡＭ６０８中にロードされる。プログラム実行中に読み出される、命令とおそらくはデータとを記憶するために、ＲＯＭ６０６が使用される。ＲＯＭ６０６は、不揮発性メモリデバイスであり、一般的に、二次記憶装置のより大きなメモリ容量に比べて小さいメモリ容量を有する。ＲＡＭ６０８は、揮発性データを記憶し、おそらくは命令を記憶するために使用される。ＲＯＭ６０６およびＲＡＭ６０８の両方へのアクセスは、一般的に、二次記憶装置６０４へのアクセスよりも速い。

６４ｂ６６ｂコード化システムに適用可能なＦＥＣシステムを提供することにより、本ＦＥＣシステムは、先行技術における欠点を克服する。本ＦＥＣシステムは、データブロックサイズに対するコードワード長の比が低い点で効率的である。ダウンストリームＰＯＮ伝送におけるような連続モードと、アップストリームＰＯＮ伝送のような間欠モードとの両方において、本ＦＥＣシステムは効率的である。

本開示においていくつかの実施形態を提供してきたが、本開示の精神または範囲から逸脱することなく、開示したシステムおよび方法を多くの他の特定の形態で具現してもよいことを理解すべきである。本例は、例示であり、限定的でないと考えられ、本発明は、ここで与えた詳細に限定すべきでない。例えば、さまざまな要素またはコンポーネントを別のシステムにおいて組み合わせ、または組み込んでもよく、あるいは、いくつかの特徴を省略してもよく、または実現しなくてもよい。

さらに、個々のまたは別々のものとして、さまざまな実施形態中で記述および図示した技術、システム、サブシステム、および方法は、本開示の範囲から逸脱することなく、他のシステム、モジュール、技術、または方法と組み合わせてもよく、あるいはそれらに組み込んでもよい。互いに結合されているまたは直接結合されているとして、あるいは互いに通信するものとして、示しまたは論じた他のアイテムは、電気的であろうと、機械的であろうと、またはその他の場合であろうと、いくつかのインターフェース、デバイス、または中間コンポーネントを通して、間接的に結合していてもよく、またはそれらを通して通信してもよい。変更、置換、および修正の、他の例は、当業者により把握することが可能であり、ここで開示した精神および範囲から逸脱することなく実施できる。

Claims (19)

1. 方法において、
   フォワードエラー訂正（ＦＥＣ）アルゴリズムを複数のデータブロックに適用して、複数の冗長データを発生させることと、
   整数個の前記データブロックと、前記冗長データとをＦＥＣコードワード中にカプセル化することと、
   同期パターンを前記ＦＥＣコードワードに付加することと、
   前記ＦＥＣコードワードを伝送することとを含み、
   前記同期パターンの長さは、前記ＦＥＣコードワードが伝送クロックタイムクォンタムに均等に位置合せされるように選択される方法。
2. 前記フォワードＦＥＣアルゴリズムを適用することは、リードソロモン（ＲＳ）コーディングアルゴリズムを適用することを含む請求項１記載の方法。
3. 前記伝送タイムクォンタムは、１６ナノ秒である請求項１記載の方法。
4. 前記データブロックのサイズに対する前記ＦＥＣコードワードの長さの比は、１．１２５以下である請求項１記載の方法。
5. 前記データブロックのサイズに対する前記ＦＥＣコードワードの長さの比は、１．０９３７５以下である請求項１記載の方法。
6. 前記データブロックのそれぞれは、６５ビットの長さであり、６４ビットのデータを含む請求項１記載の方法。
7. 方法において、
   複数のデータブロックから複数の冗長データを発生させるＦＥＣアルゴリズムを選択することと、
   整数個の前記データブロックと、前記冗長データとをＦＥＣコードワード中にカプセル化することと、
   整数個の前記ＦＥＣコードワードが、整数個の伝送クロックタイムクォンタムに均等に位置合せされるように、前記ＦＥＣコードワードに付加する同期パターンの長さを選択することとを含む方法。
8. 前記ＦＥＣコードワードは、２５５以下の総バイトを含み、そのうちの２３９バイト以下が前記データブロックである請求項７記載の方法。
9. 前記ＦＥＣコードワードは、２８個のデータブロックを含み、各データブロックは、６６ビットの長さであり、前記冗長データは、１２８ビットの長さであり、前記同期パターンは、４０ビットの長さであり、前記同期パターンを有するＦＥＣコードワードの長さは、２０１６ビットである請求項７記載の方法。
10. 前記ＦＥＣコードワードは、２５個のデータブロックを含み、各データブロックは、６６ビットの長さであり、前記冗長データは、１２８ビットの長さであり、前記同期パターンは、２２ビットの長さであり、前記同期パターンを有するＦＥＣコードワードの長さは、１８００ビットである請求項７記載の方法。
11. 前記ＦＥＣコードワードは、２９個のデータブロックを含み、各データブロックは、６５ビットの長さであり、前記冗長データは、１２８ビットの長さであり、前記同期パターンは、１７ビットの長さであり、前記同期パターンを有するＦＥＣコードワードの長さは、２０３０ビットである請求項７記載の方法。
12. 前記ＦＥＣコードワードは、２５個のデータブロックを含み、各データブロックは、６５ビットの長さであり、前記冗長データは、１２８ビットの長さであり、前記同期パターンは、２２ビットの長さであり、前記同期パターンを有するＦＥＣコードワードの長さは、１７７５ビットである請求項７記載の方法。
13. 前記ＦＥＣコードワードは、２９個のデータブロックを含み、各データブロックは、６５ビットの長さであり、前記冗長データは、１２８ビットの長さであり、前記同期パターンは、７５ビットの長さであり、前記同期パターンを有するＦＥＣコードワードの長さは、２０８８ビットである請求項７記載の方法。
14. 受動光ネットワーク（ＰＯＮ）コンポーネントにおいて、
    送信機および受信機に結合されているフォワードエラー訂正（ＦＥＣ）モジュールを具備し、
    前記ＦＥＣモジュールは、前記受信機から複数のデータブロックを受け取り、前記複数のデータブロックから複数の冗長データを発生させ、整数個のＦＥＣコードワードを発生させるように構成され、前記整数個のＦＥＣコードワードの各々は整数個のデータブロックと前記冗長データとをカプセル化し、前記ＦＥＣモジュールは、前記送信機上で、前記整数個のＦＥＣコードワードが整数個の伝送クロックタイムクォンタムに均等に位置合せされるように、前記整数個のＦＥＣコードワードの各々に付加する同期パターンの長さを選択するように構成されているＰＯＮコンポーネント。
15. 前記ＦＥＣモジュールは、
    前記受信機に結合され、前記受信機から前記複数のデータブロックを受け取り、前記冗長データを発生させ、前記冗長データと前記整数個のデータブロックとを、前記整数個のＦＥＣコードワード中にカプセル化するように構成されているＦＥＣエンコーダと、
    前記ＦＥＣエンコーダおよび前記送信機に結合され、前記同期パターンを前記整数個のＦＥＣコードワードの各々に付加するように構成されているＦＥＣコードワード処理モジュール（ＦＣＰＭ）とを備える請求項１４記載のＰＯＮコンポーネント。
16. 前記ＦＥＣモジュールは、
    前記受信機に結合され、前記整数個のＦＥＣコードワードから前記データブロックと冗長データとを抽出し、エラー検出のために、前記冗長データの新しいバージョンを発生させるように構成されているＦＥＣデコーダをさらに備え、
    前記ＦＣＰＭは、伝送エラーを検出し、前記伝送エラーを訂正するようにさらに構成されている請求項１５記載のＰＯＮコンポーネント。
17. 前記ＦＥＣエンコーダと前記ＦＥＣデコーダは、単一のデバイス中に組み込まれている請求項１６記載のＰＯＮコンポーネント。
18. 前記ＦＥＣエンコーダ、前記ＦＥＣデコーダ、および前記ＦＣＰＭは、単一のデバイス中に組み込まれている請求項１６記載のＰＯＮコンポーネント。
19. 前記ＰＯＮコンポーネントは、イーサネットＰＯＮにおける、光ネットワーク終端装置（ＯＮＴ）または光ライン終端装置（ＯＬＴ）のうちの１つの一部である請求項１４記載のＰＯＮコンポーネント。

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