JP5209110B2 - Wafer level package with cylindrical capacitor and method of manufacturing the same - Google Patents

Wafer level package with cylindrical capacitor and method of manufacturing the same Download PDF

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Description

本発明は、円筒型キャパシタを備えたウェーハレベルパッケージ及びその製造方法に関する。   The present invention relates to a wafer level package having a cylindrical capacitor and a manufacturing method thereof.

最近、電子産業では、各製品の軽薄短小化、多機能化及び高性能化が進んでいるが、これらの製品の低価供給を実現するための技術中の一つがパッケージ技術である。このようなパッケージ技術の中でも、ウェーハ上でパッケージングを行うウェーハレベルパッケージ（ｗａｆｅｒ ｌｅｖｅｌ ｐａｃｋａｇｅ；ＷＬＰ）が最近注目されている。   Recently, in the electronics industry, each product is becoming lighter, thinner, multifunctional, and higher in performance. One of the technologies for realizing low-cost supply of these products is package technology. Among such packaging technologies, a wafer level package (WLP) that performs packaging on a wafer has recently attracted attention.

一般に、ウェーハレベルパッケージには信号の安定性のためにキャパシタが内蔵されるが、図１は従来の技術に係る２次元平板構造のキャパシタを備えたウェーハレベルパッケージを示す断面図である。   In general, a capacitor is built in a wafer level package for signal stability. FIG. 1 is a cross-sectional view showing a wafer level package having a two-dimensional plate structure capacitor according to the prior art.

図１に示すように、従来の技術に係る２次元平板構造のキャパシタを備えたウェーハレベルパッケージ１０は、上面にボンディングパッドを備え、前記ボンディングパッドを露出させる絶縁層１８が形成されたウェーハチップ１２と、前記絶縁層１８に形成された下部電極３４と、前記下部電極３４上に形成された誘電体層３８と、一側が前記ボンディングパッドに連結された状態で前記絶縁層１８上に延長されるが、前記誘電体層３８の上部に延長される再配線層３６と、前記再配線層３６をカバーするように前記絶縁層１８に形成される保護層２８と、前記再配線層３６の他端に形成されたメタルポスト３０と、前記メタルポスト３０に形成された半田ボール１４とを含んでなる。   As shown in FIG. 1, a wafer level package 10 having a two-dimensional plate structure capacitor according to the prior art has a bonding pad on an upper surface, and a wafer chip 12 on which an insulating layer 18 exposing the bonding pad is formed. A lower electrode 34 formed on the insulating layer 18; a dielectric layer 38 formed on the lower electrode 34; and one side connected to the bonding pad and extended on the insulating layer 18. A redistribution layer 36 extending above the dielectric layer 38, a protective layer 28 formed on the insulating layer 18 so as to cover the redistribution layer 36, and the other end of the redistribution layer 36. The metal post 30 is formed on the metal post 30 and the solder ball 14 is formed on the metal post 30.

この際、誘電体層３８の上部に延長される再配線層３６は、キャパシタ部３２の上部電極の役割を同時に果たす。すなわち、キャパシタ部３２は、下部電極３４、再配線層３６、及び誘電体層３８を含んでなり、２次元平板構造を有する。   At this time, the rewiring layer 36 extended above the dielectric layer 38 simultaneously serves as an upper electrode of the capacitor portion 32. That is, the capacitor unit 32 includes a lower electrode 34, a redistribution layer 36, and a dielectric layer 38, and has a two-dimensional flat plate structure.

ところが、このような構造のウェーハレベルパッケージ１０に備えられるキャパシタ部３２は、２次元平板構造を有するから、静電容量を高めるためには誘電定数の大きい誘電体層３８を使用し、あるいは下部電極３４と上部電極の面積を増加させ、あるいは電極間の距離を減らすしかなくて、静電容量を高めるのには限界があった。   However, since the capacitor unit 32 provided in the wafer level package 10 having such a structure has a two-dimensional flat plate structure, a dielectric layer 38 having a large dielectric constant is used to increase the capacitance, or the lower electrode is used. However, there is a limit to increasing the electrostatic capacity by increasing the area of the upper electrode 34 and reducing the distance between the electrodes.

また、このような２次元平板構造のキャパシタ部３２は、製作のために別途の追加工程（例えば、スパッタリング及びパターニング工程など）を行わなければならない費用上の問題があった。また、キャパシタ部３２の厚さ増加は、ウェーハレベルパッケージ１０の工程時間の増加や材料浪費などの問題を生じさせるおそれがある。   Further, the capacitor unit 32 having such a two-dimensional flat plate structure has a problem of cost in which an additional process (for example, sputtering and patterning process) must be performed for manufacturing. In addition, an increase in the thickness of the capacitor unit 32 may cause problems such as an increase in process time of the wafer level package 10 and material waste.

そこで、本発明は、上述した問題点を解決するために案出されたもので、その目的とするところは、静電容量を増大させることが可能な構造の円筒型キャパシタを備えたウェーハレベルパッケージ及びその製造方法を提供することにある。   Accordingly, the present invention has been devised to solve the above-described problems, and an object of the present invention is to provide a wafer level package including a cylindrical capacitor having a structure capable of increasing the capacitance. And a manufacturing method thereof.

本発明の他の目的は、パッケージの厚さが増加せず、キャパシタ製作のための電極形成を別途に行わなくてもよい、円筒型キャパシタを備えたウェーハレベルパッケージ及びその製造方法を提供することにある。   Another object of the present invention is to provide a wafer level package having a cylindrical capacitor and a method for manufacturing the same, in which the thickness of the package does not increase and electrode formation for capacitor fabrication need not be performed separately. It is in.

上記目的を達成するために、本発明の好適な第１実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージは、上面にボンディングパッドを備え、前記ボンディングパッドを露出させる絶縁層が形成されたウェーハチップと、前記ボンディングパッドに連結された状態で前記絶縁層の一側に延長される再配線層と、前記再配線層に連結され、内部に中空部を有する円筒状の外部電極と、前記中空部内に前記外部電極と分離されるように形成された円筒状の内部電極と、前記外部電極と前記内部電極との間に形成される誘電体層と、前記再配線層、前記内部電極、前記外部電極及び前記誘電体層をカバーするように前記絶縁層に形成される樹脂封止部とを含み、前記内部電極の下面は、前記外部電極の外部から前記外部電極の中空部内へ前記外部電極と連結されていない状態で延長されるように前記絶縁層に形成される外周配線層に連結されたことを特徴とする。   In order to achieve the above object, a wafer level package having a cylindrical capacitor according to a first preferred embodiment of the present invention includes a bonding pad on an upper surface and a wafer on which an insulating layer exposing the bonding pad is formed. A chip, a rewiring layer extended to one side of the insulating layer in a state of being connected to the bonding pad, a cylindrical external electrode connected to the rewiring layer and having a hollow portion therein, and the hollow A cylindrical internal electrode formed so as to be separated from the external electrode in the portion, a dielectric layer formed between the external electrode and the internal electrode, the rewiring layer, the internal electrode, A resin sealing portion formed on the insulating layer so as to cover the external electrode and the dielectric layer, and the lower surface of the internal electrode extends from the outside of the external electrode into the hollow portion of the external electrode. Wherein said that it has been connected to the outer peripheral wiring layer formed on the insulating layer so as to be extended in a state of not being connected to the external electrode.

ここで、前記再配線層は、前記外部電極の下面に形成され、中空部を有する円形の外部電極部と、前記内部電極の下面に前記外部電極部と分離されるように形成された円形の内部電極部とを含むことが好ましい。   Here, the rewiring layer is formed on the lower surface of the external electrode, and has a circular external electrode portion having a hollow portion, and a circular external electrode portion formed on the lower surface of the internal electrode so as to be separated from the external electrode portion. It is preferable that an internal electrode part is included.

また、前記外周配線層は、前記外部電極部の一側をカバーするように形成された第１カバー絶縁層の上部、及び前記外部電極の一側をカバーするように形成された第２カバー絶縁層の下部を通過するように形成されることにより、前記外部電極部及び前記外部電極に連結されていない状態で前記外部電極部の外部から前記内部電極部に連結されることが好ましい。   In addition, the outer peripheral wiring layer includes an upper portion of a first cover insulating layer formed so as to cover one side of the external electrode portion, and a second cover insulating formed so as to cover one side of the external electrode. By being formed so as to pass through the lower part of the layer, it is preferable that the external electrode part and the external electrode part are connected to the internal electrode part from the outside without being connected to the external electrode part and the external electrode.

更に、前記再配線層は、前記絶縁層の他側に延長されてその上部にメタルポストを備え、前記樹脂封止部は、前記メタルポストをカバーするように形成されるが、前記メタルポストの上面を露出させる第２オープン部を有することが好ましい。   Further, the rewiring layer is extended to the other side of the insulating layer and provided with a metal post on the upper side, and the resin sealing portion is formed to cover the metal post. It is preferable to have the 2nd open part which exposes an upper surface.

本発明の好適な第２実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージは、本発明の好適な第１実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージにおいて、前記再配線層は、前記外部電極の下面に形成され、中空部を有し、一側に開放部を備える円形の外部電極部、及び前記内部電極の下面に形成され、前記外部電極部とは分離される円形の内部電極部を含むことを特徴とする。   A wafer level package including a cylindrical capacitor according to a second preferred embodiment of the present invention is a wafer level package including a cylindrical capacitor according to the first preferred embodiment of the present invention, wherein the redistribution layer includes: A circular external electrode part formed on the lower surface of the external electrode, having a hollow part and having an open part on one side, and a circular internal part formed on the lower surface of the internal electrode and separated from the external electrode part An electrode part is included.

ここで、前記外周配線層は、前記外部電極部の前記開放部及び前記外部電極の一側をカバーするように形成されたカバー絶縁層の下部を通過するように形成されることにより、前記外部電極部及び前記外部電極に連結されていない状態で前記外部電極部の外部から前記内部電極部に連結されることが好ましい。   Here, the outer peripheral wiring layer is formed so as to pass through a lower part of a cover insulating layer formed so as to cover the open portion of the external electrode portion and one side of the external electrode. It is preferable that the external electrode unit is connected to the internal electrode unit from the outside in a state where the external electrode unit and the external electrode are not connected.

本発明の好適な第１実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージの製造方法は、（Ａ）上面にボンディングパッドを備え、前記ボンディングパッドを露出させる絶縁層が形成されたウェーハチップを準備する段階と、（Ｂ）前記ボンディングパッドに連結された状態で前記絶縁層の一側に延長され、内部に中空部を有する円形の外部電極部を備える再配線層を形成する段階と、（Ｃ）前記外部電極部の一側をカバーするように第１カバー絶縁層を積層し、前記外部電極部の外部から前記第１カバー絶縁層の上部を通って前記外部電極部内へ延長されるように形成され、前記中空部に円形の内部電極部を有する外周配線層を形成し、前記外周配線層の一側をカバーするように第２カバー絶縁層を積層する段階と、（Ｄ）前記内部電極部及び前記外部電極部の上部に内部電極及び外部電極を形成し、前記内部電極と前記外部電極との間に誘電体層を形成する段階と、（Ｅ）前記再配線層、前記内部電極、前記外部電極及び前記誘電体層をカバーするように前記絶縁層に樹脂封止部を形成する段階とを含んでなることを特徴とする。   A manufacturing method of a wafer level package having a cylindrical capacitor according to a first preferred embodiment of the present invention includes: (A) a wafer chip having a bonding pad on an upper surface and an insulating layer exposing the bonding pad; (B) forming a redistribution layer including a circular external electrode portion extending to one side of the insulating layer and connected to the bonding pad, and having a hollow portion inside; C) A first cover insulating layer is laminated so as to cover one side of the external electrode portion, and extended from the outside of the external electrode portion through the upper portion of the first cover insulating layer into the external electrode portion. Forming a peripheral wiring layer having a circular internal electrode portion in the hollow portion and laminating a second cover insulating layer so as to cover one side of the peripheral wiring layer; and (D) before Forming an internal electrode and an external electrode above the internal electrode portion and the external electrode portion, and forming a dielectric layer between the internal electrode and the external electrode; and (E) the rewiring layer, the internal Forming a resin sealing portion on the insulating layer so as to cover the electrode, the external electrode, and the dielectric layer.

この際、前記（Ｄ）段階は、（Ｄ１）前記絶縁層の上部に感光性レジストを塗布する段階と、（Ｄ２）前記感光性レジストに、前記内部電極部及び前記外部電極部を露出させる第１開口部及び第２開口部を形成する段階と、（Ｄ３）前記第１開口部及び前記第２開口部にメッキ工程を施して内部電極及び外部電極を形成する段階と、（Ｄ４）前記感光性レジストを除去する段階と、（Ｄ５）前記内部電極と前記外部電極との間に誘電材料を充填し、前記誘電材料をアニーリングして誘電体層を形成する段階とを含むことが好ましい。   At this time, the step (D) includes (D1) a step of applying a photosensitive resist on the insulating layer, and (D2) a step of exposing the internal electrode portion and the external electrode portion to the photosensitive resist. Forming a first opening and a second opening; (D3) plating the first opening and the second opening to form an internal electrode and an external electrode; and (D4) the photosensitive. Preferably, the method includes a step of removing the conductive resist, and (D5) filling a dielectric material between the internal electrode and the external electrode, and annealing the dielectric material to form a dielectric layer.

また、前記（Ｄ５）段階において、前記誘電材料は、スクリーンプリント工程によって充填されることが好ましい。   In the step (D5), the dielectric material is preferably filled by a screen printing process.

更に、前記（Ｂ）段階において、前記再配線層は、前記ボンディングパッドに連結された状態で前記絶縁層の一側及び他側に延長されるように形成され、前記（Ｄ）段階において、前記絶縁層の他側に延長された前記再配線層の上部にメタルポストが形成され、前記（Ｅ）段階において、前記樹脂封止部は、前記メタルポストをカバーするように形成され、前記樹脂封止部には、前記メタルポストの上面を露出させる第２開口部が加工されることが好ましい。   Further, in the step (B), the redistribution layer is formed to extend to one side and the other side of the insulating layer while being connected to the bonding pad, and in the step (D), A metal post is formed on the rewiring layer extended to the other side of the insulating layer. In the step (E), the resin sealing portion is formed to cover the metal post, and the resin sealing It is preferable that a second opening that exposes the upper surface of the metal post is processed in the stop.

本発明の好適な第２実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージの製造方法は、（Ａ）上面にボンディングパッドを備え、前記ボンディングパッドを露出させる絶縁層が形成されたウェーハチップを準備する段階と、（Ｂ）前記ボンディングパッドに連結された状態で前記絶縁層の一側に延長され、内部に中空部を有し且つ一側に開放部が形成された円形の外部電極部を有する再配線層を形成する段階と、（Ｃ）前記外部電極部の外部から前記外部電極部の前記開放部を介して前記外部電極部内へ延長されるように形成され且つ前記中空部に円形の内部電極部を有する外周配線層を形成し、前記外周配線層の一側をカバーするようにカバー絶縁層を積層する段階と、（Ｄ）前記内部電極部及び前記外部電極部の上部に内部電極及び外部電極を形成し、前記内部電極と前記外部電極との間に誘電体層を形成する段階と、（Ｅ）前記再配線層、前記内部電極、前記外部電極、及び前記誘電体層をカバーするように前記絶縁層に樹脂封止部を形成する段階とを含んでなることを特徴とする。   A method for manufacturing a wafer level package having a cylindrical capacitor according to a second preferred embodiment of the present invention includes: (A) a wafer chip having a bonding pad on an upper surface and an insulating layer exposing the bonding pad; And (B) a circular external electrode portion extended to one side of the insulating layer in a state of being connected to the bonding pad, having a hollow portion inside, and having an open portion formed on one side. Forming a redistribution layer having (C) extending from the outside of the external electrode portion into the external electrode portion through the open portion of the external electrode portion, and having a circular shape in the hollow portion Forming an outer peripheral wiring layer having an internal electrode portion and laminating a cover insulating layer so as to cover one side of the outer peripheral wiring layer; and (D) an inner portion of the inner electrode portion and the outer electrode portion. Forming an electrode and an external electrode, and forming a dielectric layer between the internal electrode and the external electrode; (E) the rewiring layer, the internal electrode, the external electrode, and the dielectric layer; Forming a resin sealing portion on the insulating layer so as to cover.

この際、前記（Ｄ）段階は、（Ｄ１）前記絶縁層の上部に感光性レジストを塗布する段階と、（Ｄ２）前記感光性レジストに、前記内部電極部及び前記外部電極部をそれぞれ露出させる第１開口部及び第２開口部を形成する段階と、（Ｄ３）前記第１開口部及び前記第２開口部にメッキ工程を施して内部電極及び外部電極を形成する段階と、（Ｄ４）前記感光性レジストを除去する段階と、（Ｄ５）前記内部電極と前記外部電極との間に誘電材料を充填し、前記誘電材料をアニーリングして誘電体層を形成する段階とを含んでなることが好ましい。   At this time, the step (D) includes (D1) a step of applying a photosensitive resist on the insulating layer, and (D2) exposing the internal electrode portion and the external electrode portion to the photosensitive resist. Forming a first opening and a second opening; (D3) performing a plating process on the first opening and the second opening to form an internal electrode and an external electrode; and (D4) Removing a photosensitive resist; and (D5) filling a dielectric material between the internal electrode and the external electrode, and annealing the dielectric material to form a dielectric layer. preferable.

また、前記（Ｂ）段階において、前記再配線層は前記ボンディングパッドに連結された状態で前記絶縁層の一側及び他側に延長されるように形成され、前記（Ｄ）段階において、前記絶縁層の他側に延長された前記再配線層の上部にメタルポストが形成され、前記（Ｅ）段階において、前記樹脂封止部は前記メタルポストをカバーするように形成され、前記樹脂封止部には前記メタルポストの上面を露出させるオープン部が加工されることが好ましい。   In the step (B), the redistribution layer is formed to extend to one side and the other side of the insulating layer in a state of being connected to the bonding pad, and in the step (D), the insulating layer is formed. A metal post is formed on the rewiring layer extended to the other side of the layer, and in the step (E), the resin sealing portion is formed to cover the metal post, and the resin sealing portion Preferably, an open part that exposes the upper surface of the metal post is processed.

本発明の特徴及び利点らは、添付図面に基づいた次の詳細な説明からさらに明白になるであろう。   The features and advantages of the present invention will become more apparent from the following detailed description when taken in conjunction with the accompanying drawings.

これに先立ち、本明細書及び請求の範囲に使用された用語または単語は、通常的且つ辞典的な意味で解釈されてはならず、発明者が自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に基づき、本発明の技術的思想に符合する意味と概念で解釈されるべきである。   Prior to this, terms or words used in the specification and claims should not be construed in a normal and lexical sense, so that the inventor best describes the invention. Based on the principle that the concept of terms can be appropriately defined, it should be interpreted with a meaning and concept consistent with the technical idea of the present invention.

本発明によれば、キャパシタ部が円筒状に形成されるから、２次元平板構造に比べて電極面積が増加して静電容量を大きくすることができ、これによりキャパシタ部のノイズ低減効果が増大する。   According to the present invention, since the capacitor portion is formed in a cylindrical shape, the electrode area can be increased and the capacitance can be increased as compared with the two-dimensional flat plate structure, thereby increasing the noise reduction effect of the capacitor portion. To do.

そして、本発明によれば、メタルポストに相当する高さでキャパシタ部を形成することにより、キャパシタ部によりパッケージの厚さが増加しなくなる。   According to the present invention, by forming the capacitor portion at a height corresponding to the metal post, the thickness of the package is not increased by the capacitor portion.

また、本発明によれば、従来のメタルポスト形成工程を用いて円筒型キャパシタ部を形成する方法を提供することにより、工程時間及び工程費用を節減することができる。   In addition, according to the present invention, it is possible to reduce process time and process cost by providing a method for forming a cylindrical capacitor portion using a conventional metal post forming process.

更に、本発明によれば、円筒型キャパシタ部の大きさ及び外部電極と内部電極間の隙間をフォトリソグラフィーのパターニング技法によって簡単に調整することにより、キャパシタ部の静電容量を容易に調節することができる。   Furthermore, according to the present invention, the capacitance of the capacitor part can be easily adjusted by simply adjusting the size of the cylindrical capacitor part and the gap between the external electrode and the internal electrode by a photolithography patterning technique. Can do.

従来の技術に係る２次元平板構造のキャパシタを備えたウェーハレベルパッケージの断面図である。It is sectional drawing of the wafer level package provided with the capacitor of the two-dimensional flat plate structure which concerns on the prior art. 円筒型キャパシタを備えたウェーハレベルパッケージの断面図である。It is sectional drawing of the wafer level package provided with the cylindrical capacitor. 本発明の好適な第１実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージの断面図である。1 is a cross-sectional view of a wafer level package including a cylindrical capacitor according to a first preferred embodiment of the present invention. 本発明の好適な第２実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージの断面図である。FIG. 6 is a cross-sectional view of a wafer level package including a cylindrical capacitor according to a second preferred embodiment of the present invention. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（１）である。It is sectional drawing (1) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（１）である。It is a top view (1) which shows the manufacturing method of the wafer level package provided with the cylindrical type capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（２）である。It is sectional drawing (2) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（２）である。It is a top view (2) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（３）である。It is sectional drawing (3) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（３）である。It is a top view (3) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in process order. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（４）である。It is sectional drawing (4) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（４）である。It is a top view (4) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in process order. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（５）である。It is sectional drawing (5) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（５）である。It is a top view (5) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in process order. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（６）である。It is sectional drawing (6) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（６）である。It is a top view (6) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（７）である。It is sectional drawing (7) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（７）である。It is a top view (7) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in process order. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（８）である。It is sectional drawing (8) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図２に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（８）である。It is a top view (8) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 2 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（１）である。It is sectional drawing (1) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（１）である。It is a top view (1) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（２）である。It is sectional drawing (2) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（２）である。It is a top view (2) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（３）である。It is sectional drawing (3) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（３）である。It is a top view (3) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（４）である。It is sectional drawing (4) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（４）である。It is a top view (4) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（５）である。It is sectional drawing (5) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（５）である。It is a top view (5) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（６）である。It is sectional drawing (6) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（６）である。It is a top view (6) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（７）である。It is sectional drawing (7) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（７）である。It is a top view (7) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（８）である。It is sectional drawing (8) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（８）である。It is a top view (8) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（９）である。It is sectional drawing (9) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（９）である。It is a top view (9) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 3 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（１）である。It is sectional drawing (1) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（１）である。It is a top view (1) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（２）である。It is sectional drawing (2) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（２）である。It is a top view (2) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（３）である。It is sectional drawing (3) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（３）である。It is a top view (3) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（４）である。It is sectional drawing (4) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（４）である。It is a top view (4) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（５）である。It is sectional drawing (5) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（５）である。It is a top view (5) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（６）である。It is sectional drawing (6) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（６）である。It is a top view (6) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（７）である。It is sectional drawing (7) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（７）である。It is a top view (7) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図（８）である。It is sectional drawing (8) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process. 図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す平面図（８）である。It is a top view (8) which shows the manufacturing method of the wafer level package provided with the cylindrical capacitor shown in FIG. 4 in order of a process.

本発明の目的、特定の利点及び新規の特徴は添付図面に連関する以下の詳細な説明と好適な実施例からさらに明白になるであろう。本発明において、各図面の構成要素に参照番号を付するにおいて、同一の構成要素については、他の図面上に表示されても、出来る限り同一の番号を付することに留意すべきであろう。なお、本発明を説明するにおいて、関連した公知の技術に対する具体的な説明が本発明の要旨を無駄に乱すおそれがあると判断される場合、その詳細な説明は省略する。   Objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and preferred embodiments when taken in conjunction with the accompanying drawings. In the present invention, reference numerals are assigned to the components in each drawing, and it should be noted that the same components are given the same numbers as much as possible even if they are displayed on other drawings. . In the description of the present invention, when it is determined that there is a possibility that a specific description of a related known technique may unnecessarily disturb the gist of the present invention, a detailed description thereof will be omitted.

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。   Exemplary embodiments of the present invention will be described below in detail with reference to the accompanying drawings.

＜円筒型キャパシタを備えたウェーハレベルパッケージの構造＞   <Structure of wafer level package with cylindrical capacitor>

図２は、円筒型キャパシタを備えたウェーハレベルパッケージの断面図である。以下、図２を参照して、円筒型キャパシタを備えたウェーハレベルパッケージ１００ａについて説明する。   FIG. 2 is a cross-sectional view of a wafer level package having a cylindrical capacitor. Hereinafter, a wafer level package 100a having a cylindrical capacitor will be described with reference to FIG.

図２に示すように、円筒型キャパシタを備えたウェーハレベルパッケージ１００ａは、ウェーハチップ１０２、再配線層１０８（１０８ａ、１０８ｂ、１０８ｃ）、キャパシタ部、及び樹脂封止部１１８を含んでなる。   As shown in FIG. 2, a wafer level package 100 a having a cylindrical capacitor includes a wafer chip 102, a redistribution layer 108 (108 a, 108 b, 108 c), a capacitor unit, and a resin sealing unit 118.

ウェーハチップ１０２は、集積回路（図示せず）が内在しているシリコン素材のチップ本体の上面に、集積回路と電気的に連結されるボンディングパッド１０４が形成され、ボンディングパッド１０４が露出されるようにチップ本体の上面に絶縁層１０６が形成された構造を有する。   In the wafer chip 102, a bonding pad 104 electrically connected to the integrated circuit is formed on the upper surface of a silicon-made chip body in which the integrated circuit (not shown) is present so that the bonding pad 104 is exposed. In addition, an insulating layer 106 is formed on the upper surface of the chip body.

再配線層１０８は、ウェーハチップ１０２に形成されたボンディングパッド１０４から他の位置のより大きい配線を誘導するためのもので、ボンディングパッド１０４から絶縁層１０６上の一側に延長されるように形成される。ここで、再配線層１０８の延長された部分は、キャパシタ部の電極が連結される箇所であって、内部に中空部を有する円形の外部電極部１０８ｂ、及び前記中空部の内部に前記外部電極部１０８ｂと分離されるように形成された円形の内部電極部１０８ａを含んでなる。この際、再配線層１０８は、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）などの導電性金属からなる。   The rewiring layer 108 is for inducing a larger wiring at another position from the bonding pad 104 formed on the wafer chip 102, and is formed to extend from the bonding pad 104 to one side on the insulating layer 106. Is done. Here, the extended part of the rewiring layer 108 is a place where the electrodes of the capacitor part are connected, and the circular external electrode part 108b having a hollow part inside, and the external electrode inside the hollow part It includes a circular internal electrode portion 108a formed so as to be separated from the portion 108b. At this time, the rewiring layer 108 is made of a conductive metal such as aluminum (Al), copper (Cu), nickel (Ni), or gold (Au).

キャパシタ部は、円筒状をし、再配線層１０８に連結される。キャパシタ部は、内部に中空部を有する円筒状の外部電極１１４ｂ、前記中空部内に外部電極１１４ｂと分離されるように形成された円筒状の内部電極部１１４ａ、及び外部電極部１１４ｂと内部電極１１４ａとの間に形成される誘電体層１１６とを含んでなる。   The capacitor portion has a cylindrical shape and is connected to the rewiring layer 108. The capacitor portion includes a cylindrical external electrode 114b having a hollow portion therein, a cylindrical internal electrode portion 114a formed to be separated from the external electrode 114b in the hollow portion, and the external electrode portion 114b and the internal electrode 114a. And a dielectric layer 116 formed therebetween.

樹脂封止部１１８は、再配線層１０８及びキャパシタ部を外部環境から保護するためのもので、再配線層１０８を含んで内部電極１１４ａ、外部電極１１４ｂ、及び誘電体層１１６をカバーするように絶縁層１０６の上部に形成される。このような樹脂封止部１１８は、フォトレジスト（ｐｈｏｔｏ−ｒｅｓｉｓｔ）、ポリイミド、エポキシ、及びエポキシモールディングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ：ＥＭＣ）からなってもよい。この際、樹脂封止部１１８には、内部電極１１４ａが外部の電極部（図示せず）と連結できるように内部電極１１４ａの上面を露出させる第１オープン部１２０ａを備えることが好ましい。すなわち、外部電極１１４ｂがウェーハチップ１０２から電圧を印加され、内部電極１１４ａが内部電極１１４ａの上面に連結される外部の電極部から電圧を印加される。   The resin sealing portion 118 is for protecting the rewiring layer 108 and the capacitor portion from the external environment, and covers the internal electrode 114a, the external electrode 114b, and the dielectric layer 116 including the rewiring layer 108. It is formed on the insulating layer 106. The resin sealing part 118 may be made of a photoresist (photo-resist), polyimide, epoxy, and epoxy molding compound (EMC). At this time, the resin sealing portion 118 preferably includes a first open portion 120a that exposes the upper surface of the internal electrode 114a so that the internal electrode 114a can be connected to an external electrode portion (not shown). That is, the external electrode 114b is applied with a voltage from the wafer chip 102, and the internal electrode 114a is applied with a voltage from an external electrode portion connected to the upper surface of the internal electrode 114a.

一方、再配線層１０８がボンディングパッド１０４を基準として絶縁層１０６上の他側に延長されるように形成されるが、前記再配線層１０８の他端部、すなわちポスト部１０８ｃ上には、応力分散のための円筒状のメタルポスト１１４ｃが備えられることが好ましい。この際、メタルポスト１１４ｃも樹脂封止部１１８によってカバーされ、樹脂封止部１１８には、メタルポスト１１４ｃが外部システム連結用の外部接続端子に連結できるように、メタルポスト１１４ｃの上面を露出させる第２オープン部１２０ｂを備えられることが好ましい。   On the other hand, the rewiring layer 108 is formed so as to extend to the other side of the insulating layer 106 with respect to the bonding pad 104, but the other end portion of the rewiring layer 108, that is, the post portion 108 c is stressed. A cylindrical metal post 114c for dispersion is preferably provided. At this time, the metal post 114c is also covered by the resin sealing portion 118, and the upper surface of the metal post 114c is exposed to the resin sealing portion 118 so that the metal post 114c can be connected to the external connection terminal for connecting the external system. It is preferable that the second open part 120b is provided.

一方、メタルポスト１１４ｃの上部には、腐食防止及び酸化防止のために表面処理層（図示せず）またはＵＢＭ（Ｕｎｄｅｒ Ｂａｌｌ Ｍｅｔａｌ）が形成されることが好ましい。ここで、表面処理層は、例えばニッケル（Ｎｉ）メッキ層またはニッケル合金メッキ層で形成され、あるいは前記ニッケルメッキ層または前記ニッケル合金メッキ層の上部にパラジウム（Ｐｄ）メッキ層、金（Ａｕ）メッキ層、または順次前記パラジウムメッキ層及び前記金メッキ層が形成されてなる構造であって、薄い厚さを有する。   On the other hand, a surface treatment layer (not shown) or UBM (Under Ball Metal) is preferably formed on the metal post 114c to prevent corrosion and oxidation. Here, the surface treatment layer is formed of, for example, a nickel (Ni) plating layer or a nickel alloy plating layer, or a palladium (Pd) plating layer or a gold (Au) plating on the nickel plating layer or the nickel alloy plating layer. A layer or a structure in which the palladium plating layer and the gold plating layer are sequentially formed, and has a thin thickness.

＜円筒型キャパシタを備えたウェーハレベルパッケージの構造：第１実施例＞   <Structure of Wafer Level Package with Cylindrical Capacitor: First Example>

図３は、本発明の好適な第１実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージの断面図である。以下、図３を参照して、本実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージ１００ｂについて説明する。   FIG. 3 is a cross-sectional view of a wafer level package having a cylindrical capacitor according to a first preferred embodiment of the present invention. Hereinafter, with reference to FIG. 3, a wafer level package 100b including a cylindrical capacitor according to this embodiment will be described.

図３に示すように、本実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージ１００ｂは、前記円筒型キャパシタを備えたウェーハレベルパッケージ１００ａと基本的に同様の構造を有するが、内部電極１１４ａが、外周電源（図示せず）に連結された外周配線層１１１と連結される構造を有することを特徴とする。すなわち、内部電極１１４ａの下面が絶縁層１０６に形成されるが、前記外部電極部１０８ｂの外部から前記外部電極部１０８ｂの中空部内へ外部電極部１０８ｂ及び外部電極１１４ｂと連結されていない状態で延長される外周配線層１１１に連結される。   As shown in FIG. 3, a wafer level package 100b including a cylindrical capacitor according to the present embodiment has a structure basically similar to that of the wafer level package 100a including the cylindrical capacitor. , And having a structure connected to the peripheral wiring layer 111 connected to the peripheral power supply (not shown). That is, the lower surface of the internal electrode 114a is formed on the insulating layer 106, but extends from the outside of the external electrode portion 108b into the hollow portion of the external electrode portion 108b without being connected to the external electrode portion 108b and the external electrode 114b. Connected to the outer peripheral wiring layer 111.

ここで、外周配線層１１１は、外部電極部１０８ｂの一側をカバーするように形成された第１カバー絶縁層１０９ａの上部を通過するように形成されることにより、外部電極部１０８ｂと連結されていない状態で外部電極部１０８ｂの外部から内部電極部１１１ａに連結される。また、外周配線層１１１と外部電極１１４ｂとが連結されないように、外周配線層１１１と外部電極１１４ｂとの間に第２カバー絶縁層１０９ｂが形成されることが好ましい。   Here, the outer peripheral wiring layer 111 is formed so as to pass through the upper part of the first cover insulating layer 109a formed so as to cover one side of the external electrode portion 108b, thereby being connected to the external electrode portion 108b. In this state, the external electrode unit 108b is connected to the internal electrode unit 111a from the outside. In addition, the second insulating cover layer 109b is preferably formed between the peripheral wiring layer 111 and the external electrode 114b so that the peripheral wiring layer 111 and the external electrode 114b are not connected.

＜円筒型キャパシタを備えたウェーハレベルパッケージの構造：第２実施例＞   <Structure of Wafer Level Package with Cylindrical Capacitor: Second Example>

図４は、本発明の好適な第２実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージの断面図である。以下、図４を参照して、本実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージ１００ｃについて説明する。   FIG. 4 is a cross-sectional view of a wafer level package having a cylindrical capacitor according to a second preferred embodiment of the present invention. Hereinafter, with reference to FIG. 4, a wafer level package 100c having a cylindrical capacitor according to this embodiment will be described.

図４に示すように、本実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージ１００ｃは、第１実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージ１００ｂと基本的に同様の構造を有するが、外部電極部１０８ｂの一側に開放部１１３（図２４Ａ及び図２４Ｂ参照）が形成され、外周配線層１１１が開放部１１３を通過して形成されたことを特徴とする。   As shown in FIG. 4, the wafer level package 100c including the cylindrical capacitor according to the present embodiment has basically the same structure as the wafer level package 100b including the cylindrical capacitor according to the first embodiment. An open portion 113 (see FIGS. 24A and 24B) is formed on one side of the external electrode portion 108b, and the outer peripheral wiring layer 111 is formed through the open portion 113.

ここで、外周配線層１１１は、下面に絶縁層１０６が位置し、外部電極１１４ｂの一側をカバーするように形成されたカバー絶縁層１０９ｃの下部を通過するように形成されることにより、外部電極１１４ｂまたは外部電極部１０８ｂと連結されていない状態で外部電極部１０８ｂの外部から内部電極部１１１ａに連結される。   Here, the outer peripheral wiring layer 111 is formed so as to pass through the lower part of the insulating cover layer 109c formed so as to cover one side of the external electrode 114b with the insulating layer 106 positioned on the lower surface. The external electrode part 108b is connected to the internal electrode part 111a from the outside without being connected to the electrode 114b or the external electrode part 108b.

＜円筒型キャパシタを備えたウェーハレベルパッケージ（１００ａ）の製造方法＞   <Method for Manufacturing Wafer Level Package (100a) with Cylindrical Capacitor>

図５Ａ及び図５Ｂ〜図１２Ａ及び図１２Ｂは、図２に示した円筒型キャパシタを備えたウェーハレベルパッケージ（１００ａ）の製造方法を工程順に示す断面図及び平面図である。以下、これらの図を参照して円筒型キャパシタの製造方法について説明する。   5A and 5B to 12A and 12B are a cross-sectional view and a plan view showing a method of manufacturing the wafer level package (100a) including the cylindrical capacitor shown in FIG. Hereinafter, a method for manufacturing a cylindrical capacitor will be described with reference to these drawings.

まず、図５Ａ及び図５Ｂに示すように、集積回路（図示せず）が内在しているシリコン素材のチップ本体の上面に、集積回路と電気的に連結されるボンディングパッド１０４が形成され、ボンディングパッド１０４が露出されるようにチップ本体の上面に絶縁層１０６が形成された構造のウェーハチップ１０２を準備する。   First, as shown in FIGS. 5A and 5B, a bonding pad 104 that is electrically connected to the integrated circuit is formed on the upper surface of a silicon-made chip body in which the integrated circuit (not shown) is present. A wafer chip 102 having a structure in which an insulating layer 106 is formed on the upper surface of the chip body so that the pad 104 is exposed is prepared.

次に、図６Ａ及び図６Ｂに示すように、ボンディングパッド１０４に連結されて絶縁層１０６上に延長される再配線層１０８を形成する。   Next, as shown in FIGS. 6A and 6B, a rewiring layer 108 connected to the bonding pad 104 and extending on the insulating layer 106 is formed.

この際、再配線層１０８は、ボンディングパッド１０４を基準として両側に延長されるように形成される。ここで、ボンディングパッド１０４の一側に延長される部分は、キャパシタ部の電極と連結される箇所であって、内部に中空部を有する円形の外部電極部１０８ｂと、前記中空部の内部に前記外部電極部１０８ｂと分離されるように形成された内部電極部１０８ａとを含んでなる。また、他側に延長される部分は、ポストに連結されるポスト部１０８ｃを構成する。   At this time, the rewiring layer 108 is formed to extend to both sides with respect to the bonding pad 104. Here, the portion extended to one side of the bonding pad 104 is a portion connected to the electrode of the capacitor portion, and is a circular external electrode portion 108b having a hollow portion inside, and the hollow portion inside the hollow portion. And an internal electrode portion 108a formed so as to be separated from the external electrode portion 108b. Further, the portion extended to the other side constitutes a post portion 108c connected to the post.

次いで、図７Ａ及び図７Ｂに示すように、ウェーハチップ１０２の上部にドライフィルム（ＤＦ）などの感光性レジスト１１０を塗布し、内部電極部１０８ａを露出させる第１開口部１１２ａ、外部電極部１０８ｂを露出させる第２開口部１１２ｂ、及びポスト部１０８ｃを露出させる第３開口部１１２ｃを形成する。   Next, as shown in FIGS. 7A and 7B, a photosensitive resist 110 such as a dry film (DF) is applied to the upper portion of the wafer chip 102, and a first opening 112a and an external electrode portion 108b exposing the internal electrode portion 108a. A second opening 112b that exposes the second opening 112c and a third opening 112c that exposes the post 108c are formed.

この際、第１〜第３開口部１１２ａ、１１２ｂ、１１２ｃは、所定のマスクパターン（図示せず）を用い、再配線層１０８の内部電極部１０８ａ、外部電極部１０８ｂ及びポスト部１０８ｃを除いて紫外線に晒して露光し、炭酸ナトリウム（Ｎａ-２ＣＯ３）または炭酸カリウム（Ｋ２Ｏ３）などの現像液を用いて未露光の感光性レジスト１１０を除去することにより形成される。 At this time, the first to third openings 112a, 112b, and 112c use a predetermined mask pattern (not shown), and exclude the internal electrode portion 108a, the external electrode portion 108b, and the post portion 108c of the rewiring layer 108. exposed by exposure to ultraviolet light, it is formed by removing the photosensitive resist 110 unexposed with a developer such as sodium carbonate (Na- 2 CO 3) or potassium carbonate (K 2 O 3).

その後、図８Ａ及び図８Ｂに示すように、第１〜第３開口部１１２ａ、１１２ｂ、１１２ｃの内部にメッキ工程を施す。これにより、第１開口部１１２ａには、内部電極１１４ａが形成され、第２開口部１１２ｂには、外部電極１１４ｂが形成され、第３開口部１１２ｃには、メタルポスト１１４ｃが形成される。   Thereafter, as shown in FIGS. 8A and 8B, a plating process is performed inside the first to third openings 112a, 112b, and 112c. Thus, the internal electrode 114a is formed in the first opening 112a, the external electrode 114b is formed in the second opening 112b, and the metal post 114c is formed in the third opening 112c.

この際、内部電極１１４ａ、外部電極１１４ｂ及びメタルポスト１１４ｃは、例えば金、銀、銅、錫よりなる群から選択された１種、または２種以上からなる合金で形成される。   At this time, the internal electrode 114a, the external electrode 114b, and the metal post 114c are formed of, for example, one type selected from the group consisting of gold, silver, copper, and tin, or an alloy consisting of two or more types.

次いで、図９Ａ及び図９Ｂに示すように、感光性レジスト１１０を除去する。この際、感光性レジスト１１０は、例えばＮａＯＨまたはＫＯＨなどの剥離液を用いて剥離される。剥離液のＯＨ−とドライフィルムレジストのカルボキシル基（ＣＯＯＨ＋）との結合過程において、露光された感光性レジスト１１０が捲れることにより、剥離が生ずる。 Next, as shown in FIGS. 9A and 9B, the photosensitive resist 110 is removed. At this time, the photosensitive resist 110 is stripped using a stripping solution such as NaOH or KOH. In the bonding process between the OH − of the stripping solution and the carboxyl group (COOH + ) of the dry film resist, the exposed photosensitive resist 110 is dripped to cause peeling.

次いで、図１０Ａ及び図１０Ｂに示すように、内部電極１１４ａと外部電極１１４ｂとの間に誘電材料を充填し、アニーリング工程を行って誘電体層１１６を形成する。この際、誘電材料は、スクリーンプリント工程によって充填できる。   Next, as shown in FIGS. 10A and 10B, a dielectric material is filled between the internal electrode 114a and the external electrode 114b, and an annealing process is performed to form the dielectric layer 116. At this time, the dielectric material can be filled by a screen printing process.

その後、図１１Ａ及び図１１Ｂに示すように、内部電極１１４ａ、外部電極１１４ｂ及びメタルポスト１１４ｃをカバーするように、樹脂封止部１１８をウェーハチップ１０２の上部に形成する。この際、樹脂封止部１１８は、プリント方法、成形（ｍｏｌｄｉｎｇ）方法及びスピンコート（ｓｐｉｎ ｃｏａｔｉｎｇ）法の中から選ばれたいずれかの方法によって形成でき、例えばエポキシモールディングコンパウンドからなってもよい。   Thereafter, as shown in FIGS. 11A and 11B, a resin sealing portion 118 is formed on the upper portion of the wafer chip 102 so as to cover the internal electrode 114a, the external electrode 114b, and the metal post 114c. At this time, the resin sealing portion 118 can be formed by any method selected from a printing method, a molding method, and a spin coating method, and may be formed of, for example, an epoxy molding compound.

最後に、図１２Ａ及び図１２Ｂに示すように、内部電極１１４ａの上面を露出させる第１オープン部１２０ａ、及びメタルポスト１１４ｃの上面を露出させる第２オープン部１２０ｂを樹脂封止部１１８に加工する。この際、第１オープン部１２０ａと第２オープン部１２０ｂは、例えばレーザーダイレクトアブレーション（Ｌａｓｅｒ Ｄｉｒｅｃｔ Ａｂｌａｔｉｏｎ：ＬＤＡ）工程によって形成できる。   Finally, as shown in FIGS. 12A and 12B, the first open portion 120a that exposes the upper surface of the internal electrode 114a and the second open portion 120b that exposes the upper surface of the metal post 114c are processed into the resin sealing portion 118. . At this time, the first open portion 120a and the second open portion 120b can be formed by, for example, a laser direct ablation (LDA) process.

このような製造工程によって、図２に示した円筒型キャパシタを備えたウェーハレベルパッケージ１００ａが製造される。   Through such a manufacturing process, the wafer level package 100a including the cylindrical capacitor shown in FIG. 2 is manufactured.

＜円筒型キャパシタを備えたウェーハレベルパッケージの製造方法：第１実施例＞   <Method of Manufacturing Wafer Level Package with Cylindrical Capacitor: First Example>

図１３Ａ及び図１３Ｂ〜図２１Ａ及び図２１Ｂは、図３に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図及び平面図である。以下、これらの図を参照して、本実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージ１００ｂについて説明する。   13A and 13B to FIG. 21A and FIG. 21B are cross-sectional views and plan views showing a method of manufacturing a wafer level package including the cylindrical capacitor shown in FIG. Hereinafter, with reference to these drawings, a wafer level package 100b including a cylindrical capacitor according to the present embodiment will be described.

まず、図１３Ａ及び図１３Ｂに示すように、集積回路（図示せず）が内在しているシリコン素材のウェーハチップ本体の上面に、集積回路と電気的に連結されるボンディングパッド１０４が形成され、ボンディングパッド１０４が露出されるようにウェーハチップ本体の上面に絶縁層１０６が形成された構造のウェーハチップ１０２を準備する。   First, as shown in FIGS. 13A and 13B, a bonding pad 104 that is electrically connected to the integrated circuit is formed on the upper surface of the silicon wafer chip body in which the integrated circuit (not shown) is embedded. A wafer chip 102 having a structure in which an insulating layer 106 is formed on the upper surface of the wafer chip main body so as to expose the bonding pad 104 is prepared.

次いで、図１４Ａ及び図１４Ｂに示すように、ボンディングパッド１０４と連結されて絶縁層１０６上に延長される再配線層１０８ｂ、１０８ｃを形成する。   Next, as shown in FIGS. 14A and 14B, rewiring layers 108 b and 108 c connected to the bonding pad 104 and extending on the insulating layer 106 are formed.

この際、再配線層１０８ｂ、１０８ｃは、ボンディングパッド１０４を基準として両側に延長されるように形成される。ここで、ボンディングパッド１０４の一側に延長される部分は、キャパシタ部の電極と連結される箇所であって、内部に中空部を有する円形の外部電極部１０８ｂを構成する。また、他側に延長される部分は、ポストに連結されるポスト部１０８ｃを構成する。   At this time, the rewiring layers 108b and 108c are formed to extend to both sides with the bonding pad 104 as a reference. Here, the portion extended to one side of the bonding pad 104 is a portion connected to the electrode of the capacitor portion, and constitutes a circular external electrode portion 108b having a hollow portion therein. Further, the portion extended to the other side constitutes a post portion 108c connected to the post.

次いで、図１５Ａ及び図１５Ｂに示すように、外部電極部１０８ｂの一側をカバーする第１カバー絶縁層１０９ａを絶縁層１０６に形成する。   Next, as illustrated in FIGS. 15A and 15B, a first cover insulating layer 109 a that covers one side of the external electrode portion 108 b is formed on the insulating layer 106.

この際、第１カバー絶縁層１０９ａは、後述する外周配線層１１１が外部電極部１０８ｂの中空部内へ延長されるように形成されるとき、外周配線層１１１と外部電極部１０８ｂとが互いに連結されないようにするためのもので、中空円形の外部電極部１０８ｂの一部のみをカバーするように形成される。   At this time, when the first insulating cover layer 109a is formed so that the outer peripheral wiring layer 111 described later extends into the hollow portion of the external electrode portion 108b, the outer peripheral wiring layer 111 and the external electrode portion 108b are not connected to each other. For this purpose, it is formed so as to cover only a part of the hollow circular outer electrode portion 108b.

その次、図１６Ａ及び図１６Ｂに示すように、絶縁層１０６の一側から外部電極部１０８ｂの中空部内へ延長される外周配線層１１１を形成する。   Next, as shown in FIGS. 16A and 16B, an outer peripheral wiring layer 111 extending from one side of the insulating layer 106 into the hollow portion of the external electrode portion 108b is formed.

この際、外周配線層１１１は、外部電極部１０８ｂの外部から第１カバー絶縁層１０９ａの上部を通って外部電極部１０８ｂの中空部内へ延長されるように形成される。ここで、中空部内に形成される外周配線層１１１は、外部電極部１０８ｂと分離される円形の内部電極部１１１ａを形成する。   At this time, the outer peripheral wiring layer 111 is formed to extend from the outside of the external electrode portion 108b through the upper portion of the first cover insulating layer 109a into the hollow portion of the external electrode portion 108b. Here, the outer peripheral wiring layer 111 formed in the hollow portion forms a circular internal electrode portion 111a separated from the external electrode portion 108b.

次に、図１７Ａ及び図１７Ｂに示すように、外周配線層１１１の一側をカバーする第２カバー絶縁層１０９ｂを、外周配線層１１１の形成された第１カバー絶縁層１０９ａに形成する。   Next, as shown in FIGS. 17A and 17B, a second cover insulating layer 109 b that covers one side of the outer peripheral wiring layer 111 is formed on the first cover insulating layer 109 a on which the outer peripheral wiring layer 111 is formed.

この際、第２カバー絶縁層１０９ｂは、外周配線層１１１が後述の外部電極１１４ｂと連結されないようにするためのもので、第１カバー絶縁層１０９ａと同一の位置に形成することができる。   At this time, the second insulating cover layer 109b is for preventing the outer peripheral wiring layer 111 from being connected to an external electrode 114b described later, and can be formed at the same position as the first insulating cover layer 109a.

次いで、図１８Ａ及び図１８Ｂに示すように、ウェーハチップ１０２の上部にドライフィルム（ＤＦ）などの感光性レジスト１１０を塗布し、内部電極部１１１ａを露出させる第１開口部１１２ａ、外部電極部１０８ｂを露出させる第２開口部１１２ｂ、及びポスト部１０８ｃを露出させる第３開口部１１２ｃを形成する。   Next, as shown in FIGS. 18A and 18B, a photosensitive resist 110 such as a dry film (DF) is applied to the upper portion of the wafer chip 102, and the first opening 112a and the external electrode portion 108b are exposed to expose the internal electrode portion 111a. A second opening 112b that exposes the second opening 112c and a third opening 112c that exposes the post 108c are formed.

その後、図１９Ａ及び図１９Ｂに示すように、第１〜第３開口部１１２ａ、１１２ｂ、１１２ｃの内部にメッキ工程を施す。これにより、第１開口部１１２ａには、内部電極１１４ａが形成され、第２開口部１１２ｂには、外部電極１１４ｂが形成され、第３開口部１１２ｃには、メタルポスト１１４ｃが形成される。   Thereafter, as shown in FIGS. 19A and 19B, a plating process is performed inside the first to third openings 112a, 112b, and 112c. Thus, the internal electrode 114a is formed in the first opening 112a, the external electrode 114b is formed in the second opening 112b, and the metal post 114c is formed in the third opening 112c.

この際、外部電極１１４ｂの下部一側には、第２カバー絶縁層１０９ｂが形成されるため、外部電極１１４ｂと外周配線層１１１は互いに電気的に絶縁できる。   At this time, since the second insulating cover layer 109b is formed on the lower side of the external electrode 114b, the external electrode 114b and the peripheral wiring layer 111 can be electrically insulated from each other.

次いで、図２０Ａ及び図２０Ｂに示すように、感光性レジスト１１０を除去し、内部電極１１４ａと外部電極１１４ｂとの間に誘電材料を充填し、アニーリング工程を行って誘電体層１１６を形成する。   Next, as shown in FIGS. 20A and 20B, the photosensitive resist 110 is removed, a dielectric material is filled between the internal electrode 114a and the external electrode 114b, and an annealing process is performed to form the dielectric layer 116.

最後に、図２１Ａ及び図２１Ｂに示すように、内部電極１１４ａ、外部電極１１４ｂ及びメタルポスト１１４ｃをカバーするように樹脂封止部１１８をウェーハチップ１０２の上部に形成し、樹脂封止部１１８には、メタルポスト１１４ｃの上面を露出させるオープン部１２０ｂを加工する。   Finally, as shown in FIGS. 21A and 21B, a resin sealing portion 118 is formed on the wafer chip 102 so as to cover the internal electrode 114a, the external electrode 114b, and the metal post 114c. Process the open part 120b exposing the upper surface of the metal post 114c.

このような製造工程によって、図３に示した円筒型キャパシタを備えたウェーハレベルパッケージ１００ｂが製造される。   Through such a manufacturing process, the wafer level package 100b including the cylindrical capacitor shown in FIG. 3 is manufactured.

＜円筒型キャパシタを備えたウェーハレベルパッケージの製造方法：第２実施例＞   <Method for Manufacturing Wafer Level Package with Cylindrical Capacitor: Second Example>

図２２Ａ及び図２２Ｂ〜図２９Ａ及び図２９Ｂは、図４に示した円筒型キャパシタを備えたウェーハレベルパッケージの製造方法を工程順に示す断面図及び平面図である。以下、これらの図を参照して、本実施例に係る円筒型キャパシタを備えたウェーハレベルパッケージ１００ｃについて説明する。   22A and 22B to 29A and 29B are a cross-sectional view and a plan view showing a method of manufacturing a wafer level package including the cylindrical capacitor shown in FIG. 4 in the order of steps. Hereinafter, with reference to these drawings, a wafer level package 100c including a cylindrical capacitor according to the present embodiment will be described.

まず、図２２Ａ及び図２２Ｂに示すように、ボンディングパッド１０４が形成され、ボンディングパッド１０４が露出されるようにウェーハチップ本体の上面に絶縁層１０６が形成されたウェーハチップ１０２を準備する。   First, as shown in FIGS. 22A and 22B, a wafer chip 102 is prepared in which a bonding pad 104 is formed and an insulating layer 106 is formed on the upper surface of the wafer chip body so that the bonding pad 104 is exposed.

次いで、図２３Ａ及び図２３Ｂに示すように、ボンディングパッド１０４に連結されて絶縁層１０６上に延長される再配線層１０８ｂ、１０８ｃを形成する。   Next, as shown in FIGS. 23A and 23B, rewiring layers 108 b and 108 c connected to the bonding pad 104 and extending on the insulating layer 106 are formed.

この際、ボンディングパッド１０４の一側に延長される部分は、キャパシタの電極部に連結される箇所であって、内部に中空部を有し、且つ一側に開放部１１３が形成された円形の外部電極部１０８ｂが形成される。また、他側に延長される部分は、ポスト部１０８ｃを構成する。   At this time, the portion extended to one side of the bonding pad 104 is a portion connected to the electrode portion of the capacitor, and is a circular shape having a hollow portion inside and an open portion 113 formed on one side. External electrode portion 108b is formed. Further, the portion extended to the other side constitutes the post portion 108c.

その後、図２４Ａ及び図２４Ｂに示すように、絶縁層１０６の一側から外部電極部１０８ｂの中空部内へ延長される外周配線層１１１を形成する。   Thereafter, as shown in FIGS. 24A and 24B, an outer peripheral wiring layer 111 extending from one side of the insulating layer 106 into the hollow portion of the external electrode portion 108b is formed.

この際、外周配線層１１１は、外部電極部１０８ｂの外部から外部電極部１０８ｂの開放部１１３を介して外部電極部１０８ｂの中空部内へ延長されるように形成される。よって、外周配線層１１１と外部電極部１０８ｂは、お互い電気的に絶縁できる。   At this time, the outer peripheral wiring layer 111 is formed to extend from the outside of the external electrode portion 108b into the hollow portion of the external electrode portion 108b through the open portion 113 of the external electrode portion 108b. Therefore, the outer peripheral wiring layer 111 and the external electrode portion 108b can be electrically insulated from each other.

次いで、図２５Ａ及び図２５Ｂに示すように、外周配線層１１１の一側をカバーするカバー絶縁層１０９ｃを絶縁層１０６に形成する。   Next, as shown in FIGS. 25A and 25B, a cover insulating layer 109 c that covers one side of the outer peripheral wiring layer 111 is formed on the insulating layer 106.

この際、カバー絶縁層１０９ｃは、外周配線層１１１が後述の外部電極１１４ｂと連結されないようにするためのものである。   At this time, the insulating cover layer 109c is for preventing the outer peripheral wiring layer 111 from being connected to an external electrode 114b described later.

その次、図２６Ａ及び図２６Ｂ〜図２９Ａ及び図２９Ｂに示すように、ウェーハチップ１０２の上部に感光性レジスト１１０を塗布し、内部電極部１１１ａを露出させる第１開口部１１２ａ、外部電極部１０８ｂを露出させる第２開口部１１２ｂ、およびポスト部１０８ｃを露出させる第３開口部１１２ｃを形成し、第１〜第３開口部１１２ａ、１１２ｂ、１１２ｃの内部にメッキ工程を施す。メッキ工程の後、感光性レジスト１１０を除去し、内部電極１１４ａと外部電極１１４ｂとの間の空間に誘電材料を充填し、アニーリング工程を行って誘電体層１１６を形成し、樹脂封止部１１８をウェーハチップ１０２の上部に形成し、樹脂封止部１１８にはメタルポスト１１４ｃの上面を露出させるオープン部１２０ｂを加工する。   Next, as shown in FIGS. 26A and 26B to 29A and 29B, a photosensitive resist 110 is applied to the upper portion of the wafer chip 102 to expose the internal electrode portion 111a, and the external electrode portion 108b. The second opening 112b that exposes the second opening 112c and the third opening 112c that exposes the post 108c are formed, and the first to third openings 112a, 112b, and 112c are plated. After the plating process, the photosensitive resist 110 is removed, the space between the internal electrode 114a and the external electrode 114b is filled with a dielectric material, an annealing process is performed to form the dielectric layer 116, and the resin sealing portion 118 Is formed on the upper part of the wafer chip 102, and the resin sealing portion 118 is processed with an open portion 120b exposing the upper surface of the metal post 114c.

このような製造工程によって、図４に示した円筒型キャパシタを備えたウェーハレベルパッケージ１００ｃが製造される。   Through such a manufacturing process, the wafer level package 100c including the cylindrical capacitor shown in FIG. 4 is manufactured.

以上、本発明を具体的な実施例によって詳細に説明したが、これらの実施例は本発明を具体的に説明するためのものに過ぎない。本発明に係る円筒型キャパシタを備えたウェーハレベルパッケージ及びその製造方法は、これに限定されないことは言うまでもない。当該分野における通常の知識を有する者であれば、本発明の技術的思想から逸脱することなく、各種の変更例または修正例に想到し得ることは明らかであろう。   As mentioned above, although this invention was demonstrated in detail with the specific Example, these Examples are only for demonstrating this invention concretely. Needless to say, the wafer level package including the cylindrical capacitor according to the present invention and the manufacturing method thereof are not limited thereto. It will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical idea of the present invention.

本発明の単純な変形または変更はいずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は特許請求の範囲によって明確になるであろう。   Any simple variations or modifications of the present invention shall fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the claims.

本発明は、ウェーハ上でパッケージングを行うウェーハレベルパッケージに適用可能である。   The present invention is applicable to a wafer level package for packaging on a wafer.

１０２ ウェーハチップ
１０４ ボンディングパッド
１０６ 絶縁層
１０８ 再配線層
１０８ａ、１１１ａ 内部電極部
１０８ｂ 外部電極部
１０８ｃ ポスト部
１０９ａ 第１カバー絶縁層
１０９ｂ 第２カバー絶縁層
１０９ｃ カバー絶縁層
１１０ 感光性レジスト
１１１ 外周配線層
１１２ａ、１１２ｂ、１１２ｃ 開口部
１１３ 開放部
１１４ａ 内部電極
１１４ｂ 外部電極
１１４ｃ メタルポスト
１１６ 誘電体層
１１８ 樹脂封止部
１２０ａ、１２０ｂ オープン部 DESCRIPTION OF SYMBOLS 102 Wafer chip 104 Bonding pad 106 Insulating layer 108 Redistribution layer 108a, 111a Internal electrode part 108b External electrode part 108c Post part 109a 1st cover insulating layer 109b 2nd cover insulating layer 109c Cover insulating layer 110 Photosensitive resist 111 Outer periphery wiring layer 112a, 112b, 112c Opening 113 Opening 114a Internal electrode 114b External electrode 114c Metal post 116 Dielectric layer 118 Resin sealing part 120a, 120b Opening part

Claims (13)

上面にボンディングパッドを備え、前記ボンディングパッドを露出させる絶縁層が形成されたウェーハチップと、
前記ボンディングパッドに連結された状態で前記絶縁層の一側に延長される再配線層と、
前記再配線層に連結され、内部に中空部を有する円筒状の外部電極と、
前記中空部内に前記外部電極と分離されるように形成された円筒状の内部電極と、
前記外部電極と前記内部電極との間に形成される誘電体層と、
前記再配線層、前記内部電極、前記外部電極及び前記誘電体層をカバーするように前記絶縁層に形成される樹脂封止部とを含み、
前記内部電極の下面が、前記外部電極の外部から前記外部電極の中空部内へ前記外部電極と連結されていない状態で延長されるように前記絶縁層に形成される外周配線層に連結されたことを特徴とする円筒型キャパシタを備えたウェーハレベルパッケージ。 A wafer chip provided with a bonding pad on the upper surface, and an insulating layer that exposes the bonding pad; and
A rewiring layer extended to one side of the insulating layer in a state of being connected to the bonding pad;
A cylindrical external electrode connected to the rewiring layer and having a hollow portion therein;
A cylindrical internal electrode formed so as to be separated from the external electrode in the hollow portion;
A dielectric layer formed between the external electrode and the internal electrode;
A resin sealing portion formed on the insulating layer so as to cover the rewiring layer, the internal electrode, the external electrode, and the dielectric layer;
The lower surface of the internal electrode is connected to an outer peripheral wiring layer formed on the insulating layer so as to extend from the outside of the external electrode into the hollow portion of the external electrode without being connected to the external electrode. A wafer level package equipped with a cylindrical capacitor. 前記再配線層が、
前記外部電極の下面に形成され、中空部を有する円形の外部電極部と、
前記内部電極の下面に前記外部電極部と分離されるように形成された円形の内部電極部とを含むことを特徴とする請求項１に記載の円筒型キャパシタを備えたウェーハレベルパッケージ。 The redistribution layer is
A circular external electrode part formed on the lower surface of the external electrode and having a hollow part;
The wafer level package having a cylindrical capacitor according to claim 1, further comprising a circular internal electrode part formed on the lower surface of the internal electrode so as to be separated from the external electrode part. 前記外周配線層が、前記外部電極部の一側をカバーするように形成された第１カバー絶縁層の上部、及び前記外部電極の一側をカバーするように形成された第２カバー絶縁層の下部を通過するように形成されることにより、前記外部電極部及び前記外部電極に連結されていない状態で前記外部電極部の外部から前記内部電極部に連結されることを特徴とする請求項２に記載の円筒型キャパシタを備えたウェーハレベルパッケージ。   The outer peripheral wiring layer includes an upper portion of a first cover insulating layer formed so as to cover one side of the external electrode portion, and a second cover insulating layer formed so as to cover one side of the external electrode. 3. The outer electrode part is connected to the internal electrode part from the outside of the external electrode part without being connected to the external electrode part and the external electrode by being formed so as to pass through the lower part. A wafer level package comprising the cylindrical capacitor described in 1. 前記再配線層が、前記絶縁層の他側に延長されてその上部にメタルポストを備え、前記樹脂封止部が、前記メタルポストをカバーするように形成されるが、前記メタルポストの上面を露出させるオープン部を備えることを特徴とする請求項１に記載の円筒型キャパシタを備えたウェーハレベルパッケージ。   The redistribution layer is extended to the other side of the insulating layer and provided with a metal post on the top, and the resin sealing portion is formed to cover the metal post. The wafer level package having a cylindrical capacitor according to claim 1, further comprising an open portion to be exposed. 前記再配線層が、
前記外部電極の下面に形成され、中空部を有し、一側に開放部を備える円形の外部電極部と、
前記内部電極の下面に形成され、前記外部電極部とは分離される円形の内部電極部とを含むことを特徴とする請求項１に記載の円筒型キャパシタを備えたウェーハレベルパッケージ。 The redistribution layer is
A circular external electrode part formed on the lower surface of the external electrode, having a hollow part and having an open part on one side;
The wafer level package having a cylindrical capacitor according to claim 1, further comprising a circular internal electrode portion formed on a lower surface of the internal electrode and separated from the external electrode portion. 前記外周配線層が、前記外部電極部の前記開放部及び前記外部電極の一側をカバーするように形成されたカバー絶縁層の下部を通過するように形成されることにより、前記外部電極部及び前記外部電極に連結されていない状態で前記外部電極部の外部から前記内部電極部に連結されることを特徴とする請求項５に記載の円筒型キャパシタを備えたウェーハレベルパッケージ。   The outer peripheral wiring layer is formed so as to pass through a lower part of a cover insulating layer formed so as to cover the open part of the external electrode part and one side of the external electrode. 6. The wafer level package having a cylindrical capacitor according to claim 5, wherein the wafer level package is connected to the internal electrode part from the outside of the external electrode part without being connected to the external electrode. （Ａ）上面にボンディングパッドを備え、前記ボンディングパッドを露出させる絶縁層が形成されたウェーハチップを準備する段階と、
（Ｂ）前記ボンディングパッドに連結された状態で前記絶縁層の一側に延長され且つ内部に中空部を有する円形の外部電極部を備える再配線層を形成する段階と、
（Ｃ）前記外部電極部の一側をカバーするように第１カバー絶縁層を積層し、前記外部電極部の外部から前記第１カバー絶縁層の上部を通って前記外部電極部内へ延長されるように形成され、前記中空部に円形の内部電極部を有する外周配線層を形成し、前記外周配線層の一側をカバーするように第２カバー絶縁層を積層する段階と、
（Ｄ）前記内部電極部及び前記外部電極部の上部に内部電極及び外部電極を形成し、前記内部電極と前記外部電極との間に誘電体層を形成する段階と、
（Ｅ）前記再配線層、前記内部電極、前記外部電極及び前記誘電体層をカバーするように前記絶縁層に樹脂封止部を形成する段階とを含んでなることを特徴とする円筒型キャパシタを備えたウェーハレベルパッケージの製造方法。 (A) providing a wafer chip provided with a bonding pad on the upper surface and having an insulating layer that exposes the bonding pad;
(B) forming a rewiring layer including a circular external electrode portion extending to one side of the insulating layer and connected to the bonding pad and having a hollow portion inside;
(C) A first insulating cover layer is laminated so as to cover one side of the external electrode portion, and is extended from the outside of the external electrode portion through the upper portion of the first cover insulating layer into the external electrode portion. Forming an outer peripheral wiring layer having a circular inner electrode portion in the hollow portion, and laminating a second cover insulating layer so as to cover one side of the outer peripheral wiring layer;
(D) forming an internal electrode and an external electrode on top of the internal electrode portion and the external electrode portion, and forming a dielectric layer between the internal electrode and the external electrode;
(E) forming a resin sealing portion in the insulating layer so as to cover the rewiring layer, the internal electrode, the external electrode, and the dielectric layer. A method for manufacturing a wafer level package comprising: 前記（Ｄ）段階が、
（Ｄ１）前記絶縁層の上部に感光性レジストを塗布する段階と、
（Ｄ２）前記感光性レジストに、前記内部電極部及び前記外部電極部を露出させる第１開口部及び第２開口部を形成する段階と、
（Ｄ３）前記第１開口部及び前記第２開口部にメッキ工程を施して内部電極及び外部電極を形成する段階と、
（Ｄ４）前記感光性レジストを除去する段階と、
（Ｄ５）前記内部電極と前記外部電極との間に誘電材料を充填し、前記誘電材料をアニーリングして誘電体層を形成する段階とを含むことを特徴とする請求項７に記載の円筒型キャパシタを備えたウェーハレベルパッケージの製造方法。 In step (D),
(D1) applying a photosensitive resist on the insulating layer;
(D2) forming a first opening and a second opening in the photosensitive resist to expose the internal electrode portion and the external electrode portion;
(D3) performing a plating process on the first opening and the second opening to form an internal electrode and an external electrode;
(D4) removing the photosensitive resist;
(D5) The method of claim 7, further comprising: filling a dielectric material between the internal electrode and the external electrode, and annealing the dielectric material to form a dielectric layer. A method of manufacturing a wafer level package having a capacitor. 前記（Ｄ５）段階において、前記誘電材料が、スクリーンプリント工程によって充填されることを特徴とする請求項８に記載の円筒型キャパシタを備えたウェーハレベルパッケージの製造方法。   9. The method of manufacturing a wafer level package with a cylindrical capacitor according to claim 8, wherein in the step (D5), the dielectric material is filled by a screen printing process. 前記（Ｂ）段階において、前記再配線層が、前記ボンディングパッドに連結された状態で前記絶縁層の一側及び他側に延長されるように形成され、
前記（Ｄ）段階において、前記絶縁層の他側に延長された前記再配線層の上部にメタルポストが形成され、
前記（Ｅ）段階において、前記樹脂封止部が、前記メタルポストをカバーするように形成され、前記樹脂封止部には前記メタルポストの上面を露出させるオープン部が加工されることを特徴とする請求項７に記載の円筒型キャパシタを備えたウェーハレベルパッケージの製造方法。 In the step (B), the redistribution layer is formed to extend to one side and the other side of the insulating layer in a state of being connected to the bonding pad.
In the step (D), a metal post is formed on the rewiring layer extended to the other side of the insulating layer,
In the step (E), the resin sealing portion is formed to cover the metal post, and an open portion that exposes an upper surface of the metal post is processed in the resin sealing portion. A method for manufacturing a wafer level package comprising the cylindrical capacitor according to claim 7. （Ａ）上面にボンディングパッドを備え、前記ボンディングパッドを露出させる絶縁層が形成されたウェーハチップを準備する段階と、
（Ｂ）前記ボンディングパッドに連結された状態で前記絶縁層の一側に延長され、内部に中空部を有し且つ一側に開放部が形成された円形の外部電極部を有する再配線層を形成する段階と、
（Ｃ）前記外部電極部の外部から前記外部電極部の前記開放部を介して前記外部電極部内へ延長されるように形成され且つ前記中空部に円形の内部電極部を有する外周配線層を形成し、前記外周配線層の一側をカバーするようにカバー絶縁層を積層する段階と、
（Ｄ）前記内部電極部及び前記外部電極部の上部に内部電極及び外部電極を形成し、前記内部電極と前記外部電極との間に誘電体層を形成する段階と、
（Ｅ）前記再配線層、前記内部電極、前記外部電極、及び前記誘電体層をカバーするように前記絶縁層に樹脂封止部を形成する段階とを含んでなることを特徴とする円筒型キャパシタを備えたウェーハレベルパッケージの製造方法。 (A) providing a wafer chip provided with a bonding pad on the upper surface and having an insulating layer that exposes the bonding pad;
(B) A rewiring layer having a circular external electrode portion extending to one side of the insulating layer in a state of being connected to the bonding pad, having a hollow portion inside, and having an open portion formed on one side. Forming, and
(C) forming an outer peripheral wiring layer formed to extend from the outside of the external electrode portion into the external electrode portion through the open portion of the external electrode portion and having a circular internal electrode portion in the hollow portion And laminating a cover insulating layer so as to cover one side of the outer peripheral wiring layer;
(D) forming an internal electrode and an external electrode on top of the internal electrode portion and the external electrode portion, and forming a dielectric layer between the internal electrode and the external electrode;
(E) forming a resin sealing portion in the insulating layer so as to cover the rewiring layer, the internal electrode, the external electrode, and the dielectric layer, A method of manufacturing a wafer level package having a capacitor. 前記（Ｄ）段階が、
（Ｄ１）前記絶縁層の上部に感光性レジストを塗布する段階と、
（Ｄ２）前記感光性レジストに、前記内部電極部及び前記外部電極部をそれぞれ露出させる第１開口部及び第２開口部を形成する段階と、
（Ｄ３）前記第１開口部及び前記第２開口部にメッキ工程を施して内部電極及び外部電極を形成する段階と、
（Ｄ４）前記感光性レジストを除去する段階と、
（Ｄ５）前記内部電極と前記外部電極との間に誘電材料を充填し、前記誘電材料をアニーリングして誘電体層を形成する段階とを含んでなることを特徴とする請求項１１に記載の円筒型キャパシタを備えたウェーハレベルパッケージの製造方法。 In step (D),
(D1) applying a photosensitive resist on the insulating layer;
(D2) forming a first opening and a second opening in the photosensitive resist to expose the internal electrode part and the external electrode part, respectively;
(D3) performing a plating process on the first opening and the second opening to form an internal electrode and an external electrode;
(D4) removing the photosensitive resist;
The method of claim 11, further comprising: (D5) filling a dielectric material between the internal electrode and the external electrode, and annealing the dielectric material to form a dielectric layer. A method of manufacturing a wafer level package having a cylindrical capacitor. 前記（Ｂ）段階において、前記再配線層が、前記ボンディングパッドに連結された状態で前記絶縁層の一側及び他側に延長されるように形成され、
前記（Ｄ）段階において、前記絶縁層の他側に延長された前記再配線層の上部にメタルポストが形成され、
前記（Ｅ）段階において、前記樹脂封止部が、前記メタルポストをカバーするように形成され、前記樹脂封止部には前記メタルポストの上面を露出させるオープン部が加工されることを特徴とする請求項１１に記載の円筒型キャパシタを備えたウェーハレベルパッケージの製造方法。 In the step (B), the redistribution layer is formed to extend to one side and the other side of the insulating layer in a state of being connected to the bonding pad.
In the step (D), a metal post is formed on the rewiring layer extended to the other side of the insulating layer,
In the step (E), the resin sealing portion is formed to cover the metal post, and an open portion that exposes an upper surface of the metal post is processed in the resin sealing portion. A method for manufacturing a wafer level package comprising the cylindrical capacitor according to claim 11.
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JP2000188448A (en) * 1998-12-22 2000-07-04 Sony Corp Wiring substrate and its manufacture
KR100447968B1 (en) * 2001-08-07 2004-09-10 주식회사 하이닉스반도체 method of fabricating wafer level package
JP4367070B2 (en) * 2003-09-29 2009-11-18 カシオ計算機株式会社 Semiconductor device and manufacturing method thereof
JP2006019455A (en) * 2004-06-30 2006-01-19 Nec Electronics Corp Semiconductor device and manufacturing method thereof
US7576426B2 (en) * 2005-04-01 2009-08-18 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component
KR100850897B1 (en) * 2007-01-22 2008-08-07 주식회사 네패스 Semiconductor device with embedded passive device and fabricating method thereof
KR100887475B1 (en) * 2007-02-26 2009-03-10 주식회사 네패스 Semiconductor package and fabrication method thereof

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