JP5200029B2 - テレビ会議用ハードウエアアーキテクチャー - Google Patents

Description

関連特許

本発明は、特許文献１、２、３及び４に関連し、かつこれらの恩典を請求する。これらの全ては「テレビ会議用ハードウエアアーキテクチャー」の名称で２００６年１１月２０日付けで出願され、かつこれらの全ては、全ての目的のために参考文献としてここに組み込まれる。

本発明は、一般にマルチポイント制御ユニットのためのハードウエアアーキテクチャー及び組み合わせられた方法に関する。

テレビ会議及び組み合わせられるハードウエアは大別して二つのグループに分けられる。第１のグループにおいては、「会議」は僅か２名の参加者間で行われ、参加者は何かの形式のデータネットワークを介して互いに直結される。この形式のネットワークにおいては、僅か２個のエンドポイントしか含まれず、本来の会議は、この２個のエンドポイントのサイトの一方に多数の参加者が存在する場合にしか存在しない。この形式の会議の例は、低度技術のエンドにおいては、ＮｅｔＭｅｅｔｉｎｇ^(R)又はＳｋｙｐｅ^(R)のようなソフトウエアを使用して相互接続されたパソコンで作動し得るエンドポイントであり、高度のエンドにおいては、設備は、例えばＩＳＤＮリンクを介して相互接続された専用のエンドポイントハードウエアを使用している。

第２のグループにおいては、テレビ会議は２名以上の参加者が互いに対話することができる。これは、少なくも１個の中央調整用ポイント、いわゆる「マルチポイント制御ユニット（ＭＣＵ）を設けることにより達成される。これは、エンドポイントから映像及び音声のストリームを受信し、これらを希望の方法で組み合わせ、そして組み合わせられた合成の映像／音声のストリームを参加者に再送信する。エンドポイントに送信される会議の光景は、各エンドポイントに対して同一であることが普通である。内容の構成は時間と共に変えることができるが、全ての参加者に対して同じである。

英国特願第０６２３０９６．５号 明細書 英国特願第０６２３０９７．３号 明細書 英国特願第０６２３０９８．１号 明細書 英国特願第０６２３１００．５号 明細書 米国特許第６，８８３，０８４号 明細書

ただ１個だけの構成の設備では、各参加者は、会議における最低能力のエンドポイントが受諾し得るように調整された会議のストリームを受信せざるを得ない。従って、この状況においては、多数のエンドポイントはその全能力を使いきれず、結果として性能の劣っ
た映像及び音響を体験するかもしれない。

最近は、各参加者のために作られた特有の画面を作ることができるようにＣｏｄｉａｎ ＭＣＵ ４２００^(R)のような新しいＭＣＵが設計されている。これは各エンドポイントの全能力を利用することを許し、また、例えば、会議のある特定の参加者の強調点が他の使用者とは異なることがあるように、異なる参加者に対して異なる構成を許す。しかし、ビデオデータの実時間処理は高度のプロセッサー集約的な作業である。これは、大量のデータの移動も含む。これは、高品質処理を行うためにデータを元の大きさに戻した場合に特に然りである。従って、処理能力及び帯域の制限が、会議の多様な画面を作ることを許す高品質テレビ会議ＭＣＵを作る際の重大な隘路である。

図１は従来技術の典型的なＭＣＵアーキテクチャーを示す。この例示のアーキテクチャーは、時分割多重化（ＴＤＭ）バス４を介して相互に接続されたテキサスインスツルメンツＴＭＳシリーズのようなデジタル信号プロセッサー（ＤＳＰ）２を多数持つ。ＴＤＭバスには、制御装置とネットワークインターフェース６も接続される。各ＤＳＰ２はＴＤＭバスの１個又はそれ以上のタイムスロットに置かれる。ＴＤＭバスが大きな隘路であることが認められるであろう。ＭＣＵの処理能力の増加は、より強力なＤＳＰ又は追加のＤＳＰを加えることにより達成されるが、ＤＳＰ間及びネットワーク８とＤＳＰとの間を流れる全てのデータを、ＴＤＭバス４の有限数のタイムスロットに適合させねばならない。従って、この形式のアーキテクチャーは、一般に規模が貧弱であり、かつ参加者の設備構成ごとの処理要求に適合することができない。

図２は、別の従来技術の構成を示す。この例においては、多数のＤＳＰ２−１の各が周辺コンポネントインターフェース（ＰＣＩ）バス１０−１に接続される。同様に、多数のＤＳＰ２−２、２−３及び２−４がそれぞれＰＣＩバス１０−２，１０−３及び１０−４に接続される。一方では、ＰＣＩバス１０−２、１０−３及び１０−４は、バッファー１２を介して更なるＰＣＩバス１４に接続される。このアーキテクチャーの図１に示されたものに勝る重要な利点は、グループ２−１のＤＳＰは互いに通信し、隘路はＰＣＩバス１０−１だけであることである。これは、グループ２−２、２−３及び２−４についても真である。しかし、グループ２−１のＤＳＰが、例えばグループ２−３のＤＳＰと通信したい場合は、ＰＣＩバス１４を使用しなければならない。そこで、このアーキテクチャーは、図１に示されたものについての大きな改良ではあるが、効率的な使用のためのスケーラビリティ及び能力の項目においては、ある組み合わせのＤＳＰの相互通信に対して多数のＤＳＰ、ＰＣＩバス１４を使用せねばならず、これがこのＭＣＵアーキテクチャーの性能を限定する要因となることがある。

ＤＳＰから離れた処理を行う試みもなされた。例えば、ＩＤＴは、ＤＳＰにより使用するため、部品番号ＩＤＴ ７０Ｋ２０００のもとに「プレプロセッシングスイッチ（ＰＰＳ）」を製造する。ＰＰＳは、ＤＳＰ又はＦＰＧＡのようなプロセッサーに給送する前に所定の機能を実行する。処理はパケットを送るスイッチのアドレスレンジに基づいて決められる。チップは、例えば３Ｇモバイル電話方式において使用するために設計され、かつ例えば、通常、ＤＳＰにより非効率的に実行されるＤＳＰから基本的業務を切り離すように設計される。特許文献５もパス処理の使用を提案するが、この場合は、フォンノイマン形式のシーケンシャルプロセッサーに代わるものとして提案される。

本発明の一態様により、マルチポイント制御ユニット用のビデオ処理用アーキテクチャー及びシステムが提供される。一例においては、ビデオ処理システムは、マザーボード及び少なくも１個のドーターボードを備え、各ドーターボードはドーターボードスイッチを介して相互に接続された多数のプロセッサーを有し、ドーターボードスイッチが多数のプ
ロセッサー間及びマザーボードとドーターボードとの間でデータを切り替えるように構成される。一例においては、プロセッサーはデジタル信号プロセッサー（ＤＳＰ）を含む。

ビデオ処理システムは、各が同じハードウエア及び／又は機械的構成を有する多数のドーターボードを更に備える。多数のドーターボードは、任意の順序で機械的及び電気的に一緒に結合し得るように構成され、かつマザーボードから伸びているドーターボードの連鎖を形成するように積み重ねることができる。それぞれの各ドーターボードは、データが前記連鎖に沿って流れることを許すように、別のドーターボード上のドーターボードスイッチにデータを切り替えるように更に構成される。マザーボードは、多数のドーターボード間でデータを切り替えるように配列されたマザーボードスイッチを更に備えることができる。マザーボードスイッチ及び／又はドーターボードスイッチは、フィールドプログラム可能なゲートアレイの少なくも部分を含むことができる。

本発明の別の態様により、マルチポイント制御ユニットにおいてビデオを処理するための方法が提供される。マルチポイント制御ユニットはマザーボード及び少なくも１個のドーターボードを含むことができ、少なくも１個のドーターボードの各はドーターボードスイッチを介して互いに接続された多数のプロセッサーを持つ。方法は、ドーターボードと組み合わせられた多数のプロセッサー間及びマザーボードとドーターボードとの間でデータを切り替えることを含む。方法は、更に、マザーボードから伸びている積み重ね可能のドーターボードの連鎖に沿ってデータが流れることを許すように、別のドーターボード上のドーターボードスイッチにデータを切り替えることを更に含むことができる。

本発明の別の態様により、マルチポイント制御ユニットのためのビデオ処理システムは、ビデオ画像のデータ表現の処理を行うようにされた多数のプロセッサー、多数のプロセッサーを互いに接続している多数のリンク（例えば、プロセッサー間の物理的なリンク、スイッチ構造、又は同等）、及びデータがリンク上で多数のプロセッサー間を通過するときこのデータを処理するように構成されたストリームプロセッサー（例えば、プロセッサー又は処理ユニット）を備える。

ストリームプロセッサーは、フィールドプログラム可能なゲートアレイの部分として形成することができる。更に、ストリームプロセッサーは、フィールドプログラム可能なゲートアレイ上に一緒に置かれたメモリー又はフィールドプログラム可能なゲートアレイに外付けのメモリーと組み合わせることができる。ストリームプロセッサーは予め定められたロジックを備えることができ、そして前記メモリーにビットマスク又はデータの一方又は双方をローディングすることにより、作動中、少なくも部分的にプログラム可能である。

ストリームプロセッサーは、プロセッサーを通過しているビデオストリームに帯域の圧縮及び／又は解凍をするように作動することができる。更に、ストリームプロセッサーは、プロセッサーを通過したビデオストリームの既通過部分についての歴史的情報を記憶するように作動し得るメモリーと組み合わせることができる。

本発明の別の態様により、異なる行き先に異なったそれぞれのスケーリングレベルでスケーリングされたビデオ画像を送信する方法が提供される。一例においては、この方法は、ビデオ画像のデータ表現の処理を行うように作動し得る多数のプロセッサー、多数のリンクにより互いに接続された多数のプロセッサー、及びデータが多数のリンク上でプロセッサー間を通過するときこのデータを処理するように作動し得る多数のストリームプロセッサーを有するＭＣＵを介して行われる。この方法は、第１のストリームプロセッサーにおいて、ビデオデータを、第１の行き先により要求される第１のストリームレベルにビデオスケーリングし、続いて第２のストリームプロセッサーを使用して、ビデオデータを、
第２の行き先のための第２の、より小さいスケーリングレベルにスケーリングすることを含む。この方法は、アーキテクチャーのネットワークトポロジーのデータ表現を保持しているネットワークマップを記憶すること、及びこのマップを参照してスケーリングの決定をなすことを更に有する。

本発明の別の態様により、マルチポイント制御ユニットのためのビデオ処理システムは、ビデオ画像のデータ表現の処理を行うようにされた多数のプロセッサーを備え、この多数のプロセッサーは受信データのユニキャストの前方への送信又はマルチキャストの前方への送信の間を選択するように作動し得るスイッチを介して相互接続されている。

ビデオ処理システムは、プロセッサー間のリンクのデータ表現を有するトポロジー記憶を更に備え、この場合、スイッチは、経路指定の決定をなすため及びデータのユニキャストの前方への送信又はマルチキャストの前方への送信の間の選択をなすためにトポロジー記憶にアクセスする。別の例においては、ビデオ処理システムは、データを送信する前にリンクを横切る希望の経路に関するデータに経路指定情報を付与するように作動し得る制御装置とプロセッサーとの間のリンクのデータ表現を有するトポロジー記憶を有することができる。

本発明の別の態様により、多数の信号プロセッサーを有するマルチポイント制御ユニットにおけるビデオデータの経路指定のための方法が提供される。この方法は、信号プロセッサーを互いに接続するネットワークトポロジーのデータ表現を保持しているネットワークマップを記憶し又は検索すること、及び信号プロセッサーをネットワークマップに応じてユニキャストモード又はマルチキャストモードの間で切り替えるために多数のスイッチの１個又はそれ以上を選択的に切り替えることを有する。この方法は、データが多数のリンクに従うことを要求する点に経路指定ブランチが達するまでユニキャストモードで情報を送信し、次いでこの経路指定ブランチにおいて情報をマルチキャストモードで送信することを有する。

加えて、作動のためのコンピューターの読み出し可能な命令で、多数の信号プロセッサーを有するマルチポイント制御ユニットにおける経路指定用ビデオデータでコード化されたコンピューター読み出し可能な媒体が提供される。このコンピュータープログラム命令は、ここに説明された方法の一つ又はそれ以上を行うための命令を備えることができる。

本発明のその他の態様及び特徴は、付属図面に関連した本発明の特別な実施例の以下の説明を展望することにより、本技術術の通常の熟練者に明らかとなるであろう。

従来技術のＭＣＵアーキテクチャーの図式的なブロック図である。 別の従来技術のＭＣＵアーキテクチャーの図式的なブロック図である。 本発明の一例によるマザーボード及び多数のドーターボードを示す図式的なブロック図である。 本発明の一例によるドーターボードの図式的なブロック図である。 ここに提供される実施例における処理機能を実行するために使用し得る例示のコンピューターシステムを示す。

本技術の通常の技術者が本発明の種々の態様及び例を作りかつ使用できるように以下の説明が与えられる。特定の装置、技術、及び応用の説明が例示のためにのみ提供される。ここに説明される例に対する種々の変更は、本技術の通常の技術者に容易に明らかであろう。そして、ここに定められた一般原理は、本発明の精神及び範囲から離れることなくその他の例及び応用に適用することができる。従って、本発明は、ここに説明されかつ図示された例には限定されず、請求項と一致する範囲に従うべきである。

図３を参照すれば、マザーボード２０は、フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）及びその他の組み合わせられた構成要素を収容する。マザーボード２０は、例えば作られたオートアテンダントインターフェースが使用者にＭＣＵの構成を許すことを可能とし、かつＭＣＵ内のデータフローの制御もできる制御回路を含むことができる。これらの構成要素は、本技術において知られるように別のボード上に変更することができる。

マザーボード２０は、１個又はそれ以上のドーターボードの取り付けを許すコネクターも持つ。一例においては、４個のドーターボードをマザーボード２０に接続することができる。この接続は、例えば、差し込み可能なコネクターを使用して作ることができる。好ましい実施例においては、多数個のかかるコネクターの使用により、ドーターボードはかかるコネクターによりマザーボードに電気的に結合されかつ機械的に取り付けられる。

マザーボード２０は、（機能の中でとりわけ）経路指定機能を実行するＦＰＧＡ２４を備える。第１に、ＦＰＧＡ２４は制御装置（図示せず）、ネットワークインターフェース（図示せず）及び多数のドーターボード２２の間の経路を指定する。一例においては、ＦＰＧＡ２４は、４個の高帯域リンク２６を有し、これらは例えば３Ｇｂ／ｓｅｃ又はそれ以上の帯域を有し、かつマザーボード２０を第１層のドーターボードに接続する。リンク２６（及び３８以下）は、マザーボード、ドーターボード、及びＤＳＰを接続するための物理的リンク、スイッチ構造、又はその他適切な構造又はシステムを持つことができる。末端のドーターボードへのデータフローは、以下、より詳細に説明されるように第１層のドーターボードを通り経路が指定される。

一例においては、図４も参照し、各ドーターボード２０は４個のＤＳＰを有し、その各はメモリー３０と組み合わせられる。各ドーターボードは、スイッチ３４を組み込んだＦＰＧＡ３２を持つ。スイッチ３４は入力側においてパケットを受け取り、そしてこパケットを選択可能な方法で、例えばネットワークスイッチと同様な方法で送り出すための構造又はロジックを持つことができる。ＦＰＧＡ３２は、以下、より詳細に説明されるストリームプロセッサー３６（例えば、データがリンク上で多数のプロセッサー間を通過するとき、このデータを処理するように構成されたプロセッサー又は処理ユニット）及び２個の高帯域リンク３８を備える。

一例においては、ドーターボード２２の各は機械的及び電気的に同じであり、そして別のドーターボード又はマザーボード２０に接続するためにリンク３８を使用することができる。この方法において、追加のドーターボードを加えることにより簡単にアーキテクチャーに追加の処理能力を上乗せすることができる。最小の構成においては、１個のドーターボードをマザーボードに取り付けることができる。最大仕様においては、この例では、マザーボードに４個のドーターボードを取付ることができ、そして各ドーターボードは、その上に重ねられた追加のドーターボード（この例においては３個）を持つことができる。上述のように、各ドーターボード自体は４個のＤＳＰを持つことができ、従って、この特別な例、４個のドーターボードを含んだ仕様においては、アーキテクチャーは６４個のＤＳＰを持つことができる。種々の個数のＤＳＰ及び／又はドーターボードを使用できる
ことは勿論であり、最大の仕様は、この特別の例に限っていえば、各が４個のＤＳＰを有する１６個のドーターボードである。

ＤＳＰ間のリンク又は相互接続における帯域の輻輳を緩和するために幾つかの方策を使用することができる。説明例においては、ドーターボード間の各リンク又は相互接続は３Ｇｂ／ｓｅｃ又はそれ以上の帯域で作動し、これは従来技術におけるより相当高い帯域である。加えて、ドーターボードは、その各が、アーキテクチャー内の別のいかなる相互接続の帯域も使用することなく互いに通信することができる局所的相互接続を共有している４個のＤＳＰを持つことができる。従って、適切な資源配置により、どのドーターボード上のＤＳＰも、全体としてアーキテクチャーに対する大きな帯域衝撃なしに高度の利用を経験できる。更に、データは、他のブランチに利用し得る帯域を使用することなく、図３に示された４個のブランチの適宜のもののＤＳＰ間を流れることができる。

別の態様及び例においては、ドーターボード２２の各は、ドーターボードＦＰＧＡ３２の各に置かれたストリームプロセッサー３６を持つ。ストリームプロセッサー３６は、以下説明されるようにテレビ会議の独特の特徴の利点を得るように構成され、かつデータがリンク上で複数のプロセッサー間を通過するときこのデータを処理するように構成された適宜適切なプロセッサー又は処理ユニットを含むことができる。

典型的に、テレビ会議の各エンドポイント間、例えば、インターネットで接続されたエンドポイント間を流れているデータは帯域の制約の観点から高度に圧縮される。しかし、この圧縮は、典型的に画像の操作を妨げる。そこで、ＭＣＵ内で非圧縮データについてビデオ処理が行われる。通常、これはデータ量を１０から１００倍の間、典型的には約８０倍に増加させる。従って、典型的なビデオストリームは、例えば、５０Ｍｂ／ｓｅｃの帯域要求を持つ。処理は同時に多くのストリームについて実行されかつ実時間で実行されるため、これは、テレビ会議に特有の大きな問題である。しかし、処理の最終結果は圧縮された形式で送信され、かつ典型的に損失のあるネッチワーク上で送信されるため、ＭＣＵ内で圧縮を実行することが無難である。かかる圧縮は、損失なしとすることができ又は出力ネットワークの特質に損失を与える。従って、ここに提供された一例においては、ＭＣＵ内の通常の帯域制限は、ＤＳＰ間を通行するデータについてのＭＣＵ内の圧縮及び解凍の実行により軽減することができる。しかし、これは、それ自体が計算処理に費用が嵩む。そこで、ここに提供される一例においては、例示のシステムは、各ドーターボードＦＰＧＡ３２に形成された適宜形式の処理ユニットとなし得るストリームプロセッサー３６を備える。メディアストリームプロセッサー３６は、圧縮を行うとき、それぞれのピクセルにおいて作動することができ、そこで、このモードにおいてはストリームプロセッサー３６が厳密なストリームプロセッサーではないような状態で、ＦＰＧＡは組み合わせられたメモリー４０内のフレーム又はビデオフレームの位置を保持することができる。ストリームプロセッサー３６は、データがリンク上で多数のプロセッサーを通過するときデータを処理するように構成された適宜適切なプロセッサー又は処理ユニットを更に含むことができる。

プロセッサー３６は、限定するものではないが、圧縮、アルファブレンディング、運動補正、可変長コーディングと復号、フレーム比較、これらの組み合わせ、及び同等作業を含む更なる作業を行うことができる。データがＤＳＰ２８間を通過するときこれらのステップをプログラム実行中に行うことによりＤＳＰから処理のための負荷が除かれ、かつ帯域の制限も緩和される。

別の例においては、幾つかの異なるＤＳＰに対して充当されたデータは、主データがマルチキャスト形式で送られる事例でブランチの経路指定が要求されるまでユニキャスト形式で送ることができる。これにより、同じデータの多数のストリームが同じリンクに沿っ
て通過することが防がれる。例えば、図３の一番左のドーターボード２２がこの図の下方のドーターボード２２’及びこの図の一番右のドーターボード２２”のＤＳＰと通信したい場合、データは、これがマザーボード２０に達するまではユニキャストとすることができ、この点において、マザーボートから出ているドーターボードの２個の関係のブランチの各へのマルチキャストとし、それからユニキャストが各ブランチに沿うようにすることができる。このステップは、その経路指定アルゴリズムの部分としてＦＰＧＡ２４内で実行することができる。これを容易にするために、各スイッチは、例えばツリー形式の全ＭＣＵアーキテクターのトポロジーの表現を維持し、そしてこのツリーを操作するように作動し、次の１つホップ又は幾つかのホップのために適切なマルチキャスト又はユニキャストを決定するように作動することができる。或いは又、経路は、データソースにおいて決定され、かつデータに伴われた経路指定情報がスイッチへの途中で解釈される。

ＤＳＰ間の通信の帯域を減らすことを支援するために、メディアストリームプロセッサー３６はファクトライズドスケーリングを使用することができる。例えば、ある参加者には画像を１／２とし別の参加者には１／４にするような、異なる参加者の構成が同じ画像について異なるスケールバージョンを要求する場合に、ＦＰＧＡは目的に合ったスケーリング決定をするように構成される。この例においては、経路指定ブランチが１／２を処理するＤＳＰと１／４の画像を扱うＤＳＰとの間を選択し、この点において、１／４スケールの画像を扱うＤＳＰに送信するために画像を１／４に更にスケールダウンする限り、ＦＰＧＡは全画像を１／２にスケーリングし、これにより小さくされたデータを送信する。

知能的な経路指定、マルチキャスト及びスケーリング／圧縮の諸作業は各ドーターボードにおいて行われ、従ってこれら知能的経路指定の処理負荷は各ドーターボードに分配される。

この方法において、上述された構成は、データを局所ＤＳＰに確実に理想的に割り当てることによりＤＳＰの利用を増大させ又は最大化することができ、そしてデータを遠方の多くのＤＳＰの間で送信しなければならない場合、データは効率的な書式で送信される。更に、ＤＳＰ間に非常に高帯域のリンクを使用することにより、帯域による隘路が大きく回避される。従って、このアーキテキチャーは、多協議形のデレビ会議を構成する参加者ごとに高精密度のための高度のスケーラビリティ及び極めて強力な処理用プラットフォームを提供する。

その他の特徴及び利点が本技術の通常の技術に明らかであろうことは言うまでもない。以上のシステムの概観は幾つかの例示的な手段を描くが、本技術の熟練者にはその他の手段が明らかであろう。そしてかかる代案の全ては同等と考えられかつ請求項によってのみ限定される本発明の精神及び範囲内にある。

本技術の熟練者は、更に、種々の実施例の作業がハードウエア、ソフトウエア、ファームウエア、又はこれらの組み合わせを適切に使用して実行できることを認めるであろう。例えば、ある処理は、ソフトウエア、ファームウエア、又は組み込みのロジックの制御下でプロセッサー又はその他のデジタル回路を使用して実行することができる。（ここに使用される用語「ロジック」は、列挙された機能を実行するために本技術の熟練者に認められるであろうような固定のハードウエア、プログラム可能なロジック及び／又は適切なこれらの組み合わせを指す）。ソフトウエア及びファームウエアは、コンピュータの読み出し可能な媒体に記憶させることができる。その他の幾つかの処理は、本技術の通常の熟練者によく知られるであろうようなアナログ回路を使用して実行することができる。加えて、本発明の具体例においてメモリー又はその他の記憶装置、並びに通信用構成要素を使用することができる。

図５は、本発明の実施例において機能的に処理を実行するために使用し得る典型的なコンピューターシステム５００を示す。この形式のコンピューターシステムは、例えば、ＭＣＵ、制御装置、マザーボード、ドーターボード、又はＤＳＰの一つ又はそれ以上において使用することができる。関連技術の熟練者は、その他のコンピューターシステム又はアーキテクチャーを使用して本発明の実施例をいかに実行させるかも認めるであろう。コンピューターシステム５００はプロセッサー５０４のようなプロセッサーを１個又はそれ以上持つことができる。プロセッサー５０４は、例えば、マイクロプロセッサー、マイクロコントローラー又はその他の制御ロジックのような一般的な又は特別目的の処理用エンジンを使用して実行することができる。

コンピューターシステム５００は、情報又はプロセッサー５０４により実行すべき命令を記憶するために、ランダムアクセスメモリー（ＲＡＭ）、又はその他のダイナミックメモリーのような主メモリー５０８も備えることができる。主メモリー５０８は、プロセッサー５０４により実行される命令の実行中、可変の又はその他の中間情報を一時的に記憶するためにも使用することができる。コンピューターシステム５００は、同様に、プロセッサー５０４用のスタティック情報及び命令を記憶するためにバス５０２に結合された読み出し専用メモリー（ＲＯＭ）又はその他のスタティック記憶装置を備えることができる。

コンピューターシステム５００は、例えば、媒体ドライブ５１２及び脱着可能形記憶装置インターフェース５２０を有することがきる情報記憶システム５１０を備えることがきる。媒体ドライブ５１２は、固定形又は脱着可能形の媒体を支持するために、ハードディスクドライブ、フロッピーディスクドライブ、磁気テープドライブ、光ディスクドライブ、コンパクトディスク（ＣＤ）又はＤＶＤドライブ（Ｒ及びＲＷ）、又はその他の脱着可能形又は固定形の記憶媒体を支持するためにドライブ又はその他の機構を備えることができる。記憶媒体５１８は、媒体ドライブ５１２により読み出し及び書き込みをされる例えば、ハードディスク、フロッピーディスク、磁気テープ、光ディスク、ＣＤ又はＤＶＤ、又はその他の固定形又は脱着可能形の媒体を持つことができる。これらの例のように、記憶媒体５１８は、特定のコンピューターソフトウエア又はデータを記憶しているコンピューター読み出し可能な記憶媒体を備えることができる。

別の実施例においては、情報記憶システム５１０は、コンピュータープログラム、又はその他の命令又はデータをコンピューターシステム５００内にロードできるように別の同様な構成要素を備えることができる。かかる構成要素は、プログラムカートリッジとカートリッジインターフェース、脱着可能形メモリー（例えば、フラッシュメモリー又はその他の脱着可能形メモリーモジュール）とメモリースロット、及びその他の脱着可能形記憶ユニット５２２と（脱着可能形記憶ユニット５１８からコンピューターシステム５００にソフトウエアとデータを送信することを許す）インターフェース５２０のような脱着可能形記憶ユニット５２２とインターフェース５２０とを備えることができる。

コンピューターシステム５００は、通信インターフェース５２４も含むことができる。通信インターフェース５２４は、コンピューターシステム５００と外部装置との間でソフトウエア及びデータを送信することを許すために使用することができる。通信インターフェース５２４の例は、モデム、（イサーネット又はその他のネットワークインターフェースカード（ＮＩＣ）のような）ネットワークインターフェース、（例えば、ＵＳＢポートのような）通信ポート、ＰＣＭＣＩＡスロットとカード、等を含むことができる。通信インターフェース５２４を介して送信されたソフトウエア及びデータは、電気的、電磁的、光学的又は通信インターフェース５２４が受信し得るその他の信号の形式の信号である。これらの信号は、チャンネル５２８を介して通信インターフェース５２４に提供される。このチャンネル５２８は信号を運ぶことができ、かつ無線媒体、電線又はケーブル、光フ
ァイバー、又はその他の通信媒体を使用して実行することができる。チャンネルの幾つかの例は、電話線、セルラー電話回線網、ＲＦ回線網、ネットワークインターフェース、局所又は広域のネットワーク、及びその他の通信チャンネルを含む。

この文書においては、用語「コンピュータープログラム製品」、「コンピューター読み出し可能な媒体」及び同等は、例えば、メモリー５０８、記憶装置５１８、又は記憶ユニット５２２のような媒体に関連して一般に使用することができる。これら及びその他の形式のコンピューター読み出し可能な媒体は、プロセッサー５０４に特定の作業をさせるためにそのプロセッサーが使用するための１個又はそれ以上の命令を記憶する。かかる命令は、一般に「コンピュータープログラムコード」（これはコンピュータープログラムの形式でグループ分けし、又はその他でグループ分けすることができる）と呼ばれ、実行の際、コンピューターシステム５００に本発明の実施例の機能を実行させることができる。コードはプロセッサーに特定の作業を行わせ、そのようにするようにコンパイルされ、及び／又はそのようにするようにその他のソフトウエア、ハードウエア、及び／又はファームウエア要素（例えば標準機能実行のためのライブラリ）と組み合わせられることに注意されたい。

構成要素がソフトウエアを使用して実用化される実施例においては、ソフトウエアは、これをコンピューター読み出し可能な媒体に記憶し、そして例えば脱着可能な記憶装置５１０、ドライブ５１２又は通信インターフェース５２４を使用してコンピューターシステム５００内にロードすることができる。制御ロジック（この例においては、ソフトウエア命令又はコンピュータープログラムコード）は、プロセッサー５０４により実行されるとき、プロセッサー５０４に、ここに上述された本発明の実施例の諸機能を実行させる。

上の説明は、明らかにする目的で、種々の機能ユニット及びプロセッサーを参照して本発明の実施例を説明したことが認められるであろう。しかし、本発明の実施例から離れることなく、種々の機能ユニット、プロセッサー又はドメイン間の機能の適宜適切な分配をを使用し得ることが明らかであろう。例えば、分離した複数のプロセッサー又はコントローラーにより行われるように説明された機能は同じプロセッサー又はコントローラーにより行うことができる。従って、特別な機能ユニットについての言及は、厳密に論理的又は物理的な構造又は組織の表示というよりも、むしろ説明された機能を提供するための適切な手段に関する言及として見られるだけである。

本発明の実施例は幾つかの実施例に関連して説明されたがここに説明された特別な形式に限定することは意図されない。むしろ、本発明の実施例の範囲は請求項によってのみ限定される。加えて、特徴が特別な実施例によって関して説明されたが、本技術の熟練者は、説明された実施例の種々の特徴は、本発明の実施例に従って組み合わせることができる。

更に、多数の手段、要素又は方法段階が個別にリストされたが、これらは、例えば１個のユニット又はプロセッサーにより実行することができる。更に、個別の特徴は異なる請求項を含むことができるが、これらは有利に組み合わせることが可能であり、そして異なる請求項に含まれることは、特徴の組み合わせが実行及び／有利でないことを意味するものではない。また、一つの区分の請求項における特徴に含まれることは、その区分に対する限定を意味するものではなく、その特徴は適切に他の請求項区分に等しく適用することができる。

Claims (13)

1. マルチポイント制御ユニットのために異なったスケーリングレベルにスケーリングされたビデオ画像を送信するビデオ処理システムであって、
   ビデオ画像のデジタル表現の処理を実行するようにされた多数のプロセッサー、
   多数のプロセッサーを相互接続している多数のリンク、及び
   リンク上でビデオデータが多数のプロセッサー間を通過するとき、ビデオデータをスケーリングする多数のストリームプロセッサーであって、ビデオデータを、当該多数のストリームプロセッサーのうちの第１のプロセッサーを使用して、第１の行き先により要求された第１のスケールレベルにスケーリングを行い、続いて、当該ビデオデータを、当該多数のストリームプロセッサーのうちの第２のプロセッサーを使用して、第２の行き先のために第２の、より小さいスケーリングレベルにスケーリングを行うように構成された多数のストリームプロセッサー、
   を備えたビデオ処理システム。
2. ストリームプロセッサーが、フィールドプログラム可能なゲートアレイの部分を形成する請求項１によるビデオ処理システム。
3. ストリームプロセッサーが、フィールドプログラム可能なゲートアレイ上に一緒に置かれたメモリーと組み合わせられる請求項２によるビデオ処理システム。
4. ストリームプロセッサーが予め定められたロジックを有し、そして前記メモリー内にビットマスク及びデータの一方又は双方をローディングすることにより、作動中、少なくも部分的にプログラム可能である請求項３によるビデオ処理システム。
5. ストリームプロセッサーが、フィールドプログラム可能なゲートアレイに外付けであるメモリーと組み合わせられた請求項２によるビデオ処理システム。
6. ストリームプロセッサーが予め決められたロジックを有し、そして前記メモリー内にビットマスク及びデータの一方又は双方をローディングすることにより、作動中、少なくも部分的にプログラム可能である請求項５によるビデオ処理システム。
7. ストリームプロセッサーが、プロセッサーを通過しているビデオストリームにおける帯域圧縮を行うように作動し得る請求項１によるビデオ処理システム。
8. ストリームプロセッサーがメモリーと組み合わせられ、かつ、この組み合わせ、プロセッサーを通過したビデオストリームの既通過部分についての歴史情報を記憶するように作動し得る請求項１によるビデオ処理システム。
9. ストリームプロセッサーが、プロセッサーを通過しているビデオストリームにおける帯域圧縮の解凍を行うように配列された請求項１によるビデオ処理システム。
10. スケーリングされたビデオ画像を、ビデオ画像のデータ表現の処理を行うように作動し得る多数のプロセッサーを含んだＭＣＵにより、異なるそれぞれのスケーリングレベルで異なる行き先に送信する方法であって、多数のプロセッサーは多数のリンクにより互いに接続され、かつ多数のストリームプロセッサーはデータが多数のリンク上でプロセッサー間を通過するとき、これを処理するように作動することができ、
    第１のストリームプロセッサーにおいて、ビデオデータを、第１の行き先により要求された第１のスケールレベルにスケーリングを行い、続いて、このビデオデータを、第２のストリームプロセッサーを使用して第２の行き先のために第２の、より小さいスケーリングレベルにスケーリングを行う過程、
    を有する方法。
11. アーキテクチャーのネットワークトポロジーのデータ表現を保持しているネットワークマップを記憶し、そしてマップを参照してスケーリングの決定をする過程を有する請求項１０による方法。
12. 多数の信号プロセッサーを有するマルチポイント制御ユニットにおけるビデオデータの経路指定のためのコンピュータープログラム命令によりコード化されたコンピューター読み出し可能な媒体であって、
    ビデオデータを、多数のストリームプロセッサーのうちの第１のストリームプロセッサーにおいて、第１の行き先により要求される第１のスケールレベルにスケーリングを行い、続いてこのビデオデータを、当該多数のストリームプロセッサーのうちの第２のストリームプロセッサーを使用して、第２の行き先のための第２の、より小さいスケーリングレベルにスケーリングを行うための命令、
    を備えたコンピューター読み出し可能な媒体。
13. コンピュータープログラム命令が、アーキテクチャーのネットワークトポロジーのデータ表現を保持しているネットワークマップを記憶し、マップを参照してスケーリングの決定をする請求項１２によるコンピューター読み出し可能な媒体。

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