JP5194715B2 - レベルシフト回路およびこれを用いたｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、第１の電位系から前記第１の電位系の基準電位とは異なる基準電位で動作する第２の電位系に論理値信号を伝達するレベルシフト回路およびこれを用いたＤＣ−ＤＣコンバータに関するものである。

図４は特許文献１に開示された従来のレベルシフト回路の構成を示す図である。図４において従来のレベルシフト回路は、低電位側の系（低電位系）に電源電位V1H(2)、V1L(3)を有し、ラッチ回路４０を構成する高電位側の系（高電位系）に電源電位V2H(5)、V2L(6)を有する場合に、低電位系に入力されるV1H−V1L振幅の信号を、高電位系のV2H−V2L振幅の信号に変換する機能を有するものである。

図４に示した従来のレベルシフト回路の動作を説明すると、入力(IN)１がＬ(ロー)からＨ(ハイ)にレベル変化すると、パルス生成回路１０により生成された微小Ｈ（ハイ）パルスが、出力(OUT2)からMOSFET３０のゲートに入力され、その結果、MOSFET３０が導通状態となり、ラッチ回路４０のインバータ４２の入力が引き下げられて、ラッチ回路４０の出力(OUT)４はＨ（ハイ）(V2H) となる。また入力(IN)１がＨ（ハイ）からＬ（ロー）にレベル変化すると、パルス生成回路１０により生成された微小Ｈ（ハイ）パルスが出力(OUT1)からMOSFET２０のゲートに入力され、その結果MOSFET２０が導通状態となり、ラッチ回路４０のインバータ４１の入力が引き下げられて、ラッチ回路４０の出力(OUT)４がＬ（ロー）(V2L) になる。このようにして、低電位系に入力されるV1H−V1L振幅の信号は、高電位系のV2H−V2L振幅の信号に変換され、高電位系の出力(OUT)４に所望レベルの論理値信号が取り出される。

図４に示した従来のレベルシフト回路は、図５に示すようなＤＣ−ＤＣコンバータに用いられ、ブートコンデンサ(Ｃｂｏｏｔ)５０２を介して昇圧された高レベル電位のＶｂｏｏｔ５０１がハイ(Ｈ)サイドのドライバ(ＤＨ)５０４の駆動電源として附与されてドライバ(ＤＨ)５０４が動作可能にされる。またレベルシフト回路５００の出力が論理値信号としてドライバ(ＤＨ)５０４に伝達され、ドライバ(ＤＨ)５０４の出力がＨサイドのスイッチング素子(ＭＨ)５０５のゲートに入力されてスイッチング素子(ＭＨ)５０５を確実に動作させるようにしている。

図５に示す従来のＤＣ−ＤＣコンバータは、図４に示したレベルシフト回路を使用して構成されたもので、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔ５１１を制御する制御回路５１２からレベルシフト回路５００に入力信号を与えると、レベルシフト回路５００が上述したように動作する。そしてＤＣ−ＤＣコンバータは、スイッチング素子ＭＨ（ＨサイドＮＭＯＳ）５０５がオンしたときに入力電源Ｖｉｎ５０６から供給されるエネルギをリアクトルＬ５０７に蓄積し、スイッチング素子ＭＨ（ＨサイドＮＭＯＳ）５０５がオフしたときに蓄積したエネルギを図示していない負荷に放出する。ロー(Ｌ)サイドのドライバ(ＤＬ)５０９は制御回路５１２に印加される電源ＶＤＤと接地電位の間で動作可能にされ、制御回路５１２から出力される制御信号により動作し、スイッチング素子ＭＬ（ＬサイドＮＭＯＳ）５１０のゲートに動作信号を与える。スイッチング素子ＭＨ（ＨサイドＮＭＯＳ）５０５とスイッチング素子ＭＬ（ＬサイドＮＭＯＳ）５１０は相補的にオン・オフし、両者が同時にオンして貫通電流が流れないようにしている。

スイッチング素子ＭＨ（ＨサイドＮＭＯＳ）５０５がオフかつスイッチング素子ＭＬ（ＬサイドＮＭＯＳ）５１０がオンのとき、Ｈサイドの低レベル電位（基準電位）のＶｓｗ
５０３は接地電位となり、ブートコンデンサ(Ｃｂｏｏｔ)５０２は電源ＶＤＤからブートダイオード（Ｄｂｏｏｔ）５１３を介して充電される。また、スイッチング素子ＭＨ（ＨサイドＮＭＯＳ）５０５がオンかつスイッチング素子ＭＬ（ＬサイドＮＭＯＳ）５１０がオフになると、Ｈサイドの低レベル電位（基準電位）のＶｓｗ５０３が入力電源Ｖｉｎ５０６とほぼ同電位となるため、Ｈサイドの高レベル電位のＶｂｏｏｔ５０１は入力電源Ｖｉｎ５０６よりも高い電位となり、上述したＨサイドのドライバ５０４の駆動電源となる。ここで、Ｈサイドの高レベル電位のＶｂｏｏｔ５０１は、レベルシフト回路（図４）のラッチ回路４０における高レベル電位(V2H)５と同じものであり、Ｈサイドの低レベル電位のＶｓｗ５０３は、レベルシフト回路（図４）のラッチ回路４０における低レベル電位(V2L)６と同じものである。

従来のレベルシフト回路（図４）は、図５に示すＤＣ−ＤＣコンバータにおいて、低レベル電位の基準電位が接地電位となっている低電位系から、低レベル電位の基準電位がスイッチング端子の電位（Ｖｓｗ）５０３となっている高電位系（ＨサイドＮＭＯＳ駆動系）に信号を伝達するために用いられている。
特開２００７−１７４６２７号公報

上記特許文献１に開示された従来のレベルシフト回路にあっては、図６に示すように、MOSFET(M1,M2)２０，３０のドレイン−基板間に寄生容量(Cp)６１，６２が存在する。高電位系の電位が、接地に対して大きく急峻に変化する場合（例えば、図５に示すようなＤＣ−ＤＣコンバータの入力電圧Ｖｉｎが高い場合にスイッチング素子ＭＨ５０５，ＭＬ５１０がスイッチングするとき）、この寄生容量(Cp)６１，６２を介して、ラッチ回路４０の出力(OUT)４の論理値を決定するしきい電圧値を大きく超えるようなノイズが混入してしまう問題がある。すなわち、図５及び図６において、スイッチング素子ＭＨ５０５がオフでスイッチング素子ＭＬ５１０がオンの状態からスイッチング素子ＭＨ５０５オンでスイッチング素子ＭＬ５１０がオフの状態に変化すると、Ｈサイドの低レベル電位である電位基準（Ｖｓｗ）５０３とＨサイドの高レベル電位であるＶｂｏｏｔ５０１がそれぞれ急峻に立ち上がる。インバータ４１，４２はＶｓｗ５０３およびＶｂｏｏｔ５０１を電源電位としていて、インバータ４１，４２のゲート電位がそのゲート容量を介してＶｓｗ５０３またはＶｂｏｏｔ５０１と繋がっていることから、電位Ｖｓｗ５０３または電位Ｖｂｏｏｔ５０１がゲート容量と寄生容量(Cp)６１，６２で分圧された電位がインバータ４１，４２のゲートに入力され、ＨサイドにとってＬ（ロー）レベルと誤認識されうるノイズとなってしまう。このように、当該ノイズにより高電位系のラッチ回路４０が誤動作してしまうという問題があった。

このようなノイズの影響は、MOSFET(M1,M2)２０，３０のサイズを小さくし、ラッチ回路４０の帰還抵抗(R1,R2)４３，４４を小さくすることで低減することが可能であるが、MOSFET(M1,M2)２０，３０にはラッチ回路４０を反転させるための最低限の駆動能力を保持させる必要があり、このため、MOSFET(M1,M2)のサイズの縮小や、回路定数の調整に依存したノイズ対策では限界があった。

そこで本発明は、上記の問題点を解決するため、低電位系のMOSFETのドレイン−基板間に存在する寄生容量の影響により高電位系のラッチ回路が誤動作するのを防止するレベルシフト回路を提供することを目的とする。

本発明のレベルシフト回路は、上記の問題点に鑑みて、第１の電位系から前記第１の電位系の基準電位とは異なる基準電位で動作する第２の電位系に論理値信号を伝達するレベルシフト回路において、前記第１の電位系は、入力信号を受けてパルス信号を出力するパルス生成回路と、前記パルス信号を受けて前記第２の電位系に信号を伝達する２つのMOSFETと、を備え、前記第２の電位系は、前記第１の電位系の基準電位よりも高い基準電位で動作する２個のインバータを抵抗を介して環状に接続して成るラッチ回路を備えて構成され、前記第２の電位系における信号受信点と、当該第２の電位系の基準電位と同様に変化する低インピーダンス節点との間に容量を接続したことを特徴とするレベルシフト回路を提供するものである。

また、前記レベルシフト回路において、前記信号受信点は、前記MOSFETのドレインを前記インバータの入力に接続する接続配線上の点であることを特徴とする。
また、前記レベルシフト回路において、前記低インピーダンス節点は、前記第２の電位系で使用される１対の電源線のうち、いずれか片方の電源線上の点であることを特徴とする。

また、前記レベルシフト回路において、前記低インピーダンス節点は、前記MOSFETのドレイン出力が入力される前記インバータの出力を伝達する回路配線上の点であることを特徴とする。

さらに、前記レベルシフト回路において、前記容量の１つは、前記２個のインバータにおいて、前段インバータの出力端子と後段インバータの入力端子との間に接続された前記抵抗の１つに並列に接続され、前記容量の他の１つは、前記前段インバータの入力端子と前記後段インバータの出力端子との間に接続された前記抵抗の他の１つに並列に接続されることを特徴とする。

また本発明は、上述した各レベルシフト回路のいずれかのレベルシフト回路を使用したＨサイドＮチヤネルＭＯＳＦＥＴ構成のＤＣ−ＤＣコンバータを提供するものである。

本発明のレベルシフト回路によれば、低電位系のMOSFETのドレイン−基板間に存在する寄生容量に起因するノイズの影響を受け易く、かつ当該ノイズの影響が論理出力に影響する可能性が高いラッチ回路の回路配線部分（例えば、高インピーダンスの信号受信点）に対し、低インピーダンス節点（例えば、電源線上の点）との間に容量を接続することにより、ノイズを吸収してラッチ回路の誤動作を防止することができる効果がある。

また本発明のＤＣ−ＤＣコンバータは、上記構成のレベルシフト回路を使用しているため、入力電圧が高いときでも誤動作しないＨサイドＮチヤネルMOSFET構成のＤＣ−ＤＣコンバータを実現することができる。

以下、本発明を実施するための最良の形態を、図面を参照しながら説明する。
（実施形態１）
図１は、本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図である。同図において、図４（従来例）と重複する部分には同一の符号を附す。

図１において、本実施形態に係るレベルシフト回路は、インバータ４１、４２、および
、抵抗４３、４４を有し、インバータ４１、４２の入出力を相互に抵抗４３、４４を介して接続して成るラッチ回路１００を備え、インバータ４１、４２は、高電位系（即ち、電源電位であるV2H５とV2L６の間）で動作するように構成されている。またインバータ４１の入力は、低電位系からラッチ回路１００を駆動するためのMOSFET２０のドレインに接続され、またインバータ４２の入力は、低電位系からラッチ回路１００を駆動するためのMOSFET３０のドレインに接続されている。またMOSFET２０、３０をスイッチ動作させるためにそのゲートにパルス生成回路１０（トリガ手段）の出力端子（OUT1、OUT2）が接続されている。

パルス生成回路１０は、入力(IN)１の立ち上がり時及び立ち下り時に、それぞれ、微小Ｈ（ハイ）パルスを生成する回路であり、MOSFET２０、３０をスイッチ動作させるトリガの役割を担う。さらに、ラッチ回路１００には、本実施形態に特徴的な回路要素である容量(C)５１，５２が配されている。即ち、ラッチ回路１００のインバータ(U1)４１，インバータ(U2)４２の入力端子と、高電位系の基準電位を与える端子(V2L)６との間に容量(C)５１，５２を接続している。

以下、図１を参照しながら本実施形態に係るレベルシフト回路の基本的動作を説明する。入力(IN)１がＬ（ロー）からＨ（ハイ）にレベル変化すると、パルス生成回路１０により生成された微小Ｈ（ハイ）パルスの出力OUT2がMOSFET３０のゲートに入力され、その結果、MOSFET３０が導通状態となり、それによってラッチ回路１００のインバータ４２の入力が引き下げられ、ラッチ回路１００の出力(OUT)４はＨ（ハイ）(V2H)となる。また、入力(IN)１がＨ（ハイ）からＬ（ロー）にレベル変化すると、パルス生成回路１０により生成された微小Ｈ（ハイ）パルスの出力OUT1がMOSFET２０のゲートに入力され、その結果MOSFET２０が導通状態となり、ラッチ回路１００のインバータ４１の入力が引き下げられて、ラッチ回路１００の出力(OUT)４がＬ（ロー）(V2L) になる。

次に、本実施形態に特徴的な回路要素である容量(C) ５１，５２の作用について説明する。前述のとおり、MOSFET(M1,M2) ２０，３０のドレイン−基板間に存在する寄生容量(Cp) ６１，６２の影響により、高電位系の電位が、接地に対して大きく急峻に変化する場合（例えば、図５に示すＤＣ−ＤＣコンバータの入力電圧Ｖｉｎが高い場合にスイッチング素子ＭＨ５０５，ＭＬ５１０がスイッチングするとき）、この寄生容量(Cp)６１，６２を介して、ラッチ回路１００の出力(OUT)４の論理値を決定するしきい電圧値を大きく超えるようなノイズが混入すると、高電位系のラッチ回路１００が誤動作してしまう可能性があったが、本実施形態に係るレベルシフト回路では、容量(C)５１，５２を配することにより、ノイズを吸収してラッチ回路１００の誤動作を防止している。即ち、ラッチ回路１００のインバータ(U1)４１，インバータ(U2)４２の入力端子と、高電位系のラッチ回路１００の低レベル電位の基準電位を与える端子(V2L) ６との間に、容量(C)５１，５２を接続しているので、ノイズを容量(C)５１，５２に吸収させることが可能となり（観点を変えれば、インバータ４１，４２を構成するMOSFETのゲート容量と寄生容量(Cp)６１，６２とによる分圧比が、容量(C)５１，５２によりノイズの影響が小さくなるよう調整されて）、ラッチ回路１００の誤動作を防止することができる。

ここで、高電位系のラッチ回路１００の基準電圧となる端子(V2L) ６に想定される電圧値の振幅に応じて、容量(C)５１，５２の容量値を、寄生容量(Cp)６１，６２に対して十分に大きくすることにより、ラッチ回路１００すなわち高電位系の低レベル電位側電源端子(V2L) ６の電位が変化した時の誤動作を的確に防止することが可能となる。

なお、ラッチ回路１００のインバータ(U1)４１，インバータ(U2)４２の入力端子と、ラッチ回路１００の基準電圧となる低レベル電位端子(V2L) ６の電位と一定の電位差を有して電位が変化するラッチ回路１００の高レベル電位端子(V2H) ５との間に、容量(C)５１
，５２を接続しても、上記回路と同様の効果が得られる。

（実施形態２）
図２は、本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図である。同図において、図４（従来例）と重複する部分には同一の符号を附す。

図２に示す本発明の第２の実施形態に係るレベルシフト回路の基本構成、及び基本動作は、ラッチ回路２００に配された容量(C)５３，５４の配置を除いては、本発明の第１の実施形態に係るレベルシフト回路の基本構成、及び基本動作と同じであるので、以下では、ラッチ回路２００に配された容量(C)５３，５４の作用を説明する。

前述のとおり、MOSFET(M1,M2)２０，３０のドレイン−基板間に存在する寄生容量(Cp)６１，６２の影響により、高電位系の電位が、接地に対して大きく急峻に変化する場合（例えば、図５に示すＤＣ−ＤＣコンバータの入力電圧Ｖｉｎが高い場合にスイッチング素子ＭＨ５０５，ＭＬ５１０がスイッチングするとき）、この寄生容量(Cp)６１，６２を介して、ラッチ回路２００の出力(OUT)４の論理値を決定するしきい電圧値を大きく超えるようなノイズが混入すると、高電位系のラッチ回路２００が誤動作してしまう可能性があったが、本実施形態に係るレベルシフト回路では、容量(C) ５３，５４を配することにより、ノイズを吸収してラッチ回路２００の誤動作を防止している。即ち、ラッチ回路２００のインバータ(U1)４１，インバータ(U2)４２の入力端子と出力端子との間に、容量(C)５３，５４を接続しているので、ノイズを容量(C)５３，５４に吸収させることが可能となり（観点を変えれば、インバータ４１，４２を構成するMOSFETのゲート容量と寄生容量(Cp)６１，６２による分圧比が、容量(C)５３，５４によりノイズの影響が小さくなるよう調整されて）、ラッチ回路２００の誤動作を防止することができる。

ここで、インバータ(U1)４１，インバータ(U2)４２の出力インピーダンスが十分に低い場合（即ち、駆動能力が十分に大きい場合）には、容量(C)５３，５４の容量は、ミラー効果により、容量(C)５１，５２の半分程度の容量で、第１の実施形態に係るレベルシフト回路と同等の誤動作防止効果を有せしめることができる。

（実施形態３）
図３は、本発明の第３の実施形態に係るレベルシフト回路の構成を示す回路図である。同図において、図４（従来例）と重複する部分には同一の符号を附す。

図３に示す本発明の第３の実施形態に係るレベルシフト回路の基本構成、及び基本動作は、ラッチ回路３００に配された容量(C)５５，５６の配置を除いては、本発明の第１の実施形態に係るレベルシフト回路の基本構成、及び基本動作と同じであるので、以下では、ラッチ回路３００に配された容量(C)５５，５６の作用を説明する。

前述のとおり、MOSFET(M1,M2)２０，３０のドレイン−基板間に存在する寄生容量(Cp)６１，６２の影響により、高電位系の電位が、接地に対して大きく急峻に変化する場合（例えば、図５に示すＤＣ−ＤＣコンバータの入力電圧Ｖｉｎが高い場合にスイッチング素子ＭＨ５０５，ＭＬ５１０がスイッチングするとき）、この寄生容量(Cp)６１，６２を介して、ラッチ回路３００の出力(OUT)４の論理値を決定するしきい電圧値を大きく超えるようなノイズが混入すると、高電位系のラッチ回路３００が誤動作してしまう可能性があったが、本実施形態に係るレベルシフト回路では、容量(C) ５５，５６を配することにより、ノイズを吸収してラッチ回路３００の誤動作を防止している。即ち、ラッチ回路３００のインバータ(U1)４１の入力端子と、ラッチ回路３００のインバータ(U2)４２の出力端子との間を接続する抵抗(R1)４３に対して容量(C)５５を並列接続するとともに、ラッチ回路３００のインバータ(U1)４１の出力端子と、ラッチ回路３００のインバータ(U2)４２
の入力端子との間を接続する抵抗(R2)４４に対しても容量(C)５６を並列接続することにより、ノイズを容量(C)５５，５６に吸収させることが可能となり（観点を変えれば、インバータ４１，４２を構成するMOSFETのゲート容量と寄生容量(Cp) ６１，６２による分圧比が、容量(C)５５，５６によりノイズの影響が小さくなるよう調整されて）、ラッチ回路３００の誤動作を防止することができる。

ここで、前述の第１と第２の実施形態に係るレベルシフト回路の場合、MOSFET(M1)２０とMOSFET(M2)３０のうちオンしたMOSFETで引っ張る側と反対側の容量は、その充電経路にいずれかの帰還抵抗が入ってしまうため、その帰還抵抗を介して充電する必要があり、ラッチ回路（１００，２００）が反転するまでにある程度の時間を要する。これに対し、本実施形態に係るレベルシフト回路の場合、容量(C)５５，５６は、抵抗(R1)４３，抵抗(R2)４４に並列接続されているため、寄生容量(Cp)６１，６２から混入するノイズに対しては第１と第２の実施形態と同様の抑止効果を有すると共に、ラッチ動作に対してはハイパスフィルタとして機能しているためラッチ回路３００の反転速度を速くすることができる効果も併せて有する。

以上説明した各実施形態によれば、高電位系のラッチ回路（１００，２００，３００）において、低電位系のMOSFET(M1,M2)２０，３０のドレイン−基板間に存在する寄生容量に起因するノイズの影響を受け易く、かつその影響が論理出力に対して影響する可能性が高い回路配線部分（例えば、高インピーダンスの信号受信点）に対し、低インピーダンス節点（例えば、電源線上の点）との間に容量を接続することにより、ノイズを吸収してラッチ回路の誤動作を防止することができる効果がある。

なお、高電位系のラッチ回路に使われているトランジスタのゲート・ソース間耐圧が低い場合の保護やラッチアップの防止を目的として、図１〜３の、電源電位V2H５（カソード）とインバータ(U1)４１の入力端子（アノード）間，インバータ(U1)４１の入力端子（カソード）と電源電位V2L６（アノード）間，電源電位V2H５（カソード）とインバータ(U2)４２の入力端子（アノード）間，およびインバータ(U2)４２の入力端子（カソード）と電源電位V2L６（アノード）間にそれぞれ保護ダイオードを設けるとよい。

本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図である。 本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図である。 本発明の第３の実施形態に係るレベルシフト回路の構成を示す回路図である。 特許文献１に開示された従来のレベルシフト回路の構成を示す回路図である。 レベルシフト回路を使用した従来のＤＣ−ＤＣコンバータの一般的な構成を示す回路図である。 特許文献１に開示された従来のレベルシフト回路の問題点を示す回路図である。

符号の説明

１０ パルス生成回路（トリガ手段）
２０，３０ MOSFET
１００，２００，３００ ラッチ回路
４１、４２ インバータ
４３、４４ 帰還抵抗
５１〜５６ 容量

Claims (6)

1. 第１の電位系から前記第１の電位系の基準電位とは異なる基準電位で動作する第２の電位系に論理値信号を伝達するレベルシフト回路において、
   前記第１の電位系は、入力信号を受けてパルス信号を出力するパルス生成回路と、前記パルス信号を受けて前記第２の電位系に信号を伝達する２つのMOSFETと、を備え、
   前記第２の電位系は、前記第１の電位系の基準電位よりも高い基準電位で動作する２個のインバータを抵抗を介して環状に接続して成るラッチ回路を備えて構成され、
   前記第２の電位系における信号受信点と、当該第２の電位系の基準電位と同様に変化する低インピーダンス節点との間に容量を接続したことを特徴とするレベルシフト回路。
2. 前記信号受信点は、前記MOSFETのドレインを前記インバータの入力に接続する接続配線上の点であることを特徴とする請求項１記載のレベルシフト回路。
3. 前記低インピーダンス節点は、前記第２の電位系で使用される１対の電源線のうち、いずれか片方の電源線上の点であることを特徴とする請求項１または請求項２記載のレベルシフト回路。
4. 前記低インピーダンス節点は、前記MOSFETのドレイン出力が入力される前記インバータの出力を伝達する回路配線上の点であることを特徴とする請求項１または請求項２記載のレベルシフト回路。
5. 前記容量の１つは、前記２個のインバータにおいて、前段インバータの出力端子と後段インバータの入力端子との間に接続された前記抵抗の１つに並列に接続され、前記容量の他の１つは、前記前段インバータの入力端子と前記後段インバータの出力端子との間に接続された前記抵抗の他の１つに並列に接続されることを特徴とする請求項１記載のレベルシフト回路。
6. 請求項１乃至５のいずれか１項に記載のレベルシフト回路を使用したＨサイドＮチヤネルＭＯＳＦＥＴ構成のＤＣ−ＤＣコンバータ。

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