JP5183051B2 - 高周波電力増幅回路 - Google Patents

Description

本発明は、高周波用パワーＭＯＳ−ＦＥＴを用いた高周波電力増幅回路に関する。

高周波用のパワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路においては、出力パルス幅を拡げてゆくと、パワーＭＯＳ・ＦＥＴの特性（過渡熱抵抗）により、ドレインを流れるアイドル電流（ΔＩＤ）が増加し、自己発熱が増大して、ドレイン電流（ＩＤ）が上昇の一途を辿り、やがてＳＯＡ領域（Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）を超えて、パワーＭＯＳ・ＦＥＴの破壊を招く。このため従来では、数キロワット乃至数十キロワット程度の高周波電力増幅出力を得る大電力用の高周波電力増幅回路を構成する場合、要求される出力電力値に応じて選定した、例えばＡＢ級Ｐ．Ｐ（プッシュプル）回路において、多数個の高周波用パワーＭＯＳ・ＦＥＴを並列回路接続し、これら各パワーＭＯＳ・ＦＥＴを、それぞれＳＯＡ領域内で動作させている。

この種回路に使用されていた高周波用パワーＭＯＳ−ＦＥＴは、絶縁部がセラミックにより構成され、ダイ部分に樹脂等の絶縁物が介在しないことから、故障モードがゲート−ドレイン間オープンであった。当該絶縁部にセラミックを用いた高周波用パワーＭＯＳ−ＦＥＴは、絶縁部にモールド樹脂を用いた低周波用のパワーＭＯＳ−ＦＥＴに比べて製品コストが非常に高価であり、高周波用パワーＭＯＳ−ＦＥＴを数十個使用する大電力形の高周波電力増幅回路（ＨＦ帯、10ＭＨｚ以上）を必要とする装置においては経済的な負担が大きいという問題があった。

近年、絶縁部にセラミックを用いた高周波用パワーＭＯＳ−ＦＥＴに代わり、絶縁部にモールド樹脂を用いた、モールド樹脂成型による高周波用のパワーＭＯＳ−ＦＥＴが安価に提供されるようになってきた。

しかしながら、この種、モールド樹脂成型による高周波用パワーＭＯＳ−ＦＥＴは、故障モードにゲート−ドレイン間ショートを含み、ゲート−ドレイン間ショートとなった場合は、ドレイン電極に印加された百数十乃至数百ボルトの動作用電源電圧（＝ドレイン電圧；以下ＶＤＤと称す）がゲート電極に回り込み、この回り込みによるリターン電圧が数ボルト程度の微少電流を扱うゲートバイアス回路に流れて、ゲートバイアス回路を含む周辺回路並びに多数個並列接続したパワー ＭＯＳ ＦＥＴを破壊してしまう。

この種の過電流保護に関しては、所定電流路の電流値が閾値を越えたとき、その電流路をヒューズにより遮断する過電流保護回路が知られている。
特開２００１−１４５３３９号公報 特開平６−２４５５０２号公報

上述したように、高周波用のパワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路においては、パワーＭＯＳ・ＦＥＴの種類によって、ドレイン電極に印加された高電圧のＶＤＤがゲート電極に回り込み、この回り込みによるリターン電流が低電圧・低電流を扱うゲートバイアス回路に流れて、ゲートバイアス回路を含む周辺回路を破壊してしまうという問題があった。

本発明は上記問題点を解決したもので、経済的に有利な構成の高周波電力増幅回路を提供することを目的とする。

本発明の高周波電力増幅回路は、複数のパワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路において、前記複数のパワーＭＯＳ・ＦＥＴの各ドレイン電極に供給される動作用電源電圧と、ゲートパルス入力端からのゲートパルスをゲートバイアス出力バッファを介して前記複数のパワーＭＯＳ・ＦＥＴの各ゲート電極にバイアス信号として供給するゲートバイアス回路と、前記各パワーＭＯＳ・ＦＥＴの前記ゲート電極と前記ゲートパルス入力端との間に設けられ、前記ドレイン電極から前記ゲート電極を介して前記ゲートパルス入力端へ流れるリターン電流を抑止する少なくとも電源制限用バリスタおよび第１過電流保護ヒューズで構成されたゲートバイアス保護回路と、前記各パワーＭＯＳ・ＦＥＴの前記ドレイン電極と前記動作用電源電圧の供給端との間に設けられ、前記ドレイン電極に過電流が供給される場合に遮断する第２過電流保護ヒューズと、を設け、前記複数のパワーＭＯＳ・ＦＥＴの各ゲート電極に高周波信号が入力され、前記各パワーＭＯＳ・ＦＥＴのゲート電極に前記ゲートパルスが供給されることによって、前記各パワーＭＯＳ・ＦＥＴのドレイン電極から前記高周波信号が増幅出力されることを特徴とする。

上記した回路を組み込むことで、使用するパワーＭＯＳ・ＦＥＴの種類によって、ゲート−ドレイン間ショートとなった場合においても、ゲートバイアス回路を含む周辺回路を保護することができる。これにより、パワーＭＯＳ・ＦＥＴの各種故障モードに対して他回路へ壊を最小限にとどめることができるとともに、安価なパワーＭＯＳ・ＦＥＴを用いた経済的に有利な構成の大電力形高周波電力増幅回路を実現することができる。

本発明によれば、経済的に有利な構成の大電力形高周波電力増幅回路を容易に実現できる。

以下図面を参照して本発明の実施形態を説明する。

本発明の実施形態に係る高周波電力増幅回路の構成を図１に示す。

本発明の実施形態に係る高周波電力増幅回路は、複数の高周波用パワーＭＯＳ・ＦＥＴ１１，１１，…と、この各高周波用パワーＭＯＳ・ＦＥＴ１１，１１，…に対応して設けられた、過電流保護ヒューズ１２，１４と、電圧制限用バリスタ１３と、電圧・電流制限抵抗１５と、フォトカプラー１６とを具備して構成される。

上記各構成要素のうち、電圧制限用バリスタ１３と、過電流保護ヒューズ１４と、電圧・電流制限抵抗１５は、高周波用パワーＭＯＳ・ＦＥＴ１１のゲートバイアス保護回路を構成する。過電流保護ヒューズ１２は高周波用パワーＭＯＳ・ＦＥＴ１１のドレイン電流（ＩＤ）に対する過電流保護回路（以下ＩＤ過電流保護回路と称す）を構成する。フォトカプラー１６は高周波用パワーＭＯＳ・ＦＥＴ１１のドレイン電流（ＩＤ）に対する過電流検知回路を構成する。

高周波用パワーＭＯＳ・ＦＥＴ１１は、高周波電力増幅部の主構成要素であり、ゲートパルス入力端（Ｔｇｂ）に入力されたゲートパルス（ＧＰ）がゲートバイアス出力バッファ２０を介しゲート端子（Ｇ）にバイアス信号として供給され、動作用電源電圧となるＶＤＤがドレイン電極（Ｄ）に供給されることによって、ゲート端子（Ｇ）に入力された高周波信号（例えば図２に示す、間歇的にパルス幅変調した正弦波状の高周波信号ＲＦ（ｉｎ））を、例えばＡ級電力増幅して、ドレイン電極（Ｄ）から出力する。

この際、高周波用パワーＭＯＳ・ＦＥＴ１１が正常動作状態にあるとき、ドレイン電極（Ｄ）に印加されたＶＤＤに伴うドレイン電流（ＩＤ）がソース電極（Ｓ）に流れる。

高周波用パワーＭＯＳ・ＦＥＴ１１がゲート−ドレイン間ショートの故障モードに陥ると、ドレイン電極（Ｄ）に印加されたＶＤＤがゲート電極（Ｇ）を介してゲートパルス（ＧＰ）を生成しているゲートバイアス回路に回り込み、ゲートバイアス回路と、その周辺回路を破壊する。本発明の実施形態では、ゲート電極（Ｇ）とゲートパルス入力端（Ｔｇｂ）との間に、電圧制限用バリスタ１３と、過電流保護ヒューズ１４と、電圧・電流制限抵抗１５とを具備したゲートバイアス保護回路が介在されている。このゲートバイアス保護回路により上記した回路破壊が回避される。電圧制限用バリスタ１３に設定電圧（数ボルト程度）を超える高電圧が印加されたとき、電圧制限用バリスタ１３は印加された過剰電圧分を接地（グランド）に放電し、この放電電流により過電流保護ヒューズ１４がゲート電極（Ｇ）−ゲートパルス入力端（Ｔｇｂ）間の電流路を遮断する。これにより、ゲートパルス入力端（Ｔｇｂ）にゲートパルス（ＧＰ）を供給するゲートバイアス回路が高周波用パワーＭＯＳ・ＦＥＴ１１のゲート−ドレイン間ショートの故障モードに対して確実に保護される。さらに、高周波用パワーＭＯＳ・ＦＥＴ１１がゲート−ドレイン間ショートの故障モードに陥ると、ドレイン電流（Ｄ）が過電流となり、過電流保護ヒューズ１２がＶＤＤの供給端とドレイン電極（Ｄ）との間のＶＤＤ供給路を遮断して、ドレイン電極（Ｄ）へのＶＤＤの供給を断つ。さらに、これに伴って、過電流検知回路を構成するフォトカプラー１６の出力号がＬｏｗレベルからＨｉｇｈレベルに変化し、過電流の発生した旨が外部に通知される。

上記したようなゲートバイアス保護回路とＩＤ過電流検知回路とを高周波電力増幅部に組み込むことで、使用するパワーＭＯＳ・ＦＥＴの種類によって、ゲート−ドレイン間ショートとなった場合においても、ゲートバイアス回路を含む周辺回路を保護することができる。これにより、パワーＭＯＳ・ＦＥＴの各種故障モードに対する他回路への波及を最小限にとどめることができるとともに、安価なパワーＭＯＳ・ＦＥＴを用いた経済的に有利な構成の大電力形高周波電力増幅回路を実現できる。

図２は本発明の実施形態に係る高周波電力増幅部の他の構成例を示したもので、上記図１に示す構成では高周波電力増幅部をＡ級シングル電力増幅回路で実現しているのに対して、図２に示す構成では高周波電力増幅部をＡＢ級プッシュプル電力増幅回路で実現している。

図２に示す構成に於いて、高周波電力増幅部１０は、高周波信号入力端Ｔｉｎと、ＡＢ級プッシュプル増幅回路を構成する一対の高周波電力増幅用のパワーＭＯＳ・ＦＥＴ１１ａ，１１ｂと、高周波信号出力端Ｔｏｕｔと、高周波信号入力端Ｔｉｎに入力された高周波信号ＲＦ（ｉｎ）をパワーＭＯＳ・ＦＥＴ１１ａ，１１ｂのゲート電極（Ｇ）に供給する回路と、ゲートパルス入力端（Ｔｇｂ）に入力されたゲートパルス過電流保護ヒューズ１４およびチョークコイル１７を介してパワーＭＯＳ・ＦＥＴ１１ａ，１１ｂのゲート電極（Ｇ）に供給する回路と、パワーＭＯＳ・ＦＥＴ１１ａ，１１ｂのドレイン電極（Ｄ）に高電圧（例えば１３０〜１５０Ｖ程度）の電力増幅用動作電源（ＶＤＤ）を供給する回路と、パワーＭＯＳ・ＦＥＴ１１ａ，１１ｂで電力増幅された高周波信号ＲＦ（ｏｕｔ）を高周波信号出力端Ｔｏｕｔに出力する回路とを具備して構成される。上記構成に於いて、高周波信号入力端Ｔｉｎに入力された高周波信号ＲＦ（ｉｎ）は、ＡＢ級でプッシュプル動作するパワーＭＯＳ・ＦＥＴ１１ａ，１１ｂにより電力増幅され、高周波信号出力端Ｔｏｕｔから高周波信号ＲＦ（ｏｕｔ）として出力される。

図３はゲートパルス入力端（Ｔｇｂ）にゲートパルス（ＧＰ）を供給するゲートバイアス回路に設けられた波形成形回路の構成例を示したもので、ここでは、上記図２に示す高周波信号ＲＦ（ｉｎ）に同期した所定幅のゲートパルスＧＰ（ｉｎ）を入力し、波形成形して、過電流保護ヒューズ１４を介し高周波電力増幅部１０にゲートバイアスとして供給する。

図３に於いて、ゲートバイアス回路に設けられたゲートパルス波形成形回路３０は、ゲートパルス入力端３１に入力されたゲートパルスを波形成形して上記図２に示す増幅回路１０に供給する。ゲートパルス入力端３１には、高周波信号ＲＦ（ｉｎ）に同期した所定幅のゲートパルスＧＰ（ｉｎ）が供給される。

ゲートパルス波形成形回路３０は、ゲートパルス入力端３１に入力されたゲートパルスＧＰ（ｉｎ）の積分波形を生成するＣＲ時定数回路３２と、ゲートパルス入力端３１に入力されたゲートパルスＧＰ（ｉｎ）に同期して、ＣＲ時定数回路３２で生成した積分波形の出力を有効にするスイッチング回路３３と、ＣＲ時定数回路３２の出力を反転増幅するオペアンプ３４と、出力するゲートパルスＧＰ（ｏｕｔ）の幅を、高周波信号ＲＦ（ｉｎ）の信号幅を超えない範囲で調整する演算回路素子３５とを具備して構成される。ゲートパルス波形成形回路３０の出力端（演算回路素子３５の出力端）３６に出力された波形成形後のゲートパルスＧＰ（ｏｕｔ）は、ゲートバイアス調整用の可変抵抗器（ＶＲ）を介してパワーＭＯＳ・ＦＥＴ１１ａ，１１ｂのゲート電極（Ｇ）にゲートバイアス信号として供給される。

上記したゲートパルス波形成形回路３０から出力されるゲートパルスＧＰ（ｏｕｔ）の波形を図４（ａ）に示し、この波形成形されたゲートパルスＧＰ（ｏｕｔ）に伴うパワーＭＯＳ・ＦＥＴ１１ａ，１１ｂのドレイン電流（ＩＤ）波形を図４（ｂ）に示している。

図４（ａ）に示すように、ゲートパルス波形成形回路３０から出力されるゲートパルスＧＰ（ｏｕｔ）は、高周波信号入力端Ｔｉｎに入力された高周波信号ＲＦ（ｉｎ）の信号幅（パルス幅変調された高周波信号の幅）を超えない範囲で拡げられた、電位が漸減する（徐々に下降する）パルス波形である。図４（ｂ）に、破線で示す、ΔＩＤは、パワーＭＯＳ・ＦＥＴ１１ａ，１１ｂのドレイン電流（ＩＤ）に含まれるアイドル電流であり、上昇する変化部分がアイドル電流（ΔＩＤ）の増大分（漸増分）である。図４（ａ）に示すゲートパルスＧＰ（ｏｕｔ）は、同図（ｂ）に示すドレイン電流（ＩＤ）から、波線で示すアイドル電流（ΔＩＤ）の増大分（漸増分）が打ち消されるように（すなわち、ドレイン電流（ＩＤ）に含まれるアイドル電流（ΔＩＤ）からアイドル電流（ΔＩＤ）の増大分が見掛け上取り除かれるように）電位が漸減されるパルスであり、かつ幅が拡張されたパルスである。

上記構成に於いて、増幅回路１０の高周波信号入力端Ｔｉｎに高周波信号ＲＦ（ｉｎ）が供給され、波形成形回路３０のゲートパルス入力端３１に、ゲートパルスＧＰ（ｉｎ）が供給されることによって、増幅回路１０が波形成形回路３０のゲートバイアスを受けて、高周波信号入力端Ｔｉｎに供給された高周波信号ＲＦ（ｉｎ）を高周波電力増幅する。

この際、波形成形回路３０は、ゲートパルス入力端３１に入力されたゲートパルスＧＰ（ｉｎ）を、図４（ａ）に示すように、高周波信号ＲＦ（ｉｎ）の信号幅を超えない範囲で幅を拡げ、かつ電位が漸減するゲートパルスＧＰ（ｏｕｔ）を出力する。

波形成形回路３０に於いて、ゲートパルス入力端３１に入力されたゲートパルスＧＰ（ｉｎ）は、ＣＲ時定数回路３２により積分され、その積分波形が、スイッチング回路３３のスイッチオフ期間に亘り、オペアンプ３４の負側（−）入力端に入力されて反転増幅され、さらに演算回路素子３５によりパルス幅が拡幅調整されて、出力端３６より波形成形後のゲートパルスＧＰ（ｏｕｔ）として出力される。

上記波形成形回路３０で図４（ａ）に示すように波形成形されたゲートパルスＧＰ（ｉｎ）は、ゲートバイアス調整用の可変抵抗器（ＶＲ）、ゲートパルス入力端（Ｔｇｂ）、過電流保護ヒューズ１４等を介して、上記図２に示す高周波電力増幅部１０に設けられたパワーＭＯＳ・ＦＥＴ１１ａ，１１ｂのゲート電極（Ｇ）に供給される。

増幅回路１０に於いて、高周波信号入力端Ｔｉｎに入力された高周波信号ＲＦ（ｉｎ）は、パワーＭＯＳ・ＦＥＴ１１ａ，１１ｂにより電力増幅され、高周波信号出力端１５から高周波信号ＲＦ（ｏｕｔ）として出力される。この際、パワーＭＯＳ・ＦＥＴ１１ａ，１１ｂは、波形成形回路３０から、ゲートバイアス調整用の可変抵抗器（ＶＲ）を介して入力された、図４（ａ）に示す、電位が漸減するパルス波形のゲートパルスＧＰ（ｏｕｔ）をゲート電極（Ｇ）に受け、このパルス信号をゲートバイアスとして、高周波信号入力端Ｔｉｎに入力された高周波信号ＲＦ（ｉｎ）をＡＢ級プッシュプル増幅する。

このように、パワーＭＯＳ・ＦＥＴ１１ａ，１１ｂのゲートバイアスに、アイドル電流（ΔＩＤ）の漸増分を見掛け上打ち消す補償回路を設けて、パワーＭＯＳ・ＦＥＴ１１ａ，１１ｂのゲートに、パワーＭＯＳ・ＦＥＴ１１ａ，１１ｂの過渡熱抵抗によるドレイン電流（ＩＤ）の増大分を抑制するような逆特性のゲートパルスを入力したことにより、上記補償回路なしの場合に比べてパルス幅を拡げることができ、効率の良い電力増幅が行える。とくに上述したような大電力用の高周波電力増幅回路を構成する場合に、パワーＭＯＳ・ＦＥＴの実装個数を減らして効率の良い経済的に有利な構成の高周波電力増幅回路を提供することができる。さらに高周波電力増幅部１０に上記したゲートバイアス保護回路およびＩＤ過電流保護回路を設けて、波形成形回路３０を含むゲートバイアス回路を、ゲート−ドレイン間ショートの故障モードから保護することで、上記故障の波及による壊滅的な回路機能破壊を回避して、上記故障モードによる被害を最小限にとどめることができる。

本発明の実施形態に係る高周波電力増幅回路の構成を示す図。 上記実施形態における高周波電力増幅部の他の構成例を示す図。 上記実施形態における波形成形回路の構成を示す図。 上記実施形態におけるゲートパルスおよびドレイン電流の信号波形を示す図。

符号の説明

１０…高周波電力増幅部、１１，１１ａ，１１ｂ…高周波用パワーＭＯＳ・ＦＥＴ、１２…ＩＤ過電流保護回路の過電流保護ヒューズ、１３…電圧制限用バリスタ、１４…ゲートバイアス保護回路の過電流保護ヒューズ、１５…電圧・電流制限抵抗、１６…フォトカプラー、１７…チョークコイル、２０…ゲートバイアス出力バッファ、３０…波形成形回路、３１…ゲートパルス入力端、３２…ＣＲ時定数回路、３３…スイッチング回路、３４…オペアンプ、３５…演算回路素子。

Claims (1)

1. 複数のパワーＭＯＳ・ＦＥＴを用いた高周波電力増幅回路において、
   前記複数のパワーＭＯＳ・ＦＥＴの各ドレイン電極に供給される動作用電源電圧と、
   ゲートパルス入力端からのゲートパルスをゲートバイアス出力バッファを介して前記複数のパワーＭＯＳ・ＦＥＴの各ゲート電極にバイアス信号として供給するゲートバイアス回路と、
   前記各パワーＭＯＳ・ＦＥＴの前記ゲート電極と前記ゲートパルス入力端との間に設けられ、前記ドレイン電極から前記ゲート電極を介して前記ゲートパルス入力端へ流れるリターン電流を抑止する少なくとも電源制限用バリスタおよび第１過電流保護ヒューズで構成されたゲートバイアス保護回路と、
   前記各パワーＭＯＳ・ＦＥＴの前記ドレイン電極と前記動作用電源電圧の供給端との間に設けられ、前記ドレイン電極に過電流が供給される場合に遮断する第２過電流保護ヒューズと、
   を設け、
   前記複数のパワーＭＯＳ・ＦＥＴの各ゲート電極に高周波信号が入力され、前記各パワーＭＯＳ・ＦＥＴのゲート電極に前記ゲートパルスが供給されることによって、前記各パワーＭＯＳ・ＦＥＴのドレイン電極から前記高周波信号が増幅出力されることを特徴とする高周波電力増幅回路。

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