JP4707319B2

JP4707319B2 - パルス電力増幅器

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Publication number: JP4707319B2
Application number: JP2003389498A
Authority: JP
Inventors: 治夫小島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-11-19
Filing date: 2003-11-19
Publication date: 2011-06-22
Anticipated expiration: 2023-11-19
Also published as: US7123089B2; EP1538743A1; US20050104656A1; JP2005151442A; EP1538743B1

Description

本発明は、パルスレーダ等の送信系に用いられるパルス電力増幅器に関する。

パルスレーダ等の送信系においては、送信パルス信号の増幅用として半導体の電力増幅素子を用いたパルス電力増幅器が活用されている。

半導体の電力増幅素子として、例えば電界効果トランジスタ（以下、ＦＥＴと表す）を用い、所望する出力レベルを得るためにこれを多段に接続した従来のパルス電力増幅器の一例を図５に示す。

図５は、３段構成の従来のパルス電力増幅器の一例を示すブロック図である。この図５に示すパルス電力増幅器５０は、電力増幅素子としてのＦＥＴ５１、ＦＥＴ５２、及びＦＥＴ５３と、スイッチング回路５４とから構成されている。また、送信源信号が供給される信号入力端子５５、増幅後の送信パルス信号が出力される信号出力端子５６、及び変調パルス信号が供給されるパルス入力端子５７を有している。

ＦＥＴ５１〜５３は、いずれもゲート電極を入力端子、ドレイン電極を出力端子、ソース電極を共通端子として多段接続されている。各ドレイン電極には、増幅動作に必要な電源として、正バイアス電源入力端子５８からの正バイアス電源６０をスイッチング回路５４においてパルス入力端子５７からの変調パルス信号によりスイッチングした電源電圧が供給される。一方、各ゲート電極には、負バイアス電源入力端子５９からの負バイアス電源６１から入力バイアス電圧が供給される。そして、信号入力端子５５に入力された送信源信号は、ＦＥＴ５１〜５３により増幅されるとともに、パルス入力端子からの変調パルス信号により変調され、送信パルス信号となって信号出力端子５６から出力される。

ところで、上記した従来のパルス電力増幅器５０では、動作時間が経過するにつれてＦＥＴ５１〜５３のチャンネル温度が上昇し、増幅利得が低下してくる。１つの送信パルス信号内においても、信号の立ち上がりから立ち下がりに向けて、各ＦＥＴ５１〜５３のチャンネルの熱時定数に従ってその振幅が変動する。しかも、接続段数が多くなるほど、パルス内における振幅変動は悪化するため、所望する一定レベルの送信パルス信号を得られないという問題があった。

このような課題に対処するため、従来のパルス電力増幅器に適用しうる技術が開示されている（例えば、特許文献１参照。）。この特許文献１に開示された事例では、電力増幅素子に用いているＦＥＴのドレイン電極に供給されるバイアス電圧を、１パルス内で変化させることによって、その飽和出力電力を均一化している。
特開２００１−１６０４５号公報（第６頁、図１）

しかしながら、上記した特許文献１の場合には、電力増幅素子に用いているＦＥＴを飽和領域で動作させておき、その飽和出力電力を低下させている。このため、出力には高次の相互変調による歪み成分が含まれ、良好な直線性を有する増幅特性を得ることが難しかった。また、対象ＦＥＴの増幅利得の変動には対応できないため、小信号での増幅動作においては、１パルス内での振幅変動を十分に低減させることが困難であった。

本発明は、上述の事情を考慮してなされたものであり、増幅後におけるパルス信号のパルス内での振幅変動が低減された、直線性の良好なパルス電力増幅器を提供することを目的とする。

上記目的を達成するために、第１の発明のパルス電力増幅器は、複数の電力増幅素子が多段接続されたパルス電力増幅器において、第１のバイアス電源を入力パルスに対応させてスイッチングし前記複数の電力増幅素子に供給するスイッチング回路と、前記入力パルスを所定の時定数で微分するパルス微分回路と、このパルス微分回路の出力と第２のバイアス電源とを加算し、前記多段接続された複数の電力増幅素子のうち最終段の電力増幅素子を除く少なくとも１つの電力増幅素子の入力側バイアスとして供給する加算回路とを備え、前記複数の電力増幅素子はそれぞれ、飽和領域でない動作領域にてパルス電力増幅を行うことを特徴とする。

また、第２の発明のパルス電力増幅器は、複数の電力増幅素子が多段接続されたパルス電力増幅器において、前記電力増幅素子の少なくとも１つの入力側に設けられた可変減衰器と、バイアス電源を入力パルスに対応させてスイッチングし前記複数の電力増幅素子に供給するスイッチング回路と、前記入力パルスを所定の時定数で微分するパルス微分回路と、このパルス微分回路の出力に基づいて前記可変減衰器の減衰量を制御する減衰器制御回路とを備え、前記複数の電力増幅素子はそれぞれ、飽和領域でない動作領域にてパルス電力増幅を行うことを特徴とする。

本発明によれば、増幅後におけるパルス信号のパルス内での振幅変動を低減できるとともに、良好な直線性を有するパルス電力増幅器を得ることができる。

以下に、本発明に係るパルス電力増幅器を実施するための最良の形態について、図１乃至図４を参照して説明する。

図１は、本発明に係るパルス電力増幅器の第１の実施例を示すブロック図である。このパルス電力増幅器１は、電力増幅素子にＮチャンネルのＭＥＳ型ＦＥＴを３段に従続接続して構成した事例であり、図１に示すように、ＦＥＴ１０、ＦＥＴ１１、及びＦＥＴ１２、スイッチング回路１３、パルス微分回路１４、ならびに加算回路１５から構成されている。また、信号入力端子１６、信号出力端子１７、パルス入力端子１８、正バイアス電源入力端子１９、及び負バイアス電源入力端子２０を備えている。

ＦＥＴ１０〜１２は、それぞれゲート電極を入力端子、ドレイン電極を出力端子、ソース電極を共通端子とし、ＦＥＴ１０を初段、ＦＥＴ１１を第２段、ＦＥＴ１２を最終段として従続に接続されている。また、ＦＥＴ１０のゲート電極は信号入力端子１６に、ＦＥＴ１２のドレイン電極は信号出力端子１７にそれぞれ接続されている。

スイッチング回路１３は、正バイアス電源入力端子１９を経由して供給される正バイアス電源２１を、パルス入力端子１８に印加される変調パルスによりスイッチングし、ＦＥＴ１０〜１２に正の動作電源電圧として出力する。

パルス微分回路１４は、パルス入力端子１８に印加される変調パルスの前縁を所定の時定数で微分し、この微分信号を加算回路１５に送出する。本実施例においては、前記した微分の時定数は、後述する加算回路１５から入力側バイアス電圧が供給されるＦＥＴ１０及び１１の熱時定数に基づいて設定している。

加算回路１５は、負バイアス電源入力端子２０を経由して供給される負バイアス電源２２と、パルス微分回路１４からの微分信号とを加算し、最終段のＦＥＴ１２を除くＦＥＴ１０、及び１１に対してこれらＦＥＴの入力側の負バイアス電圧として出力する。なお、最終段のＦＥＴ１２には、入力側の負バイアス電圧として、負バイアス電源２２をそのまま、負バイアス電源入力端子２０を経由して供給している。

次に、上述のように構成した本発明に係るパルス電力増幅器の第１の実施例の動作について、前述の図１及び図２の説明図を参照して説明する。

まず、正バイアス電源入力端子１９経由で正バイアス電源２１を、また負バイアス電源入力端子２０経由で負バイアス電源２２をそれぞれ供給し、信号入力端子１６には、送信パルスの源信号となる高周波信号を入力する。

この後、パルス入力端子１８から図２（ａ）に例示したような変調パルスが入力されると、この変調パルスは、スイッチング回路１３及びパルス微分回路１４に送られる。スイッチング回路１３では、この変調パルスにより正バイアス電源入力端子１９経由で供給される正バイアス電源２１をスイッチングする。そして、パルス幅に相当する期間、正バイアス電源２１を通過させ、ＦＥＴ１０〜１２に対して出力する。

また、パルス微分回路１４では、上記したパルス入力端子１８からの変調パルスを所定の時定数で微分する。本実施例においては、この時定数を、ＦＥＴ１０及びＦＥＴ１１の熱時定数の基づいて設定している。すなわち、ＦＥＴ１０及びＦＥＴ１１は、パルス増幅動作をしたときに、自身のチャンネル温度が上昇することにより、図２（ｂ）に例示したように、１パルス内においてパルスの立ち上がりから立ち下がりに向けて各ＦＥＴの熱時定数に従って増幅利得が低下する。パルス微分回路１４は、この増幅利得の時間変化に対応した、図２（ｃ）に例示したような電圧波形を、変調パルスを微分することにより生成し、加算回路１５に送出する。

加算回路１５は、パルス微分回路１４から送出された微分波形と、負バイアス電源端子２０を経由して入力されている負バイアス電源２２とを加算する。加算後は、図２（ｄ）に例示したように、変調パルスの立ち上がりから立ち下がりに向けて、ＦＥＴ１０及び１１の熱時定数に基づいて電圧が変化する波形となる。この電圧波形は、ＦＥＴ１０及びＦＥＴ１１の入力側バイアス電圧としてそれぞれのＦＥＴに印加される。

ＦＥＴ１０及び１１では、入力側バイアス電圧の変化により、その増幅利得が図２（ｅ）に例示したように変化する。すなわち、１パルス内における自身の熱時定数による増幅利得の変化を打ち消す方向に変化する。

一方、信号入力端子１６に加えられた高周波信号は、上述のように設定されたバイアス条件に基づいて動作するＦＥＴ１０〜１２の各段でパルス増幅される。このときに、ＦＥＴ１０及び１１にはこれらＦＥＴの熱時定数に基づいた入力側バイアス電圧が設定されて１パルス内における増幅利得の変動が抑えられている。このため、その出力は図２（ｆ）に例示したように、１パルス内での振幅変動が低減されて後段に送られる。そして、この高周波信号は、最終段のＦＥＴ１２において、最適な入力信号条件及びバイアス条件を保持したまま増幅され、送信パルス信号として信号出力端子１７から出力される。

以上説明したように、本実施例においては、電力増幅素子として用いるＦＥＴの熱時定数に基づいてこのＦＥＴの入力側バイアス電圧を変化させ、パルス増幅動作における１パルス内の増幅利得の時間的な変化を補償している。これにより、安定した利得でパルス増幅が可能となり、増幅後におけるパルス信号のパルス内での振幅変動を低減することができる。

また、従続に多段接続されたＦＥＴの最終段ではなく、前段において制御を行なっており、しかも飽和した出力レベルを制御するのではなく、増幅利得を制御している。これにより、最終段を含めた各段のＦＥＴに過大な入力を伴うことのないパルス増幅が可能となり、高次の相互変調による歪み成分が少なく直線性の良好な増幅特性を得ることができる。

なお、本実施例では、多段接続の段数を３段とし、初段と第２段に対して入力側バイアス電圧の制御を行なう構成としたが、段数はこれに限定されず、また入力側バイアスの制御対象とする増幅段も、増幅利得の配分に従って適切に選定することができる。

さらに、電力増幅素子をバイポーラトランジスタとし、ベース電極を入力端子、コレクタ電極を出力端子、エミッタ電極を共通端子としてこれを従続に多段接続して構成したパルス電力増幅器においても、上述した効果と同様の効果を得ることができる。

図３は、本発明に係るパルス電力増幅器の第２の実施例を示すブロック図である。この第２の実施例の各部について、図１の第１の実施例の各部と同一の部分は同一の符号で示す。第２の実施例が第１の実施例と異なる点は、増幅後におけるパルス信号の１パルス内での時間的な振幅変動を補償するために、電力増幅素子として用いるＦＥＴの入力側バイアス電圧を変化させるのではなく、ＦＥＴの入力側に設けられた可変減衰器の減衰量をこれらＦＥＴの熱時定数に基づいて１パルス内で変化させるようにした点である。以下、図３を参照して説明する。

このパルス電力増幅器２は、図３に示すように、電力増幅素子としてのＦＥＴを従続に３段接続し、初段のＦＥＴの入力側に可変減衰器を設けて構成した事例であり、ＦＥＴ１０、ＦＥＴ１１、及びＦＥＴ１２、スイッチング回路１３、パルス微分回路１４、減衰器制御回路２３、ならびに可変減衰器２４から構成されている。また、信号入力端子１６、信号出力端子１７、パルス入力端子１８、正バイアス電源入力端子１９、及び負バイアス電源入力端子２０を備えている。

ＦＥＴ１０〜１２は、それぞれゲート電極を入力端子、ドレイン電極を出力端子、ソース電極を共通端子とし、ＦＥＴ１０を初段、ＦＥＴ１１を第２段、ＦＥＴ１２を最終段として従続に接続されている。また、ＦＥＴ１０のゲート電極は、後述する可変減衰器２４を通して信号入力端子１６に、ＦＥＴ１２のドレイン電極は信号出力端子１７にそれぞれ接続されている。

パルス微分回路１４は、パルス入力端子１８に印加される変調パルスの前縁を所定の時定数で微分し、この微分信号を減衰器制御回路２３に送出する。本実施例においては、前記した微分の時定数は、ＦＥＴ１０〜１２の熱時定数に基づいて設定している。

減衰器制御回路２３は、パルス微分回路１４からの微分信号に基づいて可変減衰器２４の減衰量を制御する制御信号を生成し、可変減衰器２４に送出する。可変減衰器２４は、例えばダイオード等で構成された減衰量を連続的に制御できる可変減衰器であり、減衰器制御回路２３からの制御信号に基づいて信号入力端子１６に印加された高周波信号を減衰させ、ＦＥＴ１０に送出する。負バイアス電源入力端子２０には、固定の負バイアス電源２２が接続され、ＦＥＴ１０〜１２に必要な負のバイアス電圧を供給する。

次に、上述のように構成した本発明に係るパルス電力増幅器の第２の実施例の動作について、前述の図３及び図４の説明図を参照して説明する。

この後、パルス入力端子１８から図４（ａ）に例示したような変調パルスが入力されると、この変調パルスは、スイッチング回路１３及びパルス微分回路１４に送られる。スイッチング回路１３では、この変調パルスにより正バイアス電源入力端子１９経由で供給される正バイアス電源２１をスイッチングする。そして、パルス幅に相当する期間、正バイアス電源２１を通過させ、ＦＥＴ１０〜１２に対して出力する。

また、パルス微分回路１４では、上記したパルス入力端子１８からの変調パルスを所定の時定数で微分する。本実施例においては、この時定数を、ＦＥＴ１０〜１２の熱時定数に基づいて設定している。すなわち、ＦＥＴ１０〜１２は、パルス増幅動作をしたときに、自身のチャンネル温度が上昇することにより、図４（ｂ）に例示したように、１パルス内においてパルスの立ち上がりから立ち下がりに向けて各ＦＥＴの熱時定数に従って増幅利得が低下する。パルス微分回路１４は、この増幅利得の時間変化に対応した、図４（ｃ）に例示したような電圧波形を、変調パルスを微分することにより生成し、減衰器制御回路２３に送出する。

減衰器制御回路２３は、パルス微分回路１４から送出された微分波形に基づいて、可変減衰器２４の減衰量を制御するための制御信号を生成する。このときに生成される制御信号の一例を図４（ｄ）に示す。すなわち、この制御信号は、上記したＦＥＴ１０〜１２の１パルス内における増幅利得の時間的変化を打ち消すように、変調パルスの立ち上がりから立ち下がりに向けて減衰器２４の減衰量を制御する信号である。生成された制御信号は、可変減衰器２４に送出される。可変減衰器２４では、この制御信号に従って信号入力端子１６からの高周波信号を減衰させる。

一方、信号入力端子１６に加えられた高周波信号は、まず可変減衰器２４によりレベル制御された後、ＦＥＴ１０〜１２の各段においてパルス増幅され、信号出力端子１７から出力される。このときに、可変減衰器２４では、上述した減衰器制御回路２３からの制御信号によって高周波信号に対する減衰量が制御される。このため、初段のＦＥＴ１０には、１パルス内での増幅利得の変化を打ち消すようにレベル制御された高周波信号が入力されて増幅され、順次後段に送られていく。その結果、信号出力端子１７からは、図４（ｅ）に例示したように、１パルス内での振幅変動が低減された送信パルス信号が出力される。

以上説明したように、本実施例においては、電力増幅素子として用いるＦＥＴの熱時定数に基づいてこれらＦＥＴに入力される高周波信号のレベルを制御し、パルス増幅動作における１パルス内の増幅利得の時間的な変化を補償している。これにより、増幅後におけるパルス信号のパルス内での振幅変動を低減することができる。

また、従続に多段接続された各ＦＥＴは飽和領域でない領域で過大入力を伴うことなくパルス増幅動作を行なっている。これにより、高次の相互変調による歪み成分の少なく直線性の良好な増幅特性を得ることができる。

なお、本実施例では、多段接続の段数を３段とし、可変減衰器を初段の電力増幅素子の入力側に設けた構成としたが、段数はこれに限定されず、また、可変減衰器も、減衰量を適切に配分することによって、後段あるいは複数段の電力増幅素子の入力側に設けることができる。

本発明に係るパルス電力増幅器の第１の実施例を示すブロック図。図１の各部の波形をモデル化して示す説明図。本発明に係るパルス電力増幅器の第２の実施例を示すブロック図。図３の各部の波形をモデル化して示す説明図。従来のパルス電力増幅器の一例を示すブロック図。

符号の説明

１、２パルス電力増幅器
１０、１１、１２ＦＥＴ
１３スイッチング回路
１４パルス微分回路
１５加算回路
１６信号入力端子
１７信号出力端子
１８パルス入力端子
１９正バイアス電源入力端子
２０負バイアス電源入力端子
２１正バイアス電源
２２負バイアス電源
２３減衰器制御回路
２４可変減衰器

Claims

複数の電力増幅素子が多段接続されたパルス電力増幅器において、
第１のバイアス電源を入力パルスに対応させてスイッチングし前記複数の電力増幅素子に供給するスイッチング回路と、
前記入力パルスを所定の時定数で微分するパルス微分回路と、
このパルス微分回路の出力と第２のバイアス電源とを加算し、前記多段接続された複数の電力増幅素子のうち最終段の電力増幅素子を除く少なくとも１つの電力増幅素子の入力側バイアスとして供給する加算回路とを備え、
前記複数の電力増幅素子はそれぞれ、飽和領域でない動作領域にてパルス電力増幅を行う
ことを特徴とするパルス電力増幅器。
前記電力増幅素子はそれぞれ、ゲート電極を入力端子、ドレイン電極を出力端子、ソース電極を共通端子とした電界効果トランジスタであることを特徴とする請求項１に記載のパルス電力増幅器。
前記電力増幅素子はそれぞれ、ベース電極を入力端子、コレクタ電極を出力端子、エミッタ電極を共通端子としたバイポーラトランジスタであることを特徴とする請求項１に記載のパルス電力増幅器。
前記所定の時定数は、前記加算回路から入力側バイアスが供給される電力増幅素子の熱時定数に基づいて設定したことを特徴とする請求項１に記載のパルス電力増幅器。
前記第１のバイアス電源は正バイアス電源であり、前記第２のバイアス電源は負バイアス電源であることを特徴とする請求項１に記載のパルス電力増幅器。
複数の電力増幅素子が多段接続されたパルス電力増幅器において、
前記電力増幅素子の少なくとも１つの入力側に設けられた可変減衰器と、
バイアス電源を入力パルスに対応させてスイッチングし前記複数の電力増幅素子に供給するスイッチング回路と、
前記入力パルスを所定の時定数で微分するパルス微分回路と、
このパルス微分回路の出力に基づいて前記可変減衰器の減衰量を制御する減衰器制御回路とを備え、
前記複数の電力増幅素子はそれぞれ、飽和領域でない動作領域にてパルス電力増幅を行う
ことを特徴とするパルス電力増幅器。
前記電力増幅素子はそれぞれ、ゲート電極を入力端子、ドレイン電極を出力端子、ソース電極を共通端子とした電界効果トランジスタであることを特徴とする請求項６に記載のパルス電力増幅器。
前記電力増幅素子はそれぞれ、ベース電極を入力端子、コレクタ電極を出力端子、エミッタ電極を共通端子としたバイポーラトランジスタであることを特徴とする請求項６に記載のパルス電力増幅器。
前記所定の時定数は、前記複数の電力増幅素子の熱時定数に基づいて設定したことを特徴とする請求項６に記載のパルス電力増幅器。