JP3872040B2 - 電源制御回路及び携帯電話機 - Google Patents
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Description
【発明の属する技術分野】
この発明は、電源制御回路及び携帯電話機に係り、たとえば、TDMA(Time Division Multiple Access 、時分割多重接続)方式の携帯電話機の送信電力増幅部などを構成するFET(電界効果トランジスタ)に対し、制御信号に基づいて電源を供給する場合に用いて好適な電源制御回路及び携帯電話機に関する。
【0002】
【従来の技術】
TDMA方式の携帯電話機では、送信用信号が送信電力増幅部で増幅され、送信電波として発信される。この送信電力増幅部には、一般に、デプレッション型のFETが用いられる。デプレッション型のFETは、ゲート電極にソース電極よりも低い電圧が印加されて使用されるため、たとえば、同FETのソース接地回路のドレイン電極に正電圧が印加されると共にゲート電極に負電圧(バイアス電圧)が印加された状態で、送信用信号が入力されて増幅される。また、ドレイン電極に印加される正電圧は、TDMA方式に対応した制御信号に基づいて電源制御回路から印加される。
【0003】
この種の携帯電話機は、従来では、たとえば図4に示すものがあった。
この携帯電話機1は、同図に示すように、アンテナ2と、パワーアンプ3と、
送受信部4と、制御部5と、ドライバ6と、ディスプレイ7と、マイク・スピーカ8と、電源部9と、レギュレータ10と、電源制御回路11とから構成されている。パワーアンプ3は、図示しないデプレッション型のFETを有し、同FETのドレイン電極に正電圧Eが印加されると共に、負電圧Dを所定比で分圧したバイアス電圧がゲート電極に印加され、送受信部4から出力される送信用信号Aをアンテナ2を介して送信電波Wとして発信するための増幅を行う。この送信電波Wは、TDMA(Time Division Multiple Access )方式に対応している。送受信部4は、アンテナ2を介して無線信号Fを送受信する。制御部5は、中央処理装置などで構成され、制御プログラムに基づいて携帯電話機1全体の動作を制御する。
【0004】
ドライバ6は、マイク/スピーカ部8から吹き込まれた音声信号をデジタル信号に変換すると共に、受信されたデジタル信号を音声信号に変換してマイク/スピーカ部8へ送出する。また、ドライバ6は、ディスプレイ7に表示用の信号を送出する。ディスプレイ7は、利用者に対して各種メッセージ等の情報を表示する。電源部9は、正電圧発生回路9a及び負電圧発生回路9bなどを有し、パワーアンプ3に印加するための正電圧C及び負電圧Dや、レギュレータ10に印加するための出力電圧Gを発生する。レギュレータ10は、電源部9の出力電圧Gを入力して所定値の定電圧を出力し、送受信部4、制御部5、ドライバ6、及びマイク・スピーカ8に印加する。電源制御回路11は、制御部5から出力される制御信号Qがアクティブモードのとき、電源部9の正電圧Cを正電圧Eとしてパワーアンプ3のFETのドレイン電極に印加する。この制御信号Qは、パワーアンプ3がTDMA方式に対応した送信電波Wを発信するために、アクティブモードとノンアクティブモードとを交互に繰り返す。
【0005】
図5は、図4中のパワーアンプ(PA)3、正電圧発生回路9a、負電圧発生回路(DD)9b及び電源制御回路11を抽出した図であり、同電源制御回路11の内部の電気的構成が示されている。
この電源制御回路11は、同図5に示すように、抵抗12と、エンハンスメント型のnチャネル型MOSFET(以下、「nMOS」という)13と、エンハンスメント型のpチャネル型MOSFET(以下、「pMOS」という)14とから構成されている。この電源制御回路11では、制御信号Qがアクティブモード(たとえば、高レベル、以下、“H”という)のとき、nMOS13がオン状態となり、同nMOS13のドレイン電極からアクティブモード(低レベル、以下、“L”という)の反転制御信号Jが出力される。すると、pMOS14がオン状態となり、電源部9の正電圧Cが同pMOS14を介して正電圧Eとしてパワーアンプ3に印加される。
【0006】
図6は、図5中のパワーアンプ3の電気的構成を示す概略の回路図である。
このパワーアンプ3は、同図6に示すように、抵抗21,22と、デプレッション型のnMOS23と、コンデンサ24と、抵抗25,26と、デプレッション型のnMOS27と、インダクタ28,29とから構成されている。このパワーアンプ3では、nMOS23のドレイン電極にインダクタ28を介して正電圧Eが印加されると共に、ゲート電極に負電圧Dを抵抗21,22で分圧したバイアス電圧B1が印加される。また、nMOS27のドレイン電極にインダクタ29を介して正電圧Eが印加されると共に、負電圧Dを抵抗25,26で分圧したバイアス電圧B2がゲート電極に印加される。この状態で送信用信号AがnMOS23のゲート電極に入力され、同nMOS23のドレイン電極から出力信号Kが出力される。出力信号Kは、コンデンサ24で直流成分が遮断されてnMOS27のゲート電極に入力される。nMOS27のドレイン電極から送信用の無線信号Fが出力される。
【0007】
この携帯電話機1では、電源制御回路11からTDMA方式に基づく周波数のパルス状の正電圧Eがパワーアンプ3に印加され、同パワーアンプ3からアンテナ2を介して送信電波Wが発信される。
【0008】
上記の携帯電話機の他、従来、この種の技術としては、たとえば、次のような文献に記載されるものがあった。
特許文献1に記載された高周波電力増幅器のトランジスタ保護回路では、従来技術を示す回路において、サージ吸収回路の一部にヒューズが用いられている。
【0009】
特許文献2に記載されたFET増幅器用電源の保護回路では、FETのソース接地回路のゲート電極に負電圧が印加され、かつドレイン電極に正電圧が印加されている。そして、これらの正電圧及び負電圧がレベル変換器で論理レベルに変換された後に比較器で比較演算され、負電圧が出力されないときに正電圧が出力されたことが検出されたとき、スイッチ手段により、ドレイン電極に印加されている正電圧がオフ状態となる。
【0010】
特許文献3に記載された電力増幅器保護回路では、正電圧及び負電圧で動作する電力増幅器に印加される同負電圧の有無を検出して検出信号を出力する検出手段と、同電力増幅器に対する同正電圧の印加又は停止を指示する制御信号を出力する制御手段とが設けられている。そして、負電圧が有る場合、検出信号が開放出力となり、制御信号に基づいて正電圧が電力増幅器に印加される。また、負電圧が無くなって検出信号が接地出力となった場合、制御信号が接地され、電力増幅器に対して正電圧が印加されなくなる。このため、電力増幅器が保護される。
【0011】
特許文献4に記載された保護回路付電力増幅器では、ガリウム砒素トランジスタによるFETを増幅素子として含む電力増幅器に対し、同トランジスタのゲート電極に印加する負電圧が比較器で所定の基準電圧と比較され、同負電圧が同基準電圧のレベルを確保しているとき、同トランジスタのドレイン電極に正電圧が印加される。
【0012】
【特許文献1】
実開平04−131015号公報(第2頁、図3)
【特許文献2】
特開平02−022905号公報(第1頁、図1)
【特許文献3】
特開平09−181534号公報(第1頁、図1、図2)
【特許文献4】
特開平09−238030号公報(第1頁、図1)
【0013】
【発明が解決しようとする課題】
しかしながら、上記従来の携帯電話機では、次のような問題点があった。
すなわち、一般に、携帯電話機などのパワーアンプでは、エンハンスメント型のFETよりもデプレッション型のFETが多く用いられ、図6のパワーアンプ3では、デプレッション型のnMOS23,27が用いられている。この場合、nMOS23,27の各ゲート電極に負電圧Dを分圧したバイアス電圧B1,B2が印加される。バイアス電圧B1,B2は、nMOS23,27のピンチオフ電圧と0Vとの間に設定される。そして、バイアス電圧B1,B2がピンチオフ電圧のときnMOS23,27に電流が流れず、0VのときIdssという大電流が流れる。Idssの値は、FETによって様々であるが、携帯電話機のパワーアンプに使用されるFETでは、2〜3Aである。
【0014】
このため、負電圧発生回路9bの故障などにより負電圧Dが0Vになったとき、nMOS23,27にIdssが流れる。このIdssは、図5中のpMOS14の許容電流を越えることがあり、同pMOS14が破壊されるという問題点がある。また、nMOS23,27に代えて、たとえばGaAsFETなどを設けた場合、負電圧Dが0Vになったとき、同GaAsFET自体が大電流のために破壊することがあるという問題点がある。
【0015】
これらの問題点を解決するために、pMOS14に直列にヒューズを接続することが考えられる。ところが、ヒューズを接続すると、ヒューズ自体の抵抗により、nMOS23,27のドレイン電極に印加される正電圧Eが低下し、パワーアンプ3の出力を最大限に引き出せないという問題点がある。このため、従来では、ヒューズが接続されていないことが多い。また、近年では、上記GaAsFETなどの破壊に対する強度が向上しているため、大電流が流れ続けた場合でも、上記のような破壊に至らないことがあり、発火などの危険な状態となることがあるという問題点がある。
【0016】
また、特許文献1に記載された高周波電力増幅器のトランジスタ保護回路では、ヒューズは、サージ対策用として挿入されているものであり、トランジスタの過電流を防止するものではない。
【0017】
特許文献2に記載されたFET増幅器用電源の保護回路では、負電圧が出力されない状態で正電圧が検出されたとき、ドレイン電極に印加されている正電圧がオフ状態となるため、FETが保護されるが、レベル変換器や比較器などが必要であり、回路構成が比較的複雑になるという問題点がある。また、正電圧は、通常状態でドレイン電極に常時印加され、TDMA方式の携帯電話機には、対応していない。
【0018】
特許文献3に記載された電力増幅器保護回路では、電力増幅器は保護されるが、負電圧が無くなって検出信号が接地出力となった場合に制御信号が同接地出力によって接地されてキャンセルされる構成に限定されている。
【0019】
特許文献4に記載された保護回路付電力増幅器では、負電圧が比較器で基準電圧と比較されるようになっているため、回路構成が複雑になるという問題点がある。また、増幅素子がGaAsFETに限定されている。
【0020】
この発明は、上述の事情に鑑みてなされたもので、電源部が故障して負電圧が発生しない状態でも、FET及び周辺のデバイスが破壊されない電源制御回路及び携帯電話機を提供することを目的としている。
【0021】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、負荷としてのデプレッション型の電界効果トランジスタに対し、制御信号に基づいて電源を供給する電源制御手段として、前記制御信号がアクティブモードでかつバイアス電圧が前記デプレッション型の電界効果トランジスタのゲート電極に印加されるとき、前記電源を前記デプレッション型の電界効果トランジスタのドレイン電極又はソース電極に前記電源を供給する一方、前記バイアス電圧が前記ゲート電極に印加されないとき、アクティブモードの前記制御信号を遮断することにより、前記デプレッション型の電界効果トランジスタの前記ドレイン電極又はソース電極に対する前記電源の供給を停止する電源制御回路に係り、第1の電界効果トランジスタを有してなると共に、前記バイアス電圧が前記電界効果トランジスタの前記ゲート電極に印加されるときにオン状態となる一方、前記バイアス電圧が前記ゲート電極に印加されないときにオフ状態となって出力側が開放状態となる第1のスイッチ手段と、第2の電界効果トランジスタを有してなると共に、該第1のスイッチ手段がオン状態となったときにオン状態となって前記制御信号を出力側に通過させる一方、前記第1のスイッチ手段の出力側が開放状態となったときにオフ状態となって前記制御信号を遮断する第2のスイッチ手段と、第3の電界効果トランジスタを有してなると共に、該第2のスイッチ手段がオン状態となったときに前記制御信号に基づいてオン/オフ制御され、該制御信号がアクティブモードのときにオン状態となって前記電源を前記電界効果トランジスタの前記ドレイン電極又はソース電極に供給する一方、前記第2のスイッチ手段がオフ状態となったときにオフ状態となって前記ドレイン電極又はソース電極に対する前記電源の供給を停止する第3のスイッチ手段とから構成され、かつ、前記第1のスイッチ手段では、前記第1の電界効果トランジスタのゲート電極が接地され、そのソース電極が前記デプレッション型の電界効果トランジスタの前記ゲート電極側に接続され、かつ、そのドレイン電極が前記第2の電界効果トランジスタのゲート電極に接続され、前記第2のスイッチ手段では、前記第2の電界効果トランジスタのゲート電極が抵抗を介してそのソース電極に接続され、そのドレイン電極に前記制御電極が印加され、そのソース電極が前記第3の電界効果トランジスタの前記ゲート電極に接続され、前記第3のスイッチ手段では、前記第3の電界効果トランジスタのゲート電極が抵抗を介してそのソース電極に接続され、そのソース電極に前記電源が印加され、そのドレイン電極が前記デプレッション型の電界効果トランジスタの前記ドレイン電極又はソース電極に接続されていることを特徴としている。
【0022】
請求項2記載の発明は、請求項1記載の電源制御回路に係り、前記バイアス電圧が負のバイアス電圧であり、前記電源が正電圧電源であり、かつ、前記第1の電界効果トランジスタがnMOSから構成されると共に、前記第2及び第2の電界効果トランジスタがpMOSから構成されていることを特徴としている。
【0023】
請求項3記載の発明は、入力された送信用信号を送信電波として発信するための増幅を行う送信電力増幅部と、該送信電力増幅部に供給するための電源を発生する電源部とを備え、前記送信電力増幅部は、電界効果トランジスタを有し、前記電源部により該電界効果トランジスタのドレイン電極又はソース電極に電源が供給されると共にゲート電極にバイアス電圧が印加された状態で前記増幅を行う携帯電話機に係り、制御信号がアクティブモードでかつバイアス電圧が前記デプレッション型の電界効果トランジスタのゲート電極に印加されるとき、前記電源を前記デプレッション型の電界効果トランジスタのドレイン電極又はソース電極に前記電源を供給する一方、前記バイアス電圧が前記ゲート電極に印加されないとき、アクティブモードの前記制御信号を遮断することにより、前記デプレッション型の電界効果トランジスタの前記ドレイン電極又はソース電極に対する前記電源の供給を停止する電源制御手段として、第1の電界効果トランジスタを有してなると共に、前記バイアス電圧が前記電界効果トランジスタの前記ゲート電極に印加されるときにオン状態となる一方、前記バイアス電圧が前記ゲート電極に印加されないときにオフ状態となって出力側が開放状態となる第1のスイッチ手段と、第2の電界効果トランジスタを有してなると共に、該第1のスイッチ手段がオン状態となったときにオン状態となって前記制御信号を出力側に通過させる一方、前記第1のスイッチ手段の出力側が開放状態となったときにオフ状態となって前記制御信号を遮断する第2のスイッチ手段と、第3の電界効果トランジスタを有してなると共に、該第2のスイッチ手段がオン状態となったときに前記制御信号に基づいてオン/オフ制御され、該制御信号がアクティブモードのときにオン状態となって前記電源を前記電界効果トランジスタの前記ドレイン電極又はソース電極に供給する一方、前記第2のスイッチ手段がオフ状態となったときにオフ状態となって前記ドレイン電極又はソース電極に対する前記電源の供給を停止する第3のスイッチ手段とから構成され、かつ、前記第1のスイッチ手段では、前記第1の電界効果トランジスタのゲート電極が接地され、そのソース電極が前記デプレッション型の電界効果トランジスタの前記ゲート電極側に接続され、かつ、そのドレイン電極が前記第2の電界効果トランジスタのゲート電極に接続され、前記第2のスイッチ手段では、前記第2の電界効果トランジスタのゲート電極が抵抗を介してそのソース電極に接続され、そのドレイン電極に前記制御電極が印加され、そのソース電極が前記第3の電界効果トランジスタの前記ゲート電極に接続され、前記第3のスイッチ手段では、前記第3の電界効果トランジスタのゲート電極が抵抗を介してそのソース電極に接続され、そのソース電極に前記電源が印加され、そのドレイン電極が前記デプレッション型の電界効果トランジスタの前記ドレイン電極又はソース電極に接続されている電源制御回路が付加されていることを特徴としている。
【0024】
請求項4記載の発明は、請求項3記載の携帯電話機に係り、前記バイアス電圧が負のバイアス電圧であり、前記電源が正電圧電源であり、かつ、前記第1の電界効果トランジスタがnMOSから構成されると共に、前記第2及び第2の電界効果トランジスタがpMOSから構成されていることを特徴としている。
【0025】
請求項5記載の発明は、請求項3又は4記載の携帯電話機に係り、前記制御信号が、前記送信電力増幅部がTDMA(Time Division Multiple Access 、時分割多重接続)方式に対応した前記送信電波を発信するために、アクティブモードとノンアクティブモードとを交互に繰り返すことを特徴としている。
【0026】
請求項6記載の発明は、請求項3、4又は5記載の携帯電話機に係り、前記電源部から前記ドレイン電極又はソース電極に流れる電流が所定値を越えたとき、前記ドレイン電極又はソース電極に対する前記電源の供給を停止するための過電流防止手段が設けられていることを特徴としている。
【0029】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
図1は、この発明の実施形態である携帯電話機の電気的構成の一例を示すブロック図である。
この形態の携帯電話機31は、同図に示すように、アンテナ32と、パワーアンプ33と、送受信部34と、制御部35と、ドライバ36と、ディスプレイ37と、マイク・スピーカ38と、電源部39と、レギュレータ40と、電源制御回路41とから構成されている。パワーアンプ33は、図示しないデプレッション型のFETを有し、同FETのドレイン電極に正電圧Eが印加されると共に、ゲート電極に負電圧Dを所定比で分圧したバイアス電圧が印加され、送受信部34から出力される送信用信号Aをアンテナ32を介して送信電波Wとして発信するための増幅を行う。この送信電波Wは、TDMA方式に対応している。送受信部34は、アンテナ32を介して無線信号Fを送受信する。制御部35は、中央処理装置などで構成され、制御プログラムに基づいて携帯電話機31全体の動作を制御する。
【0030】
ドライバ36は、マイク/スピーカ部38から吹き込まれた音声信号をデジタル信号に変換すると共に、受信されたデジタル信号を音声信号に変換して同マイク/スピーカ部38へ送出する。また、ドライバ36は、ディスプレイ37に表示用の信号を送出する。ディスプレイ37は、利用者に対して各種メッセージ等の情報を表示する。電源部39は、正電圧発生回路39a及び負電圧発生回路39bなどを有し、パワーアンプ33に印加するための正電圧C及び負電圧Dや、レギュレータ40に印加するための出力電圧Gを発生する。レギュレータ40は、電源部39の出力電圧Gを入力して所定値の定電圧を出力し、送受信部34、制御部35、ドライバ36、及びマイク・スピーカ38に印加する。
【0031】
電源制御回路41は、制御部35から出力される制御信号Qがアクティブモードでかつ負電圧発生回路39bから負電圧Dが発生しているとき、正電圧発生回路39aから発生した正電圧CをFETのドレイン電極に印加する一方、負電圧発生回路39bから負電圧Dが発生しないとき、アクティブモードの制御信号Qを遮断することにより、同ドレイン電極に対する正電圧Cの印加を停止する。特に、この実施形態では、電源制御回路41は、アクティブモードの制御信号Qを反転した反転制御信号を遮断することにより、間接的に制御信号Qを遮断するようになっている。また、制御信号Qは、パワーアンプ33がTDMA方式に対応した送信電波Wを発信するために、アクティブモードとノンアクティブモードとを交互に繰り返す。
【0032】
図2は、図1中のパワーアンプ(PA)33、正電圧発生回路39a、負電圧発生回路(DD)39b及び電源制御回路41を抽出した図であり、同電源制御回路41の内部の電気的構成が示されている。
正電圧発生回路39aは、たとえばバッテリで構成され、負電圧発生回路(DD)39bが直流/直流コンバータで構成されている。また、電源制御回路41は、同図2に示すように、抵抗42と、エンハンスメント型のnMOS43と、エンハンスメント型のnMOS44と、抵抗45と、エンハンスメント型のpMOS46と、エンハンスメント型のpMOS47と、抵抗48と、ヒューズ49とから構成されている。nMOS43は、制御信号Qがアクティブモード(“H”)/ノンアクティブモード(“L”)のときにオン状態/オフ状態となり、同制御信号Qを反転して反転制御信号Jを出力する。nMOS43のドレイン電極が抵抗42を介して正電圧発生回路39aに接続されているので、反転制御信号Jは、“H”のとき、正電圧Cと同一レベルとなる。
【0033】
nMOS44は、負電圧Dがパワーアンプ33に印加されるときにオン状態となって同負電圧Dを出力側(ドレイン電極)に通過させる。また、nMOS44は、負電圧Dがパワーアンプ33に印加されないときにオフ状態となって出力側が開放状態となる。pMOS46は、nMOS44から負電圧Dが通過したときにオン状態となって反転制御信号Jを出力側(ソース電極)に通過させる。また、pMOS46は、nMOS44の出力側が開放状態となったとき、ゲート電極とソース電極とが抵抗45によって同一レベルとなるため、オフ状態となって反転制御信号Jを遮断する。pMOS47は、pMOS46がオン状態となったときに反転制御信号Jに基づいてオン/オフ制御され、同反転制御信号Jがアクティブモード(“L”)のときにオン状態となって正電圧Cを正電圧Eとしてパワーアンプ33のFETのドレイン電極に印加する。また、pMOS47は、pMOS46がオフ状態となったとき、ゲート電極とソース電極とが抵抗48によって同一レベルとなるため、オフ状態となってドレイン電極に対する正電圧Eの印加を停止する。
【0034】
ヒューズ49は、正電圧発生回路39aからパワーアンプ33のFETのドレイン電極に流れる電流が所定値を越えたとき、同ドレイン電極に対する正電圧Eの印加を停止する。このヒューズ49は、従来の図5に示す電源制御回路11では設けられていないが、近年では、pMOS47などのMOSFETのオン抵抗が従来よりも低下してきているため、同ヒューズ49で電圧降下が発生しても、正電圧Eに対する影響が少ない。このため、パワーアンプ33の出力が十分に引き出されるので、ヒューズ49を挿入することにより、安全性を確保する。
【0035】
図3は、図2中のパワーアンプ33の電気的構成の一例を示す概略の回路図である。
このパワーアンプ33は、同図3に示すように、抵抗51,52と、デプレッション型のnMOS53と、コンデンサ54と、抵抗55,56と、デプレッション型のnMOS57と、インダクタ58,59とから構成されている。このパワーアンプ33は、従来の図6のパワーアンプ3と同一の回路構成になっているが、各nMOSは、図6中の各nMOSよりもオン抵抗が小さいものになっている。このため、ドレイン電極に印加される正電圧Eが低下しても、出力に対する影響が少ない。
【0036】
このパワーアンプ33では、nMOS53のドレイン電極にインダクタ58を介して正電圧Eが印加されると共に、ゲート電極に負電圧Dを抵抗51,52で分圧したバイアス電圧B1が印加される。また、nMOS57のドレイン電極にインダクタ59を介して正電圧Eが印加されると共にゲート電極に負電圧Dを抵抗55,56で分圧したバイアス電圧B2が印加される。この状態で送信用信号AがnMOS53のゲート電極に入力され、同nMOS53のドレイン電極から出力信号Kが出力される。出力信号Kは、コンデンサ54で直流成分が遮断されてnMOS57のゲート電極に入力される。そして、nMOS57のドレイン電極から送信用の無線信号Fが出力される。
【0037】
次に、この形態の携帯電話機31の動作について説明する。
この携帯電話機31では、電源制御回路41からTDMA方式に基づく周波数のパルス状の正電圧Eがパワーアンプ33に印加され、同パワーアンプ33からアンテナ32を介して送信電波Wが発信される。この場合、電源制御回路41では、制御部35から出力された制御信号QがnMOS43のゲート電極に入力され、同nMOS43のドレイン電極から反転制御信号Jが出力される。また、負電圧発生回路39bから出力される負電圧Dがパワーアンプ33に印加されるとき、nMOS44のソース電極に負電圧Dが印加され、同nMOS44がオン状態となって同負電圧Dがドレイン電極に出力される。
【0038】
nMOS44から負電圧Dが出力されたとき、pMOS46はオン状態となって反転制御信号Jが同pMOS46のドレイン電極からソース電極へ通過し、pMOS47のゲート電極に入力される。pMOS47は、反転制御信号Jに基づいてオン/オフ制御され、同反転制御信号Jがアクティブモード(“L”)のときにオン状態となり、正電圧Cがヒューズ49及びpMOS47を経て正電圧Eとしてパワーアンプ33のnMOS53,57のドレイン電極に印加される。
【0039】
一方、負電圧発生回路39bの故障などにより、負電圧Dが0Vになったとき、パワーアンプ33のnMOS53,57のゲート電極にバイアス電圧B1,B2が印加されない。すると、nMOS44は、オフ状態となってドレイン電極が開放状態となる。このとき、pMOS46のゲート電極とソース電極とが抵抗45によって同一レベルとなるため、同pMOS46がオフ状態となり、反転制御信号Jが遮断される。すると、pMOS47のゲート電極とソース電極とが抵抗48によって同一レベルとなるため、同pMOS47がオフ状態となる。このため、パワーアンプ33のnMOS53,57のドレイン電極に対する正電圧Eの印加が停止され、同nMOS53,57にIdssが流れることはない。
【0040】
また、パワーアンプ33の故障などにより、正電圧発生回路39aから同パワーアンプ33のnMOS53,57のドレイン電極に流れる電流が所定値を越えたとき、ヒューズ49が溶断し、同ドレイン電極に対する正電圧Eの印加が停止され、pMOS47が保護される。
【0041】
以上のように、この実施形態では、負電圧Dがパワーアンプ33に印加されないとき、反転制御信号JがpMOS46で遮断されてpMOS47がオフ状態となり、パワーアンプ33のnMOS53,57のドレイン電極に対する正電圧Eの印加が停止されるので、同nMOS53,57にIdssが流れることが回避され、pMOS47及びパワーアンプ33が保護される。また、nMOS53,57のドレイン電極に流れる電流が所定値を越えたとき、ヒューズ49が溶断するので、pMOS47が保護される。
【0042】
以上、この発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記実施形態では、携帯電話機を例にして説明したが、この発明の電源制御回路は、デプレッション型のFETを有する回路全般に対して用いることができる。また、図3のパワーアンプ33は、nMOS53,57のソース接地回路で構成されているが、たとえば、ソースホロアやゲート接地回路などを用いた構成にしても良く、また、pMOSやGaAsFETなどで構成しても、上記実施形態とほぼ同様の作用、効果が得られる。また、図2中のヒューズ49は、pMOS47のドレイン電極とパワーアンプ33との間に介挿しても良い。
【0043】
【発明の効果】
以上説明したように、この発明の構成によれば、バイアス電圧がFETのゲート電極に印加されないとき、制御信号が遮断されて同FETのドレイン電極又はソース電極に対する電源の供給が停止されるので、同FETにIdssが流れることを回避でき、同FETを保護できる。また、バイアス電圧がFETのゲート電極に印加されないとき、制御信号が第2のスイッチ手段で遮断されて第3のスイッチ手段がオフ状態となり、同FETのドレイン電極又はソース電極に対する電源の供給が停止されるので、同FETにIdssが流れることを回避でき、同第3のスイッチ手段及び同FETを保護できる。また、FETのドレイン電極又はソース電極に流れる電流が所定値を越えたとき、過電流防止手段により、FETのドレイン電極又はソース電極に対する電源の供給が停止されるので、第3のスイッチ手段を保護できる。
【図面の簡単な説明】
【図1】この発明の実施形態である携帯電話機の電気的構成を示すブロック図である。
【図2】図1中のパワーアンプ33、正電圧発生回路39a、負電圧発生回路39b及び電源制御回路41を抽出した図である。
【図3】図2中のパワーアンプ33の電気的構成を示す概略の回路図である。
【図4】従来の携帯電話機の電気的構成を示すブロック図である。
【図5】図4中のパワーアンプ3、正電圧発生回路9a、負電圧発生回路9b及び電源制御回路11を抽出した図である。
【図6】図5中のパワーアンプ3の電気的構成を示す概略の回路図である。
【符号の説明】
31 携帯電話機
33 パワーアンプ(負荷、送信電力増幅部)
39 電源部
39a 正電圧発生回路
39b 負電圧発生回路
41 電源制御回路
42 抵抗
43 nMOS
44 nMOS(第1のスイッチ手段)
45 抵抗(第2のスイッチ手段の一部)
46 pMOS(第2のスイッチ手段の一部)
47 pMOS(第3のスイッチ手段の一部)
48 抵抗(第3のスイッチ手段の一部)
49 ヒューズ(過電流防止手段)
53,57 nMOS(負荷)
E 正電圧(電源電圧)
D 負電圧
B1,B2 バイアス電圧
Claims (6)
- 負荷としてのデプレッション型の電界効果トランジスタに対し、制御信号に基づいて電源を供給する電源制御手段として、
前記制御信号がアクティブモードでかつバイアス電圧が前記デプレッション型の電界効果トランジスタのゲート電極に印加されるとき、前記電源を前記デプレッション型の電界効果トランジスタのドレイン電極又はソース電極に前記電源を供給する一方、前記バイアス電圧が前記ゲート電極に印加されないとき、アクティブモードの前記制御信号を遮断することにより、前記デプレッション型の電界効果トランジスタの前記ドレイン電極又はソース電極に対する前記電源の供給を停止する電源制御回路であって、
第1の電界効果トランジスタを有してなると共に、前記バイアス電圧が前記電界効果トランジスタの前記ゲート電極に印加されるときにオン状態となる一方、前記バイアス電圧が前記ゲート電極に印加されないときにオフ状態となって出力側が開放状態となる第1のスイッチ手段と、
第2の電界効果トランジスタを有してなると共に、該第1のスイッチ手段がオン状態となったときにオン状態となって前記制御信号を出力側に通過させる一方、前記第1のスイッチ手段の出力側が開放状態となったときにオフ状態となって前記制御信号を遮断する第2のスイッチ手段と、
第3の電界効果トランジスタを有してなると共に、該第2のスイッチ手段がオン状態となったときに前記制御信号に基づいてオン/オフ制御され、該制御信号がアクティブモードのときにオン状態となって前記電源を前記電界効果トランジスタの前記ドレイン電極又はソース電極に供給する一方、前記第2のスイッチ手段がオフ状態となったときにオフ状態となって前記ドレイン電極又はソース電極に対する前記電源の供給を停止する第3のスイッチ手段とから構成され、かつ、
前記第1のスイッチ手段では、前記第1の電界効果トランジスタのゲート電極が接地され、そのソース電極が前記デプレッション型の電界効果トランジスタの前記ゲート電極側に接続され、かつ、そのドレイン電極が前記第2の電界効果トランジスタのゲート電極に接続され、
前記第2のスイッチ手段では、前記第2の電界効果トランジスタのゲート電極が抵抗を介してそのソース電極に接続され、そのドレイン電極に前記制御電極が印加され、そのソース電極が前記第3の電界効果トランジスタの前記ゲート電極に接続され、
前記第3のスイッチ手段では、前記第3の電界効果トランジスタのゲート電極が抵抗を介してそのソース電極に接続され、そのソース電極に前記電源が印加され、そのドレイン電極が前記デプレッション型の電界効果トランジスタの前記ドレイン電極又はソース電極に接続されていることを特徴とする電源制御回路。 - 前記バイアス電圧が負のバイアス電圧であり、前記電源が正電圧電源であり、かつ、前記第1の電界効果トランジスタがnMOSから構成されると共に、前記第2及び第2の電界効果トランジスタがpMOSから構成されていることを特徴とする請求項1記載の電源制御回路。
- 入力された送信用信号を送信電波として発信するための増幅を行う送信電力増幅部と、
該送信電力増幅部に供給するための電源を発生する電源部とを備え、
前記送信電力増幅部は、
電界効果トランジスタを有し、前記電源部により該電界効果トランジスタのドレイン電極又はソース電極に電源が供給されると共にゲート電極にバイアス電圧が印加された状態で前記増幅を行う携帯電話機であって、
制御信号がアクティブモードでかつバイアス電圧が前記デプレッション型の電界効果トランジスタのゲート電極に印加されるとき、前記電源を前記デプレッション型の電界効果トランジスタのドレイン電極又はソース電極に前記電源を供給する一方、前記バイアス電圧が前記ゲート電極に印加されないとき、アクティブモードの前記制御信号を遮断することにより、前記デプレッション型の電界効果トランジスタの前記ドレイン電極又はソース電極に対する前記電源の供給を停止する電源制御手段として、
第1の電界効果トランジスタを有してなると共に、前記バイアス電圧が前記電界効果トランジスタの前記ゲート電極に印加されるときにオン状態となる一方、前記バイアス電圧が前記ゲート電極に印加されないときにオフ状態となって出力側が開放状態となる第1のスイッチ手段と、
第2の電界効果トランジスタを有してなると共に、該第1のスイッチ手段がオン状態となったときにオン状態となって前記制御信号を出力側に通過させる一方、前記第1のスイッチ手段の出力側が開放状態となったときにオフ状態となって前記制御信号を遮断する第2のスイッチ手段と、
第3の電界効果トランジスタを有してなると共に、該第2のスイッチ手段がオン状態となったときに前記制御信号に基づいてオン/オフ制御され、該制御信号がアクティブモードのときにオン状態となって前記電源を前記電界効果トランジスタの前記ドレイン電極又はソース電極に供給する一方、前記第2のスイッチ手段がオフ状態となったときにオフ状態となって前記ドレイン電極又はソース電極に対する前記電源の供給を停止する第3のスイッチ手段とから構成され、かつ、
前記第1のスイッチ手段では、前記第1の電界効果トランジスタのゲート電極が接地され、そのソース電極が前記デプレッション型の電界効果トランジスタの前記ゲート電極側に接続され、かつ、そのドレイン電極が前記第2の電界効果トランジスタのゲート電極に接続され、
前記第2のスイッチ手段では、前記第2の電界効果トランジスタのゲート電極が抵抗を介してそのソース電極に接続され、そのドレイン電極に前記制御電極が印加され、そのソース電極が前記第3の電界効果トランジスタの前記ゲート電極に接続され、
前記第3のスイッチ手段では、前記第3の電界効果トランジスタのゲート電極が抵抗を介してそのソース電極に接続され、そのソース電極に前記電源が印加され、そのドレイン電極が前記デプレッション型の電界効果トランジスタの前記ドレイン電極又はソース電極に接続されている電源制御回路が付加されていることを特徴とする携帯電話機。 - 前記バイアス電圧が負のバイアス電圧であり、前記電源が正電圧電源であり、かつ、前記第1の電界効果トランジスタがnMOSから構成されると共に、前記第2及び第2の電界効果トランジスタがpMOSから構成されていることを特徴とする請求項3記載の携帯電話機。
- 前記制御信号は、
前記送信電力増幅部がTDMA(Time Division Multiple Access 、時分割多重接続)方式に対応した前記送信電波を発信するために、アクティブモードとノンアクティブモードとを交互に繰り返すことを特徴とする請求項3又は4記載の携帯電話機。 - 前記電源部から前記ドレイン電極又はソース電極に流れる電流が所定値を越えたとき、前記ドレイン電極又はソース電極に対する前記電源の供給を停止するための過電流防止手段が設けられていることを特徴とする請求項3、4又は5記載の携帯電話機。
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