JP5176500B2 - Component built-in wiring board, method of manufacturing component built-in wiring board - Google Patents
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Description
本発明は、絶縁板中に部品が埋設、実装された部品内蔵配線板に係り、特に、半導体チップがフリップ接続により埋設、実装された部品内蔵配線板に関する。 The present invention relates to a component built-in wiring board in which components are embedded and mounted in an insulating plate, and more particularly to a component built-in wiring board in which a semiconductor chip is embedded and mounted by flip connection.
半導体チップがフリップ接続により埋設、実装された部品内蔵配線板の例として、下記特開2003−197849号公報に記載のものがある。半導体チップ(ベアチップ)をフリップ接続すればその実装で生じる厚さは最小限近くに節約され、よってフリップ接続は半導体素子を配線板中に内蔵する場合の有力な方法になる。 An example of a component built-in wiring board in which a semiconductor chip is embedded and mounted by flip connection is disclosed in Japanese Unexamined Patent Application Publication No. 2003-197849. If a semiconductor chip (bare chip) is flip-connected, the thickness generated by the mounting is saved to a minimum. Therefore, the flip connection is an effective method for incorporating a semiconductor element in a wiring board.
フリップ接続は、例えば、半導体チップ上に形成された端子パッド上にさらにAuバンプを形成し、これを接着剤(アンダーフィル樹脂)を介して配線板上に形成された配線パターンに圧接することでなすことができる。ここで考慮点は、Auバンプと配線パターンとの低抵抗接続およびその接続信頼性の確保である。このため配線パターン表面には高い洗浄度が求められ、よく行われる方法として、配線パターンの表層にもAuめっき層を形成しておく。 In the flip connection, for example, an Au bump is further formed on a terminal pad formed on a semiconductor chip, and this is press-contacted to a wiring pattern formed on a wiring board via an adhesive (underfill resin). Can be made. The consideration here is the low resistance connection between the Au bump and the wiring pattern and the securing of the connection reliability. Therefore, a high degree of cleaning is required on the surface of the wiring pattern, and as a common method, an Au plating layer is also formed on the surface layer of the wiring pattern.
一般には、配線板の主面上に半導体チップをフリップ接続する場合には、配線パターンのうち接続に供する部位のみを残してはんだレジストのような保護層を形成し、そのあと、接続に供する部位にAuめっき層を形成している。これにより、安価とは言えないAuめっきを最小限の面積に留めて施すことができる。 Generally, when flip-connecting a semiconductor chip on the main surface of a wiring board, a protective layer such as a solder resist is formed, leaving only a portion of the wiring pattern to be connected, and then a portion to be connected An Au plating layer is formed on the substrate. As a result, Au plating, which is not inexpensive, can be applied with a minimum area.
半導体チップを配線板中に埋設する場合であって、これをフリップ接続する場合には、上記のような主面上への半導体チップのフリップ接続とはいくつか事情が異なってくる。まず、はんだレジストが内層の絶縁層の一部になってしまうことの影響である。一般的に、はんだレジストと配線板で使用される絶縁板材料との密着性は、絶縁板材料同士のそれほどには強くない。そこで、内層としてのはんだレジストを省略した構成を採用すると、Auめっきを広い面積で施す必要があり製造コストに影響する。Auめっき層と絶縁板材料との接着性も強いとは言えず、この点でも課題が残る。
本発明は、上記した事情を考慮してなされたもので、絶縁板中に半導体チップがフリップ接続で埋設、実装された部品内蔵配線板において、フリップ接続の信頼性および配線板としての機能性を保全した上で、低コストで製造が可能な部品内蔵配線板およびその製造方法を提供することを目的とする。 The present invention has been made in consideration of the above-mentioned circumstances, and in a component-embedded wiring board in which a semiconductor chip is embedded and mounted in an insulating plate by flip connection, the reliability of flip connection and functionality as a wiring board are achieved. An object of the present invention is to provide a component built-in wiring board that can be manufactured at low cost while maintaining it, and a method for manufacturing the same.
上記の課題を解決するため、本発明に係る部品内蔵配線板は、第1の絶縁層と、前記第1の絶縁層に対して積層状に位置する第2の絶縁層と、前記第2の絶縁層に埋設された、端子パッドを有する半導体チップと、前記第1の絶縁層と前記第2の絶縁層とに挟まれて設けられた、前記半導体チップ用の実装用ランドを含む配線パターンと、前記半導体チップの前記端子パッドと前記配線パターンの前記実装用ランドとの間に挟設され、該端子パッドと該実装用ランドとを電気的、機械的に接続する導電性バンプと、前記半導体チップと前記第1の絶縁層および前記配線パターンとの間に設けられた樹脂と、を具備し、前記配線パターンが、前記導電性バンプとの接続信頼性を増すように前記実装用ランドの部位における前記導電性バンプの側の表面が粗化されており、かつ前記第2の絶縁層との接着性を増すように前記第2の絶縁層側の表面が粗化されていることを特徴とする。 In order to solve the above-described problem, a component built-in wiring board according to the present invention includes a first insulating layer, a second insulating layer positioned in a stacked manner with respect to the first insulating layer, and the second insulating layer. embedded in the insulating layer, a semiconductor chip having terminal pads, the first is sandwiched insulating layer and the said second insulating layer provided, the mounting land for the semiconductor chip including a wiring pattern And conductive bumps sandwiched between the terminal pads of the semiconductor chip and the mounting lands of the wiring pattern, and electrically and mechanically connecting the terminal pads and the mounting lands, anda resin provided between the semiconductor chip and the first insulating layer and the wiring pattern, the wiring pattern, the mounting lands to increase the connection reliability between the conductive bump Side of the conductive bump in the part Surface has been roughened, and the second of said surfaces of the second insulating layer side to increase the adhesion between the insulating layer is characterized that you have been roughened.
すなわち、半導体チップをその端子パッド上の導電性バンプを介して配線板にフリップ接続で良好に埋設、実装するため、配線板上のランドを含む配線パターンは表面が粗化された状態になっている。実験によれば、表面が粗化された配線パターンと導電性バンプとの電気的接続は、粗化がされていない配線パターンの場合より、顕著に低抵抗接続およびその接続信頼性の向上が実現される。表面粗化がされた配線パターンと絶縁層との接着性もよく配線板としての機能性に悪影響も生じない。 In other words, in order to satisfactorily embed and mount a semiconductor chip on a wiring board via conductive bumps on its terminal pads, the wiring pattern including the lands on the wiring board has a roughened surface. Yes. According to experiments, the electrical connection between the wiring pattern with the roughened surface and the conductive bump achieves a significantly lower resistance connection and improved connection reliability than the wiring pattern without the roughening. Is done. The adhesion between the wiring pattern with the roughened surface and the insulating layer is good, and the functionality as a wiring board is not adversely affected.
また、本発明に係る部品内蔵配線板の製造方法は、第1の絶縁板上に積層された金属箔をパターニングし、半導体チップを実装するためのランドを含む配線パターンを形成する工程と、前記配線パターンの表面を前記ランドの部分を含めて粗化する工程と、端子パッドを有し該端子パッド上に導電性バンプが形設された半導体チップを、前記粗化がされた配線パターンの前記ランドの位置に前記導電性バンプの位置を合わせてフリップ接続する工程と、前記第1の絶縁板とは異なる第2の絶縁板中に、前記フリップ接続がされた前記半導体チップを埋め込むように、前記配線パターンの前記表面が粗化されたことによる前記表面との接着性向上を利用しつつ前記第1の絶縁板に積層状に前記第2の絶縁板を一体化する工程とを具備することを特徴とする。 The method of manufacturing a component built-in wiring board according to the present invention includes a step of patterning a metal foil laminated on a first insulating board and forming a wiring pattern including a land for mounting a semiconductor chip, a step surface of the wiring pattern including Umate roughening the portion of the land, the semiconductor chip conductive bumps are Katachi設on the terminal pad has a terminal pad, said roughened been wiring pattern Flip connection by aligning the conductive bumps with the land positions, and embedding the flip-connected semiconductor chip in a second insulating plate different from the first insulating plate. And a step of integrating the second insulating plate into the first insulating plate in a stacked manner while utilizing the improvement in adhesion to the surface due to the roughening of the surface of the wiring pattern. That And butterflies.
この製造方法は、上記の部品内蔵配線板を製造するひとつの例である。 This manufacturing method is one example of manufacturing the component built-in wiring board.
本発明によれば、絶縁板中に半導体チップがフリップ接続で埋設、実装された部品内蔵配線板において、フリップ接続の信頼性および配線板としての機能性を保全した上で、低コストで製造が可能な部品内蔵配線板およびその製造方法を提供することができる。 According to the present invention, in a component built-in wiring board in which a semiconductor chip is embedded and mounted in an insulating plate by flip connection, the reliability of flip connection and functionality as a wiring board are maintained, and manufacturing is possible at low cost. A possible component built-in wiring board and a method of manufacturing the same can be provided.
本発明の実施態様として、前記第2の絶縁層が、少なくとも2つの絶縁層の積層であり、前記少なくとも2つの絶縁層の間に挟まれて設けられた第2の配線パターンと、前記第2の絶縁層の積層方向一部を貫通して前記配線パターンの面と前記第2の配線パターンの面との間に挟設され、かつ導電性組成物からなり、かつ積層方向に一致する軸を有し該軸の方向に径が変化している形状である層間接続体とをさらに具備する、とすることができる。 As an embodiment of the present invention, the second insulating layer is a laminate of at least two insulating layers, and a second wiring pattern provided between the at least two insulating layers, and the second An axis that penetrates part of the insulating layer in the stacking direction and is sandwiched between the surface of the wiring pattern and the surface of the second wiring pattern, and is made of a conductive composition and coincides with the stacking direction. And an interlayer connection body having a shape whose diameter changes in the direction of the axis.
この層間接続体は、半導体チップを埋め込んでいる第2の絶縁層の積層方向一部を貫通する層間接続体の一例であり、例えば導電性組成物のスクリーン印刷により形成された導電性バンプを由来とする層間接続体である。この層間接続体は、第2の配線パターンと配線パターンとの間に挟設されるが、配線パターンの表面が粗化されているため、この配線パターンと層間接続体との接続信頼性の向上ももたらされることになり好ましい。 This interlayer connection body is an example of an interlayer connection body that penetrates a part in the stacking direction of the second insulating layer in which the semiconductor chip is embedded. For example, the interlayer connection body is derived from conductive bumps formed by screen printing of a conductive composition. It is an interlayer connection body. This interlayer connection body is sandwiched between the second wiring pattern and the wiring pattern. However, since the surface of the wiring pattern is roughened, the connection reliability between the wiring pattern and the interlayer connection body is improved. Is also preferable.
また、実施態様として、前記配線パターンが、その材料としてCuを有し、前記導電性バンプが、その材料としてAuを有する、とすることができる。配線パターンとしてCuはもっとも一般的でローコストであり、導電性バンプがAuであるとCuとの接続相性がよく好ましい。 As an embodiment, the wiring pattern may have Cu as its material, and the conductive bump may have Au as its material. Cu is the most common and low cost wiring pattern, and if the conductive bump is Au, the connection compatibility with Cu is good and preferable.
ここで、前記配線パターンの前記表面が、十点表面粗さRzの評価で0.45μmを超える表面粗さである、とすることができる。実験によれば、配線パターンの表面粗さが0.45μmを超えると、初期導通試験で導電性バンプとの導通が不良と判定されるサンプルの発生がなくなる。 Here, the surface of the wiring pattern may have a surface roughness exceeding 0.45 μm in the evaluation of the ten-point surface roughness Rz. According to the experiment, when the surface roughness of the wiring pattern exceeds 0.45 μm, there is no occurrence of a sample that is determined to have poor conduction with the conductive bump in the initial conduction test.
また、製造方法としての実施態様として、前記第2の絶縁板が、少なくとも2つの絶縁層の積層であり、かつ、該少なくとも2つの絶縁層の間に挟まれて設けられた第2の配線パターンと、該第2の配線パターンの面に接し、かつ該第2の絶縁板の積層方向一部を貫通して頭部が露出し、かつ導電性組成物からなり、かつ積層方向に一致する軸を有し該軸の方向に径が変化している形状である層間接続体とを有し、前記第1の絶縁板に積層状に前記第2の絶縁板を一体化する前記工程が、前記第2の絶縁板の前記層間接続体の前記頭部が、前記粗化がされた前記配線パターンに接触するようになされる、とすることができる。 As an embodiment as a manufacturing method, the second insulating plate is a laminate of at least two insulating layers, and is provided between the at least two insulating layers. And an axis that is in contact with the surface of the second wiring pattern, passes through a part of the second insulating plate in the stacking direction, has a head exposed, is made of a conductive composition, and coincides with the stacking direction. And the step of integrating the second insulating plate in a laminated form with the first insulating plate, the interlayer connection body having a shape whose diameter changes in the direction of the axis, The head part of the interlayer connection body of the second insulating plate may be in contact with the roughened wiring pattern.
ここでの層間接続体は、半導体チップを埋め込んでいる第2の絶縁層の積層方向一部を貫通する層間接続体の一例であり、例えば導電性組成物のスクリーン印刷により形成された導電性バンプを由来とする層間接続体である。この層間接続体は、第2の配線パターンと配線パターンとの間に挟設されることになり、これによれば、配線パターンの表面が粗化されているため、この配線パターンと層間接続体との接続信頼性の向上ももたらされ好ましい。 The interlayer connection here is an example of an interlayer connection that penetrates a part in the stacking direction of the second insulating layer in which the semiconductor chip is embedded. For example, conductive bumps formed by screen printing of a conductive composition Is an interlayer connection body derived from This interlayer connection body is sandwiched between the second wiring pattern and the wiring pattern. According to this, since the surface of the wiring pattern is roughened, this wiring pattern and the interlayer connection body It is also preferable because the connection reliability is improved.
また、実施態様として、前記金属箔が、その材料としてCuを有し、前記導電性バンプが、その材料としてAuを有する、とすることができる。配線パターンとしてCuはもっとも一般的でローコストであり、導電性バンプがAuであるとCuとの接続相性がよく好ましい。 As an embodiment, the metal foil may have Cu as a material thereof, and the conductive bump may have Au as a material thereof. Cu is the most common and low cost wiring pattern, and if the conductive bump is Au, the connection compatibility with Cu is good and preferable.
ここで、前記粗化が、十点表面粗さRzの評価で0.45μmを超える表面粗さになるようになされる、とすることができる。実験によれば、配線パターンの表面粗さが0.45μmを超えると、初期導通試験で導電性バンプとの導通が不良と判定されるサンプルの発生がなくなる。 Here, the roughening may be performed so as to have a surface roughness exceeding 0.45 μm in the evaluation of the ten-point surface roughness Rz. According to the experiment, when the surface roughness of the wiring pattern exceeds 0.45 μm, there is no occurrence of a sample that is determined to have poor conduction with the conductive bump in the initial conduction test.
ここで、前記粗化が、Cuを黒化還元処理することによりなされる、とすることができる。また、前記粗化が、Cuをマイクロエッチングすることによりなされる、とすることもできる。これらの粗化方法は、一般的に採用され得る粗化の方法例である。 Here, the roughening can be performed by blackening and reducing Cu. The roughening may be performed by microetching Cu. These roughening methods are examples of roughening methods that can be generally employed.
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図1は、本発明の一実施形態に係る部品内蔵配線板の構成を模式的に示す断面図である。図1に示すように、この部品内蔵配線板は、絶縁層11(第1の絶縁層)、同12、同13、同14、同15(12、13、14、15で第2の絶縁層)、配線層21、同22(配線パターン)、同23(第2の配線パターン)、同24、同25、同26(=合計6層)、層間接続体31、同32、同34、同35、スルーホール導電体33、半導体チップ41、導電性バンプ42、アンダーフィル樹脂51(樹脂)を有する。
Based on the above, embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view schematically showing a configuration of a component built-in wiring board according to an embodiment of the present invention. As shown in FIG. 1, this component built-in wiring board includes an insulating layer 11 (first insulating layer), 12, 12, 13, 14, and 15 (12, 13, 14, 15 second insulating layer). ),
半導体チップ41は、フリップ接続により導電性バンプ42を介して内層の配線層22に電気的、機械的に接続されている。この接続のため、半導体チップ41が有する端子パッド(不図示)上にあらかじめ導電性バンプ42が形設され、この導電性バンプ42に位置を合わせて配線層22には内蔵部品実装用ランドがパターン形成されている。導電性バンプ42は、材質として例えばAuであり、あらかじめ端子パッド上にスタッド状に形成されたものである。半導体チップ41と配線層22および絶縁層11との間には、フリップ接続部分の機械的および化学的な保護のためアンダーフィル樹脂51が満たされている。
The
導電性バンプ42との接続に供せられる部分を含めて配線層22の絶縁層12側の表面は、表面粗さが適度に大きくなるように処理がされた粗化表面22aになっている。粗化表面22aを設けることで、導電性バンプ42との接続の低抵抗性およびその信頼性を確保する。こうすれば、配線層22の絶縁層12側の表面の洗浄度を増すためAuめっきを施すことや、そのめっき面積をなるべく増加させないようにはんだレジスト層を形成することなどは考慮する必要がない。したがって、より低コストが実現され、また、絶縁層12とAuめっき層やはんだレジスト層との密着が不全で配線板としての機能が損なわれるおそれも回避できる。
The surface on the insulating
配線層22の表面を粗化表面22aにすること以外の構造、すなわち、半導体チップ41、導電性バンプ42、配線層22および絶縁層11、アンダーフィル樹脂51がなす構造自体については、一般的に多用されているフリップ接続で得られる構造でよく、したがって大きなコスト増は生じない。粗化表面22aは、さらに、配線層22と絶縁層12との接着性の向上、および配線層22と層間接続体32との電気的接続の信頼性の向上にも貢献しており副次的にも好ましい。
Regarding the structure other than the surface of the
ここで、半導体チップ41と配線層22との接続部分の微細な構造について図2を参照して説明する。図2は、図1に示した部品内蔵配線板における半導体チップ41と配線層22との接続部分をやや詳細にかつ模式的に示す断面構造図である。図2において、図1中に示した構成と同一のものには同一符号を付してある。図2に示すように、微細な構造として、導電性バンプ42が配線層22に圧接された状態で配線層22の粗化表面22aの凹凸がつぶされ、これにより配線層22の新生面が露出して導電性バンプ42に接触している。したがって良好な接続が実現される。
Here, a fine structure of a connection portion between the
図1に戻り部品内蔵配線板としてのほかの構造について述べると、外側の配線層21、26とは別の配線層22、23、24、25はそれぞれ内層の配線層であり、順に、配線層21と配線層22の間に絶縁層11が、配線層22と配線層23の間に絶縁層12が、配線層23と配線層24との間に絶縁層13が、配線層24と配線層25との間に絶縁層14が、配線層25と配線層26との間に絶縁層15が、それぞれ位置しこれらの配線層21〜26を隔てている。各配線層21〜26は、例えばそれぞれ厚さ18μmの金属(銅)箔からなっている。
Returning to FIG. 1, the other structure as the component built-in wiring board will be described. The wiring layers 22, 23, 24 and 25 different from the outer wiring layers 21 and 26 are the inner wiring layers. The insulating
各絶縁層11〜15は、絶縁層13を除き例えばそれぞれ厚さ100μm、絶縁層13のみ例えば厚さ300μmで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。特に絶縁層13は、内蔵された半導体チップ41に相当する位置部分が開口部となっており、半導体チップ41を内蔵するための空間を提供する。絶縁層12、14は、内蔵された半導体チップ41のための絶縁層13の上記開口部および絶縁層13のスルーホール導電体33内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。
Each of the insulating
配線層21と配線層22とは、それらのパターンの面の間に挟設されかつ絶縁層11を貫通する層間接続体31により導通し得る。同様に、配線層22と配線層23とは、それらのパターンの面の間に挟設されかつ絶縁層12を貫通する層間接続体32により導通し得る。配線層23と配線層24とは、絶縁層13を貫通して設けられたスルーホール導電体33により導通し得る。配線層24と配線層25とは、それらのパターンの面の間に挟設されかつ絶縁層14を貫通する層間接続体34により導通し得る。配線層25と配線層26とは、それらのパターンの面の間に挟設されかつ絶縁層15を貫通する層間接続体35により導通し得る。
The
層間接続体31、32、34、35は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向(図1の図示で上下の積層方向)に径が変化している。その直径は、太い側で例えば200μmである。
The
以上のように、この実施形態に係る部品内蔵配線板は、半導体チップ41をその端子パッド上に設けられた導電性バンプ42を介してフリップ接続で良好に埋設、実装するため、ランドを含む内層の配線層22の絶縁層12側の表面が粗化されていることに特徴がある。これにより、半導体チップ41と配線層22との低抵抗接続およびその接続信頼性向上がなされる。粗化表面22aを有する配線層22と絶縁層12との接着性もよく配線板としての機能性に悪影響も生じない。また、配線層22と層間接続体32との電気的接続の信頼性も向上している。
As described above, the component built-in wiring board according to this embodiment has an inner layer including a land for satisfactorily embedding and mounting the
次に、図1に示した部品内蔵配線板の製造工程を図3ないし図5を参照して説明する。図3ないし図5は、それぞれ、図1に示した部品内蔵配線板の製造過程の一部を模式的断面で示す工程図である。これらの図において図1中に示した構成要素と同一または同一相当のものには同一符号を付してある。 Next, the manufacturing process of the component built-in wiring board shown in FIG. 1 will be described with reference to FIGS. 3 to 5 are process diagrams schematically showing a part of the manufacturing process of the component built-in wiring board shown in FIG. In these figures, the same or equivalent components as those shown in FIG.
図3から説明する。図3は、図1中に示した各構成のうち絶縁層11を中心とした部分の製造工程を示している。まず、図3(a)に示すように、厚さ例えば18μmの金属箔(電解銅箔)22A上に例えばスクリーン印刷により、層間接続体31となるペースト状の導電性組成物をほぼ円錐形のバンプ状(底面径例えば200μm、高さ例えば160μm)に形成する。この導電性組成物は、ペースト状の樹脂中に銀、金、銅などの金属微細粒または炭素微細粒を分散させたものである。説明の都合で金属箔22Aの下面に印刷しているが上面でもよい(以下の各図も同じである)。層間接続体31の印刷後これを乾燥させて硬化させる。
It demonstrates from FIG. FIG. 3 shows a manufacturing process of a portion centering on the insulating
次に、図3(b)に示すように、金属箔22A上に厚さ例えば公称100μmのFR−4のプリプレグ11Aを積層して層間接続体31を貫通させ、その頭部が露出するようにする。露出に際してあるいはその後その先端を塑性変形でつぶしてもよい(いずれにしても層間接続体31の形状は、積層方向に一致する軸を有しその軸方向に径が変化する形状である。)。続いて、図3(c)に示すように、プリプレグ11A上に金属箔(電解銅箔)21Aを積層配置して加圧・加熱し全体を一体化する。このとき、金属箔21Aは層間接続体31と電気的導通状態となり、プリプレグ11Aは完全に硬化して絶縁層11になる。
Next, as shown in FIG. 3B, an FR-4 prepreg 11A having a thickness of, for example, 100 μm is laminated on the metal foil 22A to penetrate the
次に、図3(d)に示すように、片側の金属箔22Aに例えば周知のフォトリソグラフィによるパターニングを施し、これを、実装用ランドを含む配線層22に加工する。そしてさらに、パターニングされた配線層22の表面を粗化処理して粗化表面22aにする。これには、具体的に、例えば、黒化還元処理やマイクロエッチング処理を採用することができる。マイクロエッチング処理としては、例えば、CZ処理(メック社商品名)やボンドフィルム処理(アトテック社商品名)がある。
Next, as shown in FIG. 3D, the metal foil 22A on one side is subjected to patterning by, for example, well-known photolithography, and processed into a
なお、銅箔の表面を粗化する処理は、一般的に、銅箔上に積層される絶縁樹脂との密着性を向上するため行われているので、この処理と同時の処理として上記粗化処理を行うようにしてもよい。これによれば、新たな処理として上記粗化処理を行う必要がなく効率よく製造が可能である。ただし、粗化の程度についてはフリップ接続での低抵抗性およびその信頼性を考慮し適当な程度を指向すべきである(後述する)。 In addition, since the process which roughens the surface of copper foil is generally performed in order to improve adhesiveness with the insulating resin laminated | stacked on copper foil, the said roughening is carried out as a process simultaneously with this process. Processing may be performed. According to this, it is not necessary to perform the roughening process as a new process, and it is possible to manufacture efficiently. However, the degree of roughening should be directed to an appropriate level in consideration of the low resistance in flip connection and its reliability (described later).
次に、図3(e)に示すように、半導体チップ41が実装されるべき絶縁層11上の位置に例えばディスペンサを用いて硬化前のアンダーフィル樹脂51Aを適用する。続いて、図3(f)に示すように、導電性バンプ42を伴った半導体チップ41を例えばフリップチップボンダを用いて、配線層22の実装用ランドに位置合わせし圧接する。圧接の後、その接続強度の向上のため、およびアンダーフィル樹脂51Aを硬化するため、加熱工程を行う。以上により、導電性バンプ42を介して半導体チップ41が配線層22の実装用ランド上に接続され、かつ半導体チップ41と配線層22および絶縁層11との間にアンダーフィル樹脂51が満たされた状態の配線板素材1が得られる。この配線板素材1を用いる後の工程については図5で後述する。
Next, as shown in FIG. 3E, an unfilled underfill resin 51A is applied to a position on the insulating
次に、図4を参照して説明する。図4は、図1中に示した各構成のうち絶縁層13および同12を中心とした部分の製造工程を示している。まず、図4(a)に示すように、両面に例えば厚さ18μmの金属箔(電解銅箔)23A、24Aが積層された例えば厚さ300μmのFR−4の絶縁層13を用意し、その所定位置にスルーホール導電体を形成するための貫通孔72をあけ、かつ内蔵する半導体チップ41に相当する部分に開口部71を形成する。
Next, a description will be given with reference to FIG. FIG. 4 shows a manufacturing process of a part centering on the insulating
次に、無電解めっきおよび電解めっきを行い、図4(b)に示すように、貫通孔72の内壁にスルーホール導電体33を形成する。このとき開口部71の内壁にも導電体が形成される。さらに、図4(c)に示すように、金属箔23A、24Aを周知のフォトリソグラフィを利用して所定にパターニングして配線層23、24を形成する。配線層23、24のパターニング形成により、開口部71の内壁に形成された導電体も除去される。
Next, electroless plating and electrolytic plating are performed, and the through-
次に、図4(d)に示すように、配線層23上の所定の位置に層間接続体32となる導電性バンプ(底面径例えば200μm、高さ例えば160μm)をペースト状導電性組成物のスクリーン印刷により形成する。続いて、図4(e)に示すように、絶縁層12とすべきFR−4のプリプレグ12A(公称厚さ例えば100μm)を配線層23側にプレス機を用い積層する。プリプレグ12Aには、絶縁層13と同様の、内蔵する半導体チップ41に相当する部分の開口部をあらかじめ設けておく。
Next, as shown in FIG. 4 (d), conductive bumps (bottom diameter: 200 μm, height: 160 μm, for example) that will become the
この積層工程では、層間接続体32の頭部をプリプレグ12Aに貫通させる。なお、図4(e)における層間接続体32の頭部の破線は、この段階でその頭部を塑性変形させてつぶしておく場合と塑性変形させない場合の両者あり得ることを示す。この工程により、配線層23はプリプレグ12A側に沈み込んで位置する。以上により得られた配線板素材を配線板素材2とする。
In this lamination process, the head of the
なお、以上の図4に示した工程は、以下のような手順とすることも可能である。図4(a)の段階では、貫通孔72のみ形成し内蔵部品用の開口部71を形成せずに続く図4(b)から図4(d)までの工程を行う。次に、図4(e)に相当する工程として、プリプレグ12A(開口のないもの)の積層を行う。そして、絶縁層13およびプリプレグ12Aに部品内蔵用の開口部を同時に形成する、という工程である。
Note that the steps shown in FIG. 4 may be performed as follows. In the stage of FIG. 4A, only the through
次に、図5を参照して説明する。図5は、上記で得られた配線板素材1、2などを積層する配置関係を示す図である。
Next, a description will be given with reference to FIG. FIG. 5 is a diagram showing an arrangement relationship in which the
図5において、図示上側の配線板素材3は、下側の配線板素材1と同様な工程を適用し、かつそのあと層間接続体34およびプリプレグ14Aを図示中間の配線板素材2における層間接続体32およびプリプレグ12Aと同様にして形成し得られたものである。ただし、部品(半導体チップ41)およびこれを接続するための部位(実装用ランド)のない構成であり、さらにプリプレグ14Aには半導体チップ41用の開口部も設けない。そのほかは、金属箔(電解銅箔)26A、絶縁層15、層間接続体35、配線層25、プリプレグ14A、層間接続体34とも、それぞれ配線板素材1の金属箔21A、絶縁層11、層間接続体31、配線層22、配線板素材2のプリプレグ12A、層間接続体32と同じである。
In FIG. 5, the upper wiring board material 3 shown in FIG. 5 applies the same process as the lower
図5に示すような配置で各配線板素材1、2、3を積層配置してプレス機で加圧・加熱する。これにより、プリプレグ12A、14Aが完全に硬化し全体が積層・一体化する。このとき、加熱により得られるプリプレグ12A、14Aの流動性により、半導体チップ41の周りの空間およびスルーホール導電体33内部の空間にはプリプレグ12A、14Aが変形進入し空隙は発生しない。また、配線層22、24は、層間接続体32、34にそれぞれ電気的に接続される。この積層工程では、配線層22の表面に粗化表面22aが設けられていることにより、絶縁層12と配線層22の密着性が向上し、また層間接続体32と配線層22との電気的接続の信頼性が向上する。これについてはすでに述べた通りである。
The respective
図5に示す積層工程の後、上下両面の金属箔26A、21Aを周知のフォトリソグラフィを利用して所定にパターニングし、さらにはんだレジスト61、62の層を形成することにより、図1に示したような部品内蔵配線板を得ることができる。 After the laminating step shown in FIG. 5, the upper and lower metal foils 26A and 21A are patterned in a predetermined manner using well-known photolithography, and further, layers of solder resists 61 and 62 are formed, as shown in FIG. Such a component built-in wiring board can be obtained.
変形例として、中間の絶縁層13に設けられたスルーホール導電体33については、層間接続体31や同32と同様なものとする構成も当然ながらあり得る。また、外側の配線層21、26は、最後の積層工程のあとにパターニングして得る以外に、各配線板素材1、3の段階で(例えば図3(d)の段階で)形成するようにしてもよい。
As a modification, the through-
また、図5に示した積層工程において、配線板素材1、2については、プリプレグ12Aおよび層間接続体32の部分を配線板素材2の側ではなく配線板素材1の側に設けておくようにしてもよい。すなわち、層間接続体32の形成およびプリプレグ12Aの積層を、配線板素材1の配線層22上(絶縁層11上)であらかじめ行うようにする。この場合、実装された半導体チップ41が、一見、層間接続体32をスクリーン印刷で形成するときに干渉要因となるように見えるが、半導体チップ41として十分薄い部品の場合は実際上干渉要因とはならない。プリプレグ12Aの積層工程のときには、半導体チップ41の厚さを吸収できるクッション材を介在させて加圧・加熱すれば面内方向均一にプリプレグ12Aを積層できる。
Further, in the laminating process shown in FIG. 5, for the
次に、図1に示した部品内蔵配線板をサンプルとして実際に製造し機能評価した結果について図6を参照して述べる。図6は、図1に示した部品内蔵配線板をサンプルとして実際に製造し機能評価した結果を示す表である。前提として図6(a)には、内蔵した半導体チップ41の諸元を示す。使用した半導体チップ41は、評価のためのテストチップであり、図6(a)に示すように、サイズとして3.0mm×3.0mm、厚さが200μm、端子数が30ピン、端子ピッチが300μmの各諸元であり、導電性バンプ42としてAuスタッドバンプが形設されたものである。
Next, the result of actually manufacturing and functionally evaluating the component built-in wiring board shown in FIG. 1 as a sample will be described with reference to FIG. FIG. 6 is a table showing the results of actually manufacturing and functionally evaluating the component built-in wiring board shown in FIG. 1 as a sample. As a premise, FIG. 6A shows the specifications of the built-in
図6(b)に示すように、比較のため、配線層22に粗化処理を行った場合、行わない場合、それぞれについて部品内蔵配線板として100サンプルを製造、用意し、これらのバンプごとの接続抵抗、初期導通評価、熱衝撃試験実施後の導通評価を行った。
As shown in FIG. 6B, for the purpose of comparison, when the roughening process is performed on the
バンプごとの接続抵抗としては、1バンプあたり10mΩ以上の接続抵抗のバンプを有するサンプルを導通NG(導通不良)と判定した。この結果、表に示すように、配線層22に粗化処理を行ったサンプルでは、初期導通評価でNG発生率は0%であったのに対して、粗化処理を行わないサンプルでは、15%のNG発生率であった。さらに、初期導通評価でNGと判定されなかったサンプルについて、表に示すような熱衝撃試験を行った後に同様の導通評価を行ったところ、粗化処理を行ったサンプルでは、引き続きNG発生率は0%であったのに対して、粗化処理を行わないサンプルでは、熱衝撃試験前にNGでなかった75サンプル中15サンプルがNG(NG発生率20%)になった。
As the connection resistance for each bump, a sample having a bump having a connection resistance of 10 mΩ or more per bump was determined to be conductive NG (conductivity failure). As a result, as shown in the table, in the sample in which the roughening process was performed on the
したがって、配線層22表面の粗化処理は、半導体チップ41と配線層22との低抵抗接続の実現およびその接続信頼性の向上に大きく寄与していることがデータ上で確かめられた。
Therefore, it was confirmed in the data that the roughening treatment of the surface of the
次に、図7は、図6に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果(初期導通評価)を示す表である。ここで表面粗さは、JISで規定された十点平均粗さRzで示している。図7におけるRz=0.2μmは、図6の粗化処理なしの場合に相当し、図7におけるRz=0.75μmは、図6の粗化処理ありの場合に相当している。図7に示すように、配線層22の粗化処理後の表面粗さRzが0.45μmまで大きくなると、初期導通評価としてほぼNG発生がなくなり、よってこの値を超えるようなRzにすることが好ましいと考えられる。Rzが2.5μmまで大きくなっても初期導通評価として問題ないことも判明した。
Next, FIG. 7 is a table showing the results (initial continuity evaluation) of the difference in the occurrence frequency of defects due to the difference in surface roughness after roughening in the evaluation shown in FIG. Here, the surface roughness is indicated by a ten-point average roughness Rz defined by JIS. Rz = 0.2 μm in FIG. 7 corresponds to the case without the roughening process in FIG. 6, and Rz = 0.75 μm in FIG. 7 corresponds to the case with the roughening process in FIG. As shown in FIG. 7, when the surface roughness Rz after the roughening treatment of the
1…配線板素材、2…配線板素材、3…配線板素材、11…絶縁層、11A…プリプレグ、12…絶縁層、12A…プリプレグ、13…絶縁層、13A…プリプレグ、14…絶縁層、14A…プリプレグ、15…絶縁層、21…配線層(配線パターン)、21A…金属箔(銅箔)、22…配線層(配線パターン)、22a…粗化表面、22A…金属箔(銅箔)、23…配線層(配線パターン)、23A…金属箔(銅箔)、24…配線層(配線パターン)、24A…金属箔(銅箔)、25…配線層(配線パターン)、26…配線層(配線パターン)、26A…金属箔(銅箔)、31、32、34、35…層間接続体(導電性組成物印刷による導電性バンプ)、33…スルーホール導電体、41…半導体チップ、42…導電性バンプ(Auスタッドバンプ)、51…アンダーフィル樹脂、51A…アンダーフィル樹脂(硬化前)、61、62…はんだレジスト、71…部品用開口部、72…貫通孔。
DESCRIPTION OF
Claims (10)
前記第1の絶縁層に対して積層状に位置する第2の絶縁層と、
前記第2の絶縁層に埋設された、端子パッドを有する半導体チップと、
前記第1の絶縁層と前記第2の絶縁層とに挟まれて設けられた、前記半導体チップ用の実装用ランドを含む配線パターンと、
前記半導体チップの前記端子パッドと前記配線パターンの前記実装用ランドとの間に挟設され、該端子パッドと該実装用ランドとを電気的、機械的に接続する導電性バンプと、
前記半導体チップと前記第1の絶縁層および前記配線パターンとの間に設けられた樹脂と、を具備し、
前記配線パターンが、前記導電性バンプとの接続信頼性を増すように前記実装用ランドの部位における前記導電性バンプの側の表面が粗化されており、かつ前記第2の絶縁層との接着性を増すように前記第2の絶縁層側の表面が粗化されていること
を特徴とする部品内蔵配線板。 A first insulating layer;
A second insulating layer positioned in a stack with respect to the first insulating layer;
A semiconductor chip having a terminal pad embedded in the second insulating layer;
Said first insulating layer and provided sandwiched between the second insulating layer, said containing a mounting land for the semiconductor chip no wiring pattern,
Conductive bumps sandwiched between the terminal pads of the semiconductor chip and the mounting lands of the wiring pattern, and electrically and mechanically connecting the terminal pads and the mounting lands;
Anda resin provided between the semiconductor chip and the first insulating layer and the wiring pattern,
The surface of the mounting land at the side of the conductive bump is roughened so that the connection reliability of the wiring pattern with the conductive bump is increased, and the wiring pattern is bonded to the second insulating layer. the wiring board is a surface of the second insulating layer side to increase the sexual characterized that you have been roughened.
前記少なくとも2つの絶縁層の間に挟まれて設けられた第2の配線パターンと、
前記第2の絶縁層の積層方向一部を貫通して前記配線パターンの面と前記第2の配線パターンの面との間に挟設され、かつ導電性組成物からなり、かつ積層方向に一致する軸を有し該軸の方向に径が変化している形状である層間接続体と
をさらに具備することを特徴とする請求項1記載の部品内蔵配線板。 The second insulating layer is a stack of at least two insulating layers;
A second wiring pattern provided between the at least two insulating layers;
The second insulating layer penetrates a part in the stacking direction and is sandwiched between the surface of the wiring pattern and the surface of the second wiring pattern, and is made of a conductive composition and coincides with the stacking direction. 2. The component built-in wiring board according to claim 1, further comprising: an interlayer connection body having a shaft that has a shape that changes in diameter in a direction of the shaft.
前記配線パターンの表面を前記ランドの部分を含めて粗化する工程と、
端子パッドを有し該端子パッド上に導電性バンプが形設された半導体チップを、前記粗化がされた配線パターンの前記ランドの位置に前記導電性バンプの位置を合わせてフリップ接続する工程と、
前記第1の絶縁板とは異なる第2の絶縁板中に、前記フリップ接続がされた前記半導体チップを埋め込むように、前記配線パターンの前記表面が粗化されたことによる前記表面との接着性向上を利用しつつ前記第1の絶縁板に積層状に前記第2の絶縁板を一体化する工程と
を具備することを特徴とする部品内蔵配線板の製造方法。 Patterning a metal foil laminated on the first insulating plate, forming a wiring pattern including lands for mounting a semiconductor chip; and
A step of including Umate roughen the surface portions of the land of the wiring pattern,
A step of flip-connecting a semiconductor chip having a terminal pad and a conductive bump formed on the terminal pad by aligning the position of the conductive bump with the position of the land of the roughened wiring pattern; ,
Adhesiveness to the surface by roughening the surface of the wiring pattern so as to embed the flip-connected semiconductor chip in a second insulating plate different from the first insulating plate And a step of integrating the second insulating plate in a laminated form with the first insulating plate while utilizing the improvement .
前記第1の絶縁板に積層状に前記第2の絶縁板を一体化する前記工程が、前記第2の絶縁板の前記層間接続体の前記頭部が、前記粗化がされた前記配線パターンに接触するようになされること
を特徴とする請求項5記載の部品内蔵配線板の製造方法。 The second insulating plate is a laminate of at least two insulating layers, and a second wiring pattern sandwiched between the at least two insulating layers, and a surface of the second wiring pattern The head is exposed through a part of the second insulating plate in the laminating direction and is made of a conductive composition and has an axis that coincides with the laminating direction and has a diameter in the direction of the axis. An interlayer connection body having a changing shape,
The wiring pattern in which the step of integrating the second insulating plate in a laminated form with the first insulating plate includes the roughening of the head portion of the interlayer connection body of the second insulating plate. The method of manufacturing a component built-in wiring board according to claim 5, wherein the component built-in wiring board is in contact with the component.
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