JP5169636B2 - Ｉｑ信号発生器を有効に実施するためのシステム及び方法 - Google Patents

Description

関連出願への相互参照
本出願は、２００７年８月１４日出願の「デバイス不整合補正を有する２分割発生器」という名称の米国特許仮出願第６０／９６４、７６６号における優先権を請求する。この関連出願は、本出願人が所有し、かつ本明細書において引用により組み込まれている。
本発明は、一般的に電子情報を転送するための技術に関するもので、より詳細には、ＩＱ信号発生器を有効に実施するためのシステム及び方法に関する。

電子情報を転送するための有効な方法を実施することは、現代の電子システムの設計者及び製造業者に対して重要な考慮事項である。しかし、有効にデータを転送するシステムを実施することは、システム設計者に対して相当の困難を発生させる可能性がある。例えば、システム機能及び性能を増大させる要求の高まりは、より多くのシステム処理電力を必要とし、付加的なハードウエアリソースを必要とする場合がある。処理量及びハードウエア要件の増加はまた、増加する生産コスト及び運用非効率性により相応の有害な経済的影響を生じるであろう。

更に、様々な高度な転送作動を実行するためのシステム機能強化は、システムユーザに付加的な利益を提供することができるが、様々なシステム構成要素の制御及び管理に対する要求を増加させる恐れもある。例えば、無線によりデジタル画像データを転送する高度な電子システムは、関連のデジタルデータの量が多くかつ複雑であることから、有効な実施によって利益を受けると考えられる。

米国特許仮出願第６０／９６４、７６６号

システムリソースへの要求の増加及びデータマグニチュードの相当な増加のために、データ転送システムを実施しかつ利用するための新技術を開発することは、関連する電子技術に関する重要な課題であることが明らかである。従って、上述の全ての理由により、電子情報を転送するための有効システムを開発することは、依然として現代の電子システムの設計者、製造業者、及びユーザに対して重要な考慮事項である。

本発明により、ＩＱ信号発生器を有効に実施するためのシステム及び方法を開示する。ある一定の実施形態によれば、ＩＱ信号発生器は、Ｉ信号を発生するマスターラッチ及びＱ信号を発生するスレーブラッチを含む。一実施形態では、マスターラッチは、トランジスタＱ５及びトランジスタＱ６を有するマスターデータ回路、トランジスタＱ７及びトランジスタＱ８を有するマスターラッチ回路、並びにトランジスタＱ１及びトランジスタＱ２を有するマスタークロック回路を含むように相補型トランジスタ対で実施される。スレーブラッチも同様に、トランジスタＱ９及びトランジスタＱ１０を有するスレーブデータ回路、トランジスタＱ１１及びトランジスタＱ１２を有するスレーブラッチ回路、並びにトランジスタＱ３及びトランジスタＱ４を有するスレーブクロック回路を含むように相補型トランジスタ対で実施される。

一実施形態では、電流源Ａは、マスタークロックトランジスタ対のトランジスタＱ１及びＱ２のソースに作動電流Ａを供給する。マスタークロックトランジスタ対のトランジスタＱ１のドレーンは、マスターデータトランジスタ対のトランジスタＱ５及びトランジスタＱ６のソースに接続されている。トランジスタＱ２のドレーンは、スレーブデータトランジスタ対のトランジスタＱ９及びトランジスタＱ１０のソースに接続されている。この実施形態では、電流源Ｂは、スレーブクロックトランジスタ対のトランジスタＱ３及びトランジスタＱ４のソースに作動電流Ｂを供給する。スレーブクロックトランジスタ対のトランジスタＱ３のドレーンは、マスターラッチトランジスタ対のトランジスタＱ７及びトランジスタＱ８のソースに接続されている。トランジスタＱ４のドレーンは、スレーブラッチトランジスタ対のトランジスタＱ１１及びトランジスタＱ１２のソースに接続されている。

一実施形態では、マスタークロックトランジスタ対は、クロックトランジスタＱ１及びＱ２のドレーン間に接続された抵抗Ｒ１を有する。同様に、スレーブクロックトランジスタ対は、クロックトランジスタＱ３及びＱ４のドレーン間に接続された抵抗Ｒ２を有する。抵抗Ｒ１は、Ｑ１、Ｑ５、及びＱ６間のソース−ドレーン接続、並びにＱ２、Ｑ９、及びＱ１０間のソース−ドレーン接続におけるインピーダンスを具体的に定めることを助ける。同様に、抵抗Ｒ２は、Ｑ３、Ｑ７、及びＱ８間のソース−ドレーン接続、並びにＱ４、Ｑ１１、及びＱ１２間のソース−ドレーン接続におけるインピーダンスを具体的に定めることを助ける。

上述の交差結合電流源技術は、ある一定のデバイス不整合を補正するために使用される。電流源Ａは、マスタークロック回路、マスターデータ回路、及びスレーブデータ回路に対して作動電流Ａを発生し、かつ電流源Ｂは、スレーブクロック回路、マスターラッチ、及びスレーブラッチに対して作動電流Ｂを発生する。更に、固定抵抗Ｒ１及びＲ２は、マスタークロック回路及びスレーブクロック回路内のある一定の構成要素間のデバイス不整合を補正する固定インピーダンスを供給するために利用される。上述の全ての理由により、本発明は、ＩＱ信号発生器を有効に実施するための改善されたシステム及び方法を提供する。

本発明は、データ伝送システムの改善に関する。以下の説明は、当業者が本発明を作成し、使用することを可能にするように示されており、特許出願及びその要件の関連において提供する。開示した実施形態に対する様々な変更は、当業者には容易に明らかになるであろうし、本明細書の包括的な原理は、他の実施形態に適用することができる。従って、本発明は、図示の実施形態に限定するように意図したものではなく、本明細書に説明した原理及び特徴に矛盾しない最大の範囲が与えられるものとする。

本発明は、ＩＱ信号発生器を有効に実施するためのシステム及び方法として本明細書中に説明し、Ｉ信号を発生するマスターラッチ及びＱ信号を発生するスレーブラッチを含む。マスターラッチは、マスターデータ回路、マスターラッチ回路、及びマスタークロック回路を含む。スレーブラッチは、スレーブデータ回路、スレーブラッチ回路、及びスレーブクロック回路を含む。交差結合電流源技術が、ある一定のデバイス不整合を補正するために使用される。電流源Ａは、マスタークロック回路、マスターデータ回路、及びスレーブデータ回路に対して作動電流Ａを発生し、かつ電流源Ｂは、スレーブクロック回路、マスターラッチ、及びスレーブラッチに対して作動電流Ｂを発生する。更に、抵抗を利用して、マスタークロック回路及びスレーブクロック回路内のある一定の構成要素間のデバイス不整合を補正するための固定インピーダンスを供給する。

ここで図１を参照すると、本発明の一実施形態によるデータ伝送システム１１０のブロック図が示されている。図１の実施形態では、データ伝送システム１１０は、送信機１１４及び受信機１２２を含むがこれらに限定されない。代替実施形態では、データ伝送システム１１０は、図１の実施形態に関連して説明するこれらの構成要素及び構成のある一定のものに加えて又はその代わりの構成要素及び構成を使用して実施することができる。

データ伝送システム１１０の図１の実施形態では、送信機１１４は、データ変調器１２６を利用して、初期データ１１６をあらゆる適切な情報源から受信する。次に、データ変調器１２６は、搬送波１３０を使用して初期データ１１６を変調する。ドライバ１３４は、変調された初期データ１１６を伝送データ１１８としてあらゆる適切な形式の伝送チャンネル上に出力する。次に、データ伝送システム１１０の受信機１２２は、伝送データ１１８を受信しかつ処理して、それによって最終データ１３８をあらゆる適切なデータ送信先へ供給することができる。更に、受信機１２２の実施及び利用に関する更なる詳細は、図２から図８に関連して以下に説明する。

ここで図２を参照すると、本発明により、図１の受信機１２２の一実施形態に関するブロック図が示されている。図２の実施形態では、受信機１２２は、ＩＱ信号発生器２２２及び混合器２３０を含むことができるが、これらに限定されない。代替実施形態では、受信機１２２は、図２の実施形態に関連して説明されるこれらの構成要素及び構成のある一定のものに加えて又はその代わりの構成要素及び構成を使用して実施することができる。様々な実施形態では、受信機１２２は、テレビのチューナ、携帯電話のようなあらゆる他の適切な形式の電子装置として実施することができる。

ＩＱ信号発生器は、単一のクロック源から同相（Ｉ）信号及び直交（Ｑ）信号を含む直交信号を発生させるために多くの用途で幅広く使用される。例えば、「単側波帯変調（ＳＳＢ）」を使用した典型的な通信システムにおいては、元信号の２つのバージョンが、同じく相互に対して９０度位相が異なる搬送波と混合される。混合された生成物を加算又は減算することにより、上側波帯又は下側波帯変調信号が生じる。９０度の位相シフトの精度は、混合器２３０の効率及び出力信号内の不要な異質のイメージの最小化に対して重要である。

図２の実施形態では、伝送データ１１８は、あらゆる望ましいデータソースから受信することができ、かつあらゆる適切なデータフォーマットに符号化することができる。例えば、一実施形態では、伝送データ１１８は、データ伝送システム１１０（図１）の送信機１１４から受信することができる。図２の実施形態では、ＩＱ信号発生器２２２は、クロック信号２１８を受信し、これに応答して、混合器２３０に供給されるＩ信号２６６及びＱ信号２８８を含む直交信号を発生する。これらの直交信号（Ｉ及びＱ）は、同一又は類似の波形（通常、クロック周波数の半分でクロック２１８から導かれる）で実施することが好ましい。しかし、直交信号は、互いに対して公称９０度位相が異なる。

次に、混合器２３０は、直交信号を利用して、最終データ１３８を生成するために伝送データ１１８を復調する。ある一定の実施形態では、受信機１２２は、所定の時点で一方の側波帯（上側又は下側）のみを利用する単側波帯受信機として実施することができる。更に、位相差が正確に９０度ではない何らかのＩＱ位相の不整合は、通常、他の周囲の送信された信号からの異質なイメージ信号の不要な発生を生じる。更に、ＩＱ信号発生器の実施及び利用に関する更なる詳細を図３から８に関連して以下に説明する。

ここで図３を参照すると、基本的ＩＱ信号発生器３１０の一実施形態の概略図が示されている。図３の概略図は、例示の目的で示されており、代替実施形態では、ＩＱ信号発生器は、図３の実施形態に関連して説明されるこれらの構成要素及び機能のある一定のものに加えて又はその代わりの構成要素及び機能を使用して実施することができる。
図３の実施形態は、クロック源（ＣＬＫ）２１８及びマスター・スレーブ・フリップフロップ（ＦＦ）を含むＩＱ信号発生器３１０を示している。図３の実施形態では、マスター・スレーブＦＦは、あらゆる有効な態様で実施することができるマスターラッチ３２２及びスレーブラッチ３４４を含む。例えば、一実施形態では、マスターラッチ３２２及びスレーブラッチ３４４は、エッジトリガ型マスター・スレーブＦＦを生成するために組み合わせて作動するレベルトリガ型Ｄラッチとしてそれぞれ実施することができる。マスター及びスレーブラッチは、それぞれ、ラッチ入力Ｄ、クロック入力Ｃ、非反転ラッチ出力Ｑ、及び反転ラッチ出力ＱＢを有する。ラッチ入力Ｄ上のデータは、ラッチクロック入力Ｃの正のレベルにおいてラッチ出力Ｑに送られ、かつラッチ出力ＱＢにおいて反転される。

図３の実施形態では、マスターラッチ３２２及びスレーブラッチ３４４は、スレーブラッチクロック入力Ｃ２上のインバータのためにクロック２１８の逆位相上にラッチされる。通常、スレーブ出力ＱＢ２は、マスター入力Ｄ１にフィードバックされて２分割機能を生じる。図３の実施形態では、インバータ３４８は、マスター出力Ｑ１に追加されており、インバータ３５２及び３５６は、マスター／スレーブＱ及びＱＢ負荷を適合させるためにスレーブ出力Ｑ２に追加されている。２分割機能は、マスター出力Ｑからマスター入力Ｄへの全体的な反転により依然として達成される。更に、ＩＱ信号発生器３１０の実施及び利用に関する更なる詳細を図４に関連して以下に説明する。

ここで図４を参照すると、図３のＩＱ信号発生器３１０のある一定の機能を例示する例示的タイミング図表が示されている。図４の概略図は、例示の目的で示されている。代替実施形態では、ＩＱ信号発生器は、図４の実施形態に関連して説明されるこれらの波形、タイミング関係、及び機能性のある一定のものに加えて又はその代わりの波形、タイミング関係、及び機能性を容易に利用することができる。

図４の実施形態では、Ｉ信号２６６及びＱ信号２８８は、クロック信号（ＣＬＫ）２１８の半分の周波数で作動し、９０度の位相シフトにより分離されている。この種のＩＱ信号発生器３１０に対するＩ及びＱの位相分離が、入力クロック負荷サイクル及びマスターラッチ３２２とスレーブラッチ３４４間の成分不整合に直接関連していることに注意されたい。本発明を説明するために、入力クロック２１８は、固定の５０：５０の負荷サイクルを有することを仮定している。図３のＩＱ信号発生器３１０は、通常、Ｉ信号２６６がＱ信号２８８より９０度進んでいるＩＱ信号を生成する。

ここで図５を参照すると、図２の受信機１２２に対する例示的ＩＱ不整合特性を示すグラフを示している。図５の概略図は、例示の目的のために示されており、代替実施形態では、ＩＱ不整合は、図５の実施形態に関連して説明されるこれらの波形及び特性のある一定のものに加えて又はその代わりの波形及び特性を生じる場合がある。
図５のグラフは、水平軸上に周波数、垂直軸上に振幅を示している。図５のグラフは、受信機１２２によって供給される最終データ１３８（図２）を示している。図５の実施例では、最終データ１３８は、望ましい信号５１２及び望ましくないイメージ信号５１６を含む。イメージ信号５１６は、受信機１２２によって受信されることが意図された指定の信号源以外の信号源からの偽の高周波伝送中に生じる場合がある。

ＩＱ復調を利用するシステムでは、イメージ信号５１６の適切なイメージ除去は、Ｉ信号２６６とＱ信号２８８の間の位相差が９０度である場合に達成されるであろう。位相差が９０度より大きくなるか又は小さくなる場合、イメージ除去が低下する。高品質デジタルブロードキャストシステムでは、良好なイメージ除去が受信機に要求される。殆どのデジタルブロードキャストシステムでは、７５ｄＢを超えるイメージ除去が要求される。下記の式は、イメージ除去（ＩＭＲ）と相対的Ｉ及びＱ位相誤差間の関係を示している。
ＩＭＲ＝１０Ｌｏｇ（（１−ｃｏｓδθ）／（１＋ｃｏｓδθ））
ここで、δθは、Ｉ及びＱ信号間の相対位相誤差であり、ＩＭＲは、要求されるイメージ除去である。−８０ｄＢのイメージ除去を達成するために、０．０１度の相対的位相誤差が、Ｉ信号２６６とＱ信号２８８の間に必要になる。イメージ信号５１６の相対的大きさは、通常、ＩＱ不整合の量に比例する。ＩＱ不整合補正を実施するための有効技術を図７及び図８と共に以下に更に説明する。

ここで図６を参照すると、考えられるＩＱ不整合を有するＩＱ信号発生器６１０の一実施形態に関する概略図を示している。図６の概略図は、例示の目的のために示されており、代替実施形態では、ＩＱ信号発生器は、図６の実施形態に関連して説明されるこれらの構成要素及び機能性のある一定のものに加えて又はその代わりの構成要素及び機能性で実施することができる。
図６の実施形態は、ＣＭＯＳ処理において実施される２分割回路を示している。図６の実施形態では、トランジスタＱ１、Ｑ２、Ｑ５、Ｑ６、Ｑ７、及びＱ８は、マスターラッチ（Ｄタイプ）を形成し、かつトランジスタＱ３、Ｑ４、Ｑ９、Ｑ１０、Ｑ１１、及びＱ１２は、スレーブラッチ（Ｄタイプ）を形成する。スレーブラッチの出力は、マスターラッチ（１８０度の位相外れ）を駆動して、２分割機能を生じることに注意されたい。同相出力（Ｉ）は、マスターラッチ出力から取り出され、かつ直交出力（Ｑ）は、スレーブラッチ出力から取り出される。

図６の実施形態のある一定の要素は、図３の対応する要素（例えば、マスターラッチ３２２、スレーブラッチ３４４、及び入出力信号のある一定のもの）に類似している基本的作動機能を有する。図６の実施形態では、ＩＱ信号発生器６１０は、電流モード論理（ＣＭＬ）技術を利用して実施することができる。図６の実施形態では、ＩＱ信号発生器６１０は、相補型トランジスタ対を利用して、Ｉ信号２６６、反転ＩＢ信号２６８、Ｑ信号２８８、及び反転ＱＢ信号２９０を発生させるための相補的入力信号対を受信する。相補的入力クロック信号対（Ｃｌｋ２１８及びＣｌｋＢ２２０）は、反転信号対として実施される。

図６の実施形態では、マスターラッチは、マスターデータトランジスタ対（トランジスタＱ５及びＱ６）、マスターラッチトランジスタ対（トランジスタＱ７及びＱ８）、及びマスタークロックトランジスタ対（トランジスタＱ１及びＱ２）を含む。同様に、スレーブラッチは、スレーブデータトランジスタ対（トランジスタＱ９及びＱ１０）、スレーブラッチトランジスタ対（トランジスタＱ１１及びＱ１２）、及びスレーブクロックトランジスタ対（トランジスタＱ３及びＱ４）を含む。従って、図６の実施形態では、ＣＭＬ２分割機能は、２つの差動ラッチ（クロック信号の逆位相でクロック供給されるスレーブラッチが後置されたマスターラッチ）を直列接続することにより達成することができる。ある一定の実施形態では、ＩＱ信号発生器６１０のタイミング特性は、図４のタイミング図中に上述のように描いたタイミング特性に類似しているであろう。

図６の実施形態では、電流源Ａ（６１８）は、マスタークロックトランジスタ対（Ｑ１及びＱ２）のソースに供給される作動電流Ａを発生させて、マスターラッチの構成要素を作動させる。同様に、電流源Ｂ（６２２）は、スレーブクロックトランジスタ対（Ｑ３及びＱ４）のソースに供給される作動電流Ｂを発生させて、スレーブラッチの構成要素を作動させる。図６の実施形態では、マスターラッチとスレーブラッチの間の構成要素不整合は、Ｉ信号２６６とＱ信号２８８の間の不都合なＩＱ不整合を生じる場合がある。

例えば、電流源Ａ（６１８）及び電流源Ｂ（６２２）が同一の電気的属性を持たない場合、作動電流Ａが作動電流Ｂと異なるために、ＩＱ不整合が生じる場合がある。更に、マスタークロックトランジスタ対内のトランジスタ（Ｑ１及びＱ２）が完全に適合していない場合、ＩＱ不整合が生じる場合がある。更に、スレーブクロックトランジスタ対内のトランジスタ（Ｑ３及びＱ４）が完全には適合していない場合、ＩＱ不整合が生じる場合がある。ＩＱ不整合補正を実行するためのある一定の有効技術を本発明により図７、図８に関連して以下に説明する。

ここで図７を参照すると、本発明によりＩＱ不整合補正を有するＩＱ信号発生器７１０の第１の実施形態に関する概略図を示している。図７の概略図は、例示の目的のために示されており、代替実施形態では、本発明は、図７の実施形態に関連して説明されるこれらの構成要素及び機能性のある一定のものに加えて又はその代わりの構成要素及び機能性を実施することができる。
図７の実施形態は、ＣＭＯＳ処理において実施される２分割回路を示している。図７の実施形態では、トランジスタＱ１、Ｑ２、Ｑ５、Ｑ６、Ｑ７、及びＱ８は、マスターラッチ（Ｄタイプ）を形成し、かつトランジスタＱ３、Ｑ４、Ｑ９、Ｑ１０、Ｑ１１、及びＱ１２は、スレーブラッチ（Ｄタイプ）を形成する。スレーブラッチの出力は、マスターラッチ（１８０度の位相外れ）を駆動して、２分割機能を生じることに注意されたい。同相出力（Ｉ）は、マスターラッチ出力から取り出され、かつ直交出力（Ｑ）は、スレーブラッチ出力から取り出される。

図７の実施形態では、ＩＱ信号発生器７１０は、電流モード論理（ＣＭＬ）技術を利用して実施することができる。図７の実施形態では、ＩＱ信号発生器７１０は、相補型トランジスタ対を利用して、Ｉ信号２６６、反転ＩＢ信号２６８、Ｑ信号２８８、及び反転ＱＢ信号２９０を発生させるための相補的入力信号対を受信する。相補的入力クロック信号対（Ｃｌｋ２１８及びＣｌｋＢ２２０）は、反転信号対として実施される。

図７の実施形態では、マスターラッチは、マスターデータトランジスタ対（トランジスタＱ５及びＱ６）、マスターラッチトランジスタ対（トランジスタＱ７及びＱ８）、及びマスタークロックトランジスタ対（トランジスタＱ１及びＱ２）を含む。同様に、スレーブラッチは、スレーブデータトランジスタ対（トランジスタＱ９及びＱ１０）、スレーブラッチトランジスタ対（トランジスタＱ１１及びＱ１２）、及びスレーブクロックトランジスタ対（トランジスタＱ３及びＱ４）を含む。従って、図７の実施形態では、ＣＭＬ２分割機能は、マスターラッチにクロック信号の逆位相でクロック供給されるスレーブラッチが後置された２つの差動ラッチを直列接続することにより達成することができる。ある一定の実施形態では、ＩＱ信号発生器７１０のタイミング特性は、図４のタイミング図中に上述のように描いたタイミング特性に類似しているであろう。

図７の実施形態では、電流源Ａ（６１８）は、マスタークロックトランジスタ対（Ｑ１及びＱ２）のソースに供給される作動電流Ａを発生させる。同様に、電流源Ｂ（６２２）は、スレーブクロックトランジスタ対（Ｑ３及びＱ４）のソースに供給される作動電流Ｂを発生させる。図７の実施形態では、ＩＱ信号発生器７１０内のＩＱ不整合補正を高めるように作動電流Ａ及び作動電流Ｂを有効に分布させる改善された作動電流分配技術を開示している。特に、クロックトランジスタ対（Ｑ１、Ｑ２、Ｑ３、及びＱ４）のドレーン間の接続、並びにデータトランジスタ対（Ｑ５、Ｑ６、Ｑ９、及びＱ１０）及びラッチトランジスタ対（Ｑ７、Ｑ８、Ｑ１１及びＱ１２）のソース接続に注意すべきである。

通常、所定のクロックトランジスタ対のドレーン接続は、上記図６に示すように、同一のマスター／スレーブラッチからデータトランジスタ対及びラッチトランジスタ対に接続される。しかし、図７の実施形態では、所定のクロックトランジスタ対のドレーン接続は、マスターラッチ及びスレーブラッチの両方からデータトランジスタ対に接続される。他のクロックトランジスタ対からのドレーン接続は、マスターラッチ及びスレーブラッチ両方からラッチトランジスタ対に接続される。これらの交差接続ラッチトランジスタ対（マスター及びスレーブ）のそれぞれは、共通の電流源Ｂ（６２２）を共有し、かつこれらの交差接続データトランジスタ対（マスター及びスレーブ）のそれぞれは、同様に共通の電流源Ａ（６１８）を共有するので、電流源トランジスタ６１８及び６２２内のいかなるデバイス不整合も、ここではＩＱ信号発生器７１０に全く影響を与えない。

図７の実施形態では、電流源Ａ（６１８）は、マスタークロックトランジスタ対のトランジスタＱ１及びトランジスタＱ２のソースに作動電流Ａを供給する。マスタークロックトランジスタ対のトランジスタＱ１のドレーンは、マスターデータトランジスタ対のトランジスタＱ５及びトランジスタＱ６のソースに接続されている。トランジスタＱ２のドレーンは、スレーブデータトランジスタ対のトランジスタＱ９及びトランジスタＱ１０のソースに接続されている。この実施形態では、電流源Ｂ（６２２）は、スレーブクロックトランジスタ対のトランジスタＱ３及びトランジスタＱ４のソースに作動電流Ｂを供給する。スレーブクロックトランジスタ対のトランジスタＱ３のドレーンは、マスターラッチトランジスタ対のトランジスタＱ７及びトランジスタＱ８のソースに接続されている。トランジスタＱ４のドレーンは、スレーブラッチトランジスタ対のトランジスタＱ１１及びトランジスタＱ１２のソースに接続されている。

図７の実施形態では、マスタークロックトランジスタ対は、クロックトランジスタＱ１及びＱ２のドレーン間に接続された抵抗Ｒ１を有する。同様に、スレーブクロックトランジスタ対は、クロックトランジスタＱ３及びＱ４のドレーン間に接続された抵抗Ｒ２を有する。クロックトランジスタＱ１及びＱ２は、それらのデバイス不整合が考えられる場合、相対ＩＱ位相誤差に支配的な影響を及ぼす場合がある。抵抗Ｒ１は、Ｑ１、Ｑ５、及びＱ６の間のソース−ドレーン接続、並びにＱ２、Ｑ９、及びＱ１０の間のソース−ドレーン接続におけるインピーダンスを具体的に定めることを助けるものである。同様に、クロックトランジスタＱ３及びＱ４は、それらのデバイス不整合が考えられる場合、相対ＩＱ位相誤差に支配的な影響を及ぼす場合がある。抵抗Ｒ２は、Ｑ３、Ｑ７、及びＱ８の間のソース−ドレーン接続、並びにＱ４、Ｑ１１、及びＱ１２の間のソース−ドレーン接続におけるインピーダンスを具体的に定めることを助けるものである。

抵抗Ｒ１を持たないＱ１のドレーン、及びＱ５及びＱ６のソースの接点を見ると、所定のインピーダンスとＱ１及びＱ２のゲートとしての高インピーダンスとの間の接点スイッチが、オン及びオフを切り換える。これは、ＩＱ信号発生器７１０から生じる相対位相誤差に寄与する。Ｑ１及びＱ２のドレーンにわたる抵抗Ｒ１によって、抵抗Ｒ１と抵抗Ｒ１を流れる電流とは、ドレーン及びソース接続のインピーダンスを具体的に定める。

抵抗Ｒ２を持たないＱ３のドレーン、並びにＱ７及びＱ８のソースの接点を見ると、所定のインピーダンスとＱ３及びＱ４のゲートとしての高インピーダンスとの間の接点スイッチが、オン及びオフを切り換える。これは、ＩＱ信号発生器７１０から生じる相対位相誤差に寄与する。Ｑ３及びＱ４のドレーンにわたる抵抗Ｒ２によって、抵抗Ｒ２と抵抗Ｒ２を流れる電流とは、ドレーン及びソース接続のインピーダンスを具体的に定める。上述の全ての理由により、本発明は、ＩＱ信号発生器を有効に実施するための改善されたシステム及び方法を提供する。

ここで図８を参照すると、本発明によりＩＱ不整合補正を有するＩＱ信号発生器８１０の第２の実施形態に関する概略図を示している。図８の概略図は、例示の目的のために示されており、代替実施形態では、本発明は、図８の実施形態に関連して説明されるこれらの構成要素及び機能性のある一定のものに加えて又はその代わりの構成要素及び機能性を実施することができる。

図８の実施形態は、ＩＱ信号発生器８１０が、図８の実施形態では図７の抵抗Ｒ１及び抵抗Ｒ２を含まないことを除いて、上述の図７の実施形態と同一である。一方、ＩＱ信号発生器８１０は、図７のＩＱ信号発生器７１０において抵抗Ｒ１及びＲ２によって実行されるそれらの機能と同一又は同様な機能を実行するために電流源８１４、８２２及び８２６を置換する。図７の実施形態と同一の名称、番号、及び構成された要素に関する以前の開示及び説明は、図８のＩＱ信号発生器８１０の対応する要素及び構成に関して本明細書において引用により組み込まれている。

図８の実施形態では、クロックトランジスタ対のドレーンインピーダンスは、電流源８１４、８１８、８２２、及び８２６により固定される。電流源インピーダンスは、クロックトランジスタ対のドレーン負荷を固定し、クロックトランジスタのドレーンで所定のインピーダンスを供給する。図８の実施形態では、電流源８１４のドレーンは、マスタートランジスタ対からトランジスタＱ１のドレーンに接続されており、かつ電流源８１８のドレーンは、スレーブトランジスタ対からトランジスタＱ３のドレーンに接続されている。同様に、電流源８２２のドレーンは、マスタートランジスタ対からトランジスタＱ２のドレーンに接続されており、かつ電流源８２６のドレーンは、スレーブトランジスタ対からトランジスタＱ４のドレーンに接続されている。

以上、本発明をある一定の実施形態を参照して説明した。他の実施形態についても、本発明の開示を考慮すれば当業者には明らかであろう。例えば、本発明は、上述の実施形態に説明したもの以外の構成及び技術を使用して容易に実施することができると考えられる。更に、本発明は、上記以外のシステムと共に有効に使用することができるであろう。従って、説明した実施形態に関するこれら及び他の変形は、特許請求の範囲によってのみ限定される本発明によって網羅されるものとする。

本発明の一実施形態によるデータ伝送システムのブロック図である。 本発明による図１の受信機の一実施形態に関するブロック図である。 ＩＱ信号発生器の一実施形態の概略図である。 図３のＩＱ信号発生器のある一定の機能を示す例示的タイミング図である。 図２の受信機における考えられるＩＱ不整合特性を示すグラフである。 考えられるＩＱ不整合を有するＩＱ信号発生器の一実施形態に関する概略図である。 本発明によりＩＱ不整合補正を有するＩＱ信号発生器の第１の実施形態に関する概略図である。 本発明によりＩＱ不整合補正を有するＩＱ信号発生器の第２の実施形態に関する概略図である。

符号の説明

１１０ データ伝送システム
１１４ 送信機
１２２ 受信機
１２６ データ変調器

Claims (20)

1. ＩＱ信号発生器を実施するためのシステムであって、
   マスターデータ回路と、マスターラッチ回路と、マスタークロック回路とを含む、Ｉ信号を発生するマスターラッチと、
   スレーブデータ回路と、スレーブラッチ回路と、スレーブクロック回路とを含む、Ｑ信号を発生するスレーブラッチと、
   前記マスタークロック回路と、前記マスターデータ回路と、前記スレーブデータ回路とに対して作動電流Ａを発生する電流源Ａと、
   前記スレーブクロック回路と、前記マスターラッチと、前記スレーブラッチとに対して作動電流Ｂを発生する電流源Ｂと、
   を含むことを特徴とするシステム。
2. 前記ＩＱ信号発生器は、前記電流源Ａと電気電流源Ｂの間の構成要素不整合を補正して前記Ｉ信号と前記Ｑ信号の間のＩＱ不整合を防止する交差結合電流源構成で実施されることを特徴とする請求項１に記載のシステム。
3. 前記ＩＱ信号発生器は、クロック入力信号の入力周波数の半分である出力周波数で前記Ｉ信号及び前記Ｑ信号を発生する２分割デバイスとして構成され、９０度の位相分離で該Ｉ信号及び該Ｑ信号を出力することを特徴とする請求項１に記載のシステム。
4. 前記ＩＱ信号発生器は、直交信号として前記Ｉ信号及び前記Ｑ信号を、該Ｉ信号及び該Ｑ信号を利用して伝送入力信号を復調する混合器デバイスを含む高周波受信機に供給することを特徴とする請求項１に記載のシステム。
5. 前記ＩＱ信号発生器は、相補型トランジスタ対を利用して相補的入力信号を受信する差動論理回路で実施されることを特徴とする請求項１に記載のシステム。
6. 前記マスターラッチの前記相補型トランジスタ対は、前記マスターデータ回路内のマスターデータ対、前記マスターラッチ回路内のマスターラッチ対、及び前記マスタークロック回路内のマスタークロック対を含むことを特徴とする請求項５に記載のシステム。
7. 前記スレーブラッチの前記相補型トランジスタ対は、前記スレーブデータ回路内のスレーブデータ対、前記スレーブラッチ回路内のスレーブラッチ対、及び前記スレーブクロック回路内のスレーブクロック対を含むことを特徴とする請求項６に記載のシステム。
8. 前記相補的入力信号は、相補的クロック信号を含むことを特徴とする請求項７に記載のシステム。
9. 前記ＩＱ信号発生器は、ＶＢＩＡＳ入力信号を利用して前記電流源Ａ及び前記電流源Ｂを制御することを特徴とする請求項７に記載のシステム。
10. 前記マスターラッチは、前記Ｉ信号及び反転Ｉ信号を出力し、前記スレーブラッチは、前記Ｑ信号及び反転Ｑ信号を出力し、該Ｑ信号及び該反転Ｑ信号は、該マスターラッチにフィードバックループを通じてデータ入力信号として戻されることを特徴とする請求項７に記載のシステム。
11. 前記マスターデータ対は、トランジスタＱ５及びトランジスタＱ６を含み、前記マスターラッチ対は、トランジスタＱ７及びトランジスタＱ８を含み、前記マスタークロック対は、トランジスタＱ１及びトランジスタＱ２を含むことを特徴とする請求項７に記載のシステム。
12. 前記スレーブデータ対は、トランジスタＱ９及びトランジスタＱ１０を含み、前記スレーブラッチ対は、トランジスタＱ１１及びトランジスタＱ１２を含み、前記スレーブクロック対は、トランジスタＱ３及びトランジスタＱ４を含むことを特徴とする請求項１１に記載のシステム。
13. 抵抗Ｒ１が、前記トランジスタＱ１及び前記トランジスタＱ２のドレーン間に接続され、抵抗Ｒ２が、前記トランジスタＱ３及び前記トランジスタＱ４のドレーン間に同様に接続されていることを特徴とする請求項１２に記載のシステム。
14. 前記抵抗Ｒ１は、前記トランジスタＱ１及び前記トランジスタＱ２の前記ドレーンで固定インピーダンスを供給して該トランジスタＱ１と該トランジスタＱ２の間のデバイス不整合を補正し、前記抵抗Ｒ２は、同様に、前記トランジスタＱ３及び前記トランジスタＱ４の前記ドレーンで該固定インピーダンスを供給して該トランジスタＱ３と該トランジスタＱ４の間の該デバイス不整合を補正し、該抵抗Ｒ１及び該抵抗Ｒ２は、従って、前記Ｉ信号と前記Ｑ信号の間のＩＱ不整合を防止することを特徴とする請求項１２に記載のシステム。
15. 前記電流源Ａのドレーンが、前記トランジスタＱ１及び前記トランジスタＱ２のソースに接続されていることを特徴とする請求項１２に記載のシステム。
16. 前記トランジスタＱ１のドレーンが、前記トランジスタＱ５及び前記トランジスタＱ６のソースに接続され、前記トランジスタＱ２のドレーンが、前記トランジスタＱ９及び前記トランジスタＱ１０のソースに接続されていることを特徴とする請求項１５に記載のシステム。
17. 前記電流源Ｂのドレーンが、前記トランジスタＱ３及び前記トランジスタＱ４のソースに接続されていることを特徴とする請求項１２に記載のシステム。
18. 前記トランジスタＱ３のドレーンが、前記トランジスタＱ７及び前記トランジスタＱ９のソースに接続され、前記トランジスタＱ４のドレーンが、前記トランジスタＱ１１及び前記トランジスタＱ１２のソースに接続されていることを特徴とする請求項１７に記載のシステム。
19. 望ましくないイメージ信号が、前記Ｉ信号と前記Ｑ信号の間のＩＱ不整合が除去された時に高周波受信機デバイスの出力信号から取り除かれることを特徴とする請求項１に記載のシステム。
20. ＩＱ信号発生器を実施する方法であって、
    マスターデータ回路と、マスターラッチ回路と、マスタークロック回路とを含むマスターラッチによりＩ信号を発生させる段階と、
    スレーブデータ回路と、スレーブラッチ回路と、スレーブクロック回路とを含むスレーブラッチによりＱ信号を発生させる段階と、
    電流源Ａを利用して、前記マスタークロック回路と、前記マスターデータ回路と、前記スレーブデータ回路とに対して作動電流Ａを発生させる段階と、
    電流源Ｂを利用して、前記スレーブクロック回路と、前記マスターラッチと、前記スレーブラッチとに対して作動電流Ｂを発生させる段階と、
    を含むことを特徴とする方法。

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