TWI460992B - 有效實施ｉｑ產生器之系統與方法 - Google Patents

Description

有效實施IQ產生器之系統與方法

本發明大致關係於用以轉移電子資訊的技術，更有關於有效實施IQ產生器的的系統與方法。

用以轉移電子資訊的實施有效方法係為現行電子系統的設計及製造者的考量。然而，有效實施資料轉移系統可以建立用於系統設計者的主要挑戰。例如，用以增加系統功能及效能的加強需求可能需要取得更多系統處理功率及需要額外硬體資源。由於增加的生產成本及低效操作，處理上的增加或硬體要求也造成對應有害經濟衝擊。

再者，執行各種先進轉移操作之加強系統能力可以對系統使用者提供額外優點，但也可能對各種系統元件的控制及管理造成額外之需求。例如，因為數位資料的大量及複雜性，所以無線轉移數位影像資料的加強電子系統可能有利於有效實施。

由於對系統資源的需求增加及對資料量的增加，明顯地，開發用以實施及利用資料轉移系統的新技術係為有關電子技術的主要考量。因此，對於所有前述理由，轉移電子資訊的開發有效系統保留對電子系統的設計者、製造者及使用者的主要考量。

依據本發明，揭示了一種有效實施IQ產生器的系統與方法。依據一實施例，該IQ產生器包含一產生I信號的主閂鎖及產生Q信號的從閂鎖。在一實施例中，主閂鎖係以互補電晶體對加以實施，以包含：具有電晶體Q5及電晶體Q6的主資料電路；具有電晶體Q7及Q8的主閂鎖電路；及具有電晶體Q1及電晶體Q2的主時鐘電路。從閂鎖係以互補電晶體對類似地實施，以包含一具有電晶體Q9及電晶體Q10的從資料電路；具有電晶體Q11及電晶體Q12的從閂鎖電路；及具有電晶體Q3及電晶體Q4的從時鐘電路。

在一實施例中，電流源A提供操作電流A給主時鐘電晶體對的電晶體Q1及電晶體Q2的源極。主時鐘電晶體對的電晶體Q1的汲極係連接至該主資料電晶體對的電晶體Q5及電晶體Q6的源極。電晶體Q2的汲極係連接至從資料電晶體對的電晶體Q9及電晶體Q10的源極。在此實施例中，電流源B提供操作電流B給從時鐘電晶體對的電晶體Q3及電晶體Q4的源極。從時鐘電晶體的電晶體Q3的汲極係連接至主閂鎖電晶體對的電晶體Q7及電晶體Q8的源極。電晶體Q4的汲極係連接至從閂鎖電晶體對的電晶體Q11及電晶體Q12的源極。

在一實施例中，主時鐘電晶體對具有一電阻R1連接在時鐘電晶體Q1及Q2的汲極之間。同樣地，從時鐘電晶體對具有一電阻R2連接至時鐘電晶體Q3及電晶體Q4之汲極間。電阻R1協助明確界定於Q1、Q5及Q6之源－ 汲連接處及Q2、Q9及Q10間源－汲極連接處之阻抗。同樣地，電阻R2協助明確地界定於Q3、Q7及Q8間之源－汲連接處的阻抗及Q4、Q11及Q12間之源－汲連接處間之阻抗。

前述交聯電流源技術係用以補償某些裝置失配。電流源A產生操作電流A用於主時鐘電路、主資料電路、及從資料電路，及電流源B產生操作電流B，用於從時鐘電路、主閂鎖及從閂鎖。另外，固定電阻R1及R2係被用以提供固定阻抗，以補償於主時鐘電路及從時鐘電路中之某些元件間之失配。為了所有前述理由，本發明提供一改良系統與方法，用以有效地實施－IQ產生器。

本發明關係於資料傳輸系統的改良。以下說明係加以說明，以使得熟習於本技藝者可以完成及使用本發明，並可以用於專利申請及其要求。對所揭示實施例之各種修改將為熟習於本技藝者所了解，及於此之一般原理可以應用至其他實施例。因此，本發明並不想要被限制於所示之實施例，而是想要有符合於此所述之原理與特性的最寬範圍。

於此所述之本發明係為用以產生IQ產生器的系統與方法，並包含：一產生I信號的主閂鎖及一產生Q信號的從閂鎖。主閂鎖包含一主資料電路、一主閂鎖電路及一主時鐘電路。該從閂鎖包含一從資料電路、一從閂鎖電路及 一從時鐘電路。一交聯電流源技術被用以補償某些裝置的失配。一電流源A產生用於主時鐘電路、主資料電路、及從資料電路的操作電流A，及一電流源B，產生用於從時鐘電路、主閂鎖及從閂鎖的操作電流B。另外，電阻係被利用以提供固定阻抗以補償於主時鐘電路及從時鐘電路中之某元件間之裝置失配。

參考圖1，顯示依據本發明實施例之用於資料傳輸系統的方塊圖。在圖1實施例中，資料傳輸系統110包含但並不限於一傳送器114及一接收器。在其他實施例中，除了或替代配合圖1實施例討論的元件與架構，資料傳輸系統110可以使用其他元件加以實施。

在圖1之資料傳輸系統110的實施例中，發射器114利用一資料調變器126，以自任意適當資料源，接收啟始資料116。資料調變器126然後使用載波130調變啟始資料116。驅動器134輸出調變啟始資料116在任意適當類型之傳輸通道上作為傳送資料118。資料傳輸系統110的接收器122然後可以接收及處理被傳送資料118，以提供最終資料138至任意適當資料目的地。有關於接收器122的實施與利用的其他細節將配合圖2至8加以詳細討論。

參考圖2，圖1接收器122的實施例之方塊圖係依據本發明加以顯示。在圖2實施例中，接收器122可以包含但並不限於一IQ產生器222及混波器230。在其他實施例中，除了配合圖2實施例所討論之這些元件與架構之外或替代這些元件與架構下，接收器122也可以使用其他元 件與架構加以實施。在各種實施例中，接收器122可以以任何其他適當類型之電子裝置加以實施，例如電視調諧器或行動電話。

IQ產生器係密集用於很多應用中，以由單一時鐘源，產生正交信號，其包含同相(I)信號及正交(Q)信號。例如，在典型使用單側帶調變(SSB)的通訊系統中，兩版的原始信號係被與彼此相差90度與載波混合。藉由相加或減去所混合積，得到上側帶或下側帶調變信號。對混波器230的效率及在輸出信號中之不想要額外影像之最小化，90度相移的準確度係重要的。

在圖2實施例中，傳送資料118可以由任一想要資料源接收，並可以被編碼為適當資料格式。例如，在部份實施例中，傳送資料118可以被由資料傳輸系統110的傳送器114(圖1)接收。在圖2實施例中，IQ產生器222接收時鐘信號218並反應地產生包含提供給混波器230的I信號266及Q信號288的正交信號。這些正交信號(I及Q)較佳以相同或類似波形(典型由一半時鐘頻率的時鐘218導出)加以實施。然而，正交信號標稱上彼此異相90度。

混波器230然後利用正交信號，以解調用於產生最終資料1387的傳送資料118。在部份實施例中，接收器122可以被實施為單側帶接收器，其在一給定時間只利用單一側帶(上或下)。再者，任一相位差不是準確90度的IQ相失配典型由其他環境傳送信號產生不想要的額外影像信 號。IQ產生器的實施與利用的其他細節將配合圖3至8加以進一步討論。

參考圖3，顯示基本IQ產生器310的實施例之示意圖。圖3係只作顯示目的，在其他實施例中，IQ產生器可以以圖3實施例之元件與功能之外或附加的元件與功能加以實施。

圖3實施例顯示一IQ產生器310，其包含：一時鐘源(CLK)218及主從正反器(FF)。在圖3之實施例中，主從FF包含主閂鎖322及從閂鎖344，其係被以任何有效方式加以實施。例如，在部份實施例中，主閂鎖322及從閂鎖344各個以組合操作之位準觸發之D－閂鎖加以實施，以建立緣觸發主從FF。主及從閂鎖各具有閂鎖輸入D、一時鐘輸入C、一非反相閂鎖輸入Q、及一反相閂鎖輸入QB。在閂鎖輸入D上之資料被傳送至在閂鎖時鐘輸入C的正位準上之閂鎖輸入Q，並在閂鎖輸出QB被反相。

在圖3實施例中，因為在從閂鎖時鐘輸入C2上之反相器，所以，主閂鎖322及從閂鎖344係被閂鎖於時鐘218的相反相位上。通常，從輸出QB2被回授至主輸入D1，以建立”除以2”功能。在圖3實施例中，反相器348被加入至主輸出Q1，及反相器352及354已經被加入至從輸出Q2，以匹配主/從Q及QB負載。除以2功能仍藉由令來自主輸出Q的整個反相至主輸入D加以完成。IQ產生器310的實施與利用的其他細節將配合圖4加以進一 步討論。

參考圖4，顯示圖3之IQ產生器310的某些功能的時序圖。圖4的圖表只作例示目的。在其他實施例中，除了或替代圖4實施例討論之波形、時序關係及功能外，IQ產生器可以迅速利用與之不同的波形、時序關係及功能加以完成。

在圖4之實施例中，I信號266及Q信號288係被運行於時鐘信號(CLK)218的一半頻率並分開90度的相移。應注意的是，此類型之IQ產生器310的I及Q的相分離係直接關係於輸入時鐘工作週期及於主閂鎖322與從閂鎖344間之元件失配。為了描述本發明之目的，輸入時鐘218係被假設為具有固定之50：50工作週期。圖3之IQ產生器IQ產生器310典型產生IQ信號，其中I信號266超前Q信號288有90度。

現參考圖5，顯示用於圖2接收器122的例示IQ失配特性表。圖5係只作例示目的，在其他實施例中，除了或替代圖5實施例所討論之波形與特徵，也可以以其他波形與特徵加以完成。

圖5表顯示水平軸為頻率及垂直軸為振幅。圖5繪出為接收器122所提供的最終資料138(圖2)。在圖5之例子中，最終資料138包含一想要信號512及一不想要影像信號516。影像信號516可能在想要為接收器122所接收之指定信號源外的其他信號源，啟始假射頻傳輸。

在利用IQ解調的系統中，如果在I信號266及Q信 號288間之相位差為90度，則影像信號516的適當影像排斥可以被完成。當相位差變成大於或小於90度時，影像排斥開始劣化。對於高品質數位廣播系統，需要在接收器中有良好影像排斥。多數數位廣播系統需要75dB以上之影像排斥。以下公式顯示在影像排斥(IMR)及相對I及Q相位誤差間之關係。

IMR＝10Log((1－cos δ θ)/(1＋cos δ θ))其中δ θ為在I與Q信號間之相對相位誤差，及IMR為所要之影像排斥。為了完成－80dB的影像排斥，在I信號266及Q信號288間需要0.01度的相對相位誤差。影像信號516的相對大小典型係成比例於IQ失配量。實施IQ失配補償的有效技術進一步配合圖7至8加以討論如下。

現參考圖6，顯示具有可能IQ失配的IQ產生器610的實施例示意圖。圖6實施例係只作例示目的，在其他實施例中，IQ產生器可以以配合圖6實施例所討論的某些元件與功能以外或另外之其他元件與功能加以實施。

圖6實施例顯示實施於CMOS製程中之除以2電路。在圖6實施例中，電晶體Q1、Q2、Q5、Q6、Q7、及Q8形成一主閂鎖(D型)及電晶體Q3、Q4、Q9、Q10、Q11及Q12形成一從閂鎖(D型)。注意從閂鎖的輸出驅動主閂鎖(180度的異相位)，以產生除以2之功能。同相輸出(I)係由主閂鎖輸出取出，及正交輸出(Q)係由從閂 鎖輸出取出。

圖6實施例的某些元件具有類似於圖3實施例之對應元件的基本操作功能(例如，主閂鎖322、從閂鎖344及某些輸入及輸出信號)。在圖6之實施例中，IQ產生器610可以利用電流模式邏輯(CML)技術加以實施。在圖6之實施例中，IQ產生器610利用互補電晶體對以接收互補輸入信號對，用以產生I信號266、反相IB信號268、Q信號288及反相QB信號290。互補輸入時鐘信號對(Clk218及ClkB220)係被實施為一對反相信號。

在圖6實施例中，主閂鎖包含主資料電晶體對(電晶體Q5及Q6)、一主閂鎖電晶體對(電晶體Q7及Q8)、及主時鐘電晶體對(電晶體Q1及Q2)。同樣地，從閂鎖包含一從資料電晶體對(電晶體Q9及Q10)、一從閂鎖電晶體對(電晶體Q11及Q12)、及一從時鐘電晶體對(電晶體Q3及Q4)。在圖6實施例中，CML除以2功能可以藉由串接兩差動閂鎖(主閂鎖，其後有從閂鎖，其係由時鐘信號的相反相位所計時)。在部份實施例中，IQ產生器610的計時特徵可以類似於圖4時序圖所示之時序特徵。

在圖6實施例中，電流源A 618產生被提供給主時鐘電晶體對(Q1及Q2)之源極的操作電流A，以操作主閂鎖的元件。同樣地，電流源B622產生被提供給從時鐘電晶體對(Q3及Q4)的源極的操作電流B，以操作從閂鎖的元件。在圖6實施例中，於主閂鎖與從閂鎖間之元件失 配可能不利地造成I信號266及Q信號288間之IQ失配。

例如，如果電流源A618及電流源B622沒有相同的電氣特性，則可能由於操作電流A與操作電流B之不同而造成IQ失配。再者，如果在主時鐘電晶體對(Q1及Q2)中之電晶體Q並不準確匹配，則可能造成IQ失配。再者，如果在從時鐘電晶體對(Q3及Q4)中之電晶體不準確相同，則可能造成IQ失配。用以執行IQ失配補償的某些有效技術係配合圖7及8依據本發明加以討論。

現參考圖7，顯示依據本發明之具有用於IQ補償的IQ產生器710的示意圖。在圖7中所示為了例示目的，而在其他實施例中，本發明可以以圖7實施例所討論之這些元件與功能之外或另外的元件與功能加以實施。

圖7實施例顯示在CMOS製程中所實施之除以2電路。在圖7實施例中，電晶體Q1、Q2、Q5、Q6、Q7及Q8形成主閂鎖(D型)及電晶體Q3、Q4、Q9、Q10、Q11及Q12形成一從閂鎖(D型)。注意的是，從閂鎖的輸出驅動主閂鎖(180度異相)，以產生除以2功能。同相輸出(I)係由主閂鎖輸出取出，及正交輸出(Q)係由從閂鎖輸出取出。

在圖7實施例中，IQ產生器710可以利用電流模式邏輯(CML)技術加以實施。在圖7實施例中，IQ產生器710利用互補電晶體對以接收互補輸入信號對，用以產生I信號266、反相IB信號268、Q信號288、及反相QB信 號290。互補輸入時鐘信號對(Clk218及ClkB220)係互補為一對反相信號。

在圖7實施例中，主閂鎖包含一主資料電晶體對(電晶體Q5及Q6)、一主閂鎖電晶體對(電晶體Q7及Q8)、及一主時鐘電晶體對(電晶體Q1及Q2)。同樣地，從閂鎖包含一從資料電晶體對(電晶體Q9及Q10)、一從閂鎖電晶體對(電晶體Q11及Q12)、及一從時鐘電晶體對(電晶體Q3及Q4)。在圖7實施例中，CML除以2功能可以藉由串接兩差動閂鎖加以完成，主閂鎖後由從閂鎖，該從閂鎖係由時鐘信號的相反相位所供給時脈。在某些實施例中，IQ產生器710的計時特徵可以類似於圖4時序圖中之計時特徵。

在圖7實施例中，電流源A618產生提供給主時鐘電晶體對(Q1及Q2)之源極的操作電流A。同樣地，電流源B620產生提供給從時鐘電晶體對(Q3及Q4)的源極的操作電流B。在圖7實施例中，改良操作電流分配技術係被揭示，用以有效地分配操作電流A及操作電流B，以加強於IQ產生器710中之失配補償。尤其，應注意在時鐘電晶體對(Q1、Q2、Q3及Q4)之汲極間之連接與資料電晶體對(Q5、Q6、Q9及Q10)之源極連接與閂鎖電晶體對(Q7、Q8、Q11及Q12)。

通常，給定時鐘電晶體對之汲極連接連接至來自相同主/從閂鎖之資料電晶體對及閂鎖電晶體對，如圖6所示。然而，在圖7實施例中，給定時鐘電晶體對的汲極連接 連接至來自主閂鎖及從閂鎖的資料電晶體對。來自另一時鐘電晶體對的汲極連接連接至來自主閂鎖及從閂鎖的閂鎖電晶體對。因為各個這些交聯閂鎖電晶體對(主及從)共享一共同電流源B622，及因為各個這些交聯資料電晶體對(主及從)同樣地共享一共同電流源A618，所以，在電流源電晶體618及622中之裝置失配不會作用於IQ產生器710上。

在圖7實施例中，電流源A618提供操作電流A給主時鐘電晶體對的電晶體Q1及電晶體Q2的源極。主時鐘電晶體對的電晶體Q1的汲極係連接至主資料電晶體對的電晶體Q5及電晶體Q6的源極。電晶體Q2的汲極係連接至從資料電晶體對的電晶體Q9及電晶體Q10的源極。在此實施例中，一電流源B622提供操作電流B給從電晶體對的電晶體Q3及電晶體Q4的源極。從時鐘電晶體對的電晶體Q3的汲極係連接至主閂鎖電晶體對的電晶體Q7及電晶體Q8的源極。電晶體Q4的汲極係連接至從閂鎖電晶體對的電晶體Q11及電晶體Q12的源極。

在圖7實施例中，主時鐘電晶體對具有一電阻R1連接於電晶體Q1及Q2之汲極間。同樣地，從時鐘電晶體對具有一電阻R2連接於電晶體Q3及Q4之汲極間。時鐘電晶體Q1及Q2可以當其裝置失配被考量時，對相對IQ相位誤差具有主要作用。電阻R1協助以明確界定在Q1、Q5及Q6間之源－汲極連接處的阻抗，及Q2、Q9及Q10間之源－汲極連接處之阻抗。同樣地，當考量裝置失配時 ，時鐘電晶體Q3及Q4也對相對IQ相位誤差具有主要作用。電阻R2協助明確定義於Q3、Q7及Q8間之源－汲極間之阻抗，及於Q4、Q11及Q12間之源－汲連接處之阻抗。

看到Q1之汲極與Q5及Q6之源極的節點，沒有電阻R1，則當Q1及Q2之閘極導通與關斷時，節點切換於界定阻抗與高阻抗之間。這造成在IQ產生器710外之相對相位差。以電阻R1跨在Q1及Q2汲極間，電阻R1及流經電阻R1之電流明確界定出在汲極及源極連接之阻抗。

看到Q3的汲極及Q7及Q8的源極之節點，沒有電阻R2，當Q3及Q4之閘極被導通與關斷時，節點切換於界定阻抗與高阻抗之間。這造成在IQ產生器710外的相對相位差。以電阻R1跨在Q3及Q4之汲極間，電阻R2及流經電阻R2的電流明確界定在汲極與源極連接處之阻抗。對於所有前述理由，本發明提供一改良系統與方法，用以有效地實施一IQ產生器。

現參考圖8，顯示依據本發明之具有IQ失配補償的IQ產生器810的第二實施例之示意圖。圖8係只作例示目的，在其他實施例中，本發明可以以圖8實施例之某些討論的元件與功能以外的其他元件與功能加以實施。

圖8實施例係與圖7之前述實施例相同，除了在圖8的實施例中，IQ產生器810並不包含來自圖7實施例的電阻R1及電阻R2。相反地，IQ產生器810替代電流源814、818、822及826，以執行與圖7IQ產生器710中所 以電阻R1及電阻R2所執行之相同或類似功能。來自圖7實施例之相同名稱、編號或架構的元件之先前揭示與說明係參考來自圖8之IQ產生器810的對應元件與架構加以合併。

在圖8實施例中，時鐘電晶體對的汲極阻抗係為電流源814、818、822、及826所固定。電流源阻抗固定時鐘電晶體對的汲極負載，以在時鐘電晶體的汲極處提供固定阻抗。在圖8實施例中，電流源814的汲極係連接至來自主時鐘電晶體對的電晶體Q1的汲極，及電流源818的汲極係連接至來自從時鐘電晶體對的電晶體Q3的汲極。同樣地，電流源822的汲極係連接至來自主時鐘電晶體對的電晶體Q2的汲極，及電流源826的汲極係連接至來自從時鐘電晶體對的電晶體Q4的汲極。

本發明已經參考部份實施例加以解釋。其他實施例將在本案教導下為熟習於本技藝者所了解。例如，本發明可以迅速地使用上述實施例所述以外之架構與技術加以實施。另外，本發明可以有效地配合所述以外之系統加以有效使用。因此，所討論實施例的這些及其他各種變化係想要為本發明所涵蓋，本案係只為隨附之申請專利範圍所限制。

110‧‧‧資料傳輸系統

114‧‧‧傳送器

116‧‧‧啟始資料

118‧‧‧傳送資料

122‧‧‧接收器

126‧‧‧資料調變器

130‧‧‧載波

134‧‧‧驅動器

138‧‧‧最終資料

218‧‧‧時鐘

222‧‧‧IQ產生器

230‧‧‧混波器

266‧‧‧I信號

288‧‧‧Q信號

322‧‧‧主閂鎖

344‧‧‧從閂鎖

348‧‧‧反相器

352‧‧‧反相器

356‧‧‧反相器

310‧‧‧IQ產生器

610‧‧‧IQ產生器

618‧‧‧電流源A

622‧‧‧電流源B

710‧‧‧IQ產生器

268‧‧‧反相IB信號

290‧‧‧反相QB信號

814‧‧‧電流源

818‧‧‧電流源

822‧‧‧電流源

826‧‧‧電流源

810‧‧‧IQ產生器

圖1為依據本發明實施例之資料傳輸系統的方塊圖；圖2為依據本發明之圖1之接收器實施例的方塊圖； 圖3為IQ產生器實施例之方塊圖；圖4為顯示圖3之IQ產生器的某些功能的例示時序圖；圖5為圖2中之接收器的可能IQ失配特性圖；圖6為具有可能IQ失配的IQ產生器實施例的示意圖；圖7為依據本發明之具有IQ失配補償的IQ產生器第一實施例的示意圖；及圖8為依據本發明之具有IQ失配補償的IQ產生器第二實施例的示意圖。

218‧‧‧時鐘

266‧‧‧I信號

288‧‧‧Q信號

618‧‧‧電流源A

622‧‧‧電流源B

268‧‧‧反相IB信號

290‧‧‧反相QB信號

Claims (20)

1. 一種實施一IQ產生器的系統，包含：一主閂鎖，其產生I信號，該主閂鎖包含：一主資料電路、一主閂鎖電路、及一主時鐘電路；一從閂鎖，其產生Q信號，該從閂鎖包含：一從資料電路、一從閂鎖電路、及一從時鐘電路；一電流源A，其產生用於該主時鐘電路、該主資料電路、及該從資料電路的操作電流A；該主時鐘電路，包含第一固定阻抗，以補償主時鐘元件失配；及一電流源B，其產生用於該從時鐘電路、該主閂鎖、及該從閂鎖的操作電流B，該從時鐘電路包含第二固定阻抗，以補償從時鐘元件失配。
2. 如申請專利範圍第1項所述之系統，其中該IQ產生器係以一交聯電流源架構加以實施，該交聯電流源架構補償在該電流源A與該電流源B間之元件失配，以防止於該I信號與該Q信號間之IQ失配。
3. 如申請專利範圍第1項所述之系統，其中該IQ產生器被架構為除以2裝置，其產生該I信號與該Q信號，其輸出頻率為一時鐘輸入信號的輸入頻率的一半，該IQ產生器輸出具有90度相位分離的該I信號與該Q信號。
4. 如申請專利範圍第1項所述之系統，其中該IQ產生器提供作為正交信號的該I信號與該Q信號至一射頻接收器，該射頻接收器包含一混波裝置，其利用該I信號及 該Q信號以解調一傳送的輸入信號。
5. 如申請專利範圍第1項所述之系統，其中該IQ產生器係以差動邏輯電路加以實施，其利用互補電晶體對以接收互補輸入信號。
6. 如申請專利範圍第5項所述之系統，其中該主閂鎖的該互補電晶體對包含：在該主資料電路中之一主資料對；在該主閂鎖電路中之主閂鎖對；及在該主時鐘電路中之主時鐘對。
7. 如申請專利範圍第6項所述之系統，其中該從閂鎖的該互補電晶體對包含：在該從資料電路中之從資料對；在該從閂鎖電路中之從閂鎖對；及在該從時鐘電路中之從時鐘對。
8. 如申請專利範圍第7項所述之系統，其中該互補輸入信號包含互補時鐘信號。
9. 如申請專利範圍第7項所述之系統，其中該IQ產生器利用一VBIAS輸入信號，以控制該電流源A及該電流源B。
10. 如申請專利範圍第7項所述之系統，其中該主閂鎖輸出該I信號及一反相I信號，該從閂鎖輸出該Q信號及反相Q信號，該Q信號及該反相Q信號係經由一回授環路作為資料輸入信號送回至該主閂鎖。
11. 如申請專利範圍第7項所述之系統，其中該主資料對包含電晶體Q5及電晶體Q6，該主閂鎖對包含電晶體Q7及電晶體Q8，該主時鐘對包含電晶體Q1及電晶體 Q2。
12. 如申請專利範圍第11項所述之系統，其中該從資料對包含電晶體Q9及電晶體Q10；該從閂鎖對包含電晶體Q11及電晶體Q12；該從時鐘對包含電晶體Q3及電晶體Q4。
13. 如申請專利範圍第12項所述之系統，其中該電流源A的汲極係連接至該電晶體Q1及電晶體Q2之源極。
14. 如申請專利範圍第13項所述之系統，其中該電晶體Q1的汲極係連接至該電晶體Q5及該電晶體Q6之源極，及該電晶體Q2的汲極係連接至該電晶體Q9及該電晶體Q10的源極。
15. 如申請專利範圍第12項所述之系統，其中該電流源B的汲極係連接至該電晶體Q3及該電晶體Q4的源極。
16. 如申請專利範圍第15項所述之系統，其中該電晶體Q3的汲極係連接至該電晶體Q7及該電晶體Q8的源極，該電晶體Q4的汲極係連接至該電晶體Q11及該電晶體Q12之源極。
17. 如申請專利範圍第1項所述之系統，其中當在該I信號與該Q信號間之IQ失配被免除時，不想要的影像信號被由射頻接收裝置的輸出信號移除。
18. 一種實施IQ產生器的方法，包含：以主閂鎖產生一I信號，該主閂鎖包含：一主資料電路；一主閂鎖電路；及一主時鐘電路； 以從閂鎖產生一Q信號，該從閂鎖包含：一從資料電路；一從閂鎖電路；及一從時鐘電路；利用一電流源A，產生操作電流A給該主時鐘電路、該主資料電路、及該從資料電路，該主時鐘電路包含第一固定阻抗，以補償主時鐘元件失配；及利用一電流源B，產生操作電流B給該從時鐘電路、該主閂鎖、及該從閂鎖，該從時鐘電路包含第二固定阻抗，以補償從時鐘元件失配。
19. 一種實施一IQ產生器的系統，包含：一主閂鎖，其產生I信號，該主閂鎖包含：一主資料電路、一主閂鎖電路、及一主時鐘電路；一從閂鎖，其產生Q信號，該從閂鎖包含：一從資料電路、一從閂鎖電路、及一從時鐘電路；一電流源A，其產生用於該主時鐘電路、該主資料電路、及該從資料電路的操作電流A；及一電流源B，其產生用於該從時鐘電路、該主閂鎖、及該從閂鎖的操作電流B，該IQ產生器係以差動邏輯電路加以實施，其利用互補電晶體對以接收互補輸入信號，該主閂鎖的該互補電晶體對包含：在該主資料電路中之一主資料對；在該主閂鎖電路中之主閂鎖對；及在該主時鐘電路中之主時鐘對，該從閂鎖的該互補電晶體對包含：在該從資料電路中的從資料對；在該從閂鎖電路中的從閂鎖對；及在該從時鐘電路中的從時鐘對，該主資料對包含電晶體Q5及電晶體Q6，該主閂鎖對包含電晶體Q7及電晶 體Q8，該主時鐘對包含電晶體Q1及電晶體Q2，該從資料對包含電晶體Q9及電晶體Q10，該從閂鎖對包含電晶體Q11及電晶體Q12，該從時鐘對包含電晶體Q3及電晶體Q4，一電阻R1被連接於該電晶體Q1及該電晶體Q2之汲極間；一電阻R2被連接於該電晶體Q3及該電晶體Q4之汲極間。
20. 一種實施一IQ產生器的系統，包含：一主閂鎖，其產生I信號，該主閂鎖包含：一主資料電路、一主閂鎖電路、及一主時鐘電路；一從閂鎖，其產生Q信號，該從閂鎖包含：一從資料電路、一從閂鎖電路、及一從時鐘電路；一電流源A，其產生用於該主時鐘電路、該主資料電路、及該從資料電路的操作電流A；及一電流源B，其產生用於該從時鐘電路、該主閂鎖、及該從閂鎖的操作電流B，該IQ產生器係以差動邏輯電路加以實施，其利用互補電晶體對以接收互補輸入信號，該主閂鎖的該互補電晶體對包含：在該主資料電路中之一主資料對；在該主閂鎖電路中之主閂鎖對；及在該主時鐘電路中之主時鐘對，該從閂鎖的該互補電晶體對包含：在該從資料電路中的從資料對；在該從閂鎖電路中的從閂鎖對；及在該從時鐘電路中的從時鐘對，該主資料對包含電晶體Q5及電晶體Q6，該主閂鎖對包含電晶體Q7及電晶體Q8，該主時鐘對包含電晶體Q1及電晶體Q2，該從資料對包含電晶體Q9及電晶體Q10，該從閂鎖對包含電晶 體Q11及電晶體Q12，該從時鐘對包含電晶體Q3及電晶體Q4，一電阻R1提供第一固定阻抗於該電晶體Q1及該電晶體Q2之汲極處，以補償用於該電晶體Q1及該電晶體Q2間之裝置失配；一電阻R2類似提供第二固定阻抗於該電晶體Q3及該電晶體Q4之汲極處，以補償用於該電晶體Q3及該電晶體Q4間之該裝置失配；該電阻R1與該電阻R2因而防止於該I信號與該Q信號間之IQ失配。